KR20080006329A - 플래시 메모리 및 그 제조 방법 - Google Patents

플래시 메모리 및 그 제조 방법 Download PDF

Info

Publication number
KR20080006329A
KR20080006329A KR1020060065398A KR20060065398A KR20080006329A KR 20080006329 A KR20080006329 A KR 20080006329A KR 1020060065398 A KR1020060065398 A KR 1020060065398A KR 20060065398 A KR20060065398 A KR 20060065398A KR 20080006329 A KR20080006329 A KR 20080006329A
Authority
KR
South Korea
Prior art keywords
substrate
cell region
region
film
polysilicon film
Prior art date
Application number
KR1020060065398A
Other languages
English (en)
Other versions
KR100849362B1 (ko
Inventor
홍지호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060065398A priority Critical patent/KR100849362B1/ko
Priority to US11/777,021 priority patent/US20080012063A1/en
Priority to CN2007101287422A priority patent/CN101114617B/zh
Publication of KR20080006329A publication Critical patent/KR20080006329A/ko
Application granted granted Critical
Publication of KR100849362B1 publication Critical patent/KR100849362B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Abstract

본 발명의 플래시 메모리 제조 방법은, 셀 영역의 기판을 소정 깊이로 식각하고, 기판의 셀 영역에 제1 폴리실리콘막과 ONO막을 형성하며, 기판의 셀 영역 및 주변 영역 각각에 제2 폴리실리콘막을 형성한다.
상기 깊이는 상기 제1 폴리실리콘막과 ONO막의 전체 두께이거나 상기 깊이는 상기 제1 폴리실리콘막의 두께일 수 있다.
따라서 본 발명은 미리 셀 영역의 기판을 식각하여 셀 영역과 주변 영역 간의 단차를 제거함으로써, 균일성을 확보하여 소자 특성을 향상시킬 수 있다.
플래시 메모리, 단차, 균일성, 셀 영역, 주변 영역

Description

플래시 메모리 및 그 제조 방법{Flash memory and method of manufacturing the same}
도 1은 종래의 플래시 메모리를 개략적으로 나타낸 도면.
도 2a 내지 도 2h는 본 발명의 플래시 메모리의 제조 공정을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
20: 기판 22: 마스크막
26: 소자 분리막 28': 제1 폴리실리콘막
30: ONO막 32a, 32b: 제2 폴리실리콘막
36: 불순물 영역 38: PMD 물질
본 발명은 플래시 메모리에 관한 것으로, 특히 균일성(uniformity)을 향상시킬 수 있는 플래시 메모리 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발 성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. 이에 따라, 상기 플래시 메모리는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
도 1은 종래의 플래시 메모리를 개략적으로 나타낸 것이다.
도 1에 도시한 바와 같이, 종래의 플래시 메모리는 셀 영역(cell area)과 주변 영역(periphery area)으로 구획된다. 셀 영역은 데이터 쓰기 및 소거를 위한 동작을 수행하기 위한 영역이고, 주변 영역은 데이터 쓰기 및 소거 동작에 따라 해당 트랜지스터가 동작하는 영역이다.
기판(1) 상의 각 영역에 소자 분리막(2)이 형성된다.
셀 영역의 기판(1) 상에 제1 폴리실리콘막(4), ONO막(5) 및 제2 폴리실리콘막(6)이 형성되고, 주변 영역의 기판(1) 상에 상기 제2 폴리실리콘(6)이 형성된다.
상기 셀 영역에서 상기 제1 폴리실리콘막(4)은 플로팅 게이트이고 상기 제2 폴리실리콘막(6)은 제어 게이트이다. 상기 주변 영역에서 상기 제2 폴리실리콘(6)은 플로팅 게이트이다.
이와 같이, 셀 영역에는 주변 영역에 비해 상기 ONO막(5)과 제2 폴리실리콘막(6)을 더 포함하므로, 상기 기판(1) 상에 PMD 물질(8)을 증착하는 경우 상기 ONO막(5)과 제2 폴리실리콘막(6)의 전체 두께만큼 단차(d)가 발생하게 된다.
통상 상기 PMD 물질을 대상으로 CMP 공정을 수행하여 평탄화된 층간 절연막을 얻게 된다.
하지만, 상기 셀 영역과 상기 주변 영역 간에 단차로 인해 상기 기판(1) 상에 증착된 PMD 물질(8)을 CMP 공정에 의해 평탄화가 용이하지 않게 된다.
즉, 상기 PMD 물질(8)을 대상으로 CMP 공정을 수행하는 경우, 셀 영역의 PMD 물질부터 연마가 되어야 하지만, 실제 공정에서는 상기 셀 영역과 상기 주변 영역이 동시에 연마되게 됨에 따라 CMP 공정 후 층간 절연막의 균일성은 저하되게 된다. 결국, CMP 공정을 하였음에도 불구하고 셀 영역과 주변 영역 간의 두께가 동일하지 않게 됨에 따라, 콘택(contact) 불량 등이 야기될 수 있다.
특히 플래시 메모리의 집적도가 높을수록 셀 영역과 주변 영역 간의 비균일성의 문제는 소자 특성에 치명적인 악영향을 미치게 된다.
도 1에서 설명되지 않은 도면 번호 3은 산화막이고, 7은 스페이서, 9는 불순물 영역이다.
따라서 본 발명은 셀 영역의 기판을 식각하여 균일성을 향상시킬 수 있는 플래시 메모리 및 그 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 기판상에 셀 영역과 주변 영영으로 구획된 플래시 메모리의 제조 방법은, 상기 셀 영역의 기판을 소정 깊이로 식각하는 단계; 상기 기판의 셀 영역에 제1 폴리실리콘막과 ONO막을 형성하는 단계; 및 상기 기판의 셀 영역 및 주변 영역 각각에 제2 폴리실리콘막을 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따르면, 플래시 메모리는, 셀 영역과 주변 영역으로 구획된 기판; 상기 기판의 셀 영역에 형성된 제1 폴리실리콘막과 ONO막; 및 상기 기판의 셀 영역 및 주변 영역에 각각 형성된 제2 폴리실리콘막을 포함하고, 상기 셀 영역의 기판의 표면은 상기 주변 영역의 기판의 표면보다 상기 제1 폴리실리콘막의 두께만큼 낮아진다.
본 발명의 제3 실시예에 따르면, 플래시 메모리는, 셀 영역과 주변 영역으로 구획된 기판; 상기 기판의 셀 영역에 형성된 제1 폴리실리콘막과 ONO막; 및 상기 기판의 셀 영역 및 주변 영역에 각각 형성된 제2 폴리실리콘막을 포함하고, 상기 셀 영역의 기판의 표면은 상기 주변 영역의 기판의 표면보다 상기 제1 폴리실리콘막과 ONO막의 전체 두께만큼 낮아진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2h는 본 발명의 플래시 메모리의 제조 공정을 나타낸 것이다.
도 2a에 도시한 바와 같이, 기판(20)이 마련되고, 상기 기판(20)에 셀 영역과 주변 영역이 구획된다. 이어서, 상기 기판(20)에 마스크막(22)을 증착한 후 상기 주변 영역의 마스크막(22)을 제외한 상기 셀 영역의 마스크막(22)을 제거한다. 상기 마스크막(22)은 감광성막일 수 있다.
상기 마스크막(22)을 대상으로 식각 공정을 수행하여, 상기 셀 영역의 기판(20)을 소정 깊이(t)로 식각한다. 따라서 상기 셀 영역의 기판(20)과 상기 주변 영역의 기판(20) 간에는 소정 깊이(t)만큼 단차가 발생하다. 다시 말해, 상기 셀 영역의 기판(20)의 표면이 상기 주변 영역의 기판(20)의 표면보다 소정 깊이(t)만큼 더 낮아지게 된다.
상기 식각 공정 후 상기 주변 영역의 기판(20) 상의 상기 마스크막(22)을 제거한다.
도 2b에 도시한 바와 같이, 상기 기판(20) 상에 산화막과 질화막을 형성하고, 소정의 마스크 물질을 증착한 후 패터닝하고 이러한 마스크막을 이용하여 식각 공정을 수행하여 상기 기판(20)을 식각하고, 상기 마스크막을 제거한다.
상기 기판(20) 상에 소정의 절연 물질을 갭 필링(gap filling)한 후, 트렌치 CMP 공정을 수행하여 상기 기판(20) 상에 소자 분리막(26)을 형성한다. 상기 소자 분리막(26)은 추후 상기 기판(20) 상에 형성될 각 종 소자를 절연하기 위한 영역으로 사용된다.
이어서, 상기 질화막을 제거한다. 이에 따라, 상기 기판(20) 상에는 소자 분리막(26)과 상기 소자 분리막(26) 사이의 기판(20) 상에 산화막(24)이 형성되어 있다.
도 2b에 도시되지 않았지만, 상기 소자 분리막(26)을 포함한 상기 기판(20)을 대상으로 선택적으로 이온 주입 공정을 수행하여, 상기 기판(20) 상에 P 웰(well) 및 N 웰을 형성한다.
도 2c에 도시한 바와 같이, 상기 기판(20)의 전면 상에 소정의 폴리실리콘막을 증착한 후 상기 셀 영역의 기판(20)을 대상으로 패터닝하여 제1 폴리실리콘 막(28')을 형성한다. 상기 제1 폴리실리콘막(28')은 플로팅 게이트이다. 상기 제1 폴리실리콘막(28')은 산화막(24)과 ONO막(30) 사이에 고립된 상태에서 도핑물질이 내부에 도핑되어서 전하(전자)를 보유하고 여기(Excite)된 상태로 있게 된다.
이어서, 상기 기판(20)의 전면에 옥사이드(oxide), 나이트라이드(nitride), 옥사이드(oxide)를 순차적으로 적층한 후 어닐(anneal) 공정을 수행한 다음 상기 셀 영역의 기판을 대상으로 패터닝하여 상기 제1 폴리실리콘막(28')을 둘러싸도록 ONO막(30)을 형성한다. 상기 ONO막(30)은 상/하부를 절연하는 역할을 한다.
이러한 경우, 상기 주변 영역의 기판(20) 상에는 상기 폴리실리콘막(28)과 ONO막(30)이 적층 형성되어 있다.
도 2d를 도시한 바와 같이, 상기 기판(20)의 전면에 소정의 마스크 물질을 형성하고 패터닝하여 상기 주변 영역의 마스크 물질을 제거하여 상기 셀 영역의 기판(20) 상에만 마스크막이 형성되도록 한다.
이어서, 상기 마스크막을 이용하여 상기 기판(20)을 식각하여 상기 주변 영역의 기판(20) 상에 형성된 상기 폴리실리콘막(28)과 ONO막(30)을 제거한다.
도 2d로부터 알 수 있듯이, 상기 셀 영역의 기판(20)과 상기 주변 영역의 기판(20) 간의 단차에 의해 형성된 깊이(t)는 상기 셀 영역의 기판(20)에 형성된 제1 폴리실리콘막(28') 및 ONO막(30)의 전체 두께와 거의 일치하게 된다. 통상적으로, ONO막이 매우 얇은 두께를 가지므로, 상기 깊이(t)는 상기 제1 폴리실리콘막(28')의 두께와 거의 일치할 수 있다.
따라서 도 1에 도시한 바와 같이, 상기 셀 영역의 기판(20)을 식각할 때, 상 기 제1 폴리실리콘막(28')의 두께에 상응하는 깊이(t)만큼 식각하는 것이 바람직하다. 또는 상기 ONO막(30)을 감안하여, 약간 더 식각하여도 본 발명의 사상에 위배되지 않는다.
도 2e에 도시한 바와 같이, 상기 셀 영역 및 상기 주변 영역을 포함하는 기판(20)의 전 영역에 소정의 폴리실리콘막(32)을 증착한다. 이러한 경우, 상기 셀 영역의 기판(20) 상에 형성된 상기 ONO막(30)의 표면과 상기 주변 영역의 기판(20)의 표면과 거의 동일 높이를 갖게 되므로, 상기 셀 영역 및 상기 주변 영역을 포함하는 기판(20)의 전 영역에 상기 폴리실리콘막(32)을 증착하더라도 동일한 두께로 증착될 수 있다.
상기 폴리실리콘막(32)을 증착하기 전에 상기 주변 영역의 기판(20) 상에 산화막(24)을 선택적으로 제거할 수 있다. 상기 선택 제거된 산화막(24)에 의해 상기 기판(20)이 노출된 영역으로 후술하는 이온 주입 공정에 의해 상기 기판(20)에 불순물 영역이 형성될 수 있다.
도 2f에 도시한 바와 같이, 상기 폴리실리콘막(32)을 대상으로 패터닝하여 제2 폴리실리콘막(32a, 32b)을 형성한다.
상기 셀 영역의 기판(20)의 제2 폴리실리콘막(32a)은 상기 ONO막(30)을 덮어 형성되고, 상기 주변 영역의 기판(20)의 제2 폴리실리콘막(32b)은 상기 소자 분리막(26) 사이, 즉 게이트 형성 영역에 형성된다. 상기 셀 영역의 기판(20)에 형성된 제2 폴리실리콘막(32a)은 제어 게이트이고, 상기 주변 영역의 기판에 형성된 제2 폴리실리콘막(32b)은 플로팅 게이트이다.
상기 셀 영역의 기판(20)에 형성된 제2 폴리실리콘막(32a)은 하부에 있는 상기 제1 폴리실리콘막(28')에 내재된 전자를 여기시켜서 충전(charging) 혹은 방전(discharging)하기 위하여 바이어스 전압을 인가시키는 역할을 한다.
도 2g에 도시한 바와 같이, 상기 제2 폴리실리콘막(32a, 32b)의 측벽에 스페이서(34)를 형성한 후, 상기 제2 폴리실리콘막(34a, 32b)과 상기 스페이서(34)를 마스크로 하여 이온 주입 공정을 수행하여 상기 기판(20) 내부에 불순물 영역(36), 즉 소스 및 드레인 영역을 형성한다.
도 2h에 도시한 바와 같이, 상기 기판(20) 상에 PMD 물질(38)을 증착한다. 이러한 경우, 미리 셀 영역의 기판(20)을 소정 깊이 식각하여 상기 셀 영역과 상기 주변 영역 간의 단차를 제거함에 따라, 상기 셀 영역의 기판(20)과 상기 주변 영역의 기판(20)에 증착된 PMD 물질(38)의 두께가 동일해지게 되어, 균일성일이 향상될 수 있다.
이어서, 상기 PMD 물질(38)을 선택 식각하여 콘택홀을 갖는 층간 절연막을 형성한 후, 상기 콘택홀에 컨택을 형성함으로써, 상기 콘택이 상기 주변 영역의 기판(20)의 불순물 영역(26)과 전기적으로 연결한다.
이에 따라, 플래시 메모리의 제조가 완성될 수 있다.
이상에서 본 발명의 설명의 편리를 위해 일부 공정들에 대한 설명이 생략되었지만, 생략된 공정들은 일반적으로 널리 알려진 공지 기술로서, 본 발명의 사상을 크게 저해하지는 않을 것이다.
이상에서 살펴본 바와 같이, 따라서, 본 발명은 소자 공전 전에 셀 영역의 기판을 식각하여 셀 영역과 주변 영역 간의 단차를 제거함으로써, 균일성을 확보하여 소자의 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. 기판상에 셀 영역과 주변 영영으로 구획된 플래시 메모리에 있어서,
    상기 셀 영역의 기판을 소정 깊이로 식각하는 단계;
    상기 기판의 셀 영역에 제1 폴리실리콘막과 ONO막을 형성하는 단계; 및
    상기 기판의 셀 영역 및 주변 영역 각각에 제2 폴리실리콘막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 플래시 메모리의 제조 방법.
  2. 제1항에 있어서, 상기 깊이는 상기 제1 폴리실리콘막과 ONO막의 전체 두께인 것을 특징으로 하는 플래시 메모리의 제조 방법.
  3. 제1항에 있어서, 상기 깊이는 상기 제1 폴리실리콘막의 두께인 것을 특징으로 하는 플래시 메모리의 제조 방법.
  4. 제1항에 있어서, 상기 셀 영역의 ONO막의 표면과 상기 주변 영역의 기판의 표면은 동일 높이를 갖는 것을 특징으로 하는 플래시 메모리의 제조 방법.
  5. 제1항에 있어서, 상기 셀 영역에서 상기 제1 폴리실리콘막은 플로팅 게이트이고, 상기 제2 폴리실리콘막은 제어 게이트인 것을 특징으로 하는 플래시 메모리 의 제조 방법.
  6. 제1항에 있어서, 상기 주변 영역에서 상기 제2 폴리실리콘막은 플로팅 게이트인 것을 특징으로 하는 플래시 메모리의 제조 방법.
  7. 제1항에 있어서, 상기 식각 단계는,
    상기 주변 영역의 기판상에 마스크막을 형성하는 단계를 포함하고,
    상기 마스크막에 의해 상기 셀 영역의 기판이 식각되는 것을 특징으로 하는 플래시 메모리의 제조 방법.
  8. 제7항에 있어서, 상기 마스크막은 감광성막인 것을 특징으로 하는 플래시 메모리 제조 방법.
  9. 셀 영역과 주변 영역으로 구획된 기판;
    상기 기판의 셀 영역에 형성된 제1 폴리실리콘막과 ONO막; 및
    상기 기판의 셀 영역 및 주변 영역에 각각 형성된 제2 폴리실리콘막을 포함하고,
    상기 셀 영역의 기판의 표면은 상기 주변 영역의 기판의 표면보다 상기 제1 폴리실리콘막의 두께만큼 낮은 것을 특징으로 하는 플래시 메모리.
  10. 셀 영역과 주변 영역으로 구획된 기판;
    상기 기판의 셀 영역에 형성된 제1 폴리실리콘막과 ONO막; 및
    상기 기판의 셀 영역 및 주변 영역에 각각 형성된 제2 폴리실리콘막을 포함하고,
    상기 셀 영역의 기판의 표면은 상기 주변 영역의 기판의 표면보다 상기 제1 폴리실리콘막과 ONO막의 전체 두께만큼 낮은 것을 특징으로 하는 플래시 메모리.
KR1020060065398A 2006-07-12 2006-07-12 플래시 메모리 및 그 제조 방법 KR100849362B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060065398A KR100849362B1 (ko) 2006-07-12 2006-07-12 플래시 메모리 및 그 제조 방법
US11/777,021 US20080012063A1 (en) 2006-07-12 2007-07-12 Flash Memory and Method for Manufacturing the Same
CN2007101287422A CN101114617B (zh) 2006-07-12 2007-07-12 闪存及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060065398A KR100849362B1 (ko) 2006-07-12 2006-07-12 플래시 메모리 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080006329A true KR20080006329A (ko) 2008-01-16
KR100849362B1 KR100849362B1 (ko) 2008-07-29

Family

ID=38948380

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060065398A KR100849362B1 (ko) 2006-07-12 2006-07-12 플래시 메모리 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20080012063A1 (ko)
KR (1) KR100849362B1 (ko)
CN (1) CN101114617B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373234B2 (en) 2009-12-09 2013-02-12 Hynix Semiconductor Inc. Semiconductor device and method for forming the same
KR20170121288A (ko) * 2015-03-04 2017-11-01 실리콘 스토리지 테크놀로지 인크 분리형 게이트 플래시 메모리 어레이 및 로직 디바이스들의 집적

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080060486A (ko) * 2006-12-27 2008-07-02 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조 방법
CN104752177B (zh) * 2013-12-27 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种制作嵌入式闪存栅极的方法
US10741569B2 (en) * 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4262330B2 (ja) 1998-08-05 2009-05-13 ローム株式会社 半導体装置の製造方法
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
US6365449B1 (en) * 1999-09-08 2002-04-02 Fairchild Semiconductor Corporation Process for making a non-volatile memory cell with a polysilicon spacer defined select gate
JP3450770B2 (ja) * 1999-11-29 2003-09-29 松下電器産業株式会社 半導体装置の製造方法
US6461906B1 (en) * 2001-03-14 2002-10-08 Macronix International Co., Ltd. Method for forming memory cell by using a dummy polysilicon layer
KR100533772B1 (ko) * 2004-01-09 2005-12-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20060008593A (ko) * 2004-07-21 2006-01-27 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조방법
KR20060077124A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373234B2 (en) 2009-12-09 2013-02-12 Hynix Semiconductor Inc. Semiconductor device and method for forming the same
KR20170121288A (ko) * 2015-03-04 2017-11-01 실리콘 스토리지 테크놀로지 인크 분리형 게이트 플래시 메모리 어레이 및 로직 디바이스들의 집적

Also Published As

Publication number Publication date
CN101114617A (zh) 2008-01-30
US20080012063A1 (en) 2008-01-17
KR100849362B1 (ko) 2008-07-29
CN101114617B (zh) 2010-07-14

Similar Documents

Publication Publication Date Title
KR101221598B1 (ko) 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법.
US7589374B2 (en) Semiconductor device and related fabrication method
KR100849362B1 (ko) 플래시 메모리 및 그 제조 방법
CN107369688B (zh) 闪存的制备方法
US20100283095A1 (en) Flash Memory Device
TW200534434A (en) Method of manufacturing non-volatile memory cell
TWI500117B (zh) 非揮發性記憶體之製造方法
KR20040055360A (ko) 플래쉬 메모리의 제조방법
KR101085620B1 (ko) 불휘발성 메모리 소자의 게이트 패턴 형성방법
KR100806040B1 (ko) 플래시 메모리 소자의 제조 방법
US20080157178A1 (en) Flash memory device and method for manufacturing thereof
US20080081415A1 (en) Method of Manufacturing Flash Memory Device
JP4049425B2 (ja) 不揮発性半導体記憶装置の製造方法
KR20080061022A (ko) 플래시 메모리 소자의 제조 방법
KR100891423B1 (ko) 플래시 메모리 소자의 제조방법
KR100832024B1 (ko) 반도체 소자의 절연막 평탄화방법
KR100521378B1 (ko) 반도체 장치의 게이트 절연막 및 그 형성 방법
US7998814B2 (en) Semiconductor memory device and method of fabricating the same
KR20080090851A (ko) 플래시 메모리 소자의 제조방법
JP2008118100A (ja) フラッシュメモリ素子の製造方法
KR100646959B1 (ko) 플래시 메모리 소자 제조방법
KR100773688B1 (ko) 반도체 소자의 제조방법
KR100803494B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100966988B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
KR20070062017A (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee