KR20060077124A - 반도체 소자의 제조방법 - Google Patents

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KR20060077124A
KR20060077124A KR1020040115919A KR20040115919A KR20060077124A KR 20060077124 A KR20060077124 A KR 20060077124A KR 1020040115919 A KR1020040115919 A KR 1020040115919A KR 20040115919 A KR20040115919 A KR 20040115919A KR 20060077124 A KR20060077124 A KR 20060077124A
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매그나칩 반도체 유한회사
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Abstract

본 발명은 EEPROM 셀, 고전압 트랜지스터 및 로직(Logic) 소자를 하나의 칩에 구현하는 반도체 소자의 제조방법에 관한 것으로, 본 발명에서는 고전압 영역, 셀 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 셀 영역의 상기 기판을 일정 깊이로 리세스시키는 단계와, 리세스된 상기 셀 영역에 터널 산화막, 제1 폴리실리콘층, 제1 유전체막 및 하드 마스크를 형성하는 단계와, 상기 터널 산화막, 상기 제1 폴리실리콘층, 상기 제1 유전체막 및 상기 하드 마스크의 양측벽에 제2 유전체막을 형성하는 단계와, 상기 제2 유전체막을 포함하는 전체 구조 상부의 단차를 따라 상기 고전압 영역과 상기 셀 영역에 제1 게이트 절연막을 형성하는 단계와, 상기 저전압 영역에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 리세스된 상기 셀 영역이 매립되도록 전체 구조 상부에 제2 폴리실리콘층을 증착하는 단계와, 상기 제2 폴리실리콘층을 식각하여 상기 고전압 영역에는 상기 제1 게이트 절연막과 상기 제2 폴리실리콘층이 적층된 구조를 갖는 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 하드 마스크 및 제2 유전체막을 덮도록 상기 제2 폴리실리콘층이 형성된 셀 게이트 전극을 형성하고, 상기 저전압 영역에는 상기 제2 게이트 절연막과 상기 제2 폴리실리콘층이 적층된 구조를 갖는 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
EEPROM 셀, 고전압, 저전압, 트랜지스터, 단차.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1i는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 고전압 영역 B : 셀 영역
C : 저전압 영역
10, 110 : 반도체 기판 11, 114a : 소자분리막
111 : 제1 포토레지스트 패턴 112 : 제1 트렌치
12, 116 : 터널 산화막 13, 117 : 제1 폴리 실리콘층
14, 118 : 제1 유전체막 114 : HDP 산화막
15, 119 : 하드 마스크 115 : 제2 포토레지스트 패턴
18, 20 : 산화막 19, 113 : 질화막
21 : 제2 유전체막 21a, 121 : 스페이서
22, 122, 25, 125 : 게이트 절연막 23, 123 : HLD 산화막
124 : 제3 포토레지스트 패턴 26, 126 : 제2 폴리 실리콘층
26a, 126a : 고전압 게이트 전극 26b, 126b : 콘트롤 게이트 26c, 126c : 저전압 게이트 전극 30, 130 : 층간 절연막
28a, 128a : 고전압 게이트 구조물 28b, 128b : 셀 게이트 구조물
28c, 128c : 저전압 게이트 구조물
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 EEPROM 셀, 고전압 트랜지스터 및 로직(Logic) 소자를 하나의 칩에 구현하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입.출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입.출력이 느린 ROM 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입.출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양 한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, MEEL 소자가 있는데, MEEL 소자는 EEPROM 셀과, 고전압 트랜지스터, 그리고 저전압 트랜지스터로 이루어진 로직(Logic) 소자를 하나의 칩에 병합하여 제조된 소자이다.
이하에서는, 이러한 EEPROM 셀, 고전압 트랜지스터 및 로직 소자를 하나의 칩에 병합하여 제조하는 반도체 소자의 제조 방법을 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 고전압 트랜지스터가 형성될 영역(A)(이하, 고전압 영역이라 함), EEPROM 셀이 형성될 영역(B)(이하, 셀 영역이라 함) 및 로직 소자가 형성될 영역(C)(이하, 저전압 영역이라 함)으로 정의된 기판(10)을 제공한다. 이러한 각 영역(A, B, C)은 소자 분리막(11)에 의해 서로 전기적으로 분리된다. 그런 다음, 산화공정을 실시하여 각 영역(A, B, C)에 EEPROM 셀의 터널 산화막(13)을 형성한다.
이어서, 터널 산화막(13) 상에 EEPROM 셀의 플로팅 게이트로 기능하는 폴리 실리콘층(13; 이하, 제1 폴리 실리콘층이라 함), 제1 유전체막(14) 및 하드 마스크(15)를 순차적으로 증착한다.
이어서, 하드 마스크(15) 상에 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광공정 및 현상공정(이하, 마스크 공정이라 함)을 이용하여 제1 포토레지스트 패턴(16)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 포토레지스트 패턴(16; 도 1a 참조)를 이용하는 식각공정을 실시하여 하드 마스크(15), 제1 유전체막(14), 제1 폴리 실리콘층(13) 및 터널 산화막(12)을 순차적으로 식각한 후 제1 포토레지스트 패턴(16)을 제거한다. 이로써, 셀 영역(B)에 EEPROM 셀의 플로팅 게이트(13)의 프로파일(profile)이 정의된다.
이어서, 플로팅 게이트(13)가 정의된 전체 구조 상부의 단차를 따라 산화공정 및 증착공정을 실시하여 산화막(18), 질화막(19) 및 산화막(20)을 순차적으로 증착한다. 이때, 산화막(18), 질화막(19) 및 산화막(20)은 제2 유전체막(21)이다. 이하에서는 설명의 편의를 위해 제2 유전체막(21)만을 도시하였다.
이어서, 도 1c에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 하드 마스크(15)의 양측벽에 제2 유전체막(21)으로 이루어진 스페이서(21a)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 스페이서(21a)를 포함하는 전체 구조 상부면에 열산화공정을 실시하여 고전압 트랜지스터용 게이트 절연막(22)을 형성한다. 그런 다음, 게이트 절연막(24) 상에 두께를 보상하기 위하여 HLD(High Temperature Low Pressure Dielectric) 산화막(23)을 증착한다.
이어서, 도 1e에 도시된 바와 같이, 마스크 공정을 실시하여 HLD 산화막(23) 상에 저전압 영역(C)이 오픈(open)된 제2 포토레지스트 패턴(24)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 제2 포토레지스트 패턴(24; 도 1e 참조) 를 이용한 식각공정을 실시하여 저전압 영역(C)의 기판(10) 상에 형성된 게이트 절연막(22) 및 HLD 산화막(23)을 제거한다.
이어서, 제2 포토레지스트 패턴(24)를 제거하고 세정공정과 표면처리를 진행한 후, 산화공정을 실시하여 저전압 트랜지스터용 게이트 절연막(25)을 형성한다.
이어서, 도 1g에 도시된 바와 같이, 게이트 절연막(25)을 포함하는 전체 구조 상부에 EEPROM 셀의 콘트롤 게이트로 기능하는 폴리 실리콘층(26; 이하, 제2 폴리 실리콘층이라 함)을 증착한다. 그런 다음, 마스크 공정을 실시하여 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)의 제2 폴리 실리콘층(26) 상에 제3 포토레지스트 패턴(27)을 형성한다.
이어서, 도 1h에 도시된 바와 같이, 제3 포토레지스트 패턴(27)를 이용한 식각공정을 실시하여 고전압 영역(A)에는 고전압 게이트 전극(26a)을 형성하고, 셀 영역(B)에는 콘트롤 게이트(26b)를 형성하며, 저전압 영역(C)에는 저전압 게이트 전극(26c)을 형성한다. 이때, 컨트롤 게이트(26b)는 플로팅 게이트(13), 제1 유전체막(14) 및 하드 마스크(15)를 포함하는 구조물층을 덮도록 형성한다.
이어서, 도 1i에 도시된 바와 같이, 도 1h의 결과물 상에 층간 절연막(30)을 증착한 후 CMP(chemical mechanical polishing) 공정을 실시하여 이를 평탄화한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조 방법에 따르면, 플로팅 게이트(13)의 형성으로 인해 셀 영역(B)에 형성되는 셀 게이트 구조물(28b)이 고전압 영역(A) 및 저전압 영역(C)에 형성되는 고전압 및 저전압 게이트 구조물(28a 및 28c)보다 높게 형성된다. 따라서, 게이트 구조물 간(28b와 28a 또는 28b와 28c)에 단차가 발생하여, 후속공정을 통해 증착되는 층간 절연막(30)도 단차를 갖고 증착되므로 평탄화 균일성(uniformity)을 저하시키는 문제점을 유발한다.
또한, 후속공정을 통해 소정의 도전층과의 연결을 위한 콘택홀을 형성할 때에도 게이트 구조물 간(28b와 28a 또는 28b와 28c) 단차에 의해 셀 게이트 구조물(28b)이 언더 에치(under etch)되어 소자 특성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, EPROM 셀, 고전압 트랜지스터 및 로직(Logic) 소자를 하나의 칩에 구현하는 반도체 소자의 제조시 EEPROM 셀, 고전압 트랜지스터 및 로직 소자 간의 단차를 제거하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 고전압 영역, 셀 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 셀 영역의 상기 기판을 일정 깊이로 리세스시키는 단계와, 리세스된 상기 셀 영역에 터널 산화막, 제1 폴리실리콘층, 제1 유전체막 및 하드 마스크를 형성하는 단계와, 상기 터널 산화막, 상기 제1 폴리실리콘층, 상기 제1 유전체막 및 상기 하드 마스크의 양측벽에 제2 유전체막을 형성하는 단계와, 상기 제2 유전체막을 포함하는 전체 구조 상부의 단차를 따라 상기 고전압 영역과 상기 셀 영역에 제1 게이트 절연막을 형성하는 단계와, 상기 저전압 영역에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 리세스된 상기 셀 영역이 매립되도록 전체 구조 상부에 제2 폴리실리콘층을 증착하는 단계와, 상기 제2 폴리실리콘층을 식각하여 상기 고전압 영역에는 상기 제1 게이트 절연막과 상기 제2 폴리실리콘층이 적층된 구조를 갖는 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 하드 마스크 및 제2 유전체막을 덮도록 상기 제2 폴리실리콘층이 형성된 셀 게이트 전극을 형성하고, 상기 저전압 영역에는 상기 제2 게이트 절연막과 상기 제2 폴리실리콘층이 적층된 구조를 갖는 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2j에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 2a에 도시된 바와 같이, 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)으로 정의된 기판(110) 상에 마스크 공정을 실시하여 셀 영역(B)이 오픈된 구조의 제1 포토레지스트 패턴(111)을 형성한다.
이어서, 제1 포토레지스트 패턴(111)을 식각마스크로 이용하는 식각공정을 실시하여 셀 영역(B)의 기판(110)에 제1 트렌치(112)를 형성하여 셀 영역(B)의 기판(110)을 일정 깊이 리세스(recess)시킨다. 이때, 제1 트렌치(112)는 후속 공정을 통해 형성될 플로팅 게이트(117; 도 2f 참조)의 높이보다 깊게 형성한다.
이어서, 도 2b에 도시된 바와 같이, 스트립(strip) 공정을 통해 제1 포토레지스트 패턴(111; 도 2a 참조)을 제거한 후, 제1 트렌치(112)가 형성된 기판(110)에 STI(shallow trench isolation)공정을 실시하여 소자분리를 위한 복수의 제2 트렌치(미도시)를 형성한다.
이어서, 제2 트렌치가 형성된 결과물 상부의 단차를 따라 하드 마스크인 질화막(113)을 증착한 후 식각공정을 실시하여 제2 트렌치가 형성되지 않은 기판(110) 상에만 질화막(113)을 형성한다.
이어서, 질화막(113)이 형성된 결과물 상에 제2 트렌치를 매립하도록 HDP(high density plasma) 산화막(114)을 증착한다.
이어서, 도 2c에 도시된 바와 같이, CMP(chemical mecanical polishing)공정을 실시하여 고전압 영역(A) 및 저전압 영역(C)의 기판(110) 상부 표면까지 HDP 산화막(114)을 평탄화한다.
이어서, CMP 공정으로 인해 HDP 산화막(114)의 상부로 노출된 질화막(113) 즉, 고전압 영역(A) 및 저전압 영역(C)의 기판(110) 상에 존재하는 질화막(113)을 제거하고 셀 영역(B)에만 질화막(113)을 남겨둔다. 이때, 질화막(113)은 인산용액을 사용하는 습식 식각공정을 실시하여 제거한다.
이어서, 도 2d에 도시된 바와 같이, 고전압 영역(A) 및 저전압 영역(C)의 기판(110) 상에 존재하는 질화막(113)이 제거된 결과물 상에 도 2a에서와 같은 방식으로 마스크 공정을 실시하여 셀 영역(B)이 오픈된 구조의 제2 포토레지스트 패턴(115)을 형성한다.
이어서, 제2 포토레지스트 패턴(115; 도 2d 참조)을 식각마스크로 하는 식각공정을 실시하여 셀 영역(B)의 HDP 산화막(114)을 식각한다.
이어서, 도 2e에 도시된 바와 같이, 스트립 공정을 통해 제2 포토레지스트 패턴(115)을 제거한 후, 셀 영역(B)의 HDP 산화막(114) 식각을 위한 식각공정시 노출된 셀 영역(B)의 기판(110) 상에 남아있는 질화막(113)을 제거하여 소자간 분리를 위한 복수의 소자분리막(114a)을 완성한다. 이때, 질화막(113)은 인산용액을 사용하는 습식 식각공정을 실시하여 식각한다.
이어서, 도 2f에 도시된 바와 같이, 소자분리막(114a)이 형성된 기판(110) 상에 산화공정 및 증착공정을 실시하여 터널 산화막(116), 플로팅 게이트용 폴리 실리콘층(117; 이하, 제1 폴리 실리콘층이라 함), 제1 유전체막(118) 및 하드 마스크(119)를 형성한다. 이때, 제1 유전체막(118)은 ONO(oxide-nitride-oxide) 구조로 형성한다.
이어서, 마스크 공정을 이용하여 플로팅 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고 이를 이용한 식각공정을 실시하여 셀 영역(B)에 EEPROM 셀의 플로팅 게이트의 프로파일을 정의한다. 이하, 식각된 제1 폴리실리콘층(117)은 플로팅 게이트라 한다.
이어서, 플로팅 게이트(117)가 정의된 결과물 상부의 단차를 따라 제2 유전체막을 증착한 후 식각공정을 실시하여 터널 산화막(116), 플로팅 게이트(117), 제1 유전체막(118) 및 하드 마스크(119)로 이루어진 구조물의 양측벽에 제2 유전체막으로 이루어진 스페이서(121)를 형성한다. 이때, 스페이서(121)는 제1 유전체막(118)과 동일한 ONO 구조로 형성한다.
이어서, 도 2g에 도시된 바와 같이, 스페이서(121)를 포함한 전체 구조물 상부의 단차를 따라 산화공정 및 증착공정을 실시하여 고전압 트랜지스터용 게이트 절연막(122)을 형성한 후 HLD 산화막(123)을 증착한다. 이때, 게이트 절연막(122)은 열산화(thermal oxidation) 공정을 통해 30 내지 50Å의 두께로 형성하고, HLD 산화막(123)은 300 내지 500Å의 두께로 증착한다.
이어서, 마스크 공정을 실시하여 HLD 산화막(123) 상에 저전압 영역(C) 전체와 셀 영역(B)의 일부가 오픈된 구조의 제3 포토레지스트 패턴(124)을 형성한다.
이어서, 도 2h에 도시된 바와 같이, 제3 포토레지스트 패턴(124)을 식각 마스크로 이용하는 식각공정을 실시하여 저전압 영역(C)의 기판(110) 및 셀 영역(B) 일부의 소자분리막(114a) 상에 형성된 게이트 절연막(122) 및 HLD 산화막(123)을 식각한다.
이어서, 스트립 공정을 실시하여 제3 포토레지스트 패턴(124)을 제거하고 세정공정과 표면처리를 진행한 후, 산화공정을 실시하여 저전압 영역(C)의 기판(110) 상에 저전압 트랜지스터용 게이트 절연막(125)을 형성한다.
이어서, 도 2i에 도시된 바와 같이, 도 2h의 결과물 상에 EEPROM 셀의 콘트 롤 게이트로 기능하는 폴리 실리콘층(126; 이하, 제2 폴리 실리콘층이라 함)을 증착한 후, 마스크 공정을 실시하여 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)의 제2 폴리 실리콘층(125) 상에 소정의 제4 포토레지스트 패턴(127)을 형성한다.
이어서, 도 2j에 도시된 바와 같이, 제4 포토레지스트 패턴(127)을 식각 마스크로 이용한 식각공정을 실시하여 고전압 영역(A)에는 고전압 게이트 전극(126a)을 형성하고, 셀 영역(B)에는 콘트롤 게이트(126b)를 형성하며, 저전압 영역(C)에는 저전압 게이트 전극(126c)을 형성한다. 이때, 콘트롤 게이트(126b)는 터널 산화막(116), 플로팅 게이트(117) 및 제1 유전체막(118)을 포함하는 구조물층을 덮도록 형성한다.
즉, 고전압 영역(A)에는 게이트 절연막(122)과 HLD 산화막(123)이 적층된 게이트 절연막 상에 고전압 게이트 전극(126a)이 형성된 고전압 게이트 구조물(128a)을 형성하고, 셀 영역(B)에는 플로팅 게이트(117), 게이트 절연막(122)과 HLD 산화막(123)이 적층된 유전체막 및 콘트롤 게이트(126b)을 포함하는 셀 게이트 구조물(128b)을 형성하며, 저전압 영역(C)에는 게이트 절연막(125) 상에 저전압 게이트 전극(126c)이 형성된 저전압 게이트 구조물(128c)을 형성한다.
이어서, 각 게이트 구조물(128a, 128b 및 128c)을 포함한 전체 결과물 상에 층간 절연막(130)을 증착한 후 CMP 공정을 실시하여 평탄화한다.
즉, 본 발명의 바람직한 실시예에 따르면, 셀 영역(B)의 기판(110)을 일정깊이 리세스시킨 후 그 리세스된 깊이보다 낮게 플로팅 게이트를 형성한 후, 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)에 고전압 게이트 전극(126a), 컨트롤 게이 트(126b) 및 저전압 게이트 전극(126c)을 형성한다. 따라서, 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)에 형성되는 게이트 구조물 간(128a와 128b 또는 128c와 128b 간)의 단차를 없애 그 게이트 구조물(128a, 128b 및 128c) 상부에 증착되는 층간 절연막(130)도 단차 없이 균일하게 증착되도록 한다. 따라서, 평탄화를 위한 CMP 공정 진행시 층간 절연막(130)의 평탄화 균일성(uniformity)을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 EEPROM 셀, 고전압 트랜지스터 및 로직 소자를 하나의 칩에 구현하는 반도체 소자의 제조공정시, EEPROM 셀의 플로팅 게이트 높이보다 깊게 EEPROM 셀이 형성되는 영역의 기판을 먼저 리세스시킨 후, 그 리세스된 기판 상에 EEPROM을 형성함으로써, EEPROM 셀, 고전압 트랜지스터 및 로직 소자 간의 단차를 없앨 수 있다. 따라서, EEPROM 셀, 고전압 트랜지스터 및 로직 소자가 형성된 결과물 상에 증착되는 층간 절연막도 단차 없이 균일하게 증착할 수 있어, 층간 절연막의 평탄화 균일성(uniformity)을 향상시킬 수 있다.
또한, 후속 공정을 통해 소정의 도전층과의 연결을 위한 콘택홀을 형성할 때에도 고전압 트랜지스터 및 저전압 트랜지스터 간의 단차에 의해 EEPROM 셀의 게이트 전극이 식각되는 언더 에치(under etch) 현상을 방지할 수 있다. 더 나아가서는, 안정된 반도체 소자의 특성을 확보하고 소자의 수율을 증가시킬 수 있는 효과가 있다.

Claims (3)

  1. 고전압 영역, 셀 영역 및 저전압 영역이 정의된 기판을 제공하는 단계;
    상기 셀 영역의 상기 기판을 일정 깊이로 리세스시키는 단계;
    리세스된 상기 셀 영역에 터널 산화막, 제1 폴리실리콘층, 제1 유전체막 및 하드 마스크를 형성하는 단계;
    상기 터널 산화막, 상기 제1 폴리실리콘층, 상기 제1 유전체막 및 상기 하드 마스크의 양측벽에 제2 유전체막을 형성하는 단계;
    상기 제2 유전체막을 포함하는 전체 구조 상부의 단차를 따라 상기 고전압 영역과 상기 셀 영역에 제1 게이트 절연막을 형성하는 단계;
    상기 저전압 영역에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계;
    리세스된 상기 셀 영역이 매립되도록 전체 구조 상부에 제2 폴리실리콘층을 증착하는 단계; 및
    상기 제2 폴리실리콘층을 식각하여 상기 고전압 영역에는 상기 제1 게이트 절연막과 상기 제2 폴리실리콘층이 적층된 구조를 갖는 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 하드 마스크 및 제2 유전체막을 덮도록 상기 제2 폴리실리콘층이 형성된 셀 게이트 전극을 형성하고, 상기 저전압 영역에는 상기 제2 게이트 절연막과 상기 제2 폴리실리콘층이 적층된 구조를 갖는 저전압 게이트 전극을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 게이트 절연막은 열산화막과 HLD 산화막의 적층 구조로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 유전체막은 ONO 구조로 형성하는 반도체 소자의 제조방법.
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