KR101128684B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 EEPROM 셀, 고전압 트랜지스터 및 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자의 제조시 EEPROM 셀의 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 증가시켜 소자 특성을 개선시킬 수 있는 반도체 소자의 제조 방법에 관한 것으로, 이를 위해 본 발명에서는 고전압 영역, 셀 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 셀 영역에 터널 산화막과 제1 폴리 실리콘층을 증착한 후 식각하는 단계와, 식각된 상기 제1 폴리 실리콘층을 덮도록 유전체막을 형성하는 단계와, 상기 고전압 영역에 고전압 게이트 절연막을 형성하는 단계와, 상기 저전압 영역에 상기 고전압 게이트 절연막보다 얇은 저전압 게이트 절연막을 형성하는 단계와, 상기 전전압 게이트 절연막을 포함하는 전체 구조 상부에 제2 폴리 실리콘층을 증착한 후 식각하여 상기 고전압 영역에는 상기 고전압 게이트 절연막과 상기 제2 폴리 실리콘층으로 이루어진 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 터널 산화막, 상기 제1 폴리 실리콘층, 상기 유전체막 및 상기 제2 폴리 실리콘층으로 이루어진 셀 게이트 전극을 형성하며, 상기 저전압 영역에는 상기 저전압 게이트 절연막과 상기 제2 폴리 실리콘층으로 이루어진 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
EEPROM 셀, ONO 절연막, 플로팅 게이트, 컨트롤 게이트, 커플링비.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 고전압 영역 B : 셀 영역
C : 저전압 영역 10, 110 : 기판
11, 111 : 소자분리막 12, 112 : 터널 산화막
13, 113 : 제1 폴리 실리콘층(또는, 플로팅 게이트)
18, 20, 115 : 산화막 19, 116 : 질화막
117a : 유전체막 22, 23, 25, 119, 121 : 게이트 절연막
26, 122 : 제2 폴리 실리콘층 26a, 122a : 고전압 게이트 전극
26b, 122b : 컨트롤 게이트 26c, 122c : 저전압 게이트 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 EEPROM 셀, 고전압 트랜지스터 및 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입.출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입.출력이 느린 ROM 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입.출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, MEEL(Merged EEprom and Logic) 소자가 있는데, MEEL 소자는 EEPROM 셀과, 고전압 트랜지스터, 그리고 저전압 트랜지스터로 이루어진 로직(Logic) 소자를 하나의 칩에 병합하여 제조된 소자이다.
이하에서는, 이러한 EEPROM 셀, 고전압 트랜지스터 및 로직 소자를 하나의 칩에 병합하여 제조하는 반도체 소자의 제조 방법을 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 고전압 트랜지스터가 형성될 영역(A)(이하, 고전압 영역이라 함), EEPROM 셀이 형성될 영역(B)(이하, 셀 영역이라 함) 및 로직 소자가 형성될 영역(C)(이하, 저전압 영역이라 함)으로 정의된 기판(10)을 제공한다. 이러한 각 영역(A, B, C)은 소자 분리막(11)에 의해 서로 전기적으로 분리된다. 그런 다음, 산화공정을 실시하여 각 영역(A, B, C)에 EEPROM 셀의 터널 산화막(13)을 형성한다.
이어서, 터널 산화막(13) 상에 EEPROM 셀의 플로팅 게이트로 기능하는 폴리 실리콘층(13; 이하, 제1 폴리 실리콘층이라 함), 제1 유전체막(14) 및 하드 마스크(15)를 순차적으로 증착한다.
이어서, 하드 마스크(15) 상에 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광공정 및 현상공정(이하, 마스크 공정이라 함)을 이용하여 제1 포토레지스트 패턴(16)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 포토레지스트 패턴(16; 도 1a 참조)를 이용하는 식각공정을 실시하여 하드 마스크(15), 제1 유전체막(14), 제1 폴리 실리콘층(13) 및 터널 산화막(12)을 순차적으로 식각한 후 제1 포토레지스트 패턴(16)을 제거한다. 이로써, 셀 영역(B)에 EEPROM 셀의 플로팅 게이트(13)의 프로파일(profile)이 정의된다.
이어서, 플로팅 게이트(13)가 정의된 전체 구조 상부의 단차를 따라 산화공정 및 증착공정을 실시하여 산화막(18), 질화막(19) 및 산화막(20)을 순차적으로 증착한다. 여기서 산화막(18), 질화막(19) 및 산화막(20)이 적층된 구조는 제2 유전체막(21)이라 한다. 이하에서는 설명의 편의를 위해 제2 유전체막(21)만을 도시하였다.
이어서, 도 1c에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 터널 산화막(12), 플로팅 게이트(13), 제1 유전체막(14) 및 하드 마스크(15)의 양측벽에 스페이서(21a)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 스페이서(21a)를 포함하는 전체 구조 상부면에 열산화공정을 실시하여 고전압 트랜지스터용 게이트 절연막(22)을 형성한다. 그런 다음, 게이트 절연막(24) 상에 두께를 보상하기 위하여 HLD(High Temperature Low Pressure Dielectric) 산화막(23)을 증착한다.
이어서, 도 1e에 도시된 바와 같이, 마스크 공정을 실시하여 HLD 산화막(23) 상에 저전압 영역(C)이 오픈(open)된 제2 포토레지스트 패턴(24)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 제2 포토레지스트 패턴(24; 도 1e 참조)를 이용한 식각공정을 실시하여 저전압 영역(C)의 기판(10) 상에 형성된 게이트 절연막(22) 및 HLD 산화막(23)을 제거한다.
이어서, 제2 포토레지스트 패턴(24)를 제거하고 세정공정과 표면처리를 진행한 후, 산화공정을 실시하여 저전압 트랜지스터용 게이트 절연막(25)을 형성한다.
이어서, 도 1g에 도시된 바와 같이, 게이트 절연막(25)을 포함하는 전체 구 조 상부에 EEPROM 셀의 컨트롤 게이트로 기능하는 폴리 실리콘층(26; 이하, 제2 폴리 실리콘층이라 함)을 증착한다. 그런 다음, 마스크 공정을 실시하여 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)의 제2 폴리 실리콘층(26) 상에 제3 포토레지스트 패턴(27)을 형성한다.
이어서, 도 1h에 도시된 바와 같이, 제3 포토레지스트 패턴(27)를 이용한 식각공정을 실시하여 고전압 영역(A)에는 고전압 게이트 전극(26a)을 형성하고, 셀 영역(B)에는 컨트롤 게이트(26b)를 형성하며, 저전압 영역(C)에는 저전압 게이트 전극(26c)을 형성한다. 이때, 컨트롤 게이트(26b)는 플로팅 게이트(13), 제1 유전체막(14), 하드 마스크(15) 및 스페이서(21)을 포함하는 구조물층을 덮도록 형성한다.
그러나, 상기와 같은 종래기술에 의한 반도체 소자의 제조 방법에 따르면, EEPROM 셀의 플로팅 게이트(13) 양측벽에 제2 유전체막으로 기능하는 스페이서(21a)를 형성한 후, 플로팅 게이트(13)와 컨트롤 게이트(26b) 사이에 형성된 스페이서(21a)를 둘러 싸도록 게이트 절연막(22) 및 HLD 산화막(23)을 순차적으로 형성함에 따라 플로팅 게이트와 컨트롤 게이트 간의 커플링비(coupling ratio)를 감소시키는 문제점을 야기시킨다. 따라서, 소자 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, EEPROM 셀, 고전압 트랜지스터 및 저전압 트랜지스터를 하나의 칩에 구현하 는 반도체 소자의 제조시 EEPROM 셀의 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 증가시켜 소자 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 고전압 영역, 셀 영역 및 저전압 영역이 정의된 기판을 제공하는 단계와, 상기 셀 영역에 터널 산화막과 제1 폴리 실리콘층을 증착한 후 식각하는 단계와, 식각된 상기 제1 폴리 실리콘층을 덮도록 유전체막을 형성하는 단계와, 상기 고전압 영역에 고전압 게이트 절연막을 형성하는 단계와, 상기 저전압 영역에 상기 고전압 게이트 절연막보다 얇은 저전압 게이트 절연막을 형성하는 단계와, 상기 전전압 게이트 절연막을 포함하는 전체 구조 상부에 제2 폴리 실리콘층을 증착한 후 식각하여 상기 고전압 영역에는 상기 고전압 게이트 절연막과 상기 제2 폴리 실리콘층으로 이루어진 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 터널 산화막, 상기 제1 폴리 실리콘층, 상기 유전체막 및 상기 제2 폴리 실리콘층으로 이루어진 셀 게이트 전극을 형성하며, 상기 저전압 영역에는 상기 저전압 게이트 절연막과 상기 제2 폴리 실리콘층으로 이루어진 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2h에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 2a에 도시된 바와 같이, 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)으로 정의된 기판(110)에 STI(shallow trench isolation)공정을 이용하여 소자분리를 위한 소자분리막(111)을 형성한다.
이어서, 산화공정을 실시하여 소자분리막(111)이 형성된 기판(110) 상부의 단차를 따라 터널 산화막(112)을 형성한 후, EEPROM 셀의 플로팅 게이트로 기능하는 폴리 실리콘층(113; 이하, 제1 폴리 실리콘층이라 함)을 증착한다.
이어서, 마스크 공정을 실시하여 제1 폴리 실리콘층(113) 상에 제1 포토레지스트 패턴(114)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 제1 포토레지스트 패턴(114; 도 2a 참조)을 식각 마스크로 이용하는 식각공정을 실시하여 제1 폴리 실리콘층(113) 및 터널 산화막(112)을 식각한다. 이에 따라, 플로팅 게이트의 프로파일을 정의한다. 이하, 제1 폴리 실리콘층(113)은 플로팅 게이트로 한다.
이어서, 플로팅 게이트(113)가 정의된 결과물 상부의 단차를 따라 산화막(115)과 질화막(116)을 순차적으로 형성한다.
이어서, 산화공정 및/또는 증착공정을 통해 그 상부에 박막의 산화막(미도 시)을 형성한다.
이어서, 마스크 공정을 실시하여 셀 영역(B)에 제2 포토레지스트 패턴(118)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 제2 포토레지스트 패턴(118; 도 2b 참조)을 이용한 식각공정을 실시하여 터널 산화막(112)과 플로팅 게이트(113)이 적층된 결과물의 상부 및 양측벽에 산화막(115), 질화막(116) 및 박막의 산화막의 적층 구조(117)를 갖는 스페이서(117a)를 형성한다. 또는, 산화막(115) 및 질화막(116)의 적층 구조의 스페이서(117a)를 형성한다. 물론, 스페이서(117a)는 셀 게이트 전극의 컨트롤 게이트의 게이트 절연막, 즉, 유전체막으로 기능하게 된다. 이에 따라, 이하에서는 유전체막으로 명명하기로 한다.
이어서, 스트립(strip) 공정을 실시하여 제2 포토레지스트 패턴(118)을 제거한 후, 도 2d에 도시된 바와 같이, 유전체막(117a)가 형성된 결과물 상부의 단차를 따라 고전압 트랜지스터용 게이트 절연막(119)을 형성한다. 이때, 게이트 절연막(119)은 열산화 공정을 실시하여 형성한다.
이어서, 마스크 공정을 실시하여 셀 영역(B)과 저전압 영역(C)이 오픈된 제3 포토레지스트 패턴(120)을 게이트 절연막(119) 상에 형성한다.
이어서, 도 2e에 도시된 바와 같이, 제3 포토레지스트 패턴(120; 도 2d 참조)을 이용하는 식각공정을 실시하여 셀 영역(B)과 저전압 영역(C)의 기판(110) 상에 형성된 게이트 절연막(119)을 제거한다. 여기서, 식각공정은 습식 식각공정으로 한다. 이때, 습식 식각공정을 실시하면 산화막과 질화막 간의 식각률 차이에 의해 게이트 절연막(119)은 쉽게 제거되는 반면, 유전체막(117a)은 질화막을 포함하므로 제거되지 않고 남아있게 된다.
이어서, 스트립 공정을 실시하여 제3 포토레지스트 패턴(120)을 제거한 후, 세정공정과 표면처리를 진행한다.
이어서, 도 2f에 도시된 바와 같이, 산화공정을 실시하여 도 2e의 결과물 상부의 단차를 따라 영역에 따라 그 두께를 달리하는 저전압 트랜지스터의 게이트 절연막(121)을 형성한다. 즉, 게이트 절연막(119)이 남아있는 고전압 영역(A)과 유전체막(117a)이 형성된 셀 영역(B)의 일부 영역에서는 산화가 활발히 이루어지지 않으므로, 게이트 절연막(121)이 얇게 형성되는 반면, 기판(110) 표면이 노출된 영역에서는 산화가 활발히 이루어져 게이트 절연막(121)이 두껍게 형성된다. 한편, 산화공정에 의해 유전체막(117a) 상에도 박막의 산화막이 형성된다. 이러한 산화공정을 통해 도 2e에서 실시되는 게이트 절연막(119) 식각공정시 손상된 박막을 보상할 수도 있다.
한편, 상기 게이트 산화공정을 실시할때, 높은 유전율을 갖는 질화막(116)이 플로팅 게이트 전극(114) 상부 및 양측벽에 형성되어 있어 산화공정시 발생하는 열에 의해 누설전류가 증가하는 현상을 억제할 수 있다.
이어서, 도 2g에 도시된 바와 같이, 게이트 절연막(121)이 형성된 결과물 상에 EEPROM 셀의 컨트롤 게이트로 기능하는 폴리 실리콘층(122; 이하, 제2 폴리 실리콘층이라 함)을 증착한 후, 마스크 공정을 이용하여 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)의 제2 폴리 실리콘층(122) 상에 제3 포토레지스트 패턴(123)을 형성한다.
이어서, 도 2h에 도시된 바와 같이, 제3 포토레지스트 패턴(123; 도 2g 참조)을 이용하는 식각공정을 실시하여 고전압 영역(A)에는 고전압 게이트 전극(123a)을 형성하고, 셀 영역(B)에는 셀 게이트 전극(123b)을 형성하며, 저전압 영역(C)에는 저전압 게이트 전극(123c)을 형성한다. 이때, 컨트롤 게이트(122b)는 플로팅 게이트(113)과 중첩되도록 유전체막(117a)을 주위를 둘러싸는 형태로 형성한다.
한편, 미설명된 '122a' 및 '122c'는 제2 폴리 실리콘층(122)이 식각된 후의 프로파일을 도시하였다.
즉, 본 발명의 바람직한 실시예에 따르면, 셀 영역의 플로팅 게이트 전극 상부 및 양측벽에 ONO 또는 ON 구조로 이루어진 유전체막을 형성하고, 유전체막 상에 형성된 고전압 게이트 절연막을 습식 식각공정을 통해 제거함으로써, EEPROM 셀의 플로팅 게이트 전극과 컨트롤 게이트 전극 사이에 ONO 절연막만으로 이루어진 유전체막을 형성하여 플로팅 게이트 전극과 컨트롤 게이트 전극 간의 커플링비를 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, EEPROM 셀, 고전압 트랜지스터 및 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자의 제조시 다음과 같은 여러가지 효과가 있다.
첫째, EEPROM 셀의 플로팅 게이트 전극 상부 및 양측벽에 ONO 또는 ON 구조로 이루어진 유전체막을 형성한 후 후속 공정을 통해 유전체막 상에 증착되는 고전압 게이트 절연막을 식각공정을 통해 제거함으로써, 플로팅 게이트 전극과 컨트롤 게이트 전극 사이에 ONO 또는 ON 구조의 유전체만을 개재시켜 플로팅 게이트 전극과 컨트롤 게이트 전극 간의 커플링비를 증가시킬 수 있다.
둘째, EEPROM 셀의 플로팅 게이트 전극의 상층부의 유전체막과 플로팅 게이트 전극의 측벽에 형성되는 유전체막을 한번의 식각공정으로 동시에 형성하여 제조 공정을 단순화할 수 있다.
셋째, EEPROM 셀의 플로팅 게이트 전극의 상부 및 양측벽에 형성된 ONO 절연막에 의해 저전압 트랜지스터 형성을 위해 진행되는 게이트 산화공정시 EEPROM 셀의 누설전류 특성을 개선시킬 수 있다.
따라서, 반도체 소자의 소자 특성을 개선시킬 수 있고 수율을 증가시킬 수 있다.

Claims (5)

  1. 고전압 영역, 셀 영역 및 저전압 영역이 정의된 기판을 제공하는 단계;
    상기 셀 영역에 터널 산화막과 제1 폴리 실리콘층을 증착한 후 식각하는 단계;
    식각된 상기 제1 폴리 실리콘층을 덮도록 유전체막을 형성하는 단계;
    상기 고전압 영역에 고전압 게이트 절연막을 형성하는 단계;
    상기 저전압 영역에 상기 고전압 게이트 절연막보다 얇은 저전압 게이트 절연막을 형성하는 단계; 및
    상기 저전압 게이트 절연막을 포함하는 전체 구조 상부에 제2 폴리 실리콘층을 증착한 후 식각하여 상기 고전압 영역에는 상기 고전압 게이트 절연막과 상기 제2 폴리 실리콘층으로 이루어진 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 터널 산화막, 상기 제1 폴리 실리콘층, 상기 유전체막 및 상기 제2 폴리 실리콘층으로 이루어진 셀 게이트 전극을 형성하며, 상기 저전압 영역에는 상기 저전압 게이트 절연막과 상기 제2 폴리 실리콘층으로 이루어진 저전압 게이트 전극을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 유전체막을 형성하는 단계는,
    제1 산화공정을 실시하여 상기 식각된 제1 폴리 실리콘층을 포함하는 전체 구조 상부의 단차를 따라 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 질화막을 증착하는 단계; 및
    상기 제1 산화막 및 상기 질화막을 식각하여 상기 식각된 상기 제1 폴리 실리콘층을 덮도록 상기 유전체막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    제2 산화공정을 실시하여 상기 질화막 상에 박막의 제2 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 저전압 게이트 절연막 형성공정시 상기 유전체막 상에도 박막의 산화막이 형성되도록 공정을 진행하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 셀 게이트 전극은 상기 제2 폴리 실리콘층이 상기 유전체막을 덮는 형 태로 형성하는 반도체 소자의 제조방법.
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