KR101051799B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 EEPROM 셀, 고전압 트랜지스터 및 로직 소자를 하나의 칩에 구현하는 반도체 소자의 제조시 EEPROM 셀 및 고전압 트랜지스터의 게이트 절연막 두께의 균일성(Uniformity)을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 이를 위해 본 발명은 셀 영역, 고전압 영역 및 저전압 영역으로 정의되는 기판을 제공하는 단계와, 상기 셀 영역 상에 터널 산화막, 제1 폴리 실리콘층, 제1 유전체막 및 하드 마스크를 형성하는 단계와, 상기 터널 산화막, 상기 제1 폴리 실리콘층, 상기 제1 유전체막 및 상기 하드 마스크의 양측벽에 제2 유전체막을 형성하는 단계와, 상기 제2 유전체막을 포함하는 전체 구조 상부의 단차를 따라 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막 상에 HLD 산화막을 증착하는 단계와, 식각공정을 실시하여 상기 HLD 산화막을 균일한 두께로 식각하는 단계와, 상기 저전압 영역의 상기 기판 상에 형성된 상기 제1 게이트 절연막 및 상기 HLD 산화막을 제거하는 단계와, 상기 저전압 영역에 저전압 트랜지스터의 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막을 포함하는 전체 구조 상부에 제2 폴리 실리콘층을 증착하는 단계와, 상기 제2 폴리 실리콘층을 식각하여 상기 고전압 영역에는 상기 제1 게이트 절연막, 상기 HLD 산화막, 상기 제2 폴리 실리콘층이 적층된 구조를 갖는 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 하드 마스크 및 상기 제2 유전체막을 덮도록 상기 제2 폴리 실리콘층이 형성된 셀 게이트 전극을 형성하고, 상기 저전압 영역에는 상기 제1 게이트 절연막과 상기 제 2 폴리 실리콘층이 적층된 구조를 갖는 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
고전압 게이트 절연막, 두께, 균일성, 습식식각, DHF.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 고전압 영역 B : 셀 영역
C : 저전압 영역
10, 110 : 기판 11, 111 : 소자분리막
12, 112 : 터널 산화막 13, 113 : 제1 폴리 실리콘층
14, 114 : 제1 유전체막 15, 115 : 하드 마스크
17, 117 : 플로팅 게이트 전극 18, 118, 20, 120 : 산화막
19, 119 : 질화막 21, 121 : 제2 유전체막
21a, 121a : 스페이서 22, 25, 122, 125 : 게이트 절연막
23, 123 : HLD 산화막 26, 126 : 제2 폴리 실리콘층
26a, 126a : 게이트 전극 26b, 126b : 콘트롤 게이트
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 EEPROM 셀, 고전압 트랜지스터 및 로직(Logic) 소자를 하나의 칩에 구현하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입.출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입.출력이 느린 ROM 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입.출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래시 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, MEEL 소자가 있는데, MEEL 소자는 EEPROM 셀과, 고전압 트랜지스터, 그리고 저전압 트랜지스터로 이루어진 로직(Logic) 소자를 하나의 칩에 병합하여 제조된 소자이다.
이하에서는, 이러한 EEPROM 셀, 고전압 트랜지스터 및 로직 소자를 하나의 칩에 병합하여 제조하는 반도체 소자의 제조 방법을 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 고전압 트랜지스터가 형성될 영역(A)(이하, 고전압 영역이라 함), EEPROM 셀이 형성될 영역(B)(이하, 셀 영역이라 함) 및 로직 소자가 형성될 영역(C)(이하, 저전압 영역이라 함)으로 정의된 기판(10)을 제공한다. 이러한 각 영역(A, B, C)은 소자 분리막(11)에 의해 서로 전기적으로 분리된다. 그런 다음, 산화공정을 실시하여 각 영역(A, B, C)에 EEPROM 셀의 터널 산화막(13)을 형성한다.
이어서, 터널 산화막(13) 상에 EEPROM 셀의 플로팅 게이트로 기능하는 폴리 실리콘층(13; 이하, 제1 폴리 실리콘층이라 함), 제1 유전체막(14) 및 하드 마스크(15)를 순차적으로 증착한다.
이어서, 하드 마스크(15) 상에 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광공정 및 현상공정(이하, 마스크 공정이라 함)을 이용하여 제1 포토레지스트 패턴(16)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 포토레지스트 패턴(16; 도 1a 참조)를 이용하는 식각공정을 실시하여 하드 마스크(15), 제1 유전체막(14), 제1 폴리 실리콘층(13) 및 터널 산화막(12)을 순차적으로 식각한 후 제1 포토레지스트 패턴(16)을 제거한다. 이로써, 셀 영역(B)에 EEPROM 셀의 플로팅 게이트(13)의 프로파 일(profile)이 정의된다.
이어서, 플로팅 게이트(13)가 정의된 전체 구조 상부의 단차를 따라 산화공정 및 증착공정을 실시하여 산화막(18), 질화막(19) 및 산화막(20)을 순차적으로 증착한다. 이때, 산화막(18), 질화막(19) 및 산화막(20)은 제2 유전체막(21)이다. 이하에서는 설명의 편의를 위해 제2 유전체막(21)만을 도시하였다.
이어서, 도 1c에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 하드 마스크(15)의 양측벽에 제2 유전체막(21)으로 이루어진 스페이서(21a)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 스페이서(21a)를 포함하는 전체 구조 상부면에 열산화공정을 실시하여 고전압 트랜지스터용 게이트 절연막(22)을 형성한다. 그런 다음, 게이트 절연막(24) 상에 두께를 보상하기 위하여 HLD(High Temperature Low Pressure Dielectric) 산화막(23)을 증착한다.
이어서, 도 1e에 도시된 바와 같이, 마스크 공정을 실시하여 HLD 산화막(23) 상에 저전압 영역(C)이 오픈(open)된 제2 포토레지스트 패턴(24)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 제2 포토레지스트 패턴(24; 도 1e 참조)를 이용한 식각공정을 실시하여 저전압 영역(C)의 기판(10) 상에 형성된 게이트 절연막(22) 및 HLD 산화막(23)을 제거한다.
이어서, 제2 포토레지스트 패턴(24)를 제거하고 세정공정과 표면처리를 진행한 후, 산화공정을 실시하여 저전압 트랜지스터용 게이트 절연막(25)을 형성한다.
이어서, 도 1g에 도시된 바와 같이, 게이트 절연막(25)을 포함하는 전체 구 조 상부에 EEPROM 셀의 콘트롤 게이트로 기능하는 폴리 실리콘층(26; 이하, 제2 폴리 실리콘층이라 함)을 증착한다. 그런 다음, 마스크 공정을 실시하여 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)의 제2 폴리 실리콘층(26) 상에 제3 포토레지스트 패턴(27)을 형성한다.
이어서, 도 1h에 도시된 바와 같이, 제3 포토레지스트 패턴(27)를 이용한 식각공정을 실시하여 고전압 영역(A)에는 고전압 게이트 전극(26a)을 형성하고, 셀 영역(B)에는 콘트롤 게이트(26b)를 형성하며, 저전압 영역(C)에는 저전압 게이트 전극(26c)을 형성한다. 이때, 콘트롤 게이트(26b)는 플로팅 게이트(13), 제1 유전체막(14) 및 하드 마스크(15)를 포함하는 구조물층을 덮도록 형성한다.
상기와 같은 종래기술에 의한 반도체 소자의 제조 방법에 따르면, 버즈 비크(bird's beak)의 크기를 최소화하기 위해 고전압 영역(A)에는 고전압 게이트 절연막(22) 및 HLD 산화막(23)이 적층된 구조의 이중 게이트 절연막을 형성한다. 보통, 수십 내지 수백 Å의 두께를 갖는 열산화막으로만 게이트 절연막을 형성하는 경우 가해지는 열에 의해 셀의 터널 산화막의 양측부에서 버즈 비크가 크게 발생한다.
그러나, 종래기술에서와 같이, 이(二)중으로 게이트 절연막을 형성하는 경우에는, 열산화 공정 및 HLD 산화막 증착공정의 두번의 공정에 의해 게이트 절연막의 두께를 균일하게 제어하기가 어렵다. 그 만큼 게이트 절연막의 두께 재현성을 확보하기가 어렵다. 또한, 후속으로 진행되는 세정공정시 게이트 절연막의 두께를 제어하기가 어려워 게이트 절연막 두께의 균일성(Uniformity)이 저하되는 문제점이 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, EEPROM 셀, 고전압 트랜지스터 및 로직 소자를 하나의 칩에 구현하는 반도체 소자의 제조공정시 고전압 트랜지스터용 고전압 게이트 절연막 두께의 균일성(Uniformity)을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 셀 영역, 고전압 영역 및 저전압 영역으로 정의되는 기판을 제공하는 단계와, 상기 셀 영역 상에 터널 산화막, 제1 폴리 실리콘층, 제1 유전체막 및 하드 마스크를 형성하는 단계와, 상기 터널 산화막, 상기 제1 폴리 실리콘층, 상기 제1 유전체막 및 상기 하드 마스크의 양측벽에 제2 유전체막을 형성하는 단계와, 상기 제2 유전체막을 포함하는 전체 구조 상부의 단차를 따라 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막 상에 HLD 산화막을 증착하는 단계와, 식각공정을 실시하여 상기 HLD 산화막을 균일한 두께로 식각하는 단계와, 상기 저전압 영역의 상기 기판 상에 형성된 상기 제1 게이트 절연막 및 상기 HLD 산화막을 제거하는 단계와, 상기 저전압 영역에 저전압 트랜지스터의 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막을 포함하는 전체 구조 상부에 제2 폴리 실리콘층을 증착하는 단계와, 상기 제2 폴리 실리콘층을 식각하여 상기 고전압 영역에는 상기 제1 게이트 절연막, 상기 HLD 산화막, 상기 제2 폴리 실리콘층이 적층된 구조를 갖는 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 하드 마스크 및 상기 제2 유전체막을 덮도록 상기 제2 폴리 실리콘층이 형성된 셀 게이트 전극을 형성하고, 상기 저전압 영역에는 상기 제2 게이트 절연막과 상기 제2 폴리 실리콘층이 적층된 구조를 갖는 저전압 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2i에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 구성요소이다.
먼저, 도 2a에 도시된 바와 같이, 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)으로 정의된 기판(110)에 STI(shallow trench isolation)공정을 이용하여 소자분리를 위한 소자분리막(111)을 형성한다.
이어서, 소자분리막(111)이 형성된 기판(110) 상에 터널 산화막(112), EEPROM 셀의 플로팅 게이트로 기능하는 폴리 실리콘층(113; 이하, 제1 폴리 실리콘층이라 함), 제1 유전체막(114) 및 하드 마스크(115)를 순차적으로 증착한 후, 마 스크 공정을 실시하여 제1 포토레지스트 패턴(116)을 형성한다. 이때, 제1 유전체막(114)은 ONO(oxide-nitride-oxide)구조로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 제1 포토레지스트 패턴(116; 도 2a 참조)를 이용한 식각공정을 실시하여 하드 마스크(115), 제1 유전체막(114), 제1 폴리 실리콘층(113) 및 터널 산화막(112)을 순차적으로 식각한 후 제1 포토레지스트 패턴(116)을 제거한다. 이로써, 셀 영역(B)에 EEPROM 셀의 플로팅 게이트(113)의 프로파일(profile)이 정의된다.
이어서, 플로팅 게이트(113)가 정의된 전체 구조 상부의 단차를 따라 산화공정 및 증착공정을 실시하여 산화막(118), 질화막(119) 및 산화막(120)을 순차적으로 증착한다. 이때, 산화막(118), 질화막(119) 및 산화막(120)은 제2 유전체막(121)이다. 이하에서는 설명의 편의를 위해 제2 유전체막(121)만을 도시하였다.
이어서, 도 2c에 도시된 바와 같이, 에치백 공정을 실시하여 터널 산화막(112), 플로팅 게이트(113), 제1 유전체막(114) 및 하드 마스크(115)로 이루어진 구조물의 양측벽에 제2 유전체막(121)으로 이루어진 스페이서(121a)를 형성한다.
이어서, 도 2d에 도시된 바와 같이, 스페이서(121a)를 포함하는 전체 구조 상부면에 열산화(thermal oxidation) 공정을 실시하여 고전압 트랜지스터용 게이트 절연막(122)을 형성한다. 그런 다음, 게이트 절연막(122) 상에 두께를 보상하기 위하여 고전압 트랜지스터용 HLD 산화막(123)을 증착한다. 이때, 게이트 절연막(122)은 열산화 공정을 통해 30 내지 50Å의 두께로 형성하고, HLD 산화막(123)은 300 내지 500Å의 두께로 증착한다.
즉, 버즈 비크(Bird's beak)의 크기를 최소화할 수 있는 시간만큼 열산화공정을 실시하여 게이트 절연막(122)을 30 내지 50Å의 두께로 형성한 후, 게이트 절연막(122)의 얇은 두께를 보상하기 위하여 HLD 산화막(123)을 게이트 절연막(122)보다 두껍게 증착하는 것이다.
이어서, 도 2e에 도시된 바와 같이, 게이트 절연막(122)과 HLD 산화막(123)이 적층된 구조의 이중 게이트 절연막을 형성한 후, 습식 식각공정(210)을 진행하여 게이트 절연막 두께의 균일성을 확보한다. 이때, 습식 식각공정(210)은 식각용액으로 DHF 용액(Diluted HF, H2O로 희석된 HF용액)을 사용하되, 혼합비를 H2O:HF=99:1로 하여 농도에 따른 게이트 절연막의 습식식각률 차이를 이용함으로써, 게이트 절연막 두께의 균일성을 적어도 2%까지 확보할 수 있다.
여기서, 상기에서 언급한 습식 식각공정의 원리를 설명하면 다음과 같다.
즉, 본 발명의 바람직한 실시예에 따르면, 습식 식각공정시 식각용액으로 DHF 용액을 사용하여 게이트 절연막을 식각한다. 이때, 일반적으로 사용되는 DHF 용액은 50:1의 비율로 H2O로 희석된 HF 용액인데, 여기서는 99:1의 비율로 H2O로 희석된 HF용액을 사용하여 식각용액의 농도를 낮춘다.
일반적으로 식각용액의 농도가 낮을수록 습식 식각률이 감소하고, 습식 식각률이 감소할수록 식각하고자 하는 대상을 균일한 두께로 식각할 수 있게된다. 따라서, 본 발명의 바람직한 실시예에 따르면, 농도가 낮은 DHF 용액을 습식 식각용액으로 사용하여 식각되는 게이트 절연막을 균일한 두께로 식각함에 따라 게이트 절 연막 두께의 균일성을 적어도 2%까지 확보할 수 있게 되는 것이다.
이어서, 도 2f에 도시된 바와 같이, 마스크 공정을 실시하여 고전압 영역(A) 및 셀 영역(B)의 HLD 산화막(123) 상에 저전압 영역(C)이 오픈된 구조의 제2 포토레지스트 패턴(124)을 형성한다.
이어서, 도 2g에 도시된 바와 같이, 제2 포토레지스트 패턴(124; 도 2f 참조)을 이용한 식각공정을 실시하여 저전압 영역(C)의 기판(110) 상에 형성된 게이트 절연막(122) 및 HLD 산화막(123)을 제거한다. 이에 따라 저전압 영역(C)의 기판(110)을 노출시킨다.
이어서, 스트립(strip) 공정을 실시하여 제2 포토레지스트 패턴(24)을 제거하고 세정공정과 표면처리를 진행한 후, 산화공정을 실시하여 저전압 영역(C)의 기판(110) 상에 저전압 트랜지스터용 게이트 절연막(125)을 형성한다. 이때, 게이트 절연막(125)은 게이트 절연막(122) 및 HLD 산화막(123)의 두께의 총합보다 얇게 형성한다.
이어서, 도 2h에 도시된 바와 같이, 게이트 절연막(125)이 형성된 전제 구조 상부에 콘트롤 게이트용 폴리 실리콘층(126; 이하, 제2 폴리 실리콘층이라 함)을 증착한다.
이어서, 마스크 공정을 실시하여 고전압 영역(A), 셀 영역(B) 및 저전압 영역(C)의 제2 폴리 실리콘층(126) 상에 게이트 전극 형성을 위한 제3 포토레지스트 패턴(127)을 형성한다.
이어서, 도 2i에 도시된 바와 같이, 제3 포토레지스트 패턴(127)을 이용하는 식각공정을 실시하여 고전압 영역(A)에는 고전압 트랜지스터용 게이트 전극(126a)을 형성하고 셀 영역(B)에는 콘트롤 게이트(126b)를 형성하며, 저전압 영역(C)에는 저전압 트랜지스터용 게이트 전극(126c)을 형성한다. 이때, 콘트롤 게이트(126b)는 플로팅 게이트(113), 제1 유전체막(114) 및 하드 마스크(115)를 포함하는 구조물층을 덮도록 형성한다.
즉, 고전압 영역(A)에는 게이트 절연막(122)과 HLD 산화막(123)이 적층된 게이트 절연막 상에 고전압 게이트 전극(126a)이 형성된 고전압 게이트 구조물(128a)을 형성하고, 셀 영역(B)에는 플로팅 게이트(117), 게이트 절연막(122)과 HLD 산화막(123)이 적층된 유전체막 및 콘트롤 게이트(126b)을 포함하는 셀 게이트 구조물(128b)을 형성하며, 저전압 영역(C)에는 게이트 절연막(125) 상에 저전압 게이트 전극(126c)이 형성된 저전압 게이트 구조물(128c)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 고전압 트랜지스터용 게이트 절연막 및 HLD 산화막을 증착한 후, 99:1의 혼합비로 H2O로 희석된 HF용액을 통해 습식 식각공정을 실시하여, HLD 산화막을 균일한 두께로 식각함으로써 고전압 트랜지스터의 게이트 절연막 두께의 균일성을 적어도 2%까지 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, EEPROM 셀, 고전압 트랜지스터 및 저전압 소자를 하나의 칩에 구현하는 반도체 소자의 제조시 고전압 트랜지스터용 게이트 절연막 및 HLD 산화막을 증착한 후, 99:1의 혼합비로 H2O로 희석된 HF용액을 통해 습식 식각공정을 실시하여, HLD 산화막을 균일한 두께로 식각함으로써 고전압 트랜지스터의 게이트 절연막 두께의 균일성을 적어도 2%까지 개선시킬 수 있다.
따라서, 고전압 트랜지스터의 게이트 절연막 두께의 균일성 및 재현성을 확보하여 안정된 소자 특성을 확보할 수 있고, 나아가서는, 소자의 수율을 증가시킬 수 있다.

Claims (4)

  1. 셀 영역, 고전압 영역 및 저전압 영역으로 정의되는 기판을 제공하는 단계;
    상기 셀 영역 상에 터널 산화막, 제1 폴리 실리콘층, 제1 유전체막 및 하드 마스크를 형성하는 단계;
    상기 터널 산화막, 상기 제1 폴리 실리콘층, 상기 제1 유전체막 및 상기 하드 마스크의 양측벽에 제2 유전체막을 형성하는 단계;
    상기 제2 유전체막을 포함하는 전체 구조 상부의 단차를 따라 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 HLD 산화막을 증착하는 단계;
    식각공정을 실시하여 상기 HLD 산화막을 균일한 두께로 식각하는 단계;
    상기 저전압 영역의 상기 기판 상에 형성된 상기 제1 게이트 절연막 및 상기 HLD 산화막을 제거하는 단계;
    상기 저전압 영역에 저전압 트랜지스터의 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막을 포함하는 전체 구조 상부에 제2 폴리 실리콘층을 증착하는 단계; 및
    상기 제2 폴리 실리콘층을 식각하여 상기 고전압 영역에는 상기 제1 게이트 절연막, 상기 HLD 산화막, 상기 제2 폴리 실리콘층이 적층된 구조를 갖는 고전압 게이트 전극을 형성하고, 상기 셀 영역에는 상기 하드 마스크 및 상기 제2 유전체막을 덮도록 상기 제2 폴리 실리콘층이 형성된 셀 게이트 전극을 형성하고, 상기 저전압 영역에는 상기 제2 게이트 절연막과 상기 제2 폴리 실리콘층이 적층된 구조를 갖는 저전압 게이트 전극을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각공정은 99:1의 혼합비로 H2O로 희석된 HF 용액을 이용하여 실시하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 유전체막은 ONO 구조로 형성하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 상기 HLD 산화막의 총두께보다 얇게 형성하는 반도체 소자의 제조방법.
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