KR20020042191A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20020042191A KR20020042191A KR1020000071981A KR20000071981A KR20020042191A KR 20020042191 A KR20020042191 A KR 20020042191A KR 1020000071981 A KR1020000071981 A KR 1020000071981A KR 20000071981 A KR20000071981 A KR 20000071981A KR 20020042191 A KR20020042191 A KR 20020042191A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- contact hole
- forming
- hld
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000005368 silicate glass Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 230000002950 deficient Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 셀 영역과 주변으로 정의된 반도체 기판에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 각각 형성하는 단계와, 상기 게이트 캡 절연막 및 게이트 전극의 양측면에 제 1 측벽 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 BPSG막 및 제 1 HLD막을 차례로 형성하는 단계와, 상기 셀 영역의 반도체 기판 표면이 소정부분 노출되도록 제 1 HLD막, BPSG막, 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 도전성 플러그를 포함한 반도체 기판의 전면에 제 2 HLD막을 형성하는 단계와, 상기 폴리 실리콘 플러그 및 주변 영역의 게이트 전극과 반도체 기판의 표면이 노출되도록 제 2 HLD막, 제 1 HLD막, 평탄화층, 층간 절연막, 게이트 캡 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀의 양측면에 제 2 측벽 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 디자인 룰(design rule)이 감소함에 따라 포토 얼라인 마진(photo align margin)이 감소하여 반도체 제조가 점점 어려워지고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 셀 영역과 주변 영역으로 정의된 반도체 기판(11)상에 게이트 산화막(12)을 형성하고, 상기 게이트 산화막(12)상에 게이트 전극용 폴리 실리콘막(13)을 형성하며, 상기 폴리 실리콘막(13)상에 제 1 산화막(14) 및 제 1 질화막(15)을 차례로 형성한다.
이어, 상기 제 1 질화막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 포토레지스트(16)를 패터닝하여 게이트 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 제 1 질화막(15), 제 1 산화막(14), 폴리 실리콘막(13), 게이트 산화막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.
여기서 상기 게이트 전극(13a)상에 형성되는 제 1 산화막(14)과 제 1 질화막(15)은 게이트 캡 절연막이다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(16)를 제거하고, 상기 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 캡 절연막 및 게이트 전극(13a)의 양측면에 측벽 절연막(17)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 제 2 산화막(18)과 제 2 질화막(19)을 각각 100Å 두께로 형성한다.
여기서 상기 제 2 질화막(19)은 콘택홀 형성시 하부 격리 패턴에데미지(damage) 주는 것을 방지하는 역할을 하고, 상기 제 2 산화막(18)은 제 2 질화막(19)이 반도체 기판(11)에 직접 접촉할 경우 발생하는 데미지를 막기 위하여 증착한다.
즉, 상기 제 2 산화막(18)과 제 2 질화막(19)은 층간 절연막이다.
그리고 상기 제 2 질화막(19)상에 BPSG막(20)을 형성한 후 CMP로 평탄화하고, 상기 BPSG막(20)상에 제 1 HLD막(21)을 차례로 형성한다.
여기서 상기 제 1 HLD막(21)은 CMP를 이용한 평탄화 공정시 상기 BPSG막(20)에 생긴 데미지로부터 이후 콘택홀 형성시 포토 공정을 원활하게 하기 위하여 형성한다.
도 1d에 도시한 바와 같이, 포토 및 식각 공정을 통해 셀 영역의 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 1 HLD막(21), BPSG막(20), 제 2 질화막(19), 제 2 산화막(18)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 반도체 기판(11)을 전면에 폴리 실리콘막을 증착한 후, 상기 폴리 실리콘막의 전면에 에치백 공정을 실시하여 상기 제 1 콘택홀의 내부에 폴리 실리콘 플러그(22)를 형성한다.
도 1e에 도시한 바와 같이, 상기 폴리 실리콘 플러그(22)를 포함한 반도체 기판(11)의 전면에 제 2 HLD막(23)을 형성하고, 포토 및 식각공정을 통해 상기 폴리 실리콘 플러그(22) 및 게이트 전극(13a) 그리고 반도체 기판(11)의 표면이 소정부분 노출되도록 제 2 HLD막(23), 제 1 HLD막(21), BPSG막(20), 제 2 질화막(19), 제 2 산화막(18), 제 1 질화막(15), 제 1 산화막(14)을 선택적으로 제거하여 제 2콘택홀(24)을 형성한다.
여기서 셀 부의 폴리 실리콘 플러그(22)의 상부 크기는 0.32㎛이고 그 위에 형성되는 제 2 콘택홀(24)의 크기는 약 0.20㎛이다.
즉, 상기 폴리 실리콘 플러그(22)와 제 2 콘택홀(24) 사이의 포토 얼라인 마진(photo align margin)은 한쪽 방향으로 0.08㎛이고 양쪽 방향을 합치면 0.16㎛가 된다. 따라서 실제적인 제 2 콘택홀(24)의 크기는 0.20㎛ + 0.16㎛로서 폴리 실리콘 플러그(22)의 크기보다도 커져 포토 공정시 미스-얼라인이 발생한다.
따라서 제 2 콘택홀(24)의 형성시 미스-얼라인에 의해 셀 영역에 형성된 게이트 전극(13a)에도 데미지(A)가 발생하고, 주변 영역에는 막간 세정에 의한 식각량이 다르기 때문에 제 2 콘택홀(24)의 측면 부위에 요철(凹凸)(B)이 생긴다.
이후, 공정은 도면에 도시하지 않았지만 제 2 콘택홀(24)을 포함한 반도체 기판(11)의 전면에 텅스텐막(도시되지 않음)을 증착한 후 에치백이나 CMP 공정에 의해 제 2 콘택홀(24)의 내부에 텅스텐 플러그를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 셀 영역에 스토리지 노드용 콘택 플러그를 형성하기 위해 콘택홀을 형성할 때 포토 공정의 미스-얼라인(miss-align)에 의해 게이트 전극에 데미지가 발생하여 이후 플러그 형성시 접촉 불량이 발생한다.
둘째, 주변 영역에 콘택홀 형성시 막간 세정에 의한 식각량이 다르기 때문에콘택홀의 측면 부위에 요철이 생긴다. 특히 도 1e의 B 부분은 틈새가 좁기 때문에 이후 비트 라인용 플러그를 형성할 때 텅스텐막이 채워지지 않고 비워 있는 상태가 되어 레키지 불량 및 저항 불량을 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 포토 미스-얼라인에 의한 게이트 라인과 플러그간의 접촉 불량을 방지하고 막간 세정 특성에 의한 레키지 및 저항 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 33a : 게이트 전극
37 : 제 1 측벽 절연막 41 : 제 1 HLD막
42 : 폴리 실리콘 플러그 43 : 제 2 HLD막
44 : 제 2 콘택홀 45 : 제 2 측벽 절연막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 셀 영역과 주변으로 정의된 반도체 기판에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 각각 형성하는 단계와, 상기 게이트 캡 절연막 및 게이트 전극의 양측면에 제 1 측벽 절연막을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 BPSG막 및 제 1 HLD막을 차례로 형성하는 단계와, 상기 셀 영역의 반도체 기판 표면이 소정부분 노출되도록 제 1 HLD막, BPSG막, 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 도전성 플러그를 포함한 반도체 기판의 전면에 제 2 HLD막을 형성하는 단계와, 상기 폴리 실리콘 플러그 및 주변 영역의 게이트 전극과 반도체 기판의 표면이 노출되도록 제 2 HLD막, 제 1 HLD막, 평탄화층, 층간 절연막, 게이트 캡 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀의 양측면에 제 2 측벽 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 셀 영역과 주변 영역으로 정의된 반도체 기판(31)상에 게이트 산화막(32)을 형성하고, 상기 게이트 산화막(32)상에 게이트 전극용 폴리 실리콘막(33)을 형성하며, 상기 폴리 실리콘막(33)상에 제 1 산화막(34) 및 제 1 질화막(35)을 차례로 형성한다.
이어, 상기 제 1 질화막(35)상에 포토레지스트(36)를 도포한 후, 노광 및 현상공정으로 포토레지스트(36)를 패터닝하여 게이트 영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(36)를 마스크로 이용하여 상기 제 1 질화막(35), 제 1 산화막(34), 폴리 실리콘막(33), 게이트 산화막(32)을 선택적으로 제거하여 게이트 전극(33a)을 형성한다.
여기서 상기 게이트 전극(33a)상에 형성된 제 1 산화막(34) 및 제 1 질화막(35)은 게이트 캡 절연막이다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(36)를 제거하고, 상기 반도체 기판(31)의 전면에 제 1 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 게이트 캡 절연막 및 게이트 전극(33a)의 양측면에 제 1 측벽 절연막(37)을 형성한다.
이어, 상기 반도체 기판(31)의 전면에 제 2 산화막(38)과 제 2 질화막(39)을 각각 100Å 두께로 형성한다.
여기서 상기 제 2 질화막(39)은 콘택홀 형성시 하부 격리 패턴에 데미지(damage) 주는 것을 방지하는 역할을 하고, 상기 제 2 산화막(38)은 제 2 질화막(39)이 반도체 기판(31)에 직접 접촉할 경우 발생하는 데미지를 막기 위하여 증착한다.
즉, 상기 제 2 산화막(38) 및 제 2 질화막(39)은 층간 절연막이다.
그리고 상기 제 2 질화막(39)상에 BPSG막(40)을 형성한 후 CMP로 평탄화하고, 상기 BPSG막(40)상에 제 1 HLD막(41)을 차례로 형성한다.
여기서 상기 제 1 HLD막(41)은 CMP를 이용한 평탄화 공정시 상기 BPSG막(40)에 생긴 데미지로부터 이후 콘택홀 형성시 포토 공정을 원활하게 하기 위하여 형성한다.
도 2d에 도시한 바와 같이, 포토 및 식각 공정을 통해 셀 영역의 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 제 1 HLD막(41), BPSG막(40), 제 2 질화막(39), 제 2 산화막(38)을 선택적으로 제거하여 제 1 콘택홀을 형성한다.
이어, 상기 제 1 콘택홀을 포함한 반도체 기판(31)을 전면에 폴리 실리콘막을 증착한 후, 상기 폴리 실리콘막의 전면에 에치백 공정을 실시하여 상기 제 1 콘택홀의 내부에 폴리 실리콘 플러그(42)를 형성한다.
도 2e에 도시한 바와 같이, 상기 폴리 실리콘 플러그(42)를 포함한 반도체 기판(31)의 전면에 제 2 HLD막(43)을 형성하고, 포토 및 식각공정을 통해 상기 폴리 실리콘 플러그(42) 및 게이트 전극(33a) 그리고 반도체 기판(31)의 표면이 소정부분 노출되도록 제 2 HLD막(43), 제 1 HLD막(41), BPSG막(40), 제 2 질화막(39), 제 2 산화막(38), 제 1 질화막(35), 제 1 산화막(34)을 선택적으로 제거하여 제 2 콘택홀(44)을 형성한다.
여기서 셀 부의 폴리 실리콘 플러그(42)의 상부 크기는 0.32㎛이고 그 위에 형성되는 제 2 콘택홀(44)의 크기는 약 0.20㎛이다.
즉, 상기 폴리 실리콘 플러그(42)와 제 2 콘택홀(44) 사이의 포토 얼라인 마진(photo align margin)은 한쪽 방향으로 0.08㎛이고 양쪽 방향을 합치면 0.16㎛가 된다. 따라서 실제적인 제 2 콘택홀(44)의 크기는 0.20㎛ + 0.16㎛로서 폴리 실리콘 플러그(42)의 크기보다도 커져 포토 공정시 미스-얼라인이 발생한다.
따라서 제 2 콘택홀(44)의 형성시 미스-얼라인에 의해 셀 영역에 형성된 게이트 전극(33a)에도 데미지(A)가 발생하고, 주변 영역에는 막간 세정에 의한 식각량이 다르기 때문에 제 2 콘택홀(44)의 측면 부위에 요철(B)이 생긴다.
도 2f에 도시한 바와 같이, 상기 제 2 콘택홀(44)을 포함한 반도체 기판(31)의 전면에 제 2 절연막을 형성한 후, 상기 제 2 콘택홀(44)의 양측면에 제 2 측벽 절연막(45)을 형성한다.
여기서 상기 제 2 측벽 절연막(45)에 사용되는 제 2 절연막의 두께를 조절하여 미스-얼라인으로 생긴 게이트 전극(33a)위의 불량부위가 매립되도록 최대 미스-얼라인이 0.04㎛이므로 250Å이상으로 증착한다.
또한, 상기 제 2 절연막에 의해 이종(異種)막간의 세정에 의한 식각량 차이로 발생하는 제 2 콘택홀(44)의 측면 요철부위도 제 2 측벽 절연막(45)에 의해 완화되며 제 2 콘택홀(44) 바닥 부위의 틈새도 제 2 절연막의 증착 능력이 우수해 충분하게 매립된다.
이후, 공정은 도면에 도시하지 않았지만 상기 제 2 측벽 절연막(45)이 형성된 제 2 콘택홀(44)을 포함한 반도체 기판(31)의 전면에 텅스텐막(도시되지 않음)을 증착한 후 에치백이나 CMP 공정에 의해 제 2 콘택홀(44)의 내부에 텅스텐 플러그를 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 콘택홀을 형성한 후 양측면에 측벽 절연막을 형성함으로서 콘택홀 형성시 포토 미스 얼라인에 의해 발생한 게이트 라인과 플러그간의 접촉 불량을 방지하고 막간 세정 특성에 의한 요철 부분을 매립함으로서 레키지 및 저항 특성을 향상시킬 수 있다.
Claims (2)
- 셀 영역과 주변으로 정의된 반도체 기판에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 각각 형성하는 단계;상기 게이트 캡 절연막 및 게이트 전극의 양측면에 제 1 측벽 절연막을 형성하는 단계;상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계;상기 층간 절연막상에 BPSG막 및 제 1 HLD막을 차례로 형성하는 단계;상기 셀 영역의 반도체 기판 표면이 소정부분 노출되도록 제 1 HLD막, BPSG막, 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계;상기 도전성 플러그를 포함한 반도체 기판의 전면에 제 2 HLD막을 형성하는 단계;상기 폴리 실리콘 플러그 및 주변 영역의 게이트 전극과 반도체 기판의 표면이 노출되도록 제 2 HLD막, 제 1 HLD막, 평탄화층, 층간 절연막, 게이트 캡 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계;상기 제 2 콘택홀의 양측면에 제 2 측벽 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 측벽 절연막은 제 2 콘택홀을 포함한 반도체기판의 전면에 약 250Å이상으로 절연막을 증착한 후 에치백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000071981A KR20020042191A (ko) | 2000-11-30 | 2000-11-30 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000071981A KR20020042191A (ko) | 2000-11-30 | 2000-11-30 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020042191A true KR20020042191A (ko) | 2002-06-05 |
Family
ID=27678690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000071981A KR20020042191A (ko) | 2000-11-30 | 2000-11-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020042191A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101051799B1 (ko) * | 2004-12-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR101128684B1 (ko) * | 2004-12-30 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
-
2000
- 2000-11-30 KR KR1020000071981A patent/KR20020042191A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101051799B1 (ko) * | 2004-12-30 | 2011-07-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR101128684B1 (ko) * | 2004-12-30 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20050029432A (ko) | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 | |
| KR100505062B1 (ko) | 반도체 소자의 제조방법 | |
| US8071439B2 (en) | Method for manufacturing semiconductor device | |
| KR100832016B1 (ko) | 랜딩플러그콘택을 구비한 반도체소자의 제조 방법 | |
| KR100308619B1 (ko) | 반도체 장치용 자기 정렬 콘택 패드 형성 방법 | |
| KR20080045960A (ko) | 반도체 소자의 랜딩플러그 형성방법 | |
| KR20020042191A (ko) | 반도체 소자의 제조방법 | |
| KR100252044B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100859831B1 (ko) | 매립형 비트라인을 구비한 반도체 소자의 제조 방법 | |
| US7268085B2 (en) | Method for fabricating semiconductor device | |
| KR20010018260A (ko) | 소자간 콘택 형성 방법 | |
| KR100546145B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR20020010795A (ko) | 반도체소자의 제조방법 | |
| KR20070062026A (ko) | 반도체 소자의 컨택홀 형성방법 | |
| KR100527589B1 (ko) | 반도체소자의 제조방법 | |
| KR20040072269A (ko) | 이중 스토리지노드 콘택플러그 형성방법 | |
| KR20060023004A (ko) | 반도체소자의 콘택 플러그 형성 방법 | |
| KR20060075947A (ko) | 반도체 소자 제조 방법 | |
| KR100309812B1 (ko) | 반도체소자의제조방법 | |
| KR20020076765A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20040006500A (ko) | 반도체소자의 제조방법 | |
| KR20010087663A (ko) | 콘택 구조체 형성 방법 | |
| KR20080002530A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20070114462A (ko) | 반도체소자의 랜딩플러그컨택 형성방법 | |
| KR20030012115A (ko) | 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |