JP3450770B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ素
子とロジック素子とを含む半導体装置の製造方法に関す
るものである。
子とロジック素子とを含む半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】近年、不揮発性メモリ素子（ＰＲＯＭメ
モリセル）とロジック素子（ＣＭＯＳトランジスタ）と
を混載した半導体装置においては、不揮発性メモリ素子
の信頼性向上と、ロジック素子の高性能化とを両立する
ことができる製造方法が求められている。
モリセル）とロジック素子（ＣＭＯＳトランジスタ）と
を混載した半導体装置においては、不揮発性メモリ素子
の信頼性向上と、ロジック素子の高性能化とを両立する
ことができる製造方法が求められている。
【０００３】以下、従来の混載型半導体装置の製造方法
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【０００４】図１２（ａ）〜（ｄ）から図１６（ａ）〜
（ｃ）までの各図は、従来の半導体装置の製造方法を工
程順に説明するための断面図である。図１２（ａ）〜
（ｄ）から図１６（ａ）〜（ｃ）までの各図において、
Ｒmemoは不揮発性メモリ素子が搭載されるメモリ領域，
Ｒlogcはロジック素子（Ｐチャネル型，Ｎチャネル型ト
ランジスタ）が搭載されるロジック領域、１０１はＰ型
単結晶シリコンからなるシリコン基板、１０２はシリコ
ン酸化膜からなる素子分離絶縁膜、１０３はシリコン酸
化膜からなる第１の注入保護膜、１０５はＮ型ウェル、
１０７はＰ型ウェル、１０８は不揮発性メモリ素子のゲ
ート絶縁膜、１０９は第１の多結晶シリコン膜、１１０
はＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）、１１
４はロジック素子のゲート絶縁膜、１１５は第２の多結
晶シリコン膜、１１７は不揮発性メモリ素子の制御ゲー
ト電極、１１８は不揮発性メモリ素子の電極間絶縁膜、
１１９は不揮発性メモリ素子の浮遊ゲート電極、１２１
はロジック素子のゲート電極、１２２は第２の注入保護
膜、１２４は不揮発性メモリ素子のソース・ドレイン拡
散層、１２６はＮチャネル型トランジスタのＬＤＤ拡散
層、１２８はＰチャネル型トランジスタのＬＤＤ拡散
層、１２９は不揮発性メモリ素子およびロジック素子の
サイドウォールスペーサ、１３１はＮチャネル型トラン
ジスタのソース・ドレイン拡散層、１３３はＰチャネル
型トランジスタのソース・ドレイン拡散層、１０４，１
０６，１１１，１１２，１１３，１１６，１２０，１２
３，１２５，１２７，１３０，１３２は、イオン注入や
エッチングの際に用いられるフォトレジスト膜からなる
マスクである。
（ｃ）までの各図は、従来の半導体装置の製造方法を工
程順に説明するための断面図である。図１２（ａ）〜
（ｄ）から図１６（ａ）〜（ｃ）までの各図において、
Ｒmemoは不揮発性メモリ素子が搭載されるメモリ領域，
Ｒlogcはロジック素子（Ｐチャネル型，Ｎチャネル型ト
ランジスタ）が搭載されるロジック領域、１０１はＰ型
単結晶シリコンからなるシリコン基板、１０２はシリコ
ン酸化膜からなる素子分離絶縁膜、１０３はシリコン酸
化膜からなる第１の注入保護膜、１０５はＮ型ウェル、
１０７はＰ型ウェル、１０８は不揮発性メモリ素子のゲ
ート絶縁膜、１０９は第１の多結晶シリコン膜、１１０
はＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）、１１
４はロジック素子のゲート絶縁膜、１１５は第２の多結
晶シリコン膜、１１７は不揮発性メモリ素子の制御ゲー
ト電極、１１８は不揮発性メモリ素子の電極間絶縁膜、
１１９は不揮発性メモリ素子の浮遊ゲート電極、１２１
はロジック素子のゲート電極、１２２は第２の注入保護
膜、１２４は不揮発性メモリ素子のソース・ドレイン拡
散層、１２６はＮチャネル型トランジスタのＬＤＤ拡散
層、１２８はＰチャネル型トランジスタのＬＤＤ拡散
層、１２９は不揮発性メモリ素子およびロジック素子の
サイドウォールスペーサ、１３１はＮチャネル型トラン
ジスタのソース・ドレイン拡散層、１３３はＰチャネル
型トランジスタのソース・ドレイン拡散層、１０４，１
０６，１１１，１１２，１１３，１１６，１２０，１２
３，１２５，１２７，１３０，１３２は、イオン注入や
エッチングの際に用いられるフォトレジスト膜からなる
マスクである。
【０００５】まず、図１２（ａ）に示す工程で、シリコ
ン基板１０１のメモリ領域Ｒmemoとロジック領域Ｒlogc
の上に、シリコン酸化膜からなる素子分離絶縁膜１０２
を形成した後、シリコン基板１０１の素子分離絶縁膜１
０２によって囲まれる領域の上にシリコン酸化膜からな
る第１の注入保護膜１０３を形成する。
ン基板１０１のメモリ領域Ｒmemoとロジック領域Ｒlogc
の上に、シリコン酸化膜からなる素子分離絶縁膜１０２
を形成した後、シリコン基板１０１の素子分離絶縁膜１
０２によって囲まれる領域の上にシリコン酸化膜からな
る第１の注入保護膜１０３を形成する。
【０００６】次に、図１２（ｂ）に示す工程で、メモリ
領域Ｒmemo及びロジック領域ＲlogcのＮチャネル型トラ
ンジスタ形成領域を覆うＮ型ウェル形成用マスク１０４
を用い、ロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域に、Ｎ型不純物（リン等）のイオン注入を行
なって、シリコン基板１０１内にＮ型ウェル１０５を形
成する。
領域Ｒmemo及びロジック領域ＲlogcのＮチャネル型トラ
ンジスタ形成領域を覆うＮ型ウェル形成用マスク１０４
を用い、ロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域に、Ｎ型不純物（リン等）のイオン注入を行
なって、シリコン基板１０１内にＮ型ウェル１０５を形
成する。
【０００７】次に、図１２（ｃ）に示す工程で、Ｎ型ウ
ェル形成用マスク１０４を除去した後、ロジック領域Ｒ
logcのＰチャネル型トランジスタ形成領域を覆うＰ型ウ
ェル形成用マスク１０６を用い、メモリ領域Ｒmemo全体
及びロジック領域ＲlogcのＮチャネル型トランジスタ形
成領域に、Ｐ型不純物（ボロン等）のイオン注入を行な
って、シリコン基板１０１内にＰ型ウェル１０７を形成
する。このとき同時に、Ｐ型ウェル形成用マスク１０６
を用いて、シリコン基板１０１上に、不揮発性メモリ素
子及びＮチャネル型トランジスタのしきい値を制御する
ための不純物イオン注入を行なう。
ェル形成用マスク１０４を除去した後、ロジック領域Ｒ
logcのＰチャネル型トランジスタ形成領域を覆うＰ型ウ
ェル形成用マスク１０６を用い、メモリ領域Ｒmemo全体
及びロジック領域ＲlogcのＮチャネル型トランジスタ形
成領域に、Ｐ型不純物（ボロン等）のイオン注入を行な
って、シリコン基板１０１内にＰ型ウェル１０７を形成
する。このとき同時に、Ｐ型ウェル形成用マスク１０６
を用いて、シリコン基板１０１上に、不揮発性メモリ素
子及びＮチャネル型トランジスタのしきい値を制御する
ための不純物イオン注入を行なう。
【０００８】次に、図１２（ｄ）に示す工程で、Ｐ型ウ
ェル形成用マスク１０６を除去した後に、バッファード
弗酸を用いたウェットエッチによって、メモリ領域Ｒme
mo及びロジック領域Ｒlogcの双方において第１の注入保
護膜１０３を除去する。
ェル形成用マスク１０６を除去した後に、バッファード
弗酸を用いたウェットエッチによって、メモリ領域Ｒme
mo及びロジック領域Ｒlogcの双方において第１の注入保
護膜１０３を除去する。
【０００９】次に、図１３（ａ）に示す工程で、熱酸化
法により、メモリ領域Ｒmemo及びロジック領域Ｒlogcに
おいてシリコン酸化膜からなる不揮発性メモリ素子のゲ
ート絶縁膜１０８を形成した後に、ＣＶＤ法により、リ
ンを含む第１の多結晶シリコン膜１０９を形成する。こ
の第１の多結晶シリコン膜１０９は、不揮発性メモリ素
子の浮遊ゲート電極となるものである。その後、図示し
ないマスクを用いて、不揮発性メモリ素子のチャネル幅
方向の寸法を決定するために第１の多結晶シリコン膜１
０９をパターニングする。その後、第１の多結晶シリコ
ン膜１０９をパターニングするためのマスクを除去した
後、ＣＶＤ法により、不揮発性メモリ素子の電極間絶縁
膜となるＯＮ膜１１０ａ（酸化膜／窒化膜の積層膜）を
形成する。
法により、メモリ領域Ｒmemo及びロジック領域Ｒlogcに
おいてシリコン酸化膜からなる不揮発性メモリ素子のゲ
ート絶縁膜１０８を形成した後に、ＣＶＤ法により、リ
ンを含む第１の多結晶シリコン膜１０９を形成する。こ
の第１の多結晶シリコン膜１０９は、不揮発性メモリ素
子の浮遊ゲート電極となるものである。その後、図示し
ないマスクを用いて、不揮発性メモリ素子のチャネル幅
方向の寸法を決定するために第１の多結晶シリコン膜１
０９をパターニングする。その後、第１の多結晶シリコ
ン膜１０９をパターニングするためのマスクを除去した
後、ＣＶＤ法により、不揮発性メモリ素子の電極間絶縁
膜となるＯＮ膜１１０ａ（酸化膜／窒化膜の積層膜）を
形成する。
【００１０】次に、図１３（ｂ）に示す工程で、メモリ
領域Ｒmemo全体を覆うマスク１１１を用いて、ドライエ
ッチにより、ロジック領域ＲlogcのＯＮ膜１１０ａおよ
び第１の多結晶シリコン膜１０９を順次除去する。
領域Ｒmemo全体を覆うマスク１１１を用いて、ドライエ
ッチにより、ロジック領域ＲlogcのＯＮ膜１１０ａおよ
び第１の多結晶シリコン膜１０９を順次除去する。
【００１１】次に、図１３（ｃ）に示す工程で、メモリ
領域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型
トランジスタ形成領域を覆うしきい値制御注入用マスク
１１２を用い、ドライエッチ後に残存しているゲート絶
縁膜１０８を注入保護膜として、ロジック領域Ｒlogcの
Ｐチャネル型トランジスタのしきい値を制御するための
リンイオン（Ｐ+ ）の注入を行なう。
領域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型
トランジスタ形成領域を覆うしきい値制御注入用マスク
１１２を用い、ドライエッチ後に残存しているゲート絶
縁膜１０８を注入保護膜として、ロジック領域Ｒlogcの
Ｐチャネル型トランジスタのしきい値を制御するための
リンイオン（Ｐ+ ）の注入を行なう。
【００１２】次に、図１３（ｄ）に示す工程で、しきい
値制御注入用マスク１１２を除去した後、メモリ領域Ｒ
memo及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うしきい値制御注入用マスク１１３を用
い、ゲート絶縁膜１０８を注入保護膜として、ロジック
領域ＲlogcのＮチャネル型トランジスタのしきい値を制
御するためのボロンイオン（Ｂ+ ）の注入を行なう。
値制御注入用マスク１１２を除去した後、メモリ領域Ｒ
memo及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うしきい値制御注入用マスク１１３を用
い、ゲート絶縁膜１０８を注入保護膜として、ロジック
領域ＲlogcのＮチャネル型トランジスタのしきい値を制
御するためのボロンイオン（Ｂ+ ）の注入を行なう。
【００１３】次に、図１４（ａ）に示す工程で、しきい
値制御注入用マスク１１３を除去した後、バッファード
弗酸を用いたウェットエッチによって、ロジック領域Ｒ
logc上に残存しているゲート絶縁膜１０８を除去する。
値制御注入用マスク１１３を除去した後、バッファード
弗酸を用いたウェットエッチによって、ロジック領域Ｒ
logc上に残存しているゲート絶縁膜１０８を除去する。
【００１４】次に、図１４（ｂ）に示す工程で、熱酸化
法により、シリコン酸化膜からなるロジック素子のゲー
ト絶縁膜１１４を形成する。このとき、メモリ領域Ｒme
moにおけるＯＮ膜１１０ａの表面も酸化されてＯＮＯ膜
１１０が形成される。その後、ＣＶＤ法により、不揮発
性メモリ素子の制御ゲート電極およびロジック素子のゲ
ート電極となるリンを含む第２の多結晶シリコン膜１１
５を形成する。
法により、シリコン酸化膜からなるロジック素子のゲー
ト絶縁膜１１４を形成する。このとき、メモリ領域Ｒme
moにおけるＯＮ膜１１０ａの表面も酸化されてＯＮＯ膜
１１０が形成される。その後、ＣＶＤ法により、不揮発
性メモリ素子の制御ゲート電極およびロジック素子のゲ
ート電極となるリンを含む第２の多結晶シリコン膜１１
５を形成する。
【００１５】次に、図１４（ｃ）に示す工程で、ロジッ
ク領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領
域を覆う積層ゲート形成用マスク１１６を用いたドライ
エッチングにより、メモリ領域Ｒmemoにおける第２の多
結晶シリコン膜１１５，第１の絶縁膜１１０及び第１の
多結晶シリコン膜１０９を順次パターニングして、制御
ゲート電極１１７，電極間絶縁膜１１８及び浮遊ゲート
電極１１９からなる不揮発性メモリ素子の積層ゲートを
形成する。
ク領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領
域を覆う積層ゲート形成用マスク１１６を用いたドライ
エッチングにより、メモリ領域Ｒmemoにおける第２の多
結晶シリコン膜１１５，第１の絶縁膜１１０及び第１の
多結晶シリコン膜１０９を順次パターニングして、制御
ゲート電極１１７，電極間絶縁膜１１８及び浮遊ゲート
電極１１９からなる不揮発性メモリ素子の積層ゲートを
形成する。
【００１６】次に、図１４（ｄ）に示す工程で、積層ゲ
ート形成用マスク１１６を除去した後、メモリ領域Ｒme
mo全体及びロジック領域Ｒlogcのゲート形成領域を覆う
ゲート電極形成用マスク１２０を用いたドライエッチに
より、ロジック領域Ｒlogcにおける第２の多結晶シリコ
ン膜１１５をパターニングして、ロジック素子のゲート
電極１２１を形成する。
ート形成用マスク１１６を除去した後、メモリ領域Ｒme
mo全体及びロジック領域Ｒlogcのゲート形成領域を覆う
ゲート電極形成用マスク１２０を用いたドライエッチに
より、ロジック領域Ｒlogcにおける第２の多結晶シリコ
ン膜１１５をパターニングして、ロジック素子のゲート
電極１２１を形成する。
【００１７】次に、図１５（ａ）に示す工程で、ゲート
電極形成用マスク１２０を除去した後、熱酸化法によ
り、シリコン基板１０１上の露出しているシリコン層
（単結晶シリコン層及び多結晶シリコン層）の表面部分
を酸化して、シリコン基板１０１，不揮発性メモリ素子
の積層ゲート，ロジック素子のゲート電極１２１を覆う
シリコン酸化膜からなる第２の注入保護膜１２２を形成
する。この第２の注入保護膜１２２は、不揮発性メモリ
素子のソース・ドレイン注入の際の保護膜となるもので
ある。
電極形成用マスク１２０を除去した後、熱酸化法によ
り、シリコン基板１０１上の露出しているシリコン層
（単結晶シリコン層及び多結晶シリコン層）の表面部分
を酸化して、シリコン基板１０１，不揮発性メモリ素子
の積層ゲート，ロジック素子のゲート電極１２１を覆う
シリコン酸化膜からなる第２の注入保護膜１２２を形成
する。この第２の注入保護膜１２２は、不揮発性メモリ
素子のソース・ドレイン注入の際の保護膜となるもので
ある。
【００１８】次に、図１５（ｂ）に示す工程で、ロジッ
ク領域Ｒlogc全体を覆うソース・ドレイン形成用マスク
１２３を用い、例えばヒ素イオン（Ａｓ+ ）およびリン
イオン（Ｐ+ ）を注入することにより、不揮発性メモリ
素子のソース・ドレイン拡散層１２４を形成する。
ク領域Ｒlogc全体を覆うソース・ドレイン形成用マスク
１２３を用い、例えばヒ素イオン（Ａｓ+ ）およびリン
イオン（Ｐ+ ）を注入することにより、不揮発性メモリ
素子のソース・ドレイン拡散層１２４を形成する。
【００１９】次に、図１５（ｃ）に示す工程で、ソース
・ドレイン形成用マスク１２３を除去した後、酸化性雰
囲気中で基板にイオン注入によるダメージ除去のための
熱処理を施す。その後、メモリ領域memo全体及びロジッ
ク領域ＲlogcのＰチャネル型トランジスタ形成領域を覆
うＬＤＤ注入用マスク１２５を用いて、リンイオン（Ｐ
+ ）を注入することにより、ロジック領域ＲlogcのＮチ
ャネル型トランジスタのＬＤＤ拡散層１２６を形成す
る。このイオン注入の際、イオン加速用電圧が約５０ｋ
ｅＶで、ドーズ量が約１×１０13ｃｍ-2で、イオン注入
方向を基板の法線方向から約２５°傾けて、４ステップ
注入を行なっている。さらに、パンチスルー抑制のため
に、ＬＤＤ注入用マスク１２５を用い、ボロンイオン
（Ｂ+ ）を、イオン加速用電圧約５０ｋｅＶ，ドーズ量
約３×１０12ｃｍ-2，イオン注入方向の傾け角約２５
°，４ステップの条件で注入する。
・ドレイン形成用マスク１２３を除去した後、酸化性雰
囲気中で基板にイオン注入によるダメージ除去のための
熱処理を施す。その後、メモリ領域memo全体及びロジッ
ク領域ＲlogcのＰチャネル型トランジスタ形成領域を覆
うＬＤＤ注入用マスク１２５を用いて、リンイオン（Ｐ
+ ）を注入することにより、ロジック領域ＲlogcのＮチ
ャネル型トランジスタのＬＤＤ拡散層１２６を形成す
る。このイオン注入の際、イオン加速用電圧が約５０ｋ
ｅＶで、ドーズ量が約１×１０13ｃｍ-2で、イオン注入
方向を基板の法線方向から約２５°傾けて、４ステップ
注入を行なっている。さらに、パンチスルー抑制のため
に、ＬＤＤ注入用マスク１２５を用い、ボロンイオン
（Ｂ+ ）を、イオン加速用電圧約５０ｋｅＶ，ドーズ量
約３×１０12ｃｍ-2，イオン注入方向の傾け角約２５
°，４ステップの条件で注入する。
【００２０】次に、図１５（ｄ）に示す工程で、ＬＤＤ
注入用マスク１２５を除去した後、メモリ領域memo全体
及びロジック領域ＲlogcのＮチャネル型トランジスタ形
成領域を覆うＬＤＤ注入用マスク１２７を用いて、フッ
化ボロンイオン（ＢＦ2 +）を注入することにより、ロジ
ック領域ＲlogcのＰチャネル型トランジスタのＬＤＤ拡
散層１２８を形成する。このイオン注入の際、イオン加
速用電圧が約５０ｋｅＶで、ドーズ量が約１×１０13ｃ
ｍ-2で、イオン注入方向を基板の法線方向から約７°傾
けて、４ステップ注入を行なっている。
注入用マスク１２５を除去した後、メモリ領域memo全体
及びロジック領域ＲlogcのＮチャネル型トランジスタ形
成領域を覆うＬＤＤ注入用マスク１２７を用いて、フッ
化ボロンイオン（ＢＦ2 +）を注入することにより、ロジ
ック領域ＲlogcのＰチャネル型トランジスタのＬＤＤ拡
散層１２８を形成する。このイオン注入の際、イオン加
速用電圧が約５０ｋｅＶで、ドーズ量が約１×１０13ｃ
ｍ-2で、イオン注入方向を基板の法線方向から約７°傾
けて、４ステップ注入を行なっている。
【００２１】次に、図１６（ａ）に示す工程で、ＬＤＤ
注入用マスク１２７を除去した後、ＣＶＤ法により、基
板上にＴＥＯＳ膜を堆積した後、異方性ドライエッチン
グによって、不揮発性メモリ素子の積層ゲートの側面お
よびロジック素子のゲート電極の側面にサイドウォール
スペーサ１２９を形成する。
注入用マスク１２７を除去した後、ＣＶＤ法により、基
板上にＴＥＯＳ膜を堆積した後、異方性ドライエッチン
グによって、不揮発性メモリ素子の積層ゲートの側面お
よびロジック素子のゲート電極の側面にサイドウォール
スペーサ１２９を形成する。
【００２２】次に、図１６（ｂ）に示す工程で、メモリ
領域memo全体及びロジック領域ＲlogcのＰチャネル型ト
ランジスタ形成領域を覆うソース・ドレイン注入用マス
ク１３０を用い、ヒ素等のイオンを注入することによ
り、ロジック領域ＲlogcのＮチャネル型トランジスタの
ソース・ドレイン拡散層１３１を形成する。
領域memo全体及びロジック領域ＲlogcのＰチャネル型ト
ランジスタ形成領域を覆うソース・ドレイン注入用マス
ク１３０を用い、ヒ素等のイオンを注入することによ
り、ロジック領域ＲlogcのＮチャネル型トランジスタの
ソース・ドレイン拡散層１３１を形成する。
【００２３】次に、図１６（ｃ）に示す工程で、ソース
・ドレイン注入用マスク１３０を除去した後、メモリ領
域memo全体及びロジック領域ＲlogcのＮチャネル型トラ
ンジスタ形成領域を覆うソース・ドレイン注入用マスク
１３２を用い、ボロン等のイオンを注入することによ
り、ロジック領域ＲlogcのＰチャネル型トランジスタの
ソース・ドレイン拡散層１３３を形成する。
・ドレイン注入用マスク１３０を除去した後、メモリ領
域memo全体及びロジック領域ＲlogcのＮチャネル型トラ
ンジスタ形成領域を覆うソース・ドレイン注入用マスク
１３２を用い、ボロン等のイオンを注入することによ
り、ロジック領域ＲlogcのＰチャネル型トランジスタの
ソース・ドレイン拡散層１３３を形成する。
【００２４】このように、不揮発性メモリ素子の浮遊ゲ
ート電極１１９を第２の注入保護膜１２２で被覆した状
態で、不揮発性メモリ素子のソース・ドレイン拡散層１
２４を形成するためのイオン注入を行なうことにより、
ヒ素やリン等の不純物イオンが、浮遊ゲート電極１１９
下部のエッジ領域において浮遊ゲート電極を突き抜け
て、その下方のゲート絶縁膜に侵入する現象を抑制する
ことができるため、不揮発性メモリ素子のゲート絶縁膜
１０８の絶縁性劣化を抑制することができる。
ート電極１１９を第２の注入保護膜１２２で被覆した状
態で、不揮発性メモリ素子のソース・ドレイン拡散層１
２４を形成するためのイオン注入を行なうことにより、
ヒ素やリン等の不純物イオンが、浮遊ゲート電極１１９
下部のエッジ領域において浮遊ゲート電極を突き抜け
て、その下方のゲート絶縁膜に侵入する現象を抑制する
ことができるため、不揮発性メモリ素子のゲート絶縁膜
１０８の絶縁性劣化を抑制することができる。
【００２５】また、第２の注入保護膜１２２を形成して
も完全には不純物イオンの突き抜けを抑えることができ
ないが、不純物のイオン注入後に酸化性雰囲気中で熱処
理することにより、不純物イオン注入によるダメージを
受けて絶縁性が劣化した不揮発性メモリ素子のゲート絶
縁膜１０８を再酸化して絶縁性を回復できるため、高い
信頼性を有するゲート絶縁膜を備えた不揮発性メモリ素
子が得られる。
も完全には不純物イオンの突き抜けを抑えることができ
ないが、不純物のイオン注入後に酸化性雰囲気中で熱処
理することにより、不純物イオン注入によるダメージを
受けて絶縁性が劣化した不揮発性メモリ素子のゲート絶
縁膜１０８を再酸化して絶縁性を回復できるため、高い
信頼性を有するゲート絶縁膜を備えた不揮発性メモリ素
子が得られる。
【００２６】
【発明が解決しようとする課題】しかしながら、上記従
来の混載型半導体装置の製造方法では、以下のような不
具合があった。
来の混載型半導体装置の製造方法では、以下のような不
具合があった。
【００２７】第１に、図１５（ｃ），（ｄ）に示す工程
で、ロジック素子のＬＤＤ形成用イオン注入を行なう際
に、基板全面を覆う不揮発性メモリ素子のソース・ドレ
イン注入保護膜となる第２の注入保護膜１２２が設けら
れているので、イオン加速用電圧を高い値（約５０ｋｅ
Ｖ）にせざるを得ない。その結果、ＬＤＤ拡散層−Ｐ型
ウェル間に浅いＰＮ接合を形成することができず、素子
微細化の要請に応えることが困難であった。
で、ロジック素子のＬＤＤ形成用イオン注入を行なう際
に、基板全面を覆う不揮発性メモリ素子のソース・ドレ
イン注入保護膜となる第２の注入保護膜１２２が設けら
れているので、イオン加速用電圧を高い値（約５０ｋｅ
Ｖ）にせざるを得ない。その結果、ＬＤＤ拡散層−Ｐ型
ウェル間に浅いＰＮ接合を形成することができず、素子
微細化の要請に応えることが困難であった。
【００２８】第２に、図１５（ａ）に示す工程で、不揮
発性メモリ素子のソース・ドレイン注入保護膜となる第
２の注入保護膜１２２を熱酸化により形成する際に、ロ
ジック素子のゲート絶縁膜１１４の両端部に酸素が侵入
して酸化膜が成長することによるいわゆるゲートバーズ
ビークが発生する。その結果、ロジック素子のチャネル
長のばらつきが大きくなり、ショートチャネル効果やト
ランジスタ特性のばらつきが顕著になる，つまり信頼性
の低下を招くおそれがあった。
発性メモリ素子のソース・ドレイン注入保護膜となる第
２の注入保護膜１２２を熱酸化により形成する際に、ロ
ジック素子のゲート絶縁膜１１４の両端部に酸素が侵入
して酸化膜が成長することによるいわゆるゲートバーズ
ビークが発生する。その結果、ロジック素子のチャネル
長のばらつきが大きくなり、ショートチャネル効果やト
ランジスタ特性のばらつきが顕著になる，つまり信頼性
の低下を招くおそれがあった。
【００２９】第３に、Ｐチャネル型トランジスタの高性
能化（高速動作化）を図るためには、Ｎチャネル型トラ
ンジスタのゲート電極にリンをドープする一方、Ｐチャ
ネル型トランジスタのゲート電極にはボロンをドープす
る（デュアルゲート構造）ことが好ましい。ところが、
図１５（ａ）に示す工程で、熱酸化のために基板全体を
比較的高温に保持すると、Ｐチャネル型トランジスタの
ゲート電極中のボロンが半導体基板まで拡散して閾値の
ばらつきを生ぜしめるおそれがある。すなわち、この従
来技術のごとく、Ｐチャネル型，Ｎチャネル型トランジ
スタの双方のゲート電極にＮ型不純物をドープせざるを
得ず、ロジック素子のデュアルゲート化は非常に困難で
あった。
能化（高速動作化）を図るためには、Ｎチャネル型トラ
ンジスタのゲート電極にリンをドープする一方、Ｐチャ
ネル型トランジスタのゲート電極にはボロンをドープす
る（デュアルゲート構造）ことが好ましい。ところが、
図１５（ａ）に示す工程で、熱酸化のために基板全体を
比較的高温に保持すると、Ｐチャネル型トランジスタの
ゲート電極中のボロンが半導体基板まで拡散して閾値の
ばらつきを生ぜしめるおそれがある。すなわち、この従
来技術のごとく、Ｐチャネル型，Ｎチャネル型トランジ
スタの双方のゲート電極にＮ型不純物をドープせざるを
得ず、ロジック素子のデュアルゲート化は非常に困難で
あった。
【００３０】本発明の目的は、不揮発性メモリ素子の高
信頼性化と、ロジック素子の微細化とを併せて実現しう
る半導体装置の製造方法を提供することにある。
信頼性化と、ロジック素子の微細化とを併せて実現しう
る半導体装置の製造方法を提供することにある。
【００３１】また、本発明のもう１つの目的は、ロジッ
ク素子のデュアルゲート化を容易に実現しうる半導体装
置の製造方法を提供することにある。
ク素子のデュアルゲート化を容易に実現しうる半導体装
置の製造方法を提供することにある。
【００３２】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板上に、不揮発性メモリ素子
が配置されるメモリ領域と、ロジック素子が配置される
ロジック領域とを有する半導体装置の製造方法であっ
て、上記メモリ領域に、上記不揮発性メモリ素子のゲー
ト絶縁膜となる第１の絶縁膜と、第１の導体膜と、第２
の絶縁膜とを形成する一方、上記ロジック領域に、上記
ロジック素子のゲート絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後に、基板上に第２の導体膜を形成す
る工程（ｂ）と、上記ロジック領域における上記第２の
導体膜を残したままで、上記メモリ領域における第２の
導体膜，第２の絶縁膜及び第１の導体膜をパターニング
して、不揮発性メモリ素子の制御ゲート電極，電極間絶
縁膜及び浮遊ゲート電極からなる積層ゲートを形成する
工程（ｃ）と、上記工程（ｃ）の後に、基板上に、上記
積層ゲートを覆う注入保護用の第３の絶縁膜を形成する
工程（ｄ）と、上記工程（ｄ）の後に、上記半導体基板
の上記浮遊ゲート電極の両側に位置する領域に、上記不
揮発性メモリ素子のソース・ドレイン拡散層を形成する
ための不純物イオンを注入する工程（ｅ）と、上記工程
（ｅ）の後に、上記第３の絶縁膜の異方性エッチングを
行なって、上記第３の絶縁膜のうち少なくとも上記第２
の導体膜上にある部分を除去する工程（ｆ）と、上記ロ
ジック領域に残されている上記第２の導体膜をパターニ
ングして、上記ロジック素子のゲート電極を形成する工
程（ｇ）とを含んでいる。
置の製造方法は、半導体基板上に、不揮発性メモリ素子
が配置されるメモリ領域と、ロジック素子が配置される
ロジック領域とを有する半導体装置の製造方法であっ
て、上記メモリ領域に、上記不揮発性メモリ素子のゲー
ト絶縁膜となる第１の絶縁膜と、第１の導体膜と、第２
の絶縁膜とを形成する一方、上記ロジック領域に、上記
ロジック素子のゲート絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後に、基板上に第２の導体膜を形成す
る工程（ｂ）と、上記ロジック領域における上記第２の
導体膜を残したままで、上記メモリ領域における第２の
導体膜，第２の絶縁膜及び第１の導体膜をパターニング
して、不揮発性メモリ素子の制御ゲート電極，電極間絶
縁膜及び浮遊ゲート電極からなる積層ゲートを形成する
工程（ｃ）と、上記工程（ｃ）の後に、基板上に、上記
積層ゲートを覆う注入保護用の第３の絶縁膜を形成する
工程（ｄ）と、上記工程（ｄ）の後に、上記半導体基板
の上記浮遊ゲート電極の両側に位置する領域に、上記不
揮発性メモリ素子のソース・ドレイン拡散層を形成する
ための不純物イオンを注入する工程（ｅ）と、上記工程
（ｅ）の後に、上記第３の絶縁膜の異方性エッチングを
行なって、上記第３の絶縁膜のうち少なくとも上記第２
の導体膜上にある部分を除去する工程（ｆ）と、上記ロ
ジック領域に残されている上記第２の導体膜をパターニ
ングして、上記ロジック素子のゲート電極を形成する工
程（ｇ）とを含んでいる。
【００３３】この方法により、工程（ｇ）の後に、ロジ
ック素子のＬＤＤ拡散層などの拡散層を形成する際に
は、ロジック領域には注入保護用の第３の絶縁膜が存在
していないので、浅いＰＮ接合を有するロジック素子の
拡散層を形成することができる。したがって、ロジック
素子の微細化を実現することができる。一方、不揮発性
メモリ素子のソース・ドレイン拡散層を形成する際に
は、不揮発性メモリ素子の浮遊ゲート電極の側面が注入
保護用の第３の絶縁膜によって覆われているので、不揮
発性メモリ素子の浮遊ゲート電極下部のエッジ領域にお
いて不純物が浮遊ゲート電極を突き抜けてゲート絶縁膜
に侵入することに起因する絶縁性の悪化を抑制すること
ができる。よって、不揮発性メモリ素子の性能の維持と
ロジック素子の微細化とを合わせて実現することができ
る。
ック素子のＬＤＤ拡散層などの拡散層を形成する際に
は、ロジック領域には注入保護用の第３の絶縁膜が存在
していないので、浅いＰＮ接合を有するロジック素子の
拡散層を形成することができる。したがって、ロジック
素子の微細化を実現することができる。一方、不揮発性
メモリ素子のソース・ドレイン拡散層を形成する際に
は、不揮発性メモリ素子の浮遊ゲート電極の側面が注入
保護用の第３の絶縁膜によって覆われているので、不揮
発性メモリ素子の浮遊ゲート電極下部のエッジ領域にお
いて不純物が浮遊ゲート電極を突き抜けてゲート絶縁膜
に侵入することに起因する絶縁性の悪化を抑制すること
ができる。よって、不揮発性メモリ素子の性能の維持と
ロジック素子の微細化とを合わせて実現することができ
る。
【００３４】上記工程（ｅ）の後、上記工程（ｆ）の前
に、酸化雰囲気中で基板に熱処理を施す工程をさらに含
むことにより、不揮発性メモリ素子のゲート絶縁膜両端
部に対する不純物イオンの注入に起因するダメージを回
復させて、より性能の高い不揮発性メモリ素子を得るこ
とができる。
に、酸化雰囲気中で基板に熱処理を施す工程をさらに含
むことにより、不揮発性メモリ素子のゲート絶縁膜両端
部に対する不純物イオンの注入に起因するダメージを回
復させて、より性能の高い不揮発性メモリ素子を得るこ
とができる。
【００３５】上記工程（ｇ）の後に、上記ゲート電極を
マスクとして、上記ロジック素子のＬＤＤ拡散層を形成
するための不純物イオンの注入を行なう工程と、その
後、上記不揮発性メモリ素子の浮遊ゲート電極，電極間
絶縁膜及び制御ゲート電極の側面と、上記ロジック素子
のゲート電極の側面とにサイドウォールスペーサを形成
する工程と、上記ロジック領域において、上記ゲート電
極及びサイドウォールスペーサをマスクとして、上記ロ
ジック素子のソース・ドレイン拡散層を形成するための
不純物イオンの注入を行なう工程とをさらに含むことに
より、微細化に適したＬＤＤ構造を有するロジック素子
を有する半導体装置を得ることができる。
マスクとして、上記ロジック素子のＬＤＤ拡散層を形成
するための不純物イオンの注入を行なう工程と、その
後、上記不揮発性メモリ素子の浮遊ゲート電極，電極間
絶縁膜及び制御ゲート電極の側面と、上記ロジック素子
のゲート電極の側面とにサイドウォールスペーサを形成
する工程と、上記ロジック領域において、上記ゲート電
極及びサイドウォールスペーサをマスクとして、上記ロ
ジック素子のソース・ドレイン拡散層を形成するための
不純物イオンの注入を行なう工程とをさらに含むことに
より、微細化に適したＬＤＤ構造を有するロジック素子
を有する半導体装置を得ることができる。
【００３６】本発明の第２の半導体装置の製造方法は、
半導体基板上に、不揮発性メモリ素子が配置されるメモ
リ領域と、ロジック素子が配置されるロジック領域とを
有する半導体装置の製造方法であって、上記メモリ領域
に、上記不揮発性メモリ素子のゲート絶縁膜となる第１
の絶縁膜と、導体膜と、第２の絶縁膜とを形成する一
方、上記ロジック領域に、上記ロジック素子のゲート絶
縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、
基板上に多結晶シリコン膜を形成する工程（ｂ）と、上
記多結晶シリコン膜のうち、上記メモリ領域全体に位置
する部分と上記ロジック領域のＮチャネル型ロジック素
子形成領域に位置する部分とに、Ｎ型不純物イオンを注
入する工程（ｃ）と、上記ロジック領域における上記多
結晶シリコン膜を残したままで、上記メモリ領域におけ
る多結晶シリコン膜，第２の絶縁膜及び導体膜をパター
ニングして、不揮発性メモリ素子の制御ゲート電極，電
極間絶縁膜及び浮遊ゲート電極からなる積層ゲートを形
成する工程（ｄ）と、上記工程（ｄ）の後に、基板上
に、上記積層ゲートを覆う注入保護用の第３の絶縁膜を
形成する工程（ｅ）と、上記工程（ｅ）の後に、上記半
導体基板の上記浮遊ゲート電極の両側に位置する領域
に、上記不揮発性メモリ素子のソース・ドレイン拡散層
を形成するための不純物イオンを注入する工程（ｆ）
と、上記工程（ｆ）の後に、上記第３の絶縁膜の異方性
エッチングを行なって、上記第３の絶縁膜のうち少なく
とも上記多結晶シリコン膜上にある部分を除去する工程
（ｇ）と、上記工程（ｆ）の後、上記工程（ｇ）の前又
は後に、上記多結晶シリコン膜のうち上記ロジック領域
のＰチャネル型ロジック素子形成領域に位置する部分に
Ｐ型不純物イオンを注入する工程（ｈ）と、上記ロジッ
ク領域に残されている上記多結晶シリコン膜をパターニ
ングして、上記ロジック素子のゲート電極を形成する工
程（ｉ）とを含んでいる。
半導体基板上に、不揮発性メモリ素子が配置されるメモ
リ領域と、ロジック素子が配置されるロジック領域とを
有する半導体装置の製造方法であって、上記メモリ領域
に、上記不揮発性メモリ素子のゲート絶縁膜となる第１
の絶縁膜と、導体膜と、第２の絶縁膜とを形成する一
方、上記ロジック領域に、上記ロジック素子のゲート絶
縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、
基板上に多結晶シリコン膜を形成する工程（ｂ）と、上
記多結晶シリコン膜のうち、上記メモリ領域全体に位置
する部分と上記ロジック領域のＮチャネル型ロジック素
子形成領域に位置する部分とに、Ｎ型不純物イオンを注
入する工程（ｃ）と、上記ロジック領域における上記多
結晶シリコン膜を残したままで、上記メモリ領域におけ
る多結晶シリコン膜，第２の絶縁膜及び導体膜をパター
ニングして、不揮発性メモリ素子の制御ゲート電極，電
極間絶縁膜及び浮遊ゲート電極からなる積層ゲートを形
成する工程（ｄ）と、上記工程（ｄ）の後に、基板上
に、上記積層ゲートを覆う注入保護用の第３の絶縁膜を
形成する工程（ｅ）と、上記工程（ｅ）の後に、上記半
導体基板の上記浮遊ゲート電極の両側に位置する領域
に、上記不揮発性メモリ素子のソース・ドレイン拡散層
を形成するための不純物イオンを注入する工程（ｆ）
と、上記工程（ｆ）の後に、上記第３の絶縁膜の異方性
エッチングを行なって、上記第３の絶縁膜のうち少なく
とも上記多結晶シリコン膜上にある部分を除去する工程
（ｇ）と、上記工程（ｆ）の後、上記工程（ｇ）の前又
は後に、上記多結晶シリコン膜のうち上記ロジック領域
のＰチャネル型ロジック素子形成領域に位置する部分に
Ｐ型不純物イオンを注入する工程（ｈ）と、上記ロジッ
ク領域に残されている上記多結晶シリコン膜をパターニ
ングして、上記ロジック素子のゲート電極を形成する工
程（ｉ）とを含んでいる。
【００３７】この方法により、第１の半導体装置の製造
方法の効果に加えて、デュアルゲート構造による動作速
度の大きいトランジスタからなるロジック素子を得るこ
とができる。
方法の効果に加えて、デュアルゲート構造による動作速
度の大きいトランジスタからなるロジック素子を得るこ
とができる。
【００３８】上記工程（ｆ）の後、上記工程（ｈ）の前
に、酸化性雰囲気中で基板に熱処理を施す工程をさらに
含むことにより、不揮発性メモリ素子のゲート絶縁膜両
端部に対する不純物イオンの注入に起因するダメージを
回復させて、より性能の高い不揮発性メモリ素子を得る
ことができる。
に、酸化性雰囲気中で基板に熱処理を施す工程をさらに
含むことにより、不揮発性メモリ素子のゲート絶縁膜両
端部に対する不純物イオンの注入に起因するダメージを
回復させて、より性能の高い不揮発性メモリ素子を得る
ことができる。
【００３９】上記工程（ｉ）の後に、上記ゲート電極を
マスクとして、上記Ｐチャネル型，Ｎチャネル型ロジッ
ク素子のＬＤＤ拡散層を形成するための不純物イオンの
注入を個別に行なう工程と、その後、上記不揮発性メモ
リ素子の浮遊ゲート電極，電極間絶縁膜及び制御ゲート
電極の側面と、上記ロジック素子のゲート電極の側面と
にサイドウォールスペーサを形成する工程と、上記ロジ
ック領域において、上記ゲート電極及びサイドウォール
スペーサをマスクとして、上記Ｐチャネル型，Ｎチャネ
ル型ロジック素子のソース・ドレイン拡散層を形成する
ための不純物イオンの注入を個別に行なう工程とさらに
含むことにより、微細化に適したＬＤＤ構造を有するロ
ジック素子を有する半導体装置を得ることができる。
マスクとして、上記Ｐチャネル型，Ｎチャネル型ロジッ
ク素子のＬＤＤ拡散層を形成するための不純物イオンの
注入を個別に行なう工程と、その後、上記不揮発性メモ
リ素子の浮遊ゲート電極，電極間絶縁膜及び制御ゲート
電極の側面と、上記ロジック素子のゲート電極の側面と
にサイドウォールスペーサを形成する工程と、上記ロジ
ック領域において、上記ゲート電極及びサイドウォール
スペーサをマスクとして、上記Ｐチャネル型，Ｎチャネ
ル型ロジック素子のソース・ドレイン拡散層を形成する
ための不純物イオンの注入を個別に行なう工程とさらに
含むことにより、微細化に適したＬＤＤ構造を有するロ
ジック素子を有する半導体装置を得ることができる。
【００４０】上記第１又は第２の半導体装置の製造方法
において、上記注入保護用の第３の絶縁膜を、ＣＶＤ法
によって形成されたシリコン酸化膜とすることが好まし
い。
において、上記注入保護用の第３の絶縁膜を、ＣＶＤ法
によって形成されたシリコン酸化膜とすることが好まし
い。
【００４１】
【発明の実施形態】（第１の実施形態）図１（ａ）〜
（ｄ）から図５（ａ）〜（ｄ）は、本発明の第１の実施
形態の半導体装置の製造方法を示す断面図である。図１
（ａ）〜（ｄ）から図５（ａ）〜（ｄ）までの各図にお
いて、Ｒmemoは不揮発性メモリ素子が搭載されるメモリ
領域，Ｒlogcはロジック素子（Ｐチャネル型，Ｎチャネ
ル型トランジスタ）が搭載されるロジック領域、１はＰ
型単結晶シリコンからなる半導体基板、２はシリコン酸
化膜からなる素子分離絶縁膜、３はシリコン酸化膜から
なる第１の注入保護膜、５はＮ型ウェル、７はＰ型ウェ
ル、８は不揮発性メモリ素子のゲート絶縁膜、９は第１
の多結晶シリコン膜、１０はＯＮＯ膜（酸化膜／窒化膜
／酸化膜の積層膜）、１４はロジック素子のゲート絶縁
膜、１５は第２の多結晶シリコン膜、１７は不揮発性メ
モリ素子の制御ゲート電極、１８は不揮発性メモリ素子
の電極間絶縁膜、１９は不揮発性メモリ素子の浮遊ゲー
ト電極、２１はロジック素子のゲート電極、２２は第２
の注入保護膜、２４は不揮発性メモリ素子のソース・ド
レイン拡散層、２６はロジック部のＮチャネル型トラン
ジスタのＬＤＤ拡散層、２８はＰチャネル型トランジス
タのＬＤＤ拡散層、２９は不揮発性メモリ素子およびロ
ジック素子のサイドウォールスペーサ、３１はＮチャネ
ル型トランジスタのソース・ドレイン拡散層、３３はＰ
チャネル型トランジスタのソース・ドレイン拡散層、
４，６，１１，１２，１３，１６，２０，２３，２５，
２７，３０，３２は、イオン注入やエッチングの際に用
いられるフォトレジスト膜からなるマスクである。
（ｄ）から図５（ａ）〜（ｄ）は、本発明の第１の実施
形態の半導体装置の製造方法を示す断面図である。図１
（ａ）〜（ｄ）から図５（ａ）〜（ｄ）までの各図にお
いて、Ｒmemoは不揮発性メモリ素子が搭載されるメモリ
領域，Ｒlogcはロジック素子（Ｐチャネル型，Ｎチャネ
ル型トランジスタ）が搭載されるロジック領域、１はＰ
型単結晶シリコンからなる半導体基板、２はシリコン酸
化膜からなる素子分離絶縁膜、３はシリコン酸化膜から
なる第１の注入保護膜、５はＮ型ウェル、７はＰ型ウェ
ル、８は不揮発性メモリ素子のゲート絶縁膜、９は第１
の多結晶シリコン膜、１０はＯＮＯ膜（酸化膜／窒化膜
／酸化膜の積層膜）、１４はロジック素子のゲート絶縁
膜、１５は第２の多結晶シリコン膜、１７は不揮発性メ
モリ素子の制御ゲート電極、１８は不揮発性メモリ素子
の電極間絶縁膜、１９は不揮発性メモリ素子の浮遊ゲー
ト電極、２１はロジック素子のゲート電極、２２は第２
の注入保護膜、２４は不揮発性メモリ素子のソース・ド
レイン拡散層、２６はロジック部のＮチャネル型トラン
ジスタのＬＤＤ拡散層、２８はＰチャネル型トランジス
タのＬＤＤ拡散層、２９は不揮発性メモリ素子およびロ
ジック素子のサイドウォールスペーサ、３１はＮチャネ
ル型トランジスタのソース・ドレイン拡散層、３３はＰ
チャネル型トランジスタのソース・ドレイン拡散層、
４，６，１１，１２，１３，１６，２０，２３，２５，
２７，３０，３２は、イオン注入やエッチングの際に用
いられるフォトレジスト膜からなるマスクである。
【００４２】まず、図１（ａ）に示す工程で、Ｐ型単結
晶シリコンからなるシリコン基板１のメモリ領域Ｒmemo
とロジック領域Ｒlogcの上に、シリコン酸化膜からなる
素子分離絶縁膜２を形成した後、シリコン基板１の素子
分離絶縁膜２によって囲まれる領域の上にシリコン酸化
膜からなる第１の注入保護膜３を形成する。
晶シリコンからなるシリコン基板１のメモリ領域Ｒmemo
とロジック領域Ｒlogcの上に、シリコン酸化膜からなる
素子分離絶縁膜２を形成した後、シリコン基板１の素子
分離絶縁膜２によって囲まれる領域の上にシリコン酸化
膜からなる第１の注入保護膜３を形成する。
【００４３】次に、図１（ｂ）に示す工程で、メモリ領
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うＮ型ウェル形成用マスク４を
用い、ロジック領域ＲlogcのＰチャネル型トランジスタ
形成領域に、Ｎ型不純物（リン等）のイオン注入を行な
って、Ｎ型ウェル５を形成する。
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うＮ型ウェル形成用マスク４を
用い、ロジック領域ＲlogcのＰチャネル型トランジスタ
形成領域に、Ｎ型不純物（リン等）のイオン注入を行な
って、Ｎ型ウェル５を形成する。
【００４４】次に、図１（ｃ）に示す工程で、Ｎ型ウェ
ル形成用マスク４を除去した後、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcにおいて、ロジック領域ＲlogcのＮ
チャネル型トランジスタ形成領域を覆うＰ型ウェル形成
用マスク６を用い、メモリ領域Ｒmemo全体及びロジック
領域ＲlogcのＮチャネル型トランジスタ形成領域に、Ｐ
型不純物（ボロン等）のイオン注入を行なって、Ｐ型ウ
ェル７を形成する。このとき同時に、Ｐ型ウェル形成用
マスク６を用いて、シリコン基板１上に、不揮発性メモ
リ素子及びＮチャネル型トランジスタのしきい値を制御
するための不純物イオン注入を行なう。
ル形成用マスク４を除去した後、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcにおいて、ロジック領域ＲlogcのＮ
チャネル型トランジスタ形成領域を覆うＰ型ウェル形成
用マスク６を用い、メモリ領域Ｒmemo全体及びロジック
領域ＲlogcのＮチャネル型トランジスタ形成領域に、Ｐ
型不純物（ボロン等）のイオン注入を行なって、Ｐ型ウ
ェル７を形成する。このとき同時に、Ｐ型ウェル形成用
マスク６を用いて、シリコン基板１上に、不揮発性メモ
リ素子及びＮチャネル型トランジスタのしきい値を制御
するための不純物イオン注入を行なう。
【００４５】次に、図１（ｄ）に示す工程で、Ｐ型ウェ
ル形成用マスク６を除去した後に、バッファード弗酸を
用いたウェットエッチによって、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcの双方において第１の注入保護膜３
を除去する。
ル形成用マスク６を除去した後に、バッファード弗酸を
用いたウェットエッチによって、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcの双方において第１の注入保護膜３
を除去する。
【００４６】次に、図２（ａ）に示す工程で、熱酸化法
により、メモリ領域Ｒmemo及びロジック領域Ｒlogcにお
いてシリコン酸化膜からなるゲート絶縁膜８を形成した
後に、ＣＶＤ法により、リンを含む多結晶シリコン膜か
らなる第１の多結晶シリコン膜９を形成する。この第１
の多結晶シリコン膜９は、不揮発性メモリ素子の浮遊ゲ
ート電極となるものであって、その厚みは約２００ｎｍ
である。その後、図示しないマスクを用いて、不揮発性
メモリ素子のチャネル幅方向の寸法を決定するために第
１の多結晶シリコン膜９をパターニングする。その後、
第１の多結晶シリコン膜９をパターニングするためのマ
スクを除去した後、ＣＶＤ法により、不揮発性メモリ素
子の電極間絶縁膜となるＯＮ膜１０ａ（酸化膜／窒化膜
の積層膜）を形成する。
により、メモリ領域Ｒmemo及びロジック領域Ｒlogcにお
いてシリコン酸化膜からなるゲート絶縁膜８を形成した
後に、ＣＶＤ法により、リンを含む多結晶シリコン膜か
らなる第１の多結晶シリコン膜９を形成する。この第１
の多結晶シリコン膜９は、不揮発性メモリ素子の浮遊ゲ
ート電極となるものであって、その厚みは約２００ｎｍ
である。その後、図示しないマスクを用いて、不揮発性
メモリ素子のチャネル幅方向の寸法を決定するために第
１の多結晶シリコン膜９をパターニングする。その後、
第１の多結晶シリコン膜９をパターニングするためのマ
スクを除去した後、ＣＶＤ法により、不揮発性メモリ素
子の電極間絶縁膜となるＯＮ膜１０ａ（酸化膜／窒化膜
の積層膜）を形成する。
【００４７】次に、図２（ｂ）に示す工程で、メモリ領
域Ｒmemo全体を覆うマスク１１を用いて、ドライエッチ
により、ロジック領域ＲlogcのＯＮ膜１０ａおよび第１
の多結晶シリコン膜９を順次除去する。
域Ｒmemo全体を覆うマスク１１を用いて、ドライエッチ
により、ロジック領域ＲlogcのＯＮ膜１０ａおよび第１
の多結晶シリコン膜９を順次除去する。
【００４８】次に、図２（ｃ）に示す工程で、メモリ領
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うしきい値制御注入用マスク１
２を用い、ドライエッチ後に残存しているゲート絶縁膜
８を注入保護膜として、ロジック領域ＲlogcのＰチャネ
ル型トランジスタのしきい値を制御するためのリンイオ
ン（ｐ+ ）等の注入を行なう。
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うしきい値制御注入用マスク１
２を用い、ドライエッチ後に残存しているゲート絶縁膜
８を注入保護膜として、ロジック領域ＲlogcのＰチャネ
ル型トランジスタのしきい値を制御するためのリンイオ
ン（ｐ+ ）等の注入を行なう。
【００４９】次に、図２（ｄ）に示す工程で、しきい値
制御注入用マスク１２を除去した後、メモリ領域Ｒmemo
全体及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うしきい値制御注入用マスク１３を用
い、残存しているゲート絶縁膜８を注入保護膜として、
ロジック領域ＲlogcのＮチャネル型トランジスタのしき
い値を制御するためのボロンイオン（Ｂ+ ）等の注入を
行なう。
制御注入用マスク１２を除去した後、メモリ領域Ｒmemo
全体及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うしきい値制御注入用マスク１３を用
い、残存しているゲート絶縁膜８を注入保護膜として、
ロジック領域ＲlogcのＮチャネル型トランジスタのしき
い値を制御するためのボロンイオン（Ｂ+ ）等の注入を
行なう。
【００５０】次に、図３（ａ）に示す工程で、しきい値
制御注入用マスク１３を除去した後、バッファード弗酸
を用いたウェットエッチによって、ロジック領域Ｒlogc
上に残存しているゲート絶縁膜８を除去する。
制御注入用マスク１３を除去した後、バッファード弗酸
を用いたウェットエッチによって、ロジック領域Ｒlogc
上に残存しているゲート絶縁膜８を除去する。
【００５１】次に、図３（ｂ）に示す工程で、熱酸化法
により、シリコン酸化膜からなるロジック素子のゲート
絶縁膜１４を形成する。このとき、メモリ領域Ｒmemoに
おけるＯＮ膜１０ａの表面も酸化されてＯＮＯ膜１０が
形成される。その後、ＣＶＤ法により、リンを含む第２
の多結晶シリコン膜１５を形成する。この第２の多結晶
シリコン膜１５は、不揮発性メモリ素子の制御ゲート電
極およびロジック素子のゲート電極となるものであっ
て、その厚みは約２００ｎｍである。
により、シリコン酸化膜からなるロジック素子のゲート
絶縁膜１４を形成する。このとき、メモリ領域Ｒmemoに
おけるＯＮ膜１０ａの表面も酸化されてＯＮＯ膜１０が
形成される。その後、ＣＶＤ法により、リンを含む第２
の多結晶シリコン膜１５を形成する。この第２の多結晶
シリコン膜１５は、不揮発性メモリ素子の制御ゲート電
極およびロジック素子のゲート電極となるものであっ
て、その厚みは約２００ｎｍである。
【００５２】次に、図３（ｃ）に示す工程で、ロジック
領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領域
を覆う積層ゲート形成用マスク１６を用いたドライエッ
チングにより、メモリ領域Ｒmemoにおける第２の多結晶
シリコン膜１５，ＯＮＯ膜１０及び第１の多結晶シリコ
ン膜９を順次パターニングして、制御ゲート電極１７，
電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮
発性メモリ素子の積層ゲートを形成する。
領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領域
を覆う積層ゲート形成用マスク１６を用いたドライエッ
チングにより、メモリ領域Ｒmemoにおける第２の多結晶
シリコン膜１５，ＯＮＯ膜１０及び第１の多結晶シリコ
ン膜９を順次パターニングして、制御ゲート電極１７，
電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮
発性メモリ素子の積層ゲートを形成する。
【００５３】以上の工程は、上記従来の半導体装置の製
造方法における図１２（ａ）〜（ｄ）から図１４（ａ）
〜（ｃ）に示す工程と基本的に同じである。
造方法における図１２（ａ）〜（ｄ）から図１４（ａ）
〜（ｃ）に示す工程と基本的に同じである。
【００５４】ここで、本実施形態においては、図３
（ｄ）に示す工程で、積層ゲート形成用マスク１６を除
去した後、ロジック素子のゲート電極を形成するのでは
なく、ロジック領域Ｒlogcにおける第２の多結晶シリコ
ン膜１５を残したままで、熱酸化を行なって、シリコン
基板１上の露出しているシリコン層（単結晶シリコン層
及び多結晶シリコン層）の表面部分を酸化して、メモリ
領域Ｒmemoにおけるシリコン基板１，不揮発性メモリ素
子の積層ゲートと、ロジック領域Ｒlogcに残存している
第２の多結晶シリコン膜１５の上にシリコン酸化膜から
なる第２の注入保護膜２２を形成する。この第２の注入
保護膜２２は、不揮発性メモリ素子のソース・ドレイン
注入の際の保護膜となるものである。
（ｄ）に示す工程で、積層ゲート形成用マスク１６を除
去した後、ロジック素子のゲート電極を形成するのでは
なく、ロジック領域Ｒlogcにおける第２の多結晶シリコ
ン膜１５を残したままで、熱酸化を行なって、シリコン
基板１上の露出しているシリコン層（単結晶シリコン層
及び多結晶シリコン層）の表面部分を酸化して、メモリ
領域Ｒmemoにおけるシリコン基板１，不揮発性メモリ素
子の積層ゲートと、ロジック領域Ｒlogcに残存している
第２の多結晶シリコン膜１５の上にシリコン酸化膜から
なる第２の注入保護膜２２を形成する。この第２の注入
保護膜２２は、不揮発性メモリ素子のソース・ドレイン
注入の際の保護膜となるものである。
【００５５】次に、図４（ａ）に示す工程で、ロジック
領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ド
レイン形成用マスク２３を用いて、例えばヒ素イオン
（Ａｓ + ）およびリンイオン（Ｐ+ ）を注入することに
より、不揮発性メモリ素子のソース・ドレイン拡散層２
４を形成する。このとき、ヒ素イオンの注入条件は、イ
オン加速用電圧が約４０ｋｅＶで、ドーズ量が２×１０
15ｃｍ-2である。一方、リンイオンの注入条件は、イオ
ン加速用電圧が約７０ｋｅＶで、ドーズ量が３×１０15
ｃｍ-2である。
領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ド
レイン形成用マスク２３を用いて、例えばヒ素イオン
（Ａｓ + ）およびリンイオン（Ｐ+ ）を注入することに
より、不揮発性メモリ素子のソース・ドレイン拡散層２
４を形成する。このとき、ヒ素イオンの注入条件は、イ
オン加速用電圧が約４０ｋｅＶで、ドーズ量が２×１０
15ｃｍ-2である。一方、リンイオンの注入条件は、イオ
ン加速用電圧が約７０ｋｅＶで、ドーズ量が３×１０15
ｃｍ-2である。
【００５６】次に、図４（ｂ）に示す工程で、ソース・
ドレイン形成用マスク２３を除去した後、アニールを兼
ねて、イオン注入によるダメージを受けた不揮発性メモ
リ素子のゲート絶縁膜８を再酸化して絶縁性を回復する
目的で、酸化性雰囲気中で約８５０℃，約４５分間の熱
処理を施す。その後、異方性エッチングにより、少なく
ともロジック領域Ｒlogcの第２の多結晶シリコン膜１５
上に形成された第２の注入保護膜２２を除去する。この
とき、第２の注入保護膜２２を異方性ドライエッチによ
って除去するので、不揮発性メモリ素子の積層ゲートの
側面には第２の注入保護膜２２がサイドウォールとして
残存している。
ドレイン形成用マスク２３を除去した後、アニールを兼
ねて、イオン注入によるダメージを受けた不揮発性メモ
リ素子のゲート絶縁膜８を再酸化して絶縁性を回復する
目的で、酸化性雰囲気中で約８５０℃，約４５分間の熱
処理を施す。その後、異方性エッチングにより、少なく
ともロジック領域Ｒlogcの第２の多結晶シリコン膜１５
上に形成された第２の注入保護膜２２を除去する。この
とき、第２の注入保護膜２２を異方性ドライエッチによ
って除去するので、不揮発性メモリ素子の積層ゲートの
側面には第２の注入保護膜２２がサイドウォールとして
残存している。
【００５７】次に、図４（ｃ）に示す工程で、メモリ領
域Ｒmemo全体及びロジック領域のＰチャネル型，Ｎチャ
ネル型トランジスタの各ゲート電極形成領域を覆うゲー
ト電極形成用マスク２０を用いたドライエッチングによ
り、多結晶シリコンからなるロジック領域Ｒlogcの第２
の多結晶シリコン膜１５をパターニングして、ロジック
素子のゲート電極２１を形成する。
域Ｒmemo全体及びロジック領域のＰチャネル型，Ｎチャ
ネル型トランジスタの各ゲート電極形成領域を覆うゲー
ト電極形成用マスク２０を用いたドライエッチングによ
り、多結晶シリコンからなるロジック領域Ｒlogcの第２
の多結晶シリコン膜１５をパターニングして、ロジック
素子のゲート電極２１を形成する。
【００５８】次に、図４（ｄ）に示す工程で、ゲート電
極形成用マスク２０を除去した後、メモリ領域Ｒmemo全
体及びロジック領域ＲlogcのＰチャネル型トランジスタ
形成領域を覆うＬＤＤ注入用マスク２５を用い、例えば
リンイオン（Ｐ+ ）の注入を行なうことにより、ロジッ
ク領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡散
層２６を形成する。このイオン注入の際、イオン加速用
電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ-2
で、イオン注入方向を基板の法線方向から約２５°傾け
て、４ステップ注入を行なっている。さらに、パンチス
ルー抑制のために、ＬＤＤ注入用マスク２５を用い、ボ
ロンイオン（Ｂ+ ）を、イオン加速用電圧約４０ｋｅ
Ｖ，ドーズ量約３×１０12ｃｍ-2，イオン注入方向の傾
け角約２５°，４ステップの条件で注入する。
極形成用マスク２０を除去した後、メモリ領域Ｒmemo全
体及びロジック領域ＲlogcのＰチャネル型トランジスタ
形成領域を覆うＬＤＤ注入用マスク２５を用い、例えば
リンイオン（Ｐ+ ）の注入を行なうことにより、ロジッ
ク領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡散
層２６を形成する。このイオン注入の際、イオン加速用
電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ-2
で、イオン注入方向を基板の法線方向から約２５°傾け
て、４ステップ注入を行なっている。さらに、パンチス
ルー抑制のために、ＬＤＤ注入用マスク２５を用い、ボ
ロンイオン（Ｂ+ ）を、イオン加速用電圧約４０ｋｅ
Ｖ，ドーズ量約３×１０12ｃｍ-2，イオン注入方向の傾
け角約２５°，４ステップの条件で注入する。
【００５９】次に、図５（ａ）に示す工程で、ＬＤＤ注
入用マスク２５を除去した後、メモリ領域Ｒmemo全体及
びロジック領域ＲlogcのＮチャネル型トランジスタ形成
領域を覆うＬＤＤ注入用マスク２７を用いて、フッ化ボ
ロンイオン（ＢＦ2 +）を注入することにより、ロジック
領域ＲlogcにＰチャネル型トランジスタのＬＤＤ拡散層
２８を形成する。このイオン注入の際、イオン加速用電
圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ
-2で、イオン注入方向を基板の法線方向から約７°傾け
て、４ステップ注入を行なっている。
入用マスク２５を除去した後、メモリ領域Ｒmemo全体及
びロジック領域ＲlogcのＮチャネル型トランジスタ形成
領域を覆うＬＤＤ注入用マスク２７を用いて、フッ化ボ
ロンイオン（ＢＦ2 +）を注入することにより、ロジック
領域ＲlogcにＰチャネル型トランジスタのＬＤＤ拡散層
２８を形成する。このイオン注入の際、イオン加速用電
圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ
-2で、イオン注入方向を基板の法線方向から約７°傾け
て、４ステップ注入を行なっている。
【００６０】次に、図５（ｂ）に示す工程で、ＬＤＤ注
入用マスク２７を除去した後、ＣＶＤ法によりＴＥＯＳ
膜を堆積した後、異方性ドライエッチングによって、不
揮発性メモリ素子の積層ゲートの側面と、ロジック素子
のゲート電極２９の側面とにサイドウォールスペーサ２
９を形成する。
入用マスク２７を除去した後、ＣＶＤ法によりＴＥＯＳ
膜を堆積した後、異方性ドライエッチングによって、不
揮発性メモリ素子の積層ゲートの側面と、ロジック素子
のゲート電極２９の側面とにサイドウォールスペーサ２
９を形成する。
【００６１】次に、図５（ｃ）に示す工程で、メモリ領
域Ｒmemo全体及びロジック領域ＲlogcのＰチャネル型ト
ランジスタ形成領域を覆うソース・ドレイン注入用マス
ク３０を用いて、ヒ素等のイオンを注入することによ
り、ロジック領域ＲlogcにＮチャネル型トランジスタの
ソース・ドレイン拡散層３１を形成する。このイオン注
入の条件は、イオン加速用電圧が約５０ｋｅＶで、ドー
ズ量が約２×１０15ｃｍ -2である。
域Ｒmemo全体及びロジック領域ＲlogcのＰチャネル型ト
ランジスタ形成領域を覆うソース・ドレイン注入用マス
ク３０を用いて、ヒ素等のイオンを注入することによ
り、ロジック領域ＲlogcにＮチャネル型トランジスタの
ソース・ドレイン拡散層３１を形成する。このイオン注
入の条件は、イオン加速用電圧が約５０ｋｅＶで、ドー
ズ量が約２×１０15ｃｍ -2である。
【００６２】次に、図５（ｄ）に示す工程で、ソース・
ドレイン注入用マスク３０を除去した後、メモリ領域Ｒ
memo全体及びロジック領域ＲlogcのＮチャネル型トラン
ジスタ形成領域を覆うソース・ドレイン注入用マスク３
２を用いて、フッ化ボロンイオン（ＢＦ2 +）の注入を行
なうことにより、ロジック領域ＲlogcにＰチャネル型ト
ランジスタのソース・ドレイン拡散層３３を形成する。
このイオン注入の条件は、イオン加速用電圧が約３０ｋ
ｅＶで、ドーズ量が約３×１０15ｃｍ-2である。
ドレイン注入用マスク３０を除去した後、メモリ領域Ｒ
memo全体及びロジック領域ＲlogcのＮチャネル型トラン
ジスタ形成領域を覆うソース・ドレイン注入用マスク３
２を用いて、フッ化ボロンイオン（ＢＦ2 +）の注入を行
なうことにより、ロジック領域ＲlogcにＰチャネル型ト
ランジスタのソース・ドレイン拡散層３３を形成する。
このイオン注入の条件は、イオン加速用電圧が約３０ｋ
ｅＶで、ドーズ量が約３×１０15ｃｍ-2である。
【００６３】この後、図示しないが、サリサイド法を用
いて、ロジック領域Ｒlogcにおけるシリコン基板１の表
面およびゲート電極２９の表面上に例えばチタンシリサ
イド層を形成した後、層間絶縁膜としてＣＶＤ酸化膜を
形成し、シリコン基板１内の各拡散層や電極に到達する
コンタクト孔を開口し、さらに、コンタクト孔を埋める
プラグや配線を配することにより、第１の実施形態に係
る半導体装置が製造される。
いて、ロジック領域Ｒlogcにおけるシリコン基板１の表
面およびゲート電極２９の表面上に例えばチタンシリサ
イド層を形成した後、層間絶縁膜としてＣＶＤ酸化膜を
形成し、シリコン基板１内の各拡散層や電極に到達する
コンタクト孔を開口し、さらに、コンタクト孔を埋める
プラグや配線を配することにより、第１の実施形態に係
る半導体装置が製造される。
【００６４】本実施形態の半導体装置の製造方法によれ
ば、以下の効果を発揮することができる。
ば、以下の効果を発揮することができる。
【００６５】第１に、図４（ａ）に示す工程で、第２の
注入保護膜２２を付けた状態で不揮発性メモリ素子のソ
ース・ドレイン拡散層形成のためのイオン注入を行なう
際には、ロジック領域Ｒlogcの第２の多結晶シリコン膜
１５をパターニングしていない。そして、その後に、図
４（ｃ）に示す工程で、第２の多結晶シリコン膜１５を
パターニングしてゲート電極２１を形成しているので、
さらに後に、図４（ｄ）に示す工程で、ロジック素子の
ＬＤＤ拡散層形成のための不純物イオンの注入を行なう
際には、ロジック領域Ｒlogcには第２の注入保護膜２２
がすでに除去されている。したがって、ロジック素子の
ＬＤＤ拡散層形成のための不純物イオンの注入エネルギ
ーを低減することができる（例えば、従来の５０ｋｅＶ
から３０ｋｅＶまで）。その結果、ロジック素子のＬＤ
Ｄ拡散層２６とウェル５，７との間に浅いＰＮ接合を形
成することが可能となり、ロジック素子の微細化に適し
た構造を得ることができる。
注入保護膜２２を付けた状態で不揮発性メモリ素子のソ
ース・ドレイン拡散層形成のためのイオン注入を行なう
際には、ロジック領域Ｒlogcの第２の多結晶シリコン膜
１５をパターニングしていない。そして、その後に、図
４（ｃ）に示す工程で、第２の多結晶シリコン膜１５を
パターニングしてゲート電極２１を形成しているので、
さらに後に、図４（ｄ）に示す工程で、ロジック素子の
ＬＤＤ拡散層形成のための不純物イオンの注入を行なう
際には、ロジック領域Ｒlogcには第２の注入保護膜２２
がすでに除去されている。したがって、ロジック素子の
ＬＤＤ拡散層形成のための不純物イオンの注入エネルギ
ーを低減することができる（例えば、従来の５０ｋｅＶ
から３０ｋｅＶまで）。その結果、ロジック素子のＬＤ
Ｄ拡散層２６とウェル５，７との間に浅いＰＮ接合を形
成することが可能となり、ロジック素子の微細化に適し
た構造を得ることができる。
【００６６】一方、上記従来の半導体装置の製造方法と
同様に、不揮発性メモリ素子の浮遊ゲート電極１９を第
２の注入保護膜２２で被覆した状態で、不揮発性メモリ
素子のソース・ドレイン拡散層２４を形成するためのイ
オン注入を行なっているので、ヒ素やリン等の不純物イ
オンが、浮遊ゲート電極１９の下部のエッジ領域におい
て、浮遊ゲート電極１９を突き抜けてゲート絶縁膜８に
侵入する現象を抑制することができ、ゲート絶縁膜８の
絶縁性劣化を抑制することができる。
同様に、不揮発性メモリ素子の浮遊ゲート電極１９を第
２の注入保護膜２２で被覆した状態で、不揮発性メモリ
素子のソース・ドレイン拡散層２４を形成するためのイ
オン注入を行なっているので、ヒ素やリン等の不純物イ
オンが、浮遊ゲート電極１９の下部のエッジ領域におい
て、浮遊ゲート電極１９を突き抜けてゲート絶縁膜８に
侵入する現象を抑制することができ、ゲート絶縁膜８の
絶縁性劣化を抑制することができる。
【００６７】また、第２の注入保護膜２２を形成しても
完全には不純物イオンの突き抜けを抑えることができな
い場合もあり得るが、そのような場合でも、不純物のイ
オン注入後に酸化性雰囲気中で熱処理することにより、
不純物イオン注入によるダメージを受けて絶縁性が劣化
したゲート絶縁膜８を再酸化して絶縁性を回復できるた
め、高い信頼性を有するゲート絶縁膜を備えた不揮発性
メモリ素子が得られる。
完全には不純物イオンの突き抜けを抑えることができな
い場合もあり得るが、そのような場合でも、不純物のイ
オン注入後に酸化性雰囲気中で熱処理することにより、
不純物イオン注入によるダメージを受けて絶縁性が劣化
したゲート絶縁膜８を再酸化して絶縁性を回復できるた
め、高い信頼性を有するゲート絶縁膜を備えた不揮発性
メモリ素子が得られる。
【００６８】さらに、図４（ｂ）に示す工程では、第２
の注入保護膜２２を異方性ドライエッチによって除去す
るので、不揮発性メモリ素子の浮遊ゲート電極を含む積
層ゲートの側面に第２の注入保護膜２２を残存させたま
まで、ロジック領域Ｒlogcの第２の多結晶シリコン膜１
５上の第２の注入保護膜２２を除去することができる。
その後、図４（ｃ）に示す工程で、ロジック素子のゲー
ト電極２１を形成する際には、不揮発性メモリ素子の浮
遊ゲート電極１９は第２の注入保護膜２２によって覆わ
れているため、不揮発性メモリ素子の信頼性が劣化する
ことはなく、また、不揮発性メモリ素子の信頼性向上に
必要な熱酸化処理の影響を受けることなく、微細なロジ
ック素子を制御性よく製造することができる。
の注入保護膜２２を異方性ドライエッチによって除去す
るので、不揮発性メモリ素子の浮遊ゲート電極を含む積
層ゲートの側面に第２の注入保護膜２２を残存させたま
まで、ロジック領域Ｒlogcの第２の多結晶シリコン膜１
５上の第２の注入保護膜２２を除去することができる。
その後、図４（ｃ）に示す工程で、ロジック素子のゲー
ト電極２１を形成する際には、不揮発性メモリ素子の浮
遊ゲート電極１９は第２の注入保護膜２２によって覆わ
れているため、不揮発性メモリ素子の信頼性が劣化する
ことはなく、また、不揮発性メモリ素子の信頼性向上に
必要な熱酸化処理の影響を受けることなく、微細なロジ
ック素子を制御性よく製造することができる。
【００６９】すなわち、不揮発性メモリ素子の高性能化
とロジック素子の微細化とを併せて実現することができ
る。
とロジック素子の微細化とを併せて実現することができ
る。
【００７０】また、ロジック素子の拡散層３１，３３を
形成した後においては、ゲート電極２１表面や、ソース
・ドレイン拡散層３１、３３表面に絶縁膜が存在しない
ため、サリサイド法を用いたシリサイド層形成にも適し
ている。
形成した後においては、ゲート電極２１表面や、ソース
・ドレイン拡散層３１、３３表面に絶縁膜が存在しない
ため、サリサイド法を用いたシリサイド層形成にも適し
ている。
【００７１】（第２の実施形態）図６（ａ）〜（ｄ）か
ら図１１（ａ），（ｂ）の各図は、本発明の第２の実施
形態の半導体装置の製造方法を示す断面図である。図６
（ａ）〜（ｄ）から図１１（ａ），（ｂ）の各図におい
て、第１の実施形態と同じ部材は同じ符号を付してい
る。本実施形態においては、第１の実施形態におけるリ
ンを含む第２の多結晶シリコン膜１５に代えて、ノンド
ープの第２の第２の多結晶シリコン膜３４を形成する。
ら図１１（ａ），（ｂ）の各図は、本発明の第２の実施
形態の半導体装置の製造方法を示す断面図である。図６
（ａ）〜（ｄ）から図１１（ａ），（ｂ）の各図におい
て、第１の実施形態と同じ部材は同じ符号を付してい
る。本実施形態においては、第１の実施形態におけるリ
ンを含む第２の多結晶シリコン膜１５に代えて、ノンド
ープの第２の第２の多結晶シリコン膜３４を形成する。
【００７２】まず、図６（ａ）に示す工程で、Ｐ型単結
晶シリコンからなるシリコン基板１のメモリ領域Ｒmemo
とロジック領域Ｒlogcの上に、シリコン酸化膜からなる
素子分離絶縁膜２を形成した後、シリコン基板１の素子
分離絶縁膜２によって囲まれる領域の上にシリコン酸化
膜からなる第１の注入保護膜３を形成する。
晶シリコンからなるシリコン基板１のメモリ領域Ｒmemo
とロジック領域Ｒlogcの上に、シリコン酸化膜からなる
素子分離絶縁膜２を形成した後、シリコン基板１の素子
分離絶縁膜２によって囲まれる領域の上にシリコン酸化
膜からなる第１の注入保護膜３を形成する。
【００７３】次に、図６（ｂ）に示す工程で、メモリ領
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うＮ型ウェル形成用マスク４を
用い、ロジック領域ＲlogcのＰチャネル型トランジスタ
形成領域に、Ｎ型不純物（リン等）のイオン注入を行な
って、Ｎ型ウェル５を形成する。
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うＮ型ウェル形成用マスク４を
用い、ロジック領域ＲlogcのＰチャネル型トランジスタ
形成領域に、Ｎ型不純物（リン等）のイオン注入を行な
って、Ｎ型ウェル５を形成する。
【００７４】次に、図６（ｃ）に示す工程で、Ｎ型ウェ
ル形成用マスク４を除去した後、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcにおいて、ロジック領域ＲlogcのＮ
チャネル型トランジスタ形成領域を覆うＰ型ウェル形成
用マスク６を用い、メモリ領域Ｒmemo全体及びロジック
領域ＲlogcのＮチャネル型トランジスタ形成領域に、Ｐ
型不純物（ボロン等）のイオン注入を行なって、Ｐ型ウ
ェル７を形成する。このとき同時に、Ｐ型ウェル形成用
マスク６を用いて、シリコン基板１上に、不揮発性メモ
リ素子及びＮチャネル型トランジスタのしきい値を制御
するための不純物イオン注入を行なう。
ル形成用マスク４を除去した後、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcにおいて、ロジック領域ＲlogcのＮ
チャネル型トランジスタ形成領域を覆うＰ型ウェル形成
用マスク６を用い、メモリ領域Ｒmemo全体及びロジック
領域ＲlogcのＮチャネル型トランジスタ形成領域に、Ｐ
型不純物（ボロン等）のイオン注入を行なって、Ｐ型ウ
ェル７を形成する。このとき同時に、Ｐ型ウェル形成用
マスク６を用いて、シリコン基板１上に、不揮発性メモ
リ素子及びＮチャネル型トランジスタのしきい値を制御
するための不純物イオン注入を行なう。
【００７５】次に、図６（ｄ）に示す工程で、Ｐ型ウェ
ル形成用マスク６を除去した後に、バッファード弗酸を
用いたウェットエッチによって、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcの双方において第１の注入保護膜３
を除去する。
ル形成用マスク６を除去した後に、バッファード弗酸を
用いたウェットエッチによって、メモリ領域Ｒmemo及び
ロジック領域Ｒlogcの双方において第１の注入保護膜３
を除去する。
【００７６】次に、図７（ａ）に示す工程で、熱酸化法
により、メモリ領域Ｒmemo及びロジック領域Ｒlogcにお
いてシリコン酸化膜からなるゲート絶縁膜８を形成した
後に、ＣＶＤ法により、リンを含む第１の多結晶シリコ
ン膜９を形成する。この第１の多結晶シリコン膜９は、
不揮発性メモリ素子の浮遊ゲート電極となるものであっ
て、その厚みは約２００ｎｍである。その後、図示しな
いマスクを用いて、不揮発性メモリ素子のチャネル幅方
向の寸法を決定するために第１の多結晶シリコン膜９を
パターニングする。その後、第１の多結晶シリコン膜９
をパターニングするためのマスクを除去した後、ＣＶＤ
法により、不揮発性メモリ素子の電極間絶縁膜となるＯ
Ｎ膜１０ａを形成する。
により、メモリ領域Ｒmemo及びロジック領域Ｒlogcにお
いてシリコン酸化膜からなるゲート絶縁膜８を形成した
後に、ＣＶＤ法により、リンを含む第１の多結晶シリコ
ン膜９を形成する。この第１の多結晶シリコン膜９は、
不揮発性メモリ素子の浮遊ゲート電極となるものであっ
て、その厚みは約２００ｎｍである。その後、図示しな
いマスクを用いて、不揮発性メモリ素子のチャネル幅方
向の寸法を決定するために第１の多結晶シリコン膜９を
パターニングする。その後、第１の多結晶シリコン膜９
をパターニングするためのマスクを除去した後、ＣＶＤ
法により、不揮発性メモリ素子の電極間絶縁膜となるＯ
Ｎ膜１０ａを形成する。
【００７７】次に、図７（ｂ）に示す工程で、メモリ領
域Ｒmemo全体を覆うマスク１１を用いて、ドライエッチ
により、ロジック領域ＲlogcのＯＮ膜１０ａおよび第１
の多結晶シリコン膜９を順次除去する。
域Ｒmemo全体を覆うマスク１１を用いて、ドライエッチ
により、ロジック領域ＲlogcのＯＮ膜１０ａおよび第１
の多結晶シリコン膜９を順次除去する。
【００７８】次に、図７（ｃ）に示す工程で、メモリ領
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うしきい値制御注入用マスク１
２を用い、ドライエッチ後に残存しているゲート絶縁膜
８を注入保護膜として、ロジック領域ＲlogcのＰチャネ
ル型トランジスタのしきい値を制御するためのリンイオ
ン（ｐ+ ）等の注入を行なう。
域Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型ト
ランジスタ形成領域を覆うしきい値制御注入用マスク１
２を用い、ドライエッチ後に残存しているゲート絶縁膜
８を注入保護膜として、ロジック領域ＲlogcのＰチャネ
ル型トランジスタのしきい値を制御するためのリンイオ
ン（ｐ+ ）等の注入を行なう。
【００７９】次に、図７（ｄ）に示す工程で、しきい値
制御注入用マスク１２を除去した後、メモリ領域Ｒmemo
全体及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うしきい値制御注入用マスク１３を用
い、残存しているゲート絶縁膜８を注入保護膜として、
ロジック領域ＲlogcのＮチャネル型トランジスタのしき
い値を制御するためのボロンイオン（Ｂ+ ）等の注入を
行なう。
制御注入用マスク１２を除去した後、メモリ領域Ｒmemo
全体及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うしきい値制御注入用マスク１３を用
い、残存しているゲート絶縁膜８を注入保護膜として、
ロジック領域ＲlogcのＮチャネル型トランジスタのしき
い値を制御するためのボロンイオン（Ｂ+ ）等の注入を
行なう。
【００８０】次に、図８（ａ）に示す工程で、しきい値
制御注入用マスク１３を除去した後、バッファード弗酸
を用いたウェットエッチによって、ロジック領域Ｒlogc
上に残存しているゲート絶縁膜８を除去する。
制御注入用マスク１３を除去した後、バッファード弗酸
を用いたウェットエッチによって、ロジック領域Ｒlogc
上に残存しているゲート絶縁膜８を除去する。
【００８１】次に、図８（ｂ）に示す工程で、熱酸化法
により、シリコン酸化膜からなるロジック素子のゲート
絶縁膜１４を形成する。このとき、メモリ領域Ｒmemoに
おけるＯＮ膜１０ａの表面も酸化されてＯＮＯ膜１０が
形成される。その後、ＣＶＤ法により、ノンドープの第
２の多結晶シリコン膜３４を形成する。この第２の多結
晶シリコン膜３４は、後にデュアルゲートとなるもので
ある。
により、シリコン酸化膜からなるロジック素子のゲート
絶縁膜１４を形成する。このとき、メモリ領域Ｒmemoに
おけるＯＮ膜１０ａの表面も酸化されてＯＮＯ膜１０が
形成される。その後、ＣＶＤ法により、ノンドープの第
２の多結晶シリコン膜３４を形成する。この第２の多結
晶シリコン膜３４は、後にデュアルゲートとなるもので
ある。
【００８２】次に、図８（ｃ）に示す工程で、ロジック
領域ＲlogcのＰチャネル型トランジスタ形成領域を覆う
Ｐ型ウェル形成用マスク６を用い、第２の多結晶シリコ
ン膜３４のうち，メモリ領域Ｒmemo全体及びロジック領
域ＲlogcのＮチャネル型トランジスタ形成領域に位置す
る部分にリンイオン（Ｐ+ ）を注入する。さらに、基板
に約８００℃，約３０分間の熱処理を加えることによっ
て、注入された不純物であるリンを活性化させ、第２の
多結晶シリコン膜３４のうち，メモリ領域Ｒmemo全体及
びロジック領域ＲlogcのＮチャネル型トランジスタ形成
領域に位置する部分をＮ型多結晶シリコン膜にする。
領域ＲlogcのＰチャネル型トランジスタ形成領域を覆う
Ｐ型ウェル形成用マスク６を用い、第２の多結晶シリコ
ン膜３４のうち，メモリ領域Ｒmemo全体及びロジック領
域ＲlogcのＮチャネル型トランジスタ形成領域に位置す
る部分にリンイオン（Ｐ+ ）を注入する。さらに、基板
に約８００℃，約３０分間の熱処理を加えることによっ
て、注入された不純物であるリンを活性化させ、第２の
多結晶シリコン膜３４のうち，メモリ領域Ｒmemo全体及
びロジック領域ＲlogcのＮチャネル型トランジスタ形成
領域に位置する部分をＮ型多結晶シリコン膜にする。
【００８３】次に、図８（ｄ）に示す工程で、ロジック
領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領域
を覆う積層ゲート形成用マスク１６を用いたドライエッ
チングにより、メモリ領域Ｒmemoにおける第２の多結晶
シリコン膜３４，ＯＮＯ膜１０及び第１の多結晶シリコ
ン膜９を順次パターニングして、制御ゲート電極１７，
電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮
発性メモリ素子の積層ゲートを形成する。
領域Ｒlogc全体及びメモリ領域Ｒmemoのゲート形成領域
を覆う積層ゲート形成用マスク１６を用いたドライエッ
チングにより、メモリ領域Ｒmemoにおける第２の多結晶
シリコン膜３４，ＯＮＯ膜１０及び第１の多結晶シリコ
ン膜９を順次パターニングして、制御ゲート電極１７，
電極間絶縁膜１８及び浮遊ゲート電極１９からなる不揮
発性メモリ素子の積層ゲートを形成する。
【００８４】次に、本実施形態においても、第１の実施
形態と同様に、図９（ａ）に示す工程で、積層ゲート形
成用マスク１６を除去した後、ロジック素子のゲート電
極を形成するのではなく、ロジック領域Ｒlogcにおける
第２の多結晶シリコン膜３４を残したままで、熱酸化を
行なって、シリコン基板１上の露出しているシリコン層
（単結晶シリコン層及び多結晶シリコン層）の表面部分
を酸化して、メモリ領域Ｒmemoにおけるシリコン基板
１，不揮発性メモリ素子の積層ゲートと、ロジック領域
Ｒlogcに残存している第２の多結晶シリコン膜３４の上
にシリコン酸化膜からなる第２の注入保護膜２２を形成
する。この第２の注入保護膜２２は、不揮発性メモリ素
子のソース・ドレイン注入保護膜となるものである。
形態と同様に、図９（ａ）に示す工程で、積層ゲート形
成用マスク１６を除去した後、ロジック素子のゲート電
極を形成するのではなく、ロジック領域Ｒlogcにおける
第２の多結晶シリコン膜３４を残したままで、熱酸化を
行なって、シリコン基板１上の露出しているシリコン層
（単結晶シリコン層及び多結晶シリコン層）の表面部分
を酸化して、メモリ領域Ｒmemoにおけるシリコン基板
１，不揮発性メモリ素子の積層ゲートと、ロジック領域
Ｒlogcに残存している第２の多結晶シリコン膜３４の上
にシリコン酸化膜からなる第２の注入保護膜２２を形成
する。この第２の注入保護膜２２は、不揮発性メモリ素
子のソース・ドレイン注入保護膜となるものである。
【００８５】次に、図９（ｂ）に示す工程で、ロジック
領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ド
レイン形成用マスク２３を用いて、例えばヒ素イオン
（Ａｓ + ）およびリンイオン（Ｐ+ ）を注入することに
より、不揮発性メモリ素子のソース・ドレイン拡散層２
４を形成する。このとき、ヒ素イオンの注入条件は、イ
オン加速用電圧が約４０ｋｅＶで、ドーズ量が２×１０
15ｃｍ-2である。一方、リンイオンの注入条件は、イオ
ン加速用電圧が約７０ｋｅＶで、ドーズ量が３×１０15
ｃｍ-2である。
領域Ｒlogc全体を覆う不揮発性メモリ素子のソース・ド
レイン形成用マスク２３を用いて、例えばヒ素イオン
（Ａｓ + ）およびリンイオン（Ｐ+ ）を注入することに
より、不揮発性メモリ素子のソース・ドレイン拡散層２
４を形成する。このとき、ヒ素イオンの注入条件は、イ
オン加速用電圧が約４０ｋｅＶで、ドーズ量が２×１０
15ｃｍ-2である。一方、リンイオンの注入条件は、イオ
ン加速用電圧が約７０ｋｅＶで、ドーズ量が３×１０15
ｃｍ-2である。
【００８６】次に、図９（ｃ）に示す工程で、ソース・
ドレイン形成用マスク２３を除去した後、アニールを兼
ねて、イオン注入によるダメージを受けたゲート絶縁膜
８を再酸化して絶縁性を回復する目的で、酸化性雰囲気
中で約８５０℃，約４５分間の熱処理を施す。その後、
Ｎ型ウェル形成用マスク４を用いて、第２の多結晶シリ
コン膜３４のうちロジック領域ＲlogcのＰチャネル型ト
ランジスタ形成領域に位置する部分に、第２の注入保護
膜２２越しにボロンイオン（Ｂ+ ）を注入し、第２の多
結晶シリコン膜３４のうちロジック領域ＲlogcのＰチャ
ネル型トランジスタ形成領域に位置する部分をＰ型多結
晶シリコン膜としてデュアルゲートを形成するための準
備を整える。
ドレイン形成用マスク２３を除去した後、アニールを兼
ねて、イオン注入によるダメージを受けたゲート絶縁膜
８を再酸化して絶縁性を回復する目的で、酸化性雰囲気
中で約８５０℃，約４５分間の熱処理を施す。その後、
Ｎ型ウェル形成用マスク４を用いて、第２の多結晶シリ
コン膜３４のうちロジック領域ＲlogcのＰチャネル型ト
ランジスタ形成領域に位置する部分に、第２の注入保護
膜２２越しにボロンイオン（Ｂ+ ）を注入し、第２の多
結晶シリコン膜３４のうちロジック領域ＲlogcのＰチャ
ネル型トランジスタ形成領域に位置する部分をＰ型多結
晶シリコン膜としてデュアルゲートを形成するための準
備を整える。
【００８７】次に、図９（ｄ）に示す工程で、異方性エ
ッチングにより、第２の注入保護膜２２のうちロジック
領域Ｒlogcの第２の多結晶シリコン膜３４上に位置する
部分を除去する。このとき、第２の注入保護膜２２を異
方性ドライエッチによって除去するので、不揮発性メモ
リ素子の積層ゲートの側面には第２の注入保護膜２２が
サイドウォールとして残存している。
ッチングにより、第２の注入保護膜２２のうちロジック
領域Ｒlogcの第２の多結晶シリコン膜３４上に位置する
部分を除去する。このとき、第２の注入保護膜２２を異
方性ドライエッチによって除去するので、不揮発性メモ
リ素子の積層ゲートの側面には第２の注入保護膜２２が
サイドウォールとして残存している。
【００８８】次に、図１０（ａ）に示す工程で、メモリ
領域Ｒmemo全体及びロジック領域のＰチャネル型，Ｎチ
ャネル型トランジスタの各ゲート電極形成領域を覆うゲ
ート電極形成用マスク２０を用いたドライエッチングに
より、多結晶シリコンからなるロジック領域Ｒlogcの第
２の多結晶シリコン膜３４をパターニングして、ロジッ
ク素子のゲート電極２１を形成する。
領域Ｒmemo全体及びロジック領域のＰチャネル型，Ｎチ
ャネル型トランジスタの各ゲート電極形成領域を覆うゲ
ート電極形成用マスク２０を用いたドライエッチングに
より、多結晶シリコンからなるロジック領域Ｒlogcの第
２の多結晶シリコン膜３４をパターニングして、ロジッ
ク素子のゲート電極２１を形成する。
【００８９】次に、図１０（ｂ）に示す工程で、ゲート
電極形成用マスク２０を除去した後、メモリ領域Ｒmemo
全体及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うＬＤＤ注入用マスク２５を用い、例え
ばリンイオン（Ｐ+ ）の注入を行なうことにより、ロジ
ック領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡
散層２６を形成する。このイオン注入の際、イオン加速
用電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ
-2で、イオン注入方向を基板の法線方向から約２５°傾
けて、４ステップ注入を行なっている。さらに、パンチ
スルー抑制のために、ＬＤＤ注入用マスク２５を用い、
ボロンイオン（Ｂ+ ）を、イオン加速用電圧約４０ｋｅ
Ｖ，ドーズ量約３×１０12ｃｍ-2，イオン注入方向の傾
け角約２５°，４ステップの条件で注入する。
電極形成用マスク２０を除去した後、メモリ領域Ｒmemo
全体及びロジック領域ＲlogcのＰチャネル型トランジス
タ形成領域を覆うＬＤＤ注入用マスク２５を用い、例え
ばリンイオン（Ｐ+ ）の注入を行なうことにより、ロジ
ック領域ＲlogcにＮチャネル型トランジスタのＬＤＤ拡
散層２６を形成する。このイオン注入の際、イオン加速
用電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ
-2で、イオン注入方向を基板の法線方向から約２５°傾
けて、４ステップ注入を行なっている。さらに、パンチ
スルー抑制のために、ＬＤＤ注入用マスク２５を用い、
ボロンイオン（Ｂ+ ）を、イオン加速用電圧約４０ｋｅ
Ｖ，ドーズ量約３×１０12ｃｍ-2，イオン注入方向の傾
け角約２５°，４ステップの条件で注入する。
【００９０】次に、図１０（ｃ）に示す工程で、ＬＤＤ
注入用マスク２５を除去した後、メモリ領域Ｒmemo全体
及びロジック領域ＲlogcのＮチャネル型トランジスタ形
成領域を覆うＬＤＤ注入用マスク２７を用いて、フッ化
ボロンイオン（ＢＦ2 +）を注入することにより、ロジッ
ク領域ＲlogcのＰチャネル型トランジスタのＬＤＤ拡散
層２８を形成する。このイオン注入の際、イオン加速用
電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ-2
で、イオン注入方向を基板の法線方向から約７°傾け
て、４ステップ注入を行なっている。
注入用マスク２５を除去した後、メモリ領域Ｒmemo全体
及びロジック領域ＲlogcのＮチャネル型トランジスタ形
成領域を覆うＬＤＤ注入用マスク２７を用いて、フッ化
ボロンイオン（ＢＦ2 +）を注入することにより、ロジッ
ク領域ＲlogcのＰチャネル型トランジスタのＬＤＤ拡散
層２８を形成する。このイオン注入の際、イオン加速用
電圧が約３０ｋｅＶで、ドーズ量が約１×１０13ｃｍ-2
で、イオン注入方向を基板の法線方向から約７°傾け
て、４ステップ注入を行なっている。
【００９１】次に、図１０（ｄ）に示す工程で、ＬＤＤ
注入用マスク２７を除去した後、ＣＶＤ法によりＴＥＯ
Ｓ膜を堆積した後、異方性ドライエッチングによって、
不揮発性メモリ素子の積層ゲートの側面と、ロジック素
子のゲート電極２９の側面とにサイドウォールスペーサ
２９を形成する。
注入用マスク２７を除去した後、ＣＶＤ法によりＴＥＯ
Ｓ膜を堆積した後、異方性ドライエッチングによって、
不揮発性メモリ素子の積層ゲートの側面と、ロジック素
子のゲート電極２９の側面とにサイドウォールスペーサ
２９を形成する。
【００９２】次に、図１１（ａ）に示す工程で、メモリ
領域Ｒmemo全体及びロジック領域ＲlogcのＰチャネル型
トランジスタ形成領域を覆うソース・ドレイン注入用マ
スク３０を用いて、ヒ素等のイオンを注入することによ
り、ロジック領域ＲlogcにＮチャネル型トランジスタの
ソース・ドレイン拡散層３１を形成する。このイオン注
入の条件は、イオン加速用電圧が約５０ｋｅＶで、ドー
ズ量が約２×１０15ｃｍ-2である。
領域Ｒmemo全体及びロジック領域ＲlogcのＰチャネル型
トランジスタ形成領域を覆うソース・ドレイン注入用マ
スク３０を用いて、ヒ素等のイオンを注入することによ
り、ロジック領域ＲlogcにＮチャネル型トランジスタの
ソース・ドレイン拡散層３１を形成する。このイオン注
入の条件は、イオン加速用電圧が約５０ｋｅＶで、ドー
ズ量が約２×１０15ｃｍ-2である。
【００９３】次に、図１１（ｂ）に示す工程で、ソース
・ドレイン注入用マスク３０を除去した後、メモリ領域
Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型トラ
ンジスタ形成領域を覆うソース・ドレイン注入用マスク
３２を用いて、フッ化ボロンイオン（ＢＦ2 +）の注入を
行なうことにより、ロジック領域ＲlogcにＰチャネル型
トランジスタのソース・ドレイン拡散層３３を形成す
る。このイオン注入の条件は、イオン加速用電圧が約３
０ｋｅＶで、ドーズ量が約３×１０15ｃｍ-2である。
・ドレイン注入用マスク３０を除去した後、メモリ領域
Ｒmemo全体及びロジック領域ＲlogcのＮチャネル型トラ
ンジスタ形成領域を覆うソース・ドレイン注入用マスク
３２を用いて、フッ化ボロンイオン（ＢＦ2 +）の注入を
行なうことにより、ロジック領域ＲlogcにＰチャネル型
トランジスタのソース・ドレイン拡散層３３を形成す
る。このイオン注入の条件は、イオン加速用電圧が約３
０ｋｅＶで、ドーズ量が約３×１０15ｃｍ-2である。
【００９４】この後の工程は図示しないが、サリサイド
法を用いて、ロジック領域Ｒlogcにおけるシリコン基板
１の表面およびゲート電極２９の表面上に例えばチタン
シリサイド層を形成した後、層間絶縁膜としてＣＶＤ酸
化膜を形成し、シリコン基板１内の各拡散層や電極に到
達するコンタクト孔を開口し、さらに、コンタクト孔を
埋めるプラグや配線を配することにより、第２の実施形
態に係る半導体装置が製造される。
法を用いて、ロジック領域Ｒlogcにおけるシリコン基板
１の表面およびゲート電極２９の表面上に例えばチタン
シリサイド層を形成した後、層間絶縁膜としてＣＶＤ酸
化膜を形成し、シリコン基板１内の各拡散層や電極に到
達するコンタクト孔を開口し、さらに、コンタクト孔を
埋めるプラグや配線を配することにより、第２の実施形
態に係る半導体装置が製造される。
【００９５】本実施形態の半導体装置の製造方法によれ
ば、第１の実施形態と同様に、図１０（ｄ）に示す工程
で、ロジック素子のＬＤＤ拡散層形成のための不純物イ
オンの注入を行なう際には、ロジック領域Ｒlogcにおけ
る第２の注入保護膜２２を除去した状態とすることがで
きるので、ロジック素子のＬＤＤ拡散層形成のための不
純物イオンの注入エネルギーを低減することができ、ロ
ジック素子のＬＤＤ拡散層２６とウェル５，７との間に
浅いＰＮ接合を形成することができる。すなわち、不揮
発性メモリ素子の高性能化とロジック素子の微細化とを
合わせて実現することができる。
ば、第１の実施形態と同様に、図１０（ｄ）に示す工程
で、ロジック素子のＬＤＤ拡散層形成のための不純物イ
オンの注入を行なう際には、ロジック領域Ｒlogcにおけ
る第２の注入保護膜２２を除去した状態とすることがで
きるので、ロジック素子のＬＤＤ拡散層形成のための不
純物イオンの注入エネルギーを低減することができ、ロ
ジック素子のＬＤＤ拡散層２６とウェル５，７との間に
浅いＰＮ接合を形成することができる。すなわち、不揮
発性メモリ素子の高性能化とロジック素子の微細化とを
合わせて実現することができる。
【００９６】加えて、ロジック素子であるＰチャネル型
トランジスタとＮチャネル型トランジスタとのゲート電
極をデュアルゲート構造にすることが可能になるので、
ロジック素子の動作速度の向上をも図ることができる。
トランジスタとＮチャネル型トランジスタとのゲート電
極をデュアルゲート構造にすることが可能になるので、
ロジック素子の動作速度の向上をも図ることができる。
【００９７】また、ロジック素子のソース・ドレイン拡
散層３１，３３を形成した後においては、ゲート電極２
１表面や、ソース・ドレイン拡散層３１、３３表面に絶
縁膜が存在しないため、サリサイド法を用いたシリサイ
ド層形成にも適している。
散層３１，３３を形成した後においては、ゲート電極２
１表面や、ソース・ドレイン拡散層３１、３３表面に絶
縁膜が存在しないため、サリサイド法を用いたシリサイ
ド層形成にも適している。
【００９８】なお、本発明は、メモリセル領域と周辺回
路領域とを含むＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュメ
モリ等の不揮発性メモリだけでなく、これらの不揮発性
メモリとプロセッサ等のロジック回路を混載した半導体
装置全般に適用することができる。
路領域とを含むＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュメ
モリ等の不揮発性メモリだけでなく、これらの不揮発性
メモリとプロセッサ等のロジック回路を混載した半導体
装置全般に適用することができる。
【００９９】
【発明の効果】本発明によれば、半導体基板上に不揮発
性メモリ素子とロジック素子とを配置した半導体装置の
製造方法として、ロジック領域におけるゲート電極用導
体膜を残したままで、不揮発性メモリ素子の制御ゲート
電極，電極間絶縁膜及び浮遊ゲート電極を形成してか
ら、注入保護用の絶縁膜を形成した後、不揮発性メモリ
素子のソース・ドレイン拡散層を形成するための不純物
イオンを注入を行なうとともに、注入保護用の絶縁膜を
除去してから、ロジック領域におけるゲート電極の形成
を行なう方法としたので、浅いＰＮ接合を有するロジッ
ク素子の拡散層を形成することができ、よって、不揮発
性メモリ素子の性能の維持とロジック素子の微細化とを
合わせて実現することができる。
性メモリ素子とロジック素子とを配置した半導体装置の
製造方法として、ロジック領域におけるゲート電極用導
体膜を残したままで、不揮発性メモリ素子の制御ゲート
電極，電極間絶縁膜及び浮遊ゲート電極を形成してか
ら、注入保護用の絶縁膜を形成した後、不揮発性メモリ
素子のソース・ドレイン拡散層を形成するための不純物
イオンを注入を行なうとともに、注入保護用の絶縁膜を
除去してから、ロジック領域におけるゲート電極の形成
を行なう方法としたので、浅いＰＮ接合を有するロジッ
ク素子の拡散層を形成することができ、よって、不揮発
性メモリ素子の性能の維持とロジック素子の微細化とを
合わせて実現することができる。
【０１００】また、デュアルゲート構造を有するロジッ
ク素子を半導体装置に設けることも容易となった。
ク素子を半導体装置に設けることも容易となった。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうちウェル形成を行なう
までの工程を示す断面図である。
おける半導体装置の製造工程のうちウェル形成を行なう
までの工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうちロジック領域の各ト
ランジスタの閾値制御用イオン注入を行なうまでの工程
を示す断面図である。
おける半導体装置の製造工程のうちロジック領域の各ト
ランジスタの閾値制御用イオン注入を行なうまでの工程
を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうち第２の注入保護膜を
形成するまでの工程を示す断面図である。
おける半導体装置の製造工程のうち第２の注入保護膜を
形成するまでの工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうちＮチャネル型トラン
ジスタのＬＤＤ拡散層を形成するまでの工程を示す断面
図である。
おける半導体装置の製造工程のうちＮチャネル型トラン
ジスタのＬＤＤ拡散層を形成するまでの工程を示す断面
図である。
【図５】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうちＰチャネル型，Ｎチ
ャネル型トランジスタのソース・ドレイン拡散層を形成
するまでの工程を示す断面図である。
おける半導体装置の製造工程のうちＰチャネル型，Ｎチ
ャネル型トランジスタのソース・ドレイン拡散層を形成
するまでの工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうちウェル形成を行なう
までの工程を示す断面図である。
おける半導体装置の製造工程のうちウェル形成を行なう
までの工程を示す断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうちロジック領域の各ト
ランジスタの閾値制御用イオン注入を行なうまでの工程
を示す断面図である。
おける半導体装置の製造工程のうちロジック領域の各ト
ランジスタの閾値制御用イオン注入を行なうまでの工程
を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうち不揮発性メモリ素子
の積層ゲートを形成するまでの工程を示す断面図であ
る。
おける半導体装置の製造工程のうち不揮発性メモリ素子
の積層ゲートを形成するまでの工程を示す断面図であ
る。
【図９】（ａ）〜（ｄ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうちサイドウォールスペ
ーサを形成するまでの工程を示す断面図である。
おける半導体装置の製造工程のうちサイドウォールスペ
ーサを形成するまでの工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は、本発明の第２の実施形態
における半導体装置の製造工程のうち第２の注入保護膜
を除去するまでの工程を示す断面図である。
における半導体装置の製造工程のうち第２の注入保護膜
を除去するまでの工程を示す断面図である。
【図１１】（ａ），（ｂ）は、本発明の第２の実施形態
における半導体装置の製造工程のうちＰチャネル型，Ｎ
チャネル型トランジスタのソース・ドレイン拡散層を形
成するまでの工程を示す断面図である。
における半導体装置の製造工程のうちＰチャネル型，Ｎ
チャネル型トランジスタのソース・ドレイン拡散層を形
成するまでの工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は、従来の半導体装置の製造
工程のうちウェル形成を行なうまでの工程を示す断面図
である。
工程のうちウェル形成を行なうまでの工程を示す断面図
である。
【図１３】（ａ）〜（ｄ）は、従来の半導体装置の製造
工程のうちロジック領域の各トランジスタの閾値制御用
イオン注入を行なうまでの工程を示す断面図である。
工程のうちロジック領域の各トランジスタの閾値制御用
イオン注入を行なうまでの工程を示す断面図である。
【図１４】（ａ）〜（ｄ）は、従来の半導体装置の製造
工程のうちロジック素子のゲート電極を形成するまでの
工程を示す断面図である。
工程のうちロジック素子のゲート電極を形成するまでの
工程を示す断面図である。
【図１５】（ａ）〜（ｄ）は、従来の半導体装置の製造
工程のうちＰチャネル型トランジスタのＬＤＤ拡散層を
形成するまでの工程を示す断面図である。
工程のうちＰチャネル型トランジスタのＬＤＤ拡散層を
形成するまでの工程を示す断面図である。
【図１６】（ａ）〜（ｃ）は、従来の半導体装置の製造
工程のうちＰチャネル型，Ｎチャネル型トランジスタの
ソース・ドレイン拡散層を形成するまでの工程を示す断
面図である。
工程のうちＰチャネル型，Ｎチャネル型トランジスタの
ソース・ドレイン拡散層を形成するまでの工程を示す断
面図である。
１ 半導体基板
２ 素子分離絶縁膜
３ 注入保護膜
４ Ｎ型ウェル形成用マスク
５ Ｎ型ウェル
６ Ｐ型ウェル形成用マスク
７ Ｐ型ウェル
８ ゲート絶縁膜
９ 第１の多結晶シリコン膜
１０ａ ＯＮ膜
１０ ＯＮＯ膜
１１ 膜除去用マスク
１２ しきい値制御注入用マスク
１３ しきい値制御注入用マスク
１４ ゲート絶縁膜
１５ 第２の多結晶シリコン膜
１６ 積層ゲート形成用マスク
１７ 制御ゲート電極
１８ 電極間絶縁膜
１９ 浮遊ゲート電極
２０ ゲート電極形成用マスク
２１ ゲート電極
２２ 第２の注入保護膜
２３ ソース・ドレイン形成用マスク
２４ ソース・ドレイン拡散層
２５ ＬＤＤ注入用マスク
２６ ＬＤＤ拡散層
２７ ＬＤＤ注入用マスク
２８ ＬＤＤ拡散層
２９ サイドウォールスペーサ
３０ ソース・ドレイン注入用マスク
３１ ソース・ドレイン拡散層
３２ ソース・ドレイン注入用マスク
３３ ソース・ドレイン拡散層
３４ 第２の多結晶シリコン膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−148586（ＪＰ，Ａ)
特開 平６−140634（ＪＰ，Ａ)
特開 平５−218442（ＪＰ，Ａ)
特開 平３−68174（ＪＰ，Ａ)
特開 平３−177065（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (7)
- 【請求項１】 半導体基板上に、不揮発性メモリ素子が
配置されるメモリ領域と、ロジック素子が配置されるロ
ジック領域とを有する半導体装置の製造方法であって、 上記メモリ領域に、上記不揮発性メモリ素子のゲート絶
縁膜となる第１の絶縁膜と、第１の導体膜と、第２の絶
縁膜とを形成する一方、上記ロジック領域に、上記ロジ
ック素子のゲート絶縁膜を形成する工程（ａ）と、 上記工程（ａ）の後に、基板上に第２の導体膜を形成す
る工程（ｂ）と、 上記ロジック領域における上記第２の導体膜を残したま
まで、上記メモリ領域における第２の導体膜，第２の絶
縁膜及び第１の導体膜をパターニングして、不揮発性メ
モリ素子の制御ゲート電極，電極間絶縁膜及び浮遊ゲー
ト電極からなる積層ゲートを形成する工程（ｃ）と、 上記工程（ｃ）の後に、基板上に、上記積層ゲートを覆
う注入保護用の第３の絶縁膜を形成する工程（ｄ）と、 上記工程（ｄ）の後に、上記半導体基板の上記浮遊ゲー
ト電極の両側に位置する領域に、上記不揮発性メモリ素
子のソース・ドレイン拡散層を形成するための不純物イ
オンを注入する工程（ｅ）と、 上記工程（ｅ）の後に、上記第３の絶縁膜の異方性エッ
チングを行なって、上記第３の絶縁膜のうち少なくとも
上記第２の導体膜上にある部分を除去する工程（ｆ）
と、 上記ロジック領域に残されている上記第２の導体膜をパ
ターニングして、上記ロジック素子のゲート電極を形成
する工程（ｇ）とを含む半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ｅ）の後、上記工程（ｆ）の前に、酸化雰囲
気中で基板に熱処理を施す工程をさらに含むことを特徴
とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記工程（ｇ）の後に、上記ゲート電極をマスクとし
て、上記ロジック素子のＬＤＤ拡散層を形成するための
不純物イオンの注入を行なう工程と、 その後、上記不揮発性メモリ素子の浮遊ゲート電極，電
極間絶縁膜及び制御ゲート電極の側面と、上記ロジック
素子のゲート電極の側面とにサイドウォールスペーサを
形成する工程と、 上記ロジック領域において、上記ゲート電極及びサイド
ウォールスペーサをマスクとして、上記ロジック素子の
ソース・ドレイン拡散層を形成するための不純物イオン
の注入を行なう工程とをさらに含むことを特徴とする半
導体装置の製造方法。 - 【請求項４】 半導体基板上に、不揮発性メモリ素子が
配置されるメモリ領域と、ロジック素子が配置されるロ
ジック領域とを有する半導体装置の製造方法であって、 上記メモリ領域に、上記不揮発性メモリ素子のゲート絶
縁膜となる第１の絶縁膜と、導体膜と、第２の絶縁膜と
を形成する一方、上記ロジック領域に、上記ロジック素
子のゲート絶縁膜を形成する工程（ａ）と、 上記工程（ａ）の後に、基板上に多結晶シリコン膜を形
成する工程（ｂ）と、 上記多結晶シリコン膜のうち、上記メモリ領域全体に位
置する部分と上記ロジック領域のＮチャネル型ロジック
素子形成領域に位置する部分とに、Ｎ型不純物イオンを
注入する工程（ｃ）と、 上記ロジック領域における上記多結晶シリコン膜を残し
たままで、上記メモリ領域における多結晶シリコン膜，
第２の絶縁膜及び導体膜をパターニングして、不揮発性
メモリ素子の制御ゲート電極，電極間絶縁膜及び浮遊ゲ
ート電極からなる積層ゲートを形成する工程（ｄ）と、 上記工程（ｄ）の後に、基板上に、上記積層ゲートを覆
う注入保護用の第３の絶縁膜を形成する工程（ｅ）と、 上記工程（ｅ）の後に、上記半導体基板の上記浮遊ゲー
ト電極の両側に位置する領域に、上記不揮発性メモリ素
子のソース・ドレイン拡散層を形成するための不純物イ
オンを注入する工程（ｆ）と、 上記工程（ｆ）の後に、上記第３の絶縁膜の異方性エッ
チングを行なって、上記第３の絶縁膜のうち少なくとも
上記多結晶シリコン膜上にある部分を除去する工程
（ｇ）と、 上記工程（ｆ）の後、上記工程（ｇ）の前又は後に、上
記多結晶シリコン膜のうち上記ロジック領域のＰチャネ
ル型ロジック素子形成領域に位置する部分にＰ型不純物
イオンを注入する工程（ｈ）と、 上記ロジック領域に残されている上記多結晶シリコン膜
をパターニングして、上記ロジック素子のゲート電極を
形成する工程（ｉ）とを含む半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記工程（ｆ）の後、上記工程（ｈ）の前に、酸化性雰
囲気中で基板に熱処理を施す工程をさらに含むことを特
徴とする半導体装置の製造方法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、 上記工程（ｉ）の後に、上記ゲート電極をマスクとし
て、上記Ｐチャネル型，Ｎチャネル型ロジック素子のＬ
ＤＤ拡散層を形成するための不純物イオンの注入を個別
に行なう工程と、 その後、上記不揮発性メモリ素子の浮遊ゲート電極，電
極間絶縁膜及び制御ゲート電極の側面と、上記ロジック
素子のゲート電極の側面とにサイドウォールスペーサを
形成する工程と、 上記ロジック領域において、上記ゲート電極及びサイド
ウォールスペーサをマスクとして、上記Ｐチャネル型，
Ｎチャネル型ロジック素子のソース・ドレイン拡散層を
形成するための不純物イオンの注入を個別に行なう工程
とをさらに含むことを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項１〜６のうちいずれか１つに記載
の半導体装置の製造方法において、 上記注入保護用の第３の絶縁膜は、ＣＶＤ法によって形
成されたシリコン酸化膜であることを特徴とする半導体
装置の製造方法。
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Applications Claiming Priority (1)
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| JP33706999A JP3450770B2 (ja) | 1999-11-29 | 1999-11-29 | 半導体装置の製造方法 |
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ID=18305144
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|---|---|---|---|
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Country Status (2)
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| US6563183B1 (en) * | 2001-12-31 | 2003-05-13 | Advanced Micro Devices, Inc. | Gate array with multiple dielectric properties and method for forming same |
| US6841824B2 (en) * | 2002-09-04 | 2005-01-11 | Infineon Technologies Ag | Flash memory cell and the method of making separate sidewall oxidation |
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| US7679130B2 (en) * | 2005-05-10 | 2010-03-16 | Infineon Technologies Ag | Deep trench isolation structures and methods of formation thereof |
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| KR20080061022A (ko) * | 2006-12-27 | 2008-07-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조 방법 |
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| JPH10261773A (ja) | 1997-03-18 | 1998-09-29 | Matsushita Electron Corp | 不揮発性半導体記憶装置の製造方法 |
| US5933721A (en) * | 1997-04-21 | 1999-08-03 | Advanced Micro Devices, Inc. | Method for fabricating differential threshold voltage transistor pair |
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- 1999-11-29 JP JP33706999A patent/JP3450770B2/ja not_active Expired - Fee Related
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