JP2003086718A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
Abstract
(57)【要約】
【課題】 スタックセル電極を有するメモリセルトラン
ジスタを備えた半導体装置において、コンタクト−制御
ゲート電極間の絶縁耐圧の低下を抑制する。 【解決手段】 基板上に、第１のポリシリコン膜１０
１，ＯＮＯ膜１０３及び第２のポリシリコン膜を堆積す
る。第２のポリシリコン膜に不純物のイオン注入を行な
った後、基板上に、シリコン酸化膜１０７を堆積してか
ら、不純物の活性化のための熱処理を行なう。その後、
シリコン酸化膜１０７，第２のポリシリコン膜，ＯＮＯ
膜及び第１のポリシリコン膜をパターニングして、スタ
ックセル電極及びゲート上保護膜を形成する。シリコン
酸化膜１０７から形成されるゲート上保護膜は、緻密化
されて耐エッチング性が向上しているので、形状が適正
に維持される。スタックセル電極の側面上のサイドウォ
ールの膜厚が安定し、コンタクト−制御ゲート電極間の
絶縁耐圧の低下が抑制される。
ジスタを備えた半導体装置において、コンタクト−制御
ゲート電極間の絶縁耐圧の低下を抑制する。 【解決手段】 基板上に、第１のポリシリコン膜１０
１，ＯＮＯ膜１０３及び第２のポリシリコン膜を堆積す
る。第２のポリシリコン膜に不純物のイオン注入を行な
った後、基板上に、シリコン酸化膜１０７を堆積してか
ら、不純物の活性化のための熱処理を行なう。その後、
シリコン酸化膜１０７，第２のポリシリコン膜，ＯＮＯ
膜及び第１のポリシリコン膜をパターニングして、スタ
ックセル電極及びゲート上保護膜を形成する。シリコン
酸化膜１０７から形成されるゲート上保護膜は、緻密化
されて耐エッチング性が向上しているので、形状が適正
に維持される。スタックセル電極の側面上のサイドウォ
ールの膜厚が安定し、コンタクト−制御ゲート電極間の
絶縁耐圧の低下が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、自己整合型コンタ
クトを有するスタック型不揮発性半導体記憶装置に係
り、特に、制御ゲート電極−コンタクト間の絶縁耐圧の
向上対策に関するものである。
クトを有するスタック型不揮発性半導体記憶装置に係
り、特に、制御ゲート電極−コンタクト間の絶縁耐圧の
向上対策に関するものである。
【０００２】
【従来の技術】図１０は、文献（ＩＥＤＭ１９８９年，
第５８３〜５８６ページ）に開示されている従来のスタ
ック型不揮発性半導体記憶装置の断面図である。
第５８３〜５８６ページ）に開示されている従来のスタ
ック型不揮発性半導体記憶装置の断面図である。
【０００３】同図に示すように、従来の不揮発性半導体
記憶装置は、シリコン基板２００の上に形成されたトン
ネル絶縁膜２０１と、シリコン基板２００内に形成され
たソース・ドレイン領域２０２ａ，２０２ｂと、トンネ
ル絶縁膜２０１の上に積層された浮遊ゲート電極２０
３，ＯＮＯ容量膜２０４及び制御ゲート電極２０５から
なるスタックセル電極２１１と、スタックセル電極２１
１に設けられた上面保護酸化膜２０６ａと、上面保護酸
化膜２０６ａ及びスタックセル電極２１１の側面に設け
られた酸化膜サイドウォール２０６ｂとを備えている。
制御ゲート電極２０５は、ポリシリコンからなる下部電
極２０５ａと、シリサイドからなる上部電極２０５ｂと
を有するメモリセルトランジスタを備えている。
記憶装置は、シリコン基板２００の上に形成されたトン
ネル絶縁膜２０１と、シリコン基板２００内に形成され
たソース・ドレイン領域２０２ａ，２０２ｂと、トンネ
ル絶縁膜２０１の上に積層された浮遊ゲート電極２０
３，ＯＮＯ容量膜２０４及び制御ゲート電極２０５から
なるスタックセル電極２１１と、スタックセル電極２１
１に設けられた上面保護酸化膜２０６ａと、上面保護酸
化膜２０６ａ及びスタックセル電極２１１の側面に設け
られた酸化膜サイドウォール２０６ｂとを備えている。
制御ゲート電極２０５は、ポリシリコンからなる下部電
極２０５ａと、シリサイドからなる上部電極２０５ｂと
を有するメモリセルトランジスタを備えている。
【０００４】そして、基板上には、シリコン酸化膜から
なる層間絶縁膜２０９と、層間絶縁膜２０９の上に延び
るビットライン２１０とが設けられている。また、ソー
ス・ドレイン領域２０２ａ，２０２ｂのうちの一方の領
域であるドレイン領域２０２ｂは、ドレインコンタクト
を介してビットライン２１０に接続されている。この例
におけるドレインコンタクトは、ドレイン領域２０２ｂ
上に形成されたタングステンシリサイドからなるコンタ
クトパッド２０７と、層間絶縁膜２０９を貫通してコン
タクトパッド２０７に到達するタングステンプラグ２０
８とによって構成されている。また、コンタクトパッド
２０７とスタックセル電極２１１とは、上面酸化膜２０
６ａ及び酸化膜サイドウォール２０６ｂによって電気的
に絶縁されている。制御ゲート電極２０５上の上面酸化
膜２０６ａは、エッチングによりスタックセル電極２１
１を形成するときのエッチング用ハードマスクとしても
用いられる。また、酸化膜サイドウォール２０６ｂは、
酸化膜の堆積後に酸化膜を異方性エッチングによりエッ
チバックし、スタックセル電極２１１及び上面酸化膜２
０６ａの上に酸化膜を残すことによって形成される。
なる層間絶縁膜２０９と、層間絶縁膜２０９の上に延び
るビットライン２１０とが設けられている。また、ソー
ス・ドレイン領域２０２ａ，２０２ｂのうちの一方の領
域であるドレイン領域２０２ｂは、ドレインコンタクト
を介してビットライン２１０に接続されている。この例
におけるドレインコンタクトは、ドレイン領域２０２ｂ
上に形成されたタングステンシリサイドからなるコンタ
クトパッド２０７と、層間絶縁膜２０９を貫通してコン
タクトパッド２０７に到達するタングステンプラグ２０
８とによって構成されている。また、コンタクトパッド
２０７とスタックセル電極２１１とは、上面酸化膜２０
６ａ及び酸化膜サイドウォール２０６ｂによって電気的
に絶縁されている。制御ゲート電極２０５上の上面酸化
膜２０６ａは、エッチングによりスタックセル電極２１
１を形成するときのエッチング用ハードマスクとしても
用いられる。また、酸化膜サイドウォール２０６ｂは、
酸化膜の堆積後に酸化膜を異方性エッチングによりエッ
チバックし、スタックセル電極２１１及び上面酸化膜２
０６ａの上に酸化膜を残すことによって形成される。
【０００５】したがって、スタックセル電極２１１とコ
ンタクトパッド２０７との間の絶縁耐圧は、制御ゲート
電極２０５上の上面酸化膜２０６ａの膜厚と、酸化膜サ
イドウォール２０６ｂの膜厚とによって定まる。
ンタクトパッド２０７との間の絶縁耐圧は、制御ゲート
電極２０５上の上面酸化膜２０６ａの膜厚と、酸化膜サ
イドウォール２０６ｂの膜厚とによって定まる。
【０００６】このような構造を有する従来の半導体記憶
装置は、コンタクトパッド２０７をソース・ドレイン領
域２０２ａ，２０２ｂに対して自己整合的に形成するこ
とができる。つまり、スタックセル電極２１１をパター
ニングするためのマスクと、タングステンプラグ２０８
が埋め込まれるコンタクトホールを形成するためのマス
クとの位置合わせのためのマージンを設ける必要がない
ために、スタックセル電極２１１同士の間の間隔を狭く
できる。言い換えると、タングステンプラグ２０８が埋
め込まれるコンタクトホールの合わせマージンを拡大で
きるなど、半導体装置の微細化プロセスに向いていると
いう特徴がある。
装置は、コンタクトパッド２０７をソース・ドレイン領
域２０２ａ，２０２ｂに対して自己整合的に形成するこ
とができる。つまり、スタックセル電極２１１をパター
ニングするためのマスクと、タングステンプラグ２０８
が埋め込まれるコンタクトホールを形成するためのマス
クとの位置合わせのためのマージンを設ける必要がない
ために、スタックセル電極２１１同士の間の間隔を狭く
できる。言い換えると、タングステンプラグ２０８が埋
め込まれるコンタクトホールの合わせマージンを拡大で
きるなど、半導体装置の微細化プロセスに向いていると
いう特徴がある。
【０００７】
【発明が解決しようとする課題】しかしながら、スタッ
ク型不揮発性半導体装置では、制御ゲート電極２０５の
上に上面酸化膜２０６ａを形成した後、サイドウォール
用酸化膜の堆積を行うまでに、複数の洗浄工程がある。
ク型不揮発性半導体装置では、制御ゲート電極２０５の
上に上面酸化膜２０６ａを形成した後、サイドウォール
用酸化膜の堆積を行うまでに、複数の洗浄工程がある。
【０００８】例えば、ソース・ドレイン領域形成用イオ
ン注入をした後のレジスト剥離及び洗浄、サイドウォー
ル用酸化膜の堆積前の洗浄などがある。その場合、基板
上の露出しているシリコン酸化膜などは、一回の洗浄工
程によって大きくエッチングされるわけではないが、複
数回の洗浄を行うと、ある程度エッチングされる。すな
わち、制御ゲート電極２０４上の上面保護膜２０６ａの
露出している部分はこれらの洗浄によって削られてしま
う。
ン注入をした後のレジスト剥離及び洗浄、サイドウォー
ル用酸化膜の堆積前の洗浄などがある。その場合、基板
上の露出しているシリコン酸化膜などは、一回の洗浄工
程によって大きくエッチングされるわけではないが、複
数回の洗浄を行うと、ある程度エッチングされる。すな
わち、制御ゲート電極２０４上の上面保護膜２０６ａの
露出している部分はこれらの洗浄によって削られてしま
う。
【０００９】図９（ａ）〜（ｃ）は、従来の製造方法に
よって、上記文献に記載された半導体装置を形成する工
程を示す断面図である。ただし、図９（ａ）〜（ｃ）
は、上面酸化膜２０６ａの露出している部分がエッチン
グされた後の工程のみを示している。
よって、上記文献に記載された半導体装置を形成する工
程を示す断面図である。ただし、図９（ａ）〜（ｃ）
は、上面酸化膜２０６ａの露出している部分がエッチン
グされた後の工程のみを示している。
【００１０】図９（ａ）に示すように、制御ゲート電極
２０５上の上面酸化膜２０６ａは、図中破線に示す洗浄
前の形状からある程度削られて、厚み・横方向寸法共に
小さくなっている。
２０５上の上面酸化膜２０６ａは、図中破線に示す洗浄
前の形状からある程度削られて、厚み・横方向寸法共に
小さくなっている。
【００１１】その後、図９（ｂ）に示す工程で、基板上
にサイドウォール用酸化膜を堆積した後、異方性エッチ
ングによって酸化膜をエッチバックすることにより、ス
タックセル電極２１１及びゲート上保護膜２０６ａの側
面上に酸化膜サイドウォール２０６ｂを形成する。この
とき、酸化膜サイドウォール２０６ｂのうち制御ゲート
電極２０５の上端エッジ部上に位置する部分Ｒedgeが薄
くなる。
にサイドウォール用酸化膜を堆積した後、異方性エッチ
ングによって酸化膜をエッチバックすることにより、ス
タックセル電極２１１及びゲート上保護膜２０６ａの側
面上に酸化膜サイドウォール２０６ｂを形成する。この
とき、酸化膜サイドウォール２０６ｂのうち制御ゲート
電極２０５の上端エッジ部上に位置する部分Ｒedgeが薄
くなる。
【００１２】次に、図９（ｃ）に示す工程で、基板上に
タングステンシリサイド膜を堆積した後、タングステン
シリサイド膜をパターニングしてコンタクトパッド２０
７を形成する。さらに、基板上に層間絶縁膜２０９を堆
積した後、層間絶縁膜を貫通してコンタクトパッド２０
７に到達するコンタクトホールを形成し、このコンタク
トホールを埋めるタングステンプラグ２０８を形成す
る。このとき、酸化膜サイドウォール２０６ａの一部分
Ｒedgeが薄くなっているので、コンタクトパッド２０７
と制御ゲート電極２０５との間の絶縁耐圧が低下するお
それがある。
タングステンシリサイド膜を堆積した後、タングステン
シリサイド膜をパターニングしてコンタクトパッド２０
７を形成する。さらに、基板上に層間絶縁膜２０９を堆
積した後、層間絶縁膜を貫通してコンタクトパッド２０
７に到達するコンタクトホールを形成し、このコンタク
トホールを埋めるタングステンプラグ２０８を形成す
る。このとき、酸化膜サイドウォール２０６ａの一部分
Ｒedgeが薄くなっているので、コンタクトパッド２０７
と制御ゲート電極２０５との間の絶縁耐圧が低下するお
それがある。
【００１３】特に、スタックセル電極を有する不揮発性
半導体記憶装置においては、高電圧が印加される制御ゲ
ート電極２０５の上端エッジ部は鋭角状で電界が集中す
るために、この部分Ｒedgeで絶縁破壊が起こりやすく、
半導体装置の信頼性を低下させる要因となる。
半導体記憶装置においては、高電圧が印加される制御ゲ
ート電極２０５の上端エッジ部は鋭角状で電界が集中す
るために、この部分Ｒedgeで絶縁破壊が起こりやすく、
半導体装置の信頼性を低下させる要因となる。
【００１４】一方、このような欠点を解決する方法とし
て、酸化膜サイドウォール２０６ｂの膜厚を厚くする方
法も考えられるが、そうすることにより、相隣接するス
タックセル電極２１１同士の間に堆積されるコンタクト
パッド２０７とソース・ドレイン領域２０２ａ，２０２
ｂとの接触面積が減少し、ソース・ドレイン領域２０２
ａ，２０２ｂのコンタクト抵抗が上昇することになる。
て、酸化膜サイドウォール２０６ｂの膜厚を厚くする方
法も考えられるが、そうすることにより、相隣接するス
タックセル電極２１１同士の間に堆積されるコンタクト
パッド２０７とソース・ドレイン領域２０２ａ，２０２
ｂとの接触面積が減少し、ソース・ドレイン領域２０２
ａ，２０２ｂのコンタクト抵抗が上昇することになる。
【００１５】本発明では、スタックセル電極同士の間に
ソース・ドレイン領域と自己整合的に接続されるコンタ
クトを有するメモリセルトランジスタを備えたスタック
型不揮発性半導体記憶装置において、コンタクトパッド
と制御ゲート電極間の絶縁膜の部分的な薄膜化を抑制す
る手段をこうすることにより、絶縁耐圧の高い半導体装
置の製造方法を提供することを目的とする。
ソース・ドレイン領域と自己整合的に接続されるコンタ
クトを有するメモリセルトランジスタを備えたスタック
型不揮発性半導体記憶装置において、コンタクトパッド
と制御ゲート電極間の絶縁膜の部分的な薄膜化を抑制す
る手段をこうすることにより、絶縁耐圧の高い半導体装
置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、スタックセル電極を有するメモリセルトラン
ジスタを備えた半導体装置の製造方法であって、半導体
基板上に、ゲート絶縁膜，第１の導体膜，中間絶縁膜及
び第２の導体膜を下方から順に積層する工程（ａ）と、
上記第２の導体膜中に不純物のイオン注入を行なう工程
（ｂ）と、上記工程（ｂ）の後に、上記第２の導体膜の
上に保護用絶縁膜を堆積する工程（ｃ）と、上記工程
（ｃ）の後に、上記第２の導体膜中に注入された不純物
を活性化するための熱処理を行なう工程（ｄ）と、上記
工程（ｄ）の後に、上記保護用絶縁膜，第２の導体膜，
中間絶縁膜及び第１の導体膜を順にパターニングして、
下方から順に、浮遊ゲート電極，電極間容量膜及び制御
ゲート電極からなる上記スタックセル電極とゲート上保
護膜とを形成する工程（ｅ）と、上記スタックセルゲー
ト電極をマスクとして不純物のイオン注入を行なって、
半導体基板内に不純物拡散層を形成する工程（ｆ）と、
基板上にサイドウォール用絶縁膜を堆積した後、異方性
エッチングを行なって、上記スタックセル電極及び上面
保護膜の側面上にサイドウォールを形成する工程（ｇ）
と、上記サイドウォールに隣接し、かつ、上記不純物拡
散層に到達する導体コンタクトを形成する工程（ｈ）と
を含んでいる。
造方法は、スタックセル電極を有するメモリセルトラン
ジスタを備えた半導体装置の製造方法であって、半導体
基板上に、ゲート絶縁膜，第１の導体膜，中間絶縁膜及
び第２の導体膜を下方から順に積層する工程（ａ）と、
上記第２の導体膜中に不純物のイオン注入を行なう工程
（ｂ）と、上記工程（ｂ）の後に、上記第２の導体膜の
上に保護用絶縁膜を堆積する工程（ｃ）と、上記工程
（ｃ）の後に、上記第２の導体膜中に注入された不純物
を活性化するための熱処理を行なう工程（ｄ）と、上記
工程（ｄ）の後に、上記保護用絶縁膜，第２の導体膜，
中間絶縁膜及び第１の導体膜を順にパターニングして、
下方から順に、浮遊ゲート電極，電極間容量膜及び制御
ゲート電極からなる上記スタックセル電極とゲート上保
護膜とを形成する工程（ｅ）と、上記スタックセルゲー
ト電極をマスクとして不純物のイオン注入を行なって、
半導体基板内に不純物拡散層を形成する工程（ｆ）と、
基板上にサイドウォール用絶縁膜を堆積した後、異方性
エッチングを行なって、上記スタックセル電極及び上面
保護膜の側面上にサイドウォールを形成する工程（ｇ）
と、上記サイドウォールに隣接し、かつ、上記不純物拡
散層に到達する導体コンタクトを形成する工程（ｈ）と
を含んでいる。
【００１７】この方法により、工程（ｄ）を経た保護用
絶縁膜の密度が高くなっているので、工程（ｅ）のスタ
ックセル電極のパターニング工程におけるレジスト膜の
剥離・洗浄の際や、工程（ｇ）における基板表面の洗浄
の際にも、ゲート上保護膜の耐エッチング性が向上す
る。したがって、ゲート上保護膜の形状の崩れが抑制さ
れるので、工程（ｇ）で形成されるサイドウォールのう
ち制御ゲート電極の上端のエッジ部に位置する部分の薄
膜化が抑制され、導体コンタクトと制御ゲート電極との
間の絶縁耐圧が適正に維持される。
絶縁膜の密度が高くなっているので、工程（ｅ）のスタ
ックセル電極のパターニング工程におけるレジスト膜の
剥離・洗浄の際や、工程（ｇ）における基板表面の洗浄
の際にも、ゲート上保護膜の耐エッチング性が向上す
る。したがって、ゲート上保護膜の形状の崩れが抑制さ
れるので、工程（ｇ）で形成されるサイドウォールのう
ち制御ゲート電極の上端のエッジ部に位置する部分の薄
膜化が抑制され、導体コンタクトと制御ゲート電極との
間の絶縁耐圧が適正に維持される。
【００１８】上記工程（ｄ）における熱処理温度は、上
記保護用絶縁膜を緻密化する温度であることにより、ゲ
ート上保護膜の耐エッチング性がさらに向上する。
記保護用絶縁膜を緻密化する温度であることにより、ゲ
ート上保護膜の耐エッチング性がさらに向上する。
【００１９】上記工程（ｄ）における熱処理は、不活性
な雰囲気中で行われることが好ましい。
な雰囲気中で行われることが好ましい。
【００２０】上記工程（ｃ）では、上記保護絶縁膜とし
てシリコン酸化膜を堆積することが好ましい。
てシリコン酸化膜を堆積することが好ましい。
【００２１】上記半導体装置は、ＭＩＳＦＥＴを含む周
辺回路領域をさらに備えている場合には、上記工程
（ａ）では、上記周辺回路領域に、上記第１の導体膜及
び中間絶縁膜を下方から順に積層した後、上記第１の導
体膜及び中間絶縁膜のうち上記周辺回路領域に位置する
部分を除去してから、上記周辺回路領域にゲート絶縁膜
及び上記第２の導体膜を形成し、上記工程（ｂ）では、
上記第２の導体膜のうち周辺回路領域に位置する部分の
一部にも上記不純物のイオン注入を行ない、上記工程
（ｃ）では、上記第２の導体膜のうち周辺回路領域に位
置する部分の上にも上記保護用絶縁膜を堆積し、上記工
程（ｅ）では、上記第２の導体膜及び保護用絶縁膜のう
ち上記周辺回路領域に位置する部分を残しておき、上記
工程（ｈ）では、上記周辺回路領域に残存している保護
用絶縁膜の上にも上記導体材料からなる膜を堆積し、上
記工程（ｈ）の後で、上記周辺回路領域の保護用絶縁膜
を除去した後、上記第２の導体膜をパターニングして、
ＭＩＳＦＥＴのゲート電極を形成する工程をさらに含ん
でいることにより、工程の簡略化を図りつつ、メモリセ
ル領域と周辺回路領域とを備えた半導体装置を形成する
ことができる。
辺回路領域をさらに備えている場合には、上記工程
（ａ）では、上記周辺回路領域に、上記第１の導体膜及
び中間絶縁膜を下方から順に積層した後、上記第１の導
体膜及び中間絶縁膜のうち上記周辺回路領域に位置する
部分を除去してから、上記周辺回路領域にゲート絶縁膜
及び上記第２の導体膜を形成し、上記工程（ｂ）では、
上記第２の導体膜のうち周辺回路領域に位置する部分の
一部にも上記不純物のイオン注入を行ない、上記工程
（ｃ）では、上記第２の導体膜のうち周辺回路領域に位
置する部分の上にも上記保護用絶縁膜を堆積し、上記工
程（ｅ）では、上記第２の導体膜及び保護用絶縁膜のう
ち上記周辺回路領域に位置する部分を残しておき、上記
工程（ｈ）では、上記周辺回路領域に残存している保護
用絶縁膜の上にも上記導体材料からなる膜を堆積し、上
記工程（ｈ）の後で、上記周辺回路領域の保護用絶縁膜
を除去した後、上記第２の導体膜をパターニングして、
ＭＩＳＦＥＴのゲート電極を形成する工程をさらに含ん
でいることにより、工程の簡略化を図りつつ、メモリセ
ル領域と周辺回路領域とを備えた半導体装置を形成する
ことができる。
【００２２】その場合、上記工程（ｂ）において、イオ
ン注入される上記不純物はＮ型不純物であることが好ま
しい。
ン注入される上記不純物はＮ型不純物であることが好ま
しい。
【００２３】
【発明の実施の形態】図１（ａ）〜図８（ｂ）は、本発
明の実施形態における不揮発性半導体記憶装置である半
導体装置の製造工程を示す断面図である。
明の実施形態における不揮発性半導体記憶装置である半
導体装置の製造工程を示す断面図である。
【００２４】本実施形態では、低電圧動作，かつ高速動
作の半導体装置を実現するために、周辺回路領域に高性
能のＭＩＳＦＥＴを配置し、メモリセルトランジスタに
スタックセル電極を設けたスタック型不揮発性半導体記
憶装置の製造方法について説明する。ここで、スタック
型不揮発性半導体装置とは、従来例で示したような、浮
遊ゲート電極，ＯＮＯ容量膜，制御ゲート電極からなる
スタックセル電極を有するメモリセルトランジスタを備
えたものをいう。また、高性能のＭＩＳＦＥＴは、ＮＭ
ＩＳＦＥＴおよびＰＭＩＳＦＥＴのゲート電極にそれぞ
れ異なる不純物原子を注入し、低電圧動作を可能にした
デュアルゲート構造のＣＭＯＳデバイスを示す。
作の半導体装置を実現するために、周辺回路領域に高性
能のＭＩＳＦＥＴを配置し、メモリセルトランジスタに
スタックセル電極を設けたスタック型不揮発性半導体記
憶装置の製造方法について説明する。ここで、スタック
型不揮発性半導体装置とは、従来例で示したような、浮
遊ゲート電極，ＯＮＯ容量膜，制御ゲート電極からなる
スタックセル電極を有するメモリセルトランジスタを備
えたものをいう。また、高性能のＭＩＳＦＥＴは、ＮＭ
ＩＳＦＥＴおよびＰＭＩＳＦＥＴのゲート電極にそれぞ
れ異なる不純物原子を注入し、低電圧動作を可能にした
デュアルゲート構造のＣＭＯＳデバイスを示す。
【００２５】なお、図１（ａ）〜図８（ｂ）において、
図中の破線より左方はメモリセル領域Ｒmemoを示し、図
中の破線より右方は周辺回路領域Ｒperiを示している。
図中の破線より左方はメモリセル領域Ｒmemoを示し、図
中の破線より右方は周辺回路領域Ｒperiを示している。
【００２６】まず、図１（ａ）に示す工程で、シリコン
基板１００の表面に熱酸化法によってシリコン酸化膜か
らなる膜厚１２ｎｍのトンネル絶縁膜１０１を形成す
る。トンネル絶縁膜は、シリコン酸化膜中に窒素が導入
されたシリコン酸窒化膜などでもよい。
基板１００の表面に熱酸化法によってシリコン酸化膜か
らなる膜厚１２ｎｍのトンネル絶縁膜１０１を形成す
る。トンネル絶縁膜は、シリコン酸化膜中に窒素が導入
されたシリコン酸窒化膜などでもよい。
【００２７】次に、トンネル絶縁膜１０１上に、ＣＶＤ
法により、浮遊ゲート電極材料となる厚み約２００ｎｍ
の第１のポリシリコン膜１０２を堆積する。この第１の
ポリシリコン膜１０２は、燐がドーピングされたＮ型の
ポリシリコン膜である。
法により、浮遊ゲート電極材料となる厚み約２００ｎｍ
の第１のポリシリコン膜１０２を堆積する。この第１の
ポリシリコン膜１０２は、燐がドーピングされたＮ型の
ポリシリコン膜である。
【００２８】次に、第１のポリシリコン膜１０２上に、
容量膜となるＯＮＯ膜１０３を堆積する。このＯＮＯ膜
１０３は、厚み７ｎｍのシリコン酸化膜と、厚み７ｎｍ
のシリコン窒化膜と、厚み７ｎｍのシリコン酸化膜７ｎ
ｍの３層膜によって構成されている。
容量膜となるＯＮＯ膜１０３を堆積する。このＯＮＯ膜
１０３は、厚み７ｎｍのシリコン酸化膜と、厚み７ｎｍ
のシリコン窒化膜と、厚み７ｎｍのシリコン酸化膜７ｎ
ｍの３層膜によって構成されている。
【００２９】次に、図１（ｂ）に示す工程で、フォトリ
ソグラフィー工程により、ＯＮＯ膜１０３の上に、メモ
リセル領域Ｒmemoを覆うフォトレジスト膜（図示せず）
を形成する。さらに、ドライエッチングにより、このフ
ォトレジスト膜をマスクとして用いてＯＮＯ膜１０３及
び第１のポリシリコン膜１０２をパターニングして、Ｏ
ＮＯ膜１０３及び第１のポリシリコン膜１０２のうちメ
モリセル領域Ｒmemoに位置する部分を残し、周辺回路領
域Ｒperiに位置する部分を除去する。その後、シリコン
基板１００のうち周辺回路領域Ｒperiで露出している表
面部を熱酸化法によって酸化することにより、ＭＯＳト
ランジスタ用の厚み５ｎｍのゲート酸化膜１０４を形成
する。
ソグラフィー工程により、ＯＮＯ膜１０３の上に、メモ
リセル領域Ｒmemoを覆うフォトレジスト膜（図示せず）
を形成する。さらに、ドライエッチングにより、このフ
ォトレジスト膜をマスクとして用いてＯＮＯ膜１０３及
び第１のポリシリコン膜１０２をパターニングして、Ｏ
ＮＯ膜１０３及び第１のポリシリコン膜１０２のうちメ
モリセル領域Ｒmemoに位置する部分を残し、周辺回路領
域Ｒperiに位置する部分を除去する。その後、シリコン
基板１００のうち周辺回路領域Ｒperiで露出している表
面部を熱酸化法によって酸化することにより、ＭＯＳト
ランジスタ用の厚み５ｎｍのゲート酸化膜１０４を形成
する。
【００３０】次に、図１（ｃ）に示す工程で、基板上
に、厚み約２００ｎｍの第２のポリシリコン膜１０５を
形成する。この第２のポリシリコン膜１０５は、メモリ
セルトランジスタの制御ゲート電極となり、ＣＭＯＳデ
バイスの各ＭＩＳＦＥＴのゲート電極となるものであ
る。
に、厚み約２００ｎｍの第２のポリシリコン膜１０５を
形成する。この第２のポリシリコン膜１０５は、メモリ
セルトランジスタの制御ゲート電極となり、ＣＭＯＳデ
バイスの各ＭＩＳＦＥＴのゲート電極となるものであ
る。
【００３１】次に、図２（ａ）に示す工程で、周辺回路
領域Ｒperiにデュアルゲート電極を有するＣＭＯＳデバ
イスを形成するために、第２のポリシリコン膜１０５の
うちメモリセル領域Ｒmemoに位置する部分と、周辺回路
領域ＲperiのＮＭＩＳＦＥＴ領域に位置する部分に、燐
イオン（Ｐ+ ）の注入を行う。
領域Ｒperiにデュアルゲート電極を有するＣＭＯＳデバ
イスを形成するために、第２のポリシリコン膜１０５の
うちメモリセル領域Ｒmemoに位置する部分と、周辺回路
領域ＲperiのＮＭＩＳＦＥＴ領域に位置する部分に、燐
イオン（Ｐ+ ）の注入を行う。
【００３２】通常、デュアルゲート構造を有するＣＭＯ
Ｓデバイスにおいては、ＮＭＩＳＦＥＴのゲート電極に
は燐イオン（Ｐ+ ）又は砒素イオン（Ａｓ+ ）を注入
し、ＰＭＩＳＦＥＴのゲート電極にはボロンイオン（Ｂ
+ 又はＢＦ2 +）を注入するが、この段階では、第２のポ
リシリコン膜１０５のうちＰＭＩＳＦＥＴ領域に位置す
る部分へのボロンイオンの注入は行わない。その理由
を、以下に説明する。
Ｓデバイスにおいては、ＮＭＩＳＦＥＴのゲート電極に
は燐イオン（Ｐ+ ）又は砒素イオン（Ａｓ+ ）を注入
し、ＰＭＩＳＦＥＴのゲート電極にはボロンイオン（Ｂ
+ 又はＢＦ2 +）を注入するが、この段階では、第２のポ
リシリコン膜１０５のうちＰＭＩＳＦＥＴ領域に位置す
る部分へのボロンイオンの注入は行わない。その理由
を、以下に説明する。
【００３３】第２のポリシリコン膜１０５に注入された
不純物原子は、ゲート電極の電気伝導に寄与するように
活性化のため熱処理を行う必要がある。ところが、ボロ
ン原子は熱処理によってポリシリコン膜中での拡散速度
が大きいため、容易にゲート酸化膜を通過してシリコン
基板１００に到達する。その結果、ＰＭＩＳＦＥＴのし
きい値電圧の低下を招くなど、電気特性に悪影響を与え
るおそれがある。また、ゲート電極中のボロンは、ＭＩ
ＳＦＥＴのソース・ドレイン領域を活性化する時の熱処
理で十分活性化される。したがって、ポリシリコン膜中
にボロンが導入されると、その後は、必要以上の熱処理
を避ける必要があるので、できるだけ後でボロンイオン
の注入を行なうのである。
不純物原子は、ゲート電極の電気伝導に寄与するように
活性化のため熱処理を行う必要がある。ところが、ボロ
ン原子は熱処理によってポリシリコン膜中での拡散速度
が大きいため、容易にゲート酸化膜を通過してシリコン
基板１００に到達する。その結果、ＰＭＩＳＦＥＴのし
きい値電圧の低下を招くなど、電気特性に悪影響を与え
るおそれがある。また、ゲート電極中のボロンは、ＭＩ
ＳＦＥＴのソース・ドレイン領域を活性化する時の熱処
理で十分活性化される。したがって、ポリシリコン膜中
にボロンが導入されると、その後は、必要以上の熱処理
を避ける必要があるので、できるだけ後でボロンイオン
の注入を行なうのである。
【００３４】次に、図２（ｂ）に示す工程で、基板上
に、ＣＶＤ法により、上面保護膜用の厚み２５０ｎｍの
シリコン酸化膜１０７を堆積する。なお、スタックセル
電極の上に堆積する絶縁膜としては、シリコン窒化膜も
考えられるが、シリコン窒化膜はシリコン基板に対して
応力を発生させ、メモリセルの信頼性を低下させてしま
うおそれがある。よって、スタックセル電極の上面保護
膜は、シリコン酸化膜であることが望ましい。
に、ＣＶＤ法により、上面保護膜用の厚み２５０ｎｍの
シリコン酸化膜１０７を堆積する。なお、スタックセル
電極の上に堆積する絶縁膜としては、シリコン窒化膜も
考えられるが、シリコン窒化膜はシリコン基板に対して
応力を発生させ、メモリセルの信頼性を低下させてしま
うおそれがある。よって、スタックセル電極の上面保護
膜は、シリコン酸化膜であることが望ましい。
【００３５】次に、図２（ｃ）に示す工程で、第２のポ
リシリコン膜１０５に注入された燐原子の活性化熱処理
１０８を行う。活性化熱処理の条件は、不活性ガスであ
る窒素雰囲気中で、９００℃，３０分の熱処理を行う。
このとき、活性化熱処理により、シリコン酸化膜１０７
の緻密化処理である焼き締めも同時に行われる。
リシリコン膜１０５に注入された燐原子の活性化熱処理
１０８を行う。活性化熱処理の条件は、不活性ガスであ
る窒素雰囲気中で、９００℃，３０分の熱処理を行う。
このとき、活性化熱処理により、シリコン酸化膜１０７
の緻密化処理である焼き締めも同時に行われる。
【００３６】従来、ポリシリコン膜に注入された不純物
（特に燐）の活性化熱処理は、注入後に行われていた
が、本発明のように、シリコン酸化膜１０７の堆積後に
行なうことにより、シリコン酸化膜１０７が緻密化され
ることになる。
（特に燐）の活性化熱処理は、注入後に行われていた
が、本発明のように、シリコン酸化膜１０７の堆積後に
行なうことにより、シリコン酸化膜１０７が緻密化され
ることになる。
【００３７】そして、この緻密化処理としても機能する
活性化熱処理により、従来技術の課題であるスタックセ
ル電極とコンタクトパッドとの間の絶縁耐圧の低下を抑
制することができる。すなわち、ＣＶＤ法によって形成
されたシリコン酸化膜１０７は、熱酸化膜と比較すると
緻密性に欠けているので、as-depositedのままのシリコ
ン酸化膜１０７は、複数回の洗浄工程によって削られる
が、不純物活性化のための熱処理をすることによってシ
リコン酸化膜１０７は緻密化され、後の工程で行われる
洗浄によるシリコン酸化膜１０７の目減りが抑制され
る。すなわち、ゲート上保護膜が図９（ａ）の破線で示
す形状を維持することができる。そして、後述するサイ
ドウォール膜の薄膜化が起きず、スタックセル電極とコ
ンタクトパッドとの間の絶縁耐圧の低下を抑制すること
ができる。
活性化熱処理により、従来技術の課題であるスタックセ
ル電極とコンタクトパッドとの間の絶縁耐圧の低下を抑
制することができる。すなわち、ＣＶＤ法によって形成
されたシリコン酸化膜１０７は、熱酸化膜と比較すると
緻密性に欠けているので、as-depositedのままのシリコ
ン酸化膜１０７は、複数回の洗浄工程によって削られる
が、不純物活性化のための熱処理をすることによってシ
リコン酸化膜１０７は緻密化され、後の工程で行われる
洗浄によるシリコン酸化膜１０７の目減りが抑制され
る。すなわち、ゲート上保護膜が図９（ａ）の破線で示
す形状を維持することができる。そして、後述するサイ
ドウォール膜の薄膜化が起きず、スタックセル電極とコ
ンタクトパッドとの間の絶縁耐圧の低下を抑制すること
ができる。
【００３８】次に、図３（ａ）に示す工程で、フォトリ
ソグラフィー工程により、シリコン酸化膜１０７上に、
スタックセル電極形成用のレジスト膜１０９を形成す
る。
ソグラフィー工程により、シリコン酸化膜１０７上に、
スタックセル電極形成用のレジスト膜１０９を形成す
る。
【００３９】そして、図３（ｂ）に示す工程で、レジス
ト膜１０９をマスクとするドライエッチングにより、メ
モリセル領域Ｒmemoにおいて、シリコン酸化膜１０７，
第１のポリシリコン膜１０２，ＯＮＯ膜１０３，第２の
ポリシリコン膜１０５及びシリコン酸化膜１０７をパタ
ーニングして、浮遊ゲート電極１０２ｆ，ＯＮＯ容量膜
１０３ｃ及び制御ゲート電極１０５ｃからなるスタック
セル電極１５１及び上面保護膜１０７ｈを形成する。そ
の後、レジスト膜１０９を剥離する。このとき、周辺回
路領域Ｒperiにおいては、第２のポリシリコン膜１０５
及びシリコン酸化膜１０７の双方が残存している。
ト膜１０９をマスクとするドライエッチングにより、メ
モリセル領域Ｒmemoにおいて、シリコン酸化膜１０７，
第１のポリシリコン膜１０２，ＯＮＯ膜１０３，第２の
ポリシリコン膜１０５及びシリコン酸化膜１０７をパタ
ーニングして、浮遊ゲート電極１０２ｆ，ＯＮＯ容量膜
１０３ｃ及び制御ゲート電極１０５ｃからなるスタック
セル電極１５１及び上面保護膜１０７ｈを形成する。そ
の後、レジスト膜１０９を剥離する。このとき、周辺回
路領域Ｒperiにおいては、第２のポリシリコン膜１０５
及びシリコン酸化膜１０７の双方が残存している。
【００４０】図３（ａ），（ｂ）に示す工程では、レジ
スト膜１０９をマスクとして用いて、メモリセル領域Ｒ
memoにおいて、シリコン酸化膜１０７，第２のポリシリ
コン膜１０５，ＯＮＯ膜１０３及び第１のポリシリコン
膜１０２のエッチングを連続的に行っている。しかし、
メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７
のみをパターニングして上面保護膜１０７ｈを形成した
後、レジスト膜１０９を剥離して、上面保護膜１０７ｆ
をマスクとして第２のポリシリコン膜１０５，ＯＮＯ膜
１０３及び第１のポリシリコン膜１０２のパターニング
を行なっても、スタックセル電極１５１を形成すること
ができる。ただし、上面保護膜１０７ｈをマスクとして
エッチングを行なう場合、シリコン酸化膜からなる上面
保護膜１０７ｈもエッチングされて、図３（ｂ）に示す
ような矩形の形状が得られないおそれがある。その理由
は、以下の通りである。
スト膜１０９をマスクとして用いて、メモリセル領域Ｒ
memoにおいて、シリコン酸化膜１０７，第２のポリシリ
コン膜１０５，ＯＮＯ膜１０３及び第１のポリシリコン
膜１０２のエッチングを連続的に行っている。しかし、
メモリセル領域Ｒmemoにおいて、シリコン酸化膜１０７
のみをパターニングして上面保護膜１０７ｈを形成した
後、レジスト膜１０９を剥離して、上面保護膜１０７ｆ
をマスクとして第２のポリシリコン膜１０５，ＯＮＯ膜
１０３及び第１のポリシリコン膜１０２のパターニング
を行なっても、スタックセル電極１５１を形成すること
ができる。ただし、上面保護膜１０７ｈをマスクとして
エッチングを行なう場合、シリコン酸化膜からなる上面
保護膜１０７ｈもエッチングされて、図３（ｂ）に示す
ような矩形の形状が得られないおそれがある。その理由
は、以下の通りである。
【００４１】第２のポリシリコン膜１０５のエッチング
時には、シリコン酸化膜からなる上面保護膜１０７ｈは
エッチングされず、ポリシリコン膜が選択的にエッチン
グされる条件で行われる。しかし、通常、シリコン酸化
膜とポリシリコン膜のエッチング選択比は比較的大きい
ものの、シリコン酸化膜からなる上面保護膜１０７ｈも
若干エッチングされる。さらに、ＯＮＯ膜１０３はシリ
コン窒化膜とこれを挟む２つのシリコン酸化膜とによっ
て構成されている、したがって、上下２つのシリコン酸
化膜をエッチングするための条件は、ゲート上保護膜１
０７ｈをエッチングするための条件とほぼ等しい。よっ
て、ＯＮＯ膜１０３のエッチング時には、その膜厚分だ
けゲート上保護膜１０７ｈがエッチングされることにな
る。第１のポリシリコン膜１０２をエッチングする際に
おいても、第２のポリシリコン膜１０５をエッチングす
る際と同様に、ゲート上保護膜１０７ｈがある程度エッ
チングされることになる。
時には、シリコン酸化膜からなる上面保護膜１０７ｈは
エッチングされず、ポリシリコン膜が選択的にエッチン
グされる条件で行われる。しかし、通常、シリコン酸化
膜とポリシリコン膜のエッチング選択比は比較的大きい
ものの、シリコン酸化膜からなる上面保護膜１０７ｈも
若干エッチングされる。さらに、ＯＮＯ膜１０３はシリ
コン窒化膜とこれを挟む２つのシリコン酸化膜とによっ
て構成されている、したがって、上下２つのシリコン酸
化膜をエッチングするための条件は、ゲート上保護膜１
０７ｈをエッチングするための条件とほぼ等しい。よっ
て、ＯＮＯ膜１０３のエッチング時には、その膜厚分だ
けゲート上保護膜１０７ｈがエッチングされることにな
る。第１のポリシリコン膜１０２をエッチングする際に
おいても、第２のポリシリコン膜１０５をエッチングす
る際と同様に、ゲート上保護膜１０７ｈがある程度エッ
チングされることになる。
【００４２】以上のように、シリコン酸化膜からなるゲ
ート上保護膜１０７ｈをエッチングの際のハードマスク
として用いると、ゲート上保護膜１０７ｈの断面形状が
矩形から崩れるおそれがある。そして、従来技術と同様
に、後に形成される酸化膜サイドウォールのうち制御ゲ
ート電極１０５ｃの上端のエッジ部に位置する部分の薄
膜化を引き起こし、絶縁耐圧を悪化させるおそれがあ
る。
ート上保護膜１０７ｈをエッチングの際のハードマスク
として用いると、ゲート上保護膜１０７ｈの断面形状が
矩形から崩れるおそれがある。そして、従来技術と同様
に、後に形成される酸化膜サイドウォールのうち制御ゲ
ート電極１０５ｃの上端のエッジ部に位置する部分の薄
膜化を引き起こし、絶縁耐圧を悪化させるおそれがあ
る。
【００４３】したがって、ゲート上保護膜１０７ｈの形
状のくずれを抑制する観点からみると、レジスト膜１０
９をマスクとしてスタックセル電極１５１形成のための
パターニングを行うことが望ましい。
状のくずれを抑制する観点からみると、レジスト膜１０
９をマスクとしてスタックセル電極１５１形成のための
パターニングを行うことが望ましい。
【００４４】次に、図４（ａ）に示す工程で、基板上
に、メモリセルトランジスタのソース領域を形成しよう
とする領域上を開口したレジスト膜１１０を形成し、こ
のレジスト膜１１０をマスクとして用いて、シリコン基
板１００内に砒素イオン（Ａｓ + ）を注入し、ソース領
域１１１ｓを形成する。この後、レジスト剥離洗浄を行
なって、レジスト膜１１０を剥離する。ここで、レジス
ト剥離洗浄とは、硫酸過酸化水素水による洗浄とアンモ
ニア過酸化水素水による洗浄とを連続して行うものであ
る。硫酸過酸化水素水は、シリコン基板やシリコン酸化
膜をほとんどエッチングしないが、レジスト膜などの有
機物をエッチングして除去することができる。アンモニ
ア過酸化水素水は、シリコン基板やシリコン酸化膜をわ
ずかにエッチングするとともに、パーティクル，金属汚
染物，有機汚染物などを除去することができる。よっ
て、レジスト剥離洗浄では、アンモニア過酸化水素水な
どによる汚染物除去のための洗浄の際に、ゲート上保護
膜１０７ｈの形状の崩れが生じる。
に、メモリセルトランジスタのソース領域を形成しよう
とする領域上を開口したレジスト膜１１０を形成し、こ
のレジスト膜１１０をマスクとして用いて、シリコン基
板１００内に砒素イオン（Ａｓ + ）を注入し、ソース領
域１１１ｓを形成する。この後、レジスト剥離洗浄を行
なって、レジスト膜１１０を剥離する。ここで、レジス
ト剥離洗浄とは、硫酸過酸化水素水による洗浄とアンモ
ニア過酸化水素水による洗浄とを連続して行うものであ
る。硫酸過酸化水素水は、シリコン基板やシリコン酸化
膜をほとんどエッチングしないが、レジスト膜などの有
機物をエッチングして除去することができる。アンモニ
ア過酸化水素水は、シリコン基板やシリコン酸化膜をわ
ずかにエッチングするとともに、パーティクル，金属汚
染物，有機汚染物などを除去することができる。よっ
て、レジスト剥離洗浄では、アンモニア過酸化水素水な
どによる汚染物除去のための洗浄の際に、ゲート上保護
膜１０７ｈの形状の崩れが生じる。
【００４５】次に、図４（ｂ）に示す工程で、基板上
に、メモリセルトランジスタのドレイン領域を形成しよ
うとする領域を開口したレジスト膜１１２を形成し、こ
のレジスト膜１１２をマスクとして用いて、シリコン基
板１００内に砒素イオン（Ａｓ + ）を注入し、ドレイン
領域１１３ｄを形成する。この後、レジスト剥離洗浄を
行なって、レジスト膜１１２を剥離する。
に、メモリセルトランジスタのドレイン領域を形成しよ
うとする領域を開口したレジスト膜１１２を形成し、こ
のレジスト膜１１２をマスクとして用いて、シリコン基
板１００内に砒素イオン（Ａｓ + ）を注入し、ドレイン
領域１１３ｄを形成する。この後、レジスト剥離洗浄を
行なって、レジスト膜１１２を剥離する。
【００４６】次に、図５（ａ）に示す工程で、スタック
セル電極１５１のサイドウォールを形成するために、Ｃ
ＶＤ法によって、基板上に、厚み１２０ｎｍのシリコン
酸化膜１１４を堆積する。このシリコン酸化膜１１４
は、例えばＴＥＯＳ膜である。通常、このＣＶＤ工程の
前に、基板表面の汚染物除去を行なうために、ＣＶＤ前
洗浄が行われる。ここで、ＣＶＤ前洗浄とは、汚染物除
去を行う効果があるアンモニア過酸化水素水などによる
洗浄である。
セル電極１５１のサイドウォールを形成するために、Ｃ
ＶＤ法によって、基板上に、厚み１２０ｎｍのシリコン
酸化膜１１４を堆積する。このシリコン酸化膜１１４
は、例えばＴＥＯＳ膜である。通常、このＣＶＤ工程の
前に、基板表面の汚染物除去を行なうために、ＣＶＤ前
洗浄が行われる。ここで、ＣＶＤ前洗浄とは、汚染物除
去を行う効果があるアンモニア過酸化水素水などによる
洗浄である。
【００４７】以上のように、図４（ｂ）に示すメモリセ
ルトランジスタの断面形状を得るまでに、つまり、ソー
ス・ドレイン領域１１１ｓ，１１１ｄの形成からシリコ
ン酸化膜１１４の堆積を行なうまでに、複数の洗浄を行
なった。これらの洗浄は、いずれも基板上の不純物を除
去するための洗浄を含んでいる。これらの洗浄は、ＣＶ
Ｄによって堆積されたシリコン酸化膜１０７ｈをわずか
ながらエッチングするので、複数回の洗浄を行なうと、
ゲート上保護膜１０７ｈがエッチングされて形状の変化
（形状の崩れ）が生じることになる。
ルトランジスタの断面形状を得るまでに、つまり、ソー
ス・ドレイン領域１１１ｓ，１１１ｄの形成からシリコ
ン酸化膜１１４の堆積を行なうまでに、複数の洗浄を行
なった。これらの洗浄は、いずれも基板上の不純物を除
去するための洗浄を含んでいる。これらの洗浄は、ＣＶ
Ｄによって堆積されたシリコン酸化膜１０７ｈをわずか
ながらエッチングするので、複数回の洗浄を行なうと、
ゲート上保護膜１０７ｈがエッチングされて形状の変化
（形状の崩れ）が生じることになる。
【００４８】しかし、本実施形態においては、上述のよ
うに、ゲート上保護膜１０７ｈは、デュアルゲート電極
用の不純物の活性化のために行われる熱処理の際に緻密
化されている。よって、レジスト膜の剥離などのために
複数回の基板の洗浄を行なっても、緻密化されたシリコ
ン酸化膜からなるゲート上保護膜１０７ｈのエッチング
量は極めて小さく、形状の変化が抑制される。
うに、ゲート上保護膜１０７ｈは、デュアルゲート電極
用の不純物の活性化のために行われる熱処理の際に緻密
化されている。よって、レジスト膜の剥離などのために
複数回の基板の洗浄を行なっても、緻密化されたシリコ
ン酸化膜からなるゲート上保護膜１０７ｈのエッチング
量は極めて小さく、形状の変化が抑制される。
【００４９】次に、図５（ｂ）に示す工程で、シリコン
酸化膜１１４を異方性エッチングによりエッチバックし
て、スタックセル電極１５１及びゲート上保護膜１０７
ｈの側面上に酸化膜サイドウォール１１４ａを形成す
る。これにより、スタックセル電極１５１の上面及び側
面は、ゲート上保護膜１０７ｈ及びサイドウォール１１
４ｂによって被覆されることになる。このとき、制御ゲ
ート電極１０５ｃ上のゲート上保護膜１０７ｈは、ほと
んどエッチングされおらず、図９（ａ）の破線で示すよ
うなほぼ矩形の断面形状を有しているため、酸化膜サイ
ドウォール１１４ａのうち制御ゲート電極１０５ｃの上
端面のエッジ部Ｒｅｄｇｅにおいても、図９（ｂ）に示
すような薄膜化は発生しない。
酸化膜１１４を異方性エッチングによりエッチバックし
て、スタックセル電極１５１及びゲート上保護膜１０７
ｈの側面上に酸化膜サイドウォール１１４ａを形成す
る。これにより、スタックセル電極１５１の上面及び側
面は、ゲート上保護膜１０７ｈ及びサイドウォール１１
４ｂによって被覆されることになる。このとき、制御ゲ
ート電極１０５ｃ上のゲート上保護膜１０７ｈは、ほと
んどエッチングされおらず、図９（ａ）の破線で示すよ
うなほぼ矩形の断面形状を有しているため、酸化膜サイ
ドウォール１１４ａのうち制御ゲート電極１０５ｃの上
端面のエッジ部Ｒｅｄｇｅにおいても、図９（ｂ）に示
すような薄膜化は発生しない。
【００５０】次に、図５（ｃ）に示す工程で、基板上
に、ソース・ドレインの電極材料となる第３のポリシリ
コン膜１１５を堆積して、相隣接するスタックセル電極
１５１同士の間を第３のポリシリコン膜１１５によって
埋める。続いて、ＣＶＤ法により、第３のポリシリコン
膜１１５の上に厚み１００ｎｍのシリコン酸化膜１１６
を堆積する。このとき、周辺回路領域Ｒperiにも、第３
のポリシリコン膜１１５及びシリコン酸化膜１１６を堆
積する。
に、ソース・ドレインの電極材料となる第３のポリシリ
コン膜１１５を堆積して、相隣接するスタックセル電極
１５１同士の間を第３のポリシリコン膜１１５によって
埋める。続いて、ＣＶＤ法により、第３のポリシリコン
膜１１５の上に厚み１００ｎｍのシリコン酸化膜１１６
を堆積する。このとき、周辺回路領域Ｒperiにも、第３
のポリシリコン膜１１５及びシリコン酸化膜１１６を堆
積する。
【００５１】次に、図６（ａ）に示す工程で、基板上
に、ソース・ドレインコンタクトパターニング用のレジ
スト膜１１７を形成し、図６（ｂ）に示す工程で、異方
性ドライエッチングにより、シリコン酸化膜１１６をパ
ターニングして、シリコン酸化膜からなるハードマスク
１１６ｂを形成する。このとき、周辺回路領域periに堆
積されたシリコン酸化膜１１６は、エッチングにより除
去されて、第３のポリシリコン膜１１５の表面が露出す
る。
に、ソース・ドレインコンタクトパターニング用のレジ
スト膜１１７を形成し、図６（ｂ）に示す工程で、異方
性ドライエッチングにより、シリコン酸化膜１１６をパ
ターニングして、シリコン酸化膜からなるハードマスク
１１６ｂを形成する。このとき、周辺回路領域periに堆
積されたシリコン酸化膜１１６は、エッチングにより除
去されて、第３のポリシリコン膜１１５の表面が露出す
る。
【００５２】次に、図６（ｃ）に示す工程で、ハードマ
スク１１６ｂを用いたドライエッチングにより、第３の
ポリシリコン膜１１５をパターニングして、メモリセル
領域Ｒmemoではソース・ドレインコンタクト１１５ａ，
１１５ｂを形成する。一方、周辺回路領域Ｒperiでは、
第３のポリシリコン膜１１５のほぼ全体を除去してしま
う。
スク１１６ｂを用いたドライエッチングにより、第３の
ポリシリコン膜１１５をパターニングして、メモリセル
領域Ｒmemoではソース・ドレインコンタクト１１５ａ，
１１５ｂを形成する。一方、周辺回路領域Ｒperiでは、
第３のポリシリコン膜１１５のほぼ全体を除去してしま
う。
【００５３】次に、図７（ａ）に示す工程で、周辺回路
領域ＲperiのＭＩＳＦＥＴを形成するため、エッチング
により、周辺回路領域Ｒperiのシリコン酸化膜１０７を
除去するとともに、メモリセル領域Ｒmemoのハードマス
ク１１６ｂを除去する。このとき、上面保護膜１０７ｈ
のうちソース・ドレインコンタクト１１５ａ，１１５ｂ
の開口部内で露出している部分もエッチングされ、制御
ゲート電極１０５ｃの表面が露出される。その後、周辺
回路領域Ｒperiにおいて、第２のポリシリコン膜１０５
のうちＰＭＩＳＦＥＴのゲート電極となる部分に、ボロ
ンイオン（Ｂ+ＢＦ2 +）を注入する。
領域ＲperiのＭＩＳＦＥＴを形成するため、エッチング
により、周辺回路領域Ｒperiのシリコン酸化膜１０７を
除去するとともに、メモリセル領域Ｒmemoのハードマス
ク１１６ｂを除去する。このとき、上面保護膜１０７ｈ
のうちソース・ドレインコンタクト１１５ａ，１１５ｂ
の開口部内で露出している部分もエッチングされ、制御
ゲート電極１０５ｃの表面が露出される。その後、周辺
回路領域Ｒperiにおいて、第２のポリシリコン膜１０５
のうちＰＭＩＳＦＥＴのゲート電極となる部分に、ボロ
ンイオン（Ｂ+ＢＦ2 +）を注入する。
【００５４】次に、図７（ｂ）に示す工程で、フォトリ
ソグラフィーにより基板上にレジスト膜１１８を形成し
た後、図７（ｃ）に示す工程で、レジスト膜１１８をマ
スクとしてドライエッチングを行なうことにより、第２
のポリシリコン膜１０５をパターニングして、周辺回路
領域ＲperiのＭＩＳＦＥＴのゲート電極１０５ｇを形成
する。
ソグラフィーにより基板上にレジスト膜１１８を形成し
た後、図７（ｃ）に示す工程で、レジスト膜１１８をマ
スクとしてドライエッチングを行なうことにより、第２
のポリシリコン膜１０５をパターニングして、周辺回路
領域ＲperiのＭＩＳＦＥＴのゲート電極１０５ｇを形成
する。
【００５５】次に、図８（ａ）に示す工程で、レジスト
膜１１８の剥離・洗浄を行なった後、公知の技術を用い
て、周辺回路領域ＲmemoのＮＭＩＳＦＥＴ及びＰＭＩＳ
ＦＥＴを形成する。この工程は本発明の特徴部分ではな
いので、詳細な工程の説明を省略し、その結果形成され
たＭＩＳＦＥＴの構造のみを図８（ａ）に示す。すなわ
ち、ＭＩＳＦＥＴ（ＮＭＩＳＦＥＴ又はＰＭＩＳＦＥ
Ｔ）は、ゲート電極１０５ｇと、ゲート電極１０５ｇの
側面上に設けられたサイドウォール１２０ａと、ゲート
電極１０５ｇをマスクとするイオン注入によって形成さ
れたＬＤＤ領域（又はエクステンション領域）１１９ｂ
と、サイドウォール１２０ａの形成後に、ゲート電極１
０５ｇ及びサイドウォール１２０ａをマスクとするイオ
ン注入により形成されたソース・ドレイン領域１１９ａ
とを備えている。なお、周辺回路領域Ｒperiのサイドウ
ォール１２０ａの形成の際に、メモリセル領域Ｒmemoの
ソース・ドレインコンタクト１１５ａ，１１５ｂの側面
上にもサイドウォール１２０ｂが形成される。
膜１１８の剥離・洗浄を行なった後、公知の技術を用い
て、周辺回路領域ＲmemoのＮＭＩＳＦＥＴ及びＰＭＩＳ
ＦＥＴを形成する。この工程は本発明の特徴部分ではな
いので、詳細な工程の説明を省略し、その結果形成され
たＭＩＳＦＥＴの構造のみを図８（ａ）に示す。すなわ
ち、ＭＩＳＦＥＴ（ＮＭＩＳＦＥＴ又はＰＭＩＳＦＥ
Ｔ）は、ゲート電極１０５ｇと、ゲート電極１０５ｇの
側面上に設けられたサイドウォール１２０ａと、ゲート
電極１０５ｇをマスクとするイオン注入によって形成さ
れたＬＤＤ領域（又はエクステンション領域）１１９ｂ
と、サイドウォール１２０ａの形成後に、ゲート電極１
０５ｇ及びサイドウォール１２０ａをマスクとするイオ
ン注入により形成されたソース・ドレイン領域１１９ａ
とを備えている。なお、周辺回路領域Ｒperiのサイドウ
ォール１２０ａの形成の際に、メモリセル領域Ｒmemoの
ソース・ドレインコンタクト１１５ａ，１１５ｂの側面
上にもサイドウォール１２０ｂが形成される。
【００５６】次に、図８（ｂ）に示す工程で、ＭＩＳＦ
ＥＴのゲート電極１０５ｇ及びソース・ドレイン領域１
１９ａと、メモリセル領域Ｒmemoのソース・ドレインコ
ンタクト１１５ａ，１１５ｂ及び制御ゲート電極１０５
ｃとの露出している部分に、シート抵抗低減のためのシ
リサイド層１２１を形成する。
ＥＴのゲート電極１０５ｇ及びソース・ドレイン領域１
１９ａと、メモリセル領域Ｒmemoのソース・ドレインコ
ンタクト１１５ａ，１１５ｂ及び制御ゲート電極１０５
ｃとの露出している部分に、シート抵抗低減のためのシ
リサイド層１２１を形成する。
【００５７】これにより、メモリセル領域Ｒmemoにおい
て、スタック型不揮発性半導体記憶装置が完成する。
て、スタック型不揮発性半導体記憶装置が完成する。
【００５８】本実施形態の製造方法によると、図２
（ｃ）に示す工程で、制御ゲート電極１０５ｃの上に形
成されるゲート上保護膜となるシリコン酸化膜１０７の
熱処理による焼き締めを行なった後、シリコン酸化膜１
０７からゲート上保護膜１０７ｈを形成している。した
がって、図３（ａ），（ｂ）に示す工程で形成されるゲ
ート上保護膜１０７ｈは既に緻密化されているので、ゲ
ート上保護膜１０７ｈの耐エッチング性が向上し、レジ
スト膜１０９の剥離・洗浄工程や、図５（ａ）に示す酸
化膜サイドウォール用シリコン酸化膜の堆積前の洗浄工
程などを経ても、ゲート上保護膜１０７の形状が適正に
維持される。つまり、従来の製造工程では、第２のポリ
シリコン膜に注入された不純物の活性化のための熱処理
を行なってからゲート上保護膜用のシリコン酸化膜を堆
積し、その後のレジスト膜の形成，ゲート上保護膜及び
スタックセル電極の形成，酸化膜サイドウォールの形成
などを行なっていたので、ゲート上保護膜の形状の悪化
を招いていた。
（ｃ）に示す工程で、制御ゲート電極１０５ｃの上に形
成されるゲート上保護膜となるシリコン酸化膜１０７の
熱処理による焼き締めを行なった後、シリコン酸化膜１
０７からゲート上保護膜１０７ｈを形成している。した
がって、図３（ａ），（ｂ）に示す工程で形成されるゲ
ート上保護膜１０７ｈは既に緻密化されているので、ゲ
ート上保護膜１０７ｈの耐エッチング性が向上し、レジ
スト膜１０９の剥離・洗浄工程や、図５（ａ）に示す酸
化膜サイドウォール用シリコン酸化膜の堆積前の洗浄工
程などを経ても、ゲート上保護膜１０７の形状が適正に
維持される。つまり、従来の製造工程では、第２のポリ
シリコン膜に注入された不純物の活性化のための熱処理
を行なってからゲート上保護膜用のシリコン酸化膜を堆
積し、その後のレジスト膜の形成，ゲート上保護膜及び
スタックセル電極の形成，酸化膜サイドウォールの形成
などを行なっていたので、ゲート上保護膜の形状の悪化
を招いていた。
【００５９】ところが、本実施形態の製造方法による
と、図５（ｂ）に示す工程において、酸化膜サイドウォ
ールサイドウォール１１４ａのうち制御ゲート電極１０
５の上端のエッジ部Ｒｅｄｇｅにおける薄膜化を生じる
ことがない。その結果、図８（ｂ）に示す仕上がり状態
で、ソース・ドレインコンタクト１１５ａ，１１５ｂ
（コンタクト）と制御ゲート電極１５０ｃとの間の絶縁
耐圧を高く維持することができるのである。
と、図５（ｂ）に示す工程において、酸化膜サイドウォ
ールサイドウォール１１４ａのうち制御ゲート電極１０
５の上端のエッジ部Ｒｅｄｇｅにおける薄膜化を生じる
ことがない。その結果、図８（ｂ）に示す仕上がり状態
で、ソース・ドレインコンタクト１１５ａ，１１５ｂ
（コンタクト）と制御ゲート電極１５０ｃとの間の絶縁
耐圧を高く維持することができるのである。
【００６０】特に、本実施形態の製造方法のように、図
２（ｃ）に示す工程で、第２のポリシリコン膜１０５中
に注入された不純物の活性化を兼ねて、シリコン酸化膜
１０７の焼き締めを行なうことにより、製造工程の簡略
化を図ることができる。
２（ｃ）に示す工程で、第２のポリシリコン膜１０５中
に注入された不純物の活性化を兼ねて、シリコン酸化膜
１０７の焼き締めを行なうことにより、製造工程の簡略
化を図ることができる。
【００６１】本実施形態においては、図１０に示すコン
タクトパッドの形成を行なっていないが、コンタクトパ
ッドを形成した場合にも、本発明の効果を発揮すること
ができる。
タクトパッドの形成を行なっていないが、コンタクトパ
ッドを形成した場合にも、本発明の効果を発揮すること
ができる。
【００６２】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、スタックセル電極及びその上のゲート上保護膜を有
するメモリセルトランジスタを備えた半導体装置におい
て、ゲート上保護膜となる保護絶縁膜の熱処理を行なっ
てから、ゲート上保護膜及びスタックセル電極を形成す
るようにしたので、ゲート上保護膜の耐エッチング性の
向上により、ゲート上保護膜の形状を適正に維持するこ
とができ、よって、その後に形成されるサイドウォール
の厚みを安定に保つことができ、制御ゲート電極とコン
タクトパッド間の絶縁耐圧の低下を抑制することができ
る。
ば、スタックセル電極及びその上のゲート上保護膜を有
するメモリセルトランジスタを備えた半導体装置におい
て、ゲート上保護膜となる保護絶縁膜の熱処理を行なっ
てから、ゲート上保護膜及びスタックセル電極を形成す
るようにしたので、ゲート上保護膜の耐エッチング性の
向上により、ゲート上保護膜の形状を適正に維持するこ
とができ、よって、その後に形成されるサイドウォール
の厚みを安定に保つことができ、制御ゲート電極とコン
タクトパッド間の絶縁耐圧の低下を抑制することができ
る。
【図１】（ａ）〜（ｃ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，第２の導体膜の堆積までの
各工程を示す断面図である。
導体装置の製造工程のうち，第２の導体膜の堆積までの
各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，第２の導体膜へのイオン注
入から保護用絶縁膜の堆積までの各工程を示す断面図で
ある。
導体装置の製造工程のうち，第２の導体膜へのイオン注
入から保護用絶縁膜の堆積までの各工程を示す断面図で
ある。
【図３】（ａ），（ｂ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，スタックセル電極パターニ
ング用のレジスト膜の形成からスタックセル電極の形成
までの各工程を示す断面図である。
導体装置の製造工程のうち，スタックセル電極パターニ
ング用のレジスト膜の形成からスタックセル電極の形成
までの各工程を示す断面図である。
【図４】（ａ），（ｂ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，メモリセルトランジスタの
ソース・ドレイン領域形成のための各工程を示す断面図
である。
導体装置の製造工程のうち，メモリセルトランジスタの
ソース・ドレイン領域形成のための各工程を示す断面図
である。
【図５】（ａ）〜（ｃ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，サイドウォール用絶縁膜の
形成からソース・ドレインコンタクト及びハードマスク
用絶縁膜の形成までの各工程を示す断面図である。
導体装置の製造工程のうち，サイドウォール用絶縁膜の
形成からソース・ドレインコンタクト及びハードマスク
用絶縁膜の形成までの各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，ソース・ドレインコンタク
トのパターニング用レジスト膜の形成からソース・ドレ
インコンタクトのパターニングまでの各工程を示す断面
図である。
導体装置の製造工程のうち，ソース・ドレインコンタク
トのパターニング用レジスト膜の形成からソース・ドレ
インコンタクトのパターニングまでの各工程を示す断面
図である。
【図７】（ａ）〜（ｃ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，制御ゲート電極の一部の開
口から周辺回路領域におけるゲート電極の形成までの各
工程を示す断面図である。
導体装置の製造工程のうち，制御ゲート電極の一部の開
口から周辺回路領域におけるゲート電極の形成までの各
工程を示す断面図である。
【図８】（ａ），（ｂ）は、本発明の実施形態に係る半
導体装置の製造工程のうち，ゲート電極側面上のサイド
ウォールの形成からシリサイド層の形成までの各工程を
示す断面図である。
導体装置の製造工程のうち，ゲート電極側面上のサイド
ウォールの形成からシリサイド層の形成までの各工程を
示す断面図である。
【図９】（ａ）〜（ｃ）は、従来の製造方法によって、
文献に記載された半導体装置を形成する工程を示す断面
図である。
文献に記載された半導体装置を形成する工程を示す断面
図である。
【図１０】文献に開示されている従来のスタック型不揮
発性半導体記憶装置の断面図である。
発性半導体記憶装置の断面図である。
１００ シリコン基板
１０１ トンネル絶縁膜
１０２ 第１のポリシリコン膜
１０２ｆ 浮遊ゲート電極
１０３ｃ ＯＮＯ膜
１０４ ゲート酸化膜
１０５ 第２のポリシリコン膜
１０５ｃ 制御ゲート電極
１０５ｇ ゲート電極
１０７ シリコン酸化膜
１０７ｈ ゲート上保護膜
１０９ レジスト膜
１１０ レジスト膜
１１２ レジスト膜
１１４ シリコン酸化膜
１１４ａ 酸化膜サイドウォール
１１５ 第３のポリシリコン膜
１１５ａ ソースコンタクト
１１５ｂ ドレインコンタクト
１１６ シリコン酸化膜
１１６ｂ ハードマスク
１１８ レジスト膜
１２０ａ，１２０ｂ サイドウォール
１２１ シリサイド層
１５０ スタックセル電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F048 AB01 AC03 BA01 BB06 BB07
BC06 BF06 BF16 DA24
5F083 EP02 EP23 EP55 EP56 JA04
MA03 MA19 PR42 PR43 PR52
PR53
5F101 BA01 BA29 BA36 BB05 BH21
Claims (6)
- 【請求項１】 スタックセル電極を有するメモリセルト
ランジスタを備えた半導体装置の製造方法であって、 半導体基板上に、ゲート絶縁膜，第１の導体膜，中間絶
縁膜及び第２の導体膜を下方から順に積層する工程
（ａ）と、 上記第２の導体膜中に不純物のイオン注入を行なう工程
（ｂ）と、 上記工程（ｂ）の後に、上記第２の導体膜の上に保護用
絶縁膜を堆積する工程（ｃ）と、 上記工程（ｃ）の後に、上記第２の導体膜中に注入され
た不純物を活性化するための熱処理を行なう工程（ｄ）
と、 上記工程（ｄ）の後に、上記保護用絶縁膜，第２の導体
膜，中間絶縁膜及び第１の導体膜を順にパターニングし
て、下方から順に、浮遊ゲート電極，電極間容量膜及び
制御ゲート電極からなる上記スタックセル電極とゲート
上保護膜とを形成する工程（ｅ）と、 上記スタックセルゲート電極をマスクとして不純物のイ
オン注入を行なって、半導体基板内に不純物拡散層を形
成する工程（ｆ）と、 基板上にサイドウォール用絶縁膜を堆積した後、異方性
エッチングを行なって、上記スタックセル電極及び上面
保護膜の側面上にサイドウォールを形成する工程（ｇ）
と、 上記サイドウォールに隣接し、かつ、上記不純物拡散層
に到達する導体コンタクトを形成する工程（ｈ）とを含
む半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ｄ）における熱処理温度は、上記保護用絶縁
膜を緻密化する温度であることを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記工程（ｄ）における熱処理は、不活性な雰囲気中で
行われることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置の製造方法において、 上記工程（ｃ）では、上記保護絶縁膜としてシリコン酸
化膜を堆積することを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置の製造方法において、 上記半導体装置は、ＭＩＳＦＥＴを含む周辺回路領域を
さらに備えており、 上記工程（ａ）では、上記周辺回路領域に、上記第１の
導体膜及び中間絶縁膜を下方から順に積層した後、上記
第１の導体膜及び中間絶縁膜のうち上記周辺回路領域に
位置する部分を除去してから、上記周辺回路領域にゲー
ト絶縁膜及び上記第２の導体膜を形成し、 上記工程（ｂ）では、上記第２の導体膜のうち周辺回路
領域に位置する部分の一部にも上記不純物のイオン注入
を行ない、 上記工程（ｃ）では、上記第２の導体膜のうち周辺回路
領域に位置する部分の上にも上記保護用絶縁膜を堆積
し、 上記工程（ｅ）では、上記第２の導体膜及び保護用絶縁
膜のうち上記周辺回路領域に位置する部分を残してお
き、 上記工程（ｈ）では、上記周辺回路領域に残存している
保護用絶縁膜の上にも上記導体材料からなる膜を堆積
し、 上記工程（ｈ）の後で、上記周辺回路領域の保護用絶縁
膜を除去した後、上記第２の導体膜をパターニングし
て、ＭＩＳＦＥＴのゲート電極を形成する工程をさらに
含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）において、イオン注入される上記不純物
はＮ型不純物であることを特徴とする半導体装置の製造
方法。
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