JPH03222471A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、フローテ
ィングゲート電極とコントロールゲート電極とを有する
電界効果トランジスタ（Ｆ　Ｅ　Ｔ）からなる−素子型
のメモリセルを備えた半導体集積回路装置に適用して有
効な技術に関する。

〔従来の技術〕

不揮発性記憶機能を有する半導体集積回路装置として、
Ｅ　Ｐ　ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　Ｐ　ｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）及
び−括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅ
ａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）が知られている。

これらの半導体集積回路装置において、情報を記憶する
メモリセルは、半導体基板上に第１の絶縁膜を介して設
けられたフローティングゲート電極と、フローティング
ゲート電極上に第２の絶縁膜を介して設けられたコント
ロールゲート電極とを有する電界効果トランジスタによ
って構成されている。メモリセルを構成する前記電界効
果トランジスタはデータ線とワード線との交差部に設け
られる。前記ワード線は前記電界効果トランジスタのコ
ントロールゲート電極に接続されている。

前記電界効果トランジスタのソース領域はそれと一体に
形成されたソース線（例えば、ｎ型の半導体領域）に接
続され、ドレイン領域はデータ線に接続されている。前
記電界効果トランジスタのドレイン領域、データ線の夫
々はメモリセルを覆う眉間絶縁膜に形成された接続孔を
通して接続されている。

また、前記メモリセルである電界効果トランジスタの周
囲（ゲート幅を規定する領域）は素子分離領域が設けら
れ、この素子分離領域はメモリセル間を分離する。前記
素子分離領域は、選択酸化法によって形成されたフィー
ルド絶縁膜によって形成されている。

前述のメモリセルの構造については、例えば米国特許（
ＵＳ　Ｐ）４，６６３，６４５号、或は１９８５　　Ｉ
　Ｅ　ＤＭ　Ｔｅｃｈ、Ｄｉｇ、ｐｐ６１６〜６１９　
　に記載されている。

〔発明が解決しようとする課題〕

本発明者は、前述の半導体集積回路装置において、不揮
発性記憶機能のメモリセルサイズを縮小する技術を検討
した結果、次のような問題点が生じることを見出した。

前記素子分離領域は、フローティングゲート電極に自己
整合的に形成された素子間分離溝で構成することにより
、素子分離領域の幅を縮小し、ＥＰＲＯＭの高集積化を
図ることができる技術が提案されている（特開昭６４−
４３１８０号公報）。

しかしながら、この技術では、素子分離領域の幅方向つ
まりワード線の延在する方向にメモリセルサイズを縮小
できるが、データ線の延在する方向についてはメモリセ
ルサイズを縮小できない。

また、前記メモリセルのドレイン領域、データ線の夫々
を接続する接続孔は、層間絶縁膜上に形成されたフォト
レジストにパターンニングを施すことで所定のマスクを
形成し、このマスクを用いてエツチングを施すことで形
成される。この接続孔は、製造プロセスにおいて、マス
ク合せ余裕寸法が必要とされるので、コントロールゲー
ト電極と素子分離領域との間に所定間隔を有して形成さ
れる。このため、マスク合せ余裕寸法に相当する分、メ
モリセルのドレイン領域側の面積が増大すルノテ、ＥＰ
ＲＯＭ又はＥＥＰＲＯＭの集積度が低下する。

本発明の目的は、不揮発性記憶機能を有する半導体集積
回路装置の製造工程における最小加工寸法でメモリセル
を形成することが可能な技術を提供することにある。

本発明の他の目的は、前記目的に加えて、不揮発性記憶
機能を有する半導体集積回路装置の集積度を向上するこ
とが可能な技術を提供することにある。

また１本発明の他の目的は、前記目的に加えて。

情報の書込み動作速度及び読出し速度の高速化を図るこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）フローティングゲート電極とコントロールゲート
電極とを有する電界効果トランジスタでメモリセルを構
成し、このメモリセルのドレイン領域にデータ線を接続
する不揮発性記憶機能を備えた半導体集積回路装置にお
いて、ゲート幅方向に配置された電界効果トランジスタ
のフローティングゲート電極間にそれに対して自己整合
的に素子分離用の素子分離絶縁膜を埋込み、前記電界効
果トランジスタのドレイン領域に隣接する素子分離絶縁
膜間の間隔、ドレイン領域に隣接するコントロールゲー
ト電極間の間隔の夫々で、前記ドレイン領域のゲート幅
方向、ゲート長方向の夫々の実質的な寸法を規定し、こ
のドレイン領域にそれに対して自己整合的にデータ線を
接続する。

（２）前記手段（１）のメモリセルのドレイン領域、前
記データ線の夫々が、フローティングゲート電極及びコ
ントロールゲート電極の側壁に対して自己整合的に形成
された絶縁膜（サイドウオールスペーサ）と前記素子分
離絶縁膜の側壁に対して自己整合的に形成された絶縁膜
（サイドウオールスペーサ）とで規定された接続孔を通
して接続される。

（３）前記手段（１）のメモリセルをゲート幅方向に複
数配置し、この複数のメモリセルである電界効果トラン
ジスタの夫々のソース領域間を接続するソース線をソー
ス領域に隣接するコントロールゲート電極間に実質的に
埋込まれた導電層で形成する。

〔作　　用〕

上述した手段（１）によれば、前記データ線、メモリセ
ルである電界効果トランジスタのドレイン領域の夫々を
、製造プロセスにおけるマスク合せ余裕寸法を必要とし
ないで接続できるので、前記ドレイン領域に隣接する素
子分離絶縁膜の間隔であるゲート幅及び前記ドレイン領
域に隣接するコントロールゲート電極間の間隔で実質的
に規定される前記ドレイン領域のサイズを縮小できる。

この結果、メモリセルサイズを縮小できるので、不揮発
性記憶機能を有する半導体集積回路装置の集積度を向上
することができる。

上述した手段（２）によれば、前記ゲート幅及び前記ド
レイン領域に隣接するコントロールゲート電極間の幅に
加えて、前記絶縁膜（サイドウオールスペーサ）の幅を
製造プロセスにおけるマスク合せ余裕寸法を必要としな
いで形成できるので、メモリセルサイズを縮小し、不揮
発性記憶機能を有する半導体集積回路装置の集積度を向
上することができる。また、前記製造プロセスにおける
マスク合せ余裕寸法を必要としない加工寸法を製造プロ
セスにおける最小加工寸法に規定することにより、メモ
リセルを製造プロセスにおける最小加工寸法で形成でき
る。

上述した手段（３）によれば、前記ソース線をソース領
域に比べて比抵抗値が小さい導電層で形成できるので、
情報の書込み動作速度及び読出し動作速度の高速化を図
ることができる。

以下、本発明の構成について、一実施例とともに説明す
る。

なお、実施例を説明するための全図において。

同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

【発明の実施例〕

（実施例Ｉ） まず、本発明の第１実施例である半導体集積回路装置に
搭載されたＥＰＲＯＭのメモリセルアレイの回路構成に
ついて、第１図（等価回路図）を用いて説明する。

第１図において、１はＸデコーダ回路、２はＹデコーダ
回路、３は情報書込み回路、４はセンスアンプ回路であ
る。

Ｘデコーダ回路１からはワード線ＷＬが、Ｘデコーダ回
路２からはデータ線ＤＬがそれぞれ延在する。Ｘデコー
ダ回路１は複数本のうちの１本のワード線ＷＬを選択す
る。Ｘデコーダ回路２は複数本のうちの１本のデータ線
ＤＬを選択する。

メモリセルＭは、ワード線ＷＬ、データ線ＤＬの夫々の
交差部毎に配置され、同第１＠に示すようにワード線Ｗ
Ｌ、データ線ＤＬの夫々に接続される。

メモリセルＭは、フローティングゲート電極と所定のワ
ード線ＷＬに接続されたコントロールゲート電極とを有
する２層ゲート構造の電界効果トランジスタＱを基本構
造として構成される。

メモリセルＭである電界効果トランジスタＱのドレイン
領域はデータ線ＤＬに接続され、ソース領域は後述する
がソース線（接地線）ＳＬに接続される。このソース線
ＳＬはワード線ＷＬと同一方向に延在する。

前記メモリセルＭは、マトリックス状に複数配置され、
メモリセルアレイを構成する。

情報書込み回路３は、複数本のうちの所定の１本のワー
ド線ＷＬを選択し、そのワード線ＷＬに接続された所定
のメモリセルＭに情報を書込むためのものである。

センスアンプ回路４はメモリセルＭの情報を読出すため
のものである。

次に、前述したメモリセルＭの具体的な構造について説
明する。第２図はメモリセルアレイの一部の平面図であ
る。第３Ａ図は第２図のＩ−Ｉ切断線で切った断面図、
第３Ｂ図は第２図の■−■切断線で切った断面図、第３
ｃ図は第２図のｍ−■切断線で切うた断面図である。な
お、第２図は、その図面を見易くするために、データ線
とソース線の間に設けられる層間絶縁膜以外の絶縁膜を
図示しない。

第２図及び第３Ａ図乃至第３Ｃ図において、１゜は単結
晶珪素からなるｐ−型の半導体基板であり、１２は半導
体基板１０の主面部に設けられたｐ−型ウェル領域であ
る。

なお、後述するが、半導体基板１０のメモリセルアレイ
以外の他の領域の主面には、前述したデコーダ回路１．
２、情報書込み回路３及びセンスアンプ回路４等の周辺
回路を構成する、相補型ＭＩＳ　Ｆ　Ｅ　Ｔ　（Ｍｅｔ
ａｌ　Ｉ　ｎ５ｕｌａｔｏｒ旦ｅｍｉｃｏｎｄｕｃｔｏ
ｒ　Ｆ１工）が構成される。相補型ＭＩＳＦＥＴはｎチ
ャネルＭＩＳＦＥＴ、ｐチャネ７１／ＭＩＳＦＥＴ（７
）夫々を組合せて構成される。ｎチャネルＭＩＳＦＥＴ
はｐ−型ウェル領域１２の主面に構成される。ｐチャネ
ルＭＩＳＦＥＴは、後述する第４図に示すように、半導
体基板１０の主面部に設けられたビ型ウェル領域１４の
主面に構成される。

ＥＰＲＯＭのメモリセルＭは前述したように電界効果ト
ランジスタＱで構成される。この電界効果トランジスタ
Ｑは、主にｐ−型ウェル領域１２、ゲート絶縁膜１６、
フローティングゲート電極１８、ゲート絶縁膜２０、コ
ントロールゲート電極２２、ソース領域及びドレイン領
域である一対のｎ型半導体領域２４及び一対のｎ°型半
導体領域２６で構成される。

前記ｐ”型ウェル領域１２はチャネル形成領域として使
用される。つまり、メモリセルＭである電界効果トラン
ジスタＱは、２層ゲート構造で構成され、しかもＬＤＤ
構造で構成される。

前記フローティングゲート電極１８は、製造工程におけ
る第１層目のゲート電極材料で形成され、例えば抵抗値
を低減する不純物（リン（Ｐ）或はヒ素（Ａｓ））が導
入された多結晶珪素膜で形成される。フローティングゲ
ート電極１８は、パターンニングにより、第２図中列方
向（ワード線及びソース線の延在する方向）に所定の幅
ｄ１（ゲート幅又はチャンネル幅）を持って形成される
。

２８はｐ型チャネルストッパ領域であり、３ｏは素子分
離絶縁膜である。素子分離絶縁膜３ｏは、列方向に所定
の幅ｄ２を有し、しかもフローティングゲート電極１８
に対して、自己整合的に埋込まれる。

つまり、前記ゲート幅に相当する幅ｄ１は列方向におい
てドレイン領域２４に隣接する素子分離絶縁膜３０間の
間隔で規定される。素子分離絶縁膜３ｏは。

例えばＣＶＤ法で堆積させた酸化珪素膜をＲＩＥ（Ｒｅ
ａｃｔｉｖｅ　Ｉ　ｏｎ旦ｔｃｈｉｎｇ）等を用いてエ
ツチングすることによりフローティングゲート電極１８
間に埋込まれる。つまり、素子分離絶縁膜３０の列方向
の幅ｄ２は、製造プロセスにおけるマスク合せ余裕寸法
が必要ない加工寸法で形成できる。

コントロールゲート電極２２は、製造工程における第２
層目のゲート電極材料で形成され、例えば、抵抗値を低
減する不純物（Ｐ或はＡ　ｓ　）が導入された多結晶珪
素膜で形成される。なお、コントロールゲート電極２２
は、単層の高融点金属膜或は高融点金属珪化（Ｗ　Ｓ　
ｉ、　、　Ｍｏ　Ｓ　ｉ、等）膜、又は多結晶珪素膜上
に高融点金属珪化膜を設けた複合膜で形成してもよい。

コントロールゲート電極２２はパターンニング（後述す
る重ね切り）により行方向（データ線の延在する方向）
に所定の間隔ｄ、及び所定の幅（ゲート長又はチャンネ
ル長）ｄ４を持って形成される。また、コントロールゲ
ート電極２２の幅ｄ４は製造プロセスにおけるマスク合
せ余裕寸法を必要としない加工寸法で形成される。この
コントロールゲート電極２２は１列方向に隣接して配置
された他のメモリセルＭである電界効果トランジスタＱ
のコントロールゲート電極２２と一体に構成され、ワー
ド線ＷＬを構成する。

また、メモリセルＭである電界効果トランジスタＱのド
レイン領域（２４及び２６）の平面形状は、このドレイ
ン領域に隣接する素子分離絶縁膜３０の間隔であるゲー
ト幅ｄ工及びコントロールゲート電極２２間の間隔ｄ３
で規定される。

コントロールゲート電極２２の上部には、上層の導電層
（データ線）との絶縁耐圧を確保するために、絶縁膜３
２が形成される。フローティングゲート電極１８及びコ
ントロールゲート電極２２の側壁上には、上層の導電層
との絶縁耐圧を確保する絶縁膜（サイドウオールスペー
サ）３４が形成される。この絶縁膜３４はフローティン
グゲート電極１８及びコントロールゲート電極２２に対
して自己整合的に形成される。また、絶縁膜３４の製造
工程と同一の製造工程により、素子分離絶縁膜３０の側
壁上には絶縁膜（サイドウオールスペーサ）３６が形成
される。この絶縁膜３６は素子分離絶縁膜３０に対して
自己整合的に形成される。絶縁膜３４．３６の夫々は例
えばＣＶＤ法で堆積させた酸化珪素膜にＲＩＥ等の異方
性エツチングを施すことによって形成される。

３７はゴ型半導体領域であり、この半導体領域３７はｐ
−型ウェル領域１２の主面部に形成される。半導体領域
３７上にはソース線（ＳＬ）３８が形成される。

ソース線３８は、メモリセルＭである電界効果トランジ
スタＱのソース領域（２４及び２６）に接続され、絶縁
膜３４Ａ間に埋込まれた導電層で形成される。

ソース線３８は、列方向に複数配置される電界効果トラ
ンジスタＱのソース領域の夫々に接続され、列方向に延
在される。ソース線３８は、例えば、選択ＣＶＤ法で形
成されたタングステン（Ｗ）を絶縁膜３４間に埋込むこ
とにより形成される。ソース線３８の表面の高さはコン
トロールゲート電極２２の表面の高さと略同一平面で形
成される。なお、ソース線３８は、抵抗値を低減する不
純物例えばＰをドープしながら珪素を選択成長させて形
成してもよい。

このように、ソース線３８を行方向（ゲート長方向）に
おいてソース領域（２４及び２６）に隣接するコントロ
ールゲート電極２２の間（間隔ａ、）にこのコントロー
ルゲート電極２２に対して自己整合的に埋込まれた導電
層で形成する。この構成により、ソース線３８、それに
隣接するコントロールゲート電極２２の夫々の間の製造
プロセスにおけるマスク合せ余裕寸法を必要としなくな
るので、メモリセルＭのサイズを縮小し、ＥＰＲＯＭの
集積度を向上できる。また、後述するが、ソース線３８
に行方向において隣接するコントロールゲート電極２２
間の間隔ｄ、を製造プロセスにおける最小加工寸法で形
成できる。また、ソース線３８をタングステン等の比抵
抗値が小さい（例えばゴ型半導体領域２６に比べて）高
融点金属で形成し、ソース線３８の電位の浮きを低減し
たので、情報の書込み動作速度及び読出し動作速度の高
速化を図れる。

ソース線３８及び絶縁＠３２の上部には、上層の導電層
との絶縁耐圧を確保するために、眉間絶縁膜４０が形成
される。

メモリセルＭである電界効果トランジスタＱのドレイン
領域（２４及び２６）には接続孔４２を通してデータ線
（ＤＬ）４４が接続される。データ線４４は絶縁膜３２
及び層間絶縁膜４０上を行方向に延在して設けられる。

データ線４４は例えば高融点金属膜で形成さ九る。また
、データ線４４は、抵抗値を低減する不純物が導入さ九
た多結晶珪素膜或は高融点金属珪化膜の単層、又は多結
晶珪素膜上に高融点金属珪化膜を設けた複合膜（ポリサ
イド膜）で形成してもよい。つまり、データＪ！４４は
、スパッタ法、ＣＶＤ法等、下地段差部上でのステップ
カバレッジが良好である。

このように、ＣＶＤ法、スパッタ法等のステップカバレ
ッジが良好な導電層でデータ線４４を形成する。この構
成により、段差部１例えば接続孔４２で形成される段差
部分におけるデータ線４４の断線不良を防止できるので
、ＥＰＲＯＭの電気的信頼性を向上できる。

接続孔４２は、ドレイン領域とデータ線４４との接続側
のフローティングゲート電極１８及びコントロールゲー
ト電極２２の側壁に対して自己整合的に設けられた絶縁
膜３４と、素子分離絶縁膜３０の側壁に対して自己整合
的に設けられた絶縁膜３６とで囲まれて構成される。接
続孔４２の開口面積は主にゲート幅ｄ１、コントロール
ゲート電極２２の間隔ｄ。

及び絶縁膜３４．３６の夫々の膜厚（ドレイン領域端部
からの膜厚）で略規定される。つまり、接続孔４２内に
おいてデータ線４４と接続孔４２の行方向端部に位置す
るそれぞれのコントロールゲート電極２２との間隔は等
しく形成される。同様に、接続孔４２内において、デー
タ線４４と接続孔４２の列方向端部に位置するそれぞれ
の素子分離絶縁膜３ｏとの間隔は等しく形成される。

このように、データ線４４はドレイン領域（２４及び２
６）に対して実質的に自己整合的に接続される。

データ線４４とフローティングゲート電極１８及びコン
トロールゲート電極２２との絶縁耐圧はコントロールゲ
ート電極２２上の絶縁膜３２とその側壁上の絶縁膜３４
とで確保される。この構成により、接続孔４２は、ゲー
ト幅ｄよ及びコントロールゲート電極２２の間隔ｄ、に
対して、製造プロセスにおけるマスク合せ余裕寸法を必
要とせずに形成できる。

また、データ線４４とメモリセルＭである電界効果トラ
ンジスタＱのドレイン領域（２４及び２６）とは。

製造プロセスにおけるマスク合せ余裕寸法を必要としな
いで接続できるので、ゲート幅ｄ１及びコントロールゲ
ート電極２２間の間隔ｄ３で実質的に規定される。つま
り、ドレイン領域（２４及び２Ｂ）の寸法（開口面積）
を製造プロセスにおけるマスク合せ余裕寸法を必要とし
ない加工寸法で形成できる。

この構成により、行方向及び列方向においてメモリセル
アレイズを縮小できるので、ＥＰＲＯＭの集積度を向上
することができる。

また、ゲート幅ｄ１及びコントロールゲート電極２２間
の間隔ｄ３に加えて、前述したように素子分離絶縁膜３
０の列方向の幅ｄ２及びゲート長ｄ４を製造プロセスに
おけるマスク合せ余裕寸法を必要としない加工寸法で形
成できるので、メモリセルＭを製造プロセスにおけるマ
スク合せ余裕寸法を必要としない加工寸法で形成できる
。この結果、ＥＰＲＯＭの集積化を向上することができ
る。

また、前記ゲート幅ｄ１、素子分離絶縁膜３０の幅ｄ２
、コントロールゲート電極２２間の間隔ｄ。

及びゲート長ｄ４の夫々の加工寸法を製造プロセスにお
ける最小加工寸法で形成できるので、最小加工寸法で規
定される、高集積化されたＥＰＲＯＭのメモリセルＭを
形成することができる。

前記データ線４４上には層間絶縁膜４６が形成される。

このように構成されるメモリセルＭ上には図示しないが
配線層及び配線層上にはファイナルパッシベーション膜
が形成される。

次に、前述のＥＰＲＯＭの製造方法について、第４Ａ図
乃至第４Ｍ図（各製造工程毎に示す要部断面部）、第５
図及び第６図（所定の製造工程におけるメモリセルアレ
イの要部平面図）を用いて具体的に説明する。なお、第
４Ａ図乃至第４Ｍ図の夫々において、図中左側部はメモ
リセル形成領域を示し、図中右側部は周辺回路形成領域
を示す。

このメモリセル形成領域は、周辺回路形成領域近傍のメ
モリセル形成領域であり、前記第２図のＩ−１切断線で
切った断面に対応する断面を示す。

まず、単結晶珪素からなるｐ−型半導体基板１０を用意
する（第４Ａ図参照）。

次に１周辺回路の相補型ＭＩＳＦＥＴのｐチャネルＭＩ
ＳＦＥＴ形成領域において半導体基板１０の主面部にｎ
−型ウェル領域１４を形成する６ｎ−型ウェル領域１４
は、１０”［ａｔｏｍｓ／ａｄ］程度のｎ型不純物例え
ばＰを１２０［Ｋ　ｅ　Ｖｌ程度のエネルギのイオン打
込み法で導入することによって形成できる。

この後、メモリセル形成領域及び周辺回路の相補型ＭＩ
ＳＦＥＴのｎチャネルＭＩＳＦＥＴ形成領域において、
半導体基板１０の主面部にｐ−型ウェル領域１２を形成
する。なお、１型ウエル領域１４とは異なる半導体基板
１０の主面部の全領域にｐ−型ウェル領域１２を形成し
てもよい。この後、１２００℃程度の熱処理を数時間施
すことによって引き伸し拡散を行う。

次に、ｐ−型ウェル領域１２．１型ウエル領域１４の夫
々の主面上に４００〜７００［ｎｍ］のフィールド絶縁
膜４８を形成する。フィールド絶縁膜４８は、ｐ−型ウ
ェル領域１２．ｎ−型ウエル領域１４の夫々の主面を選
択的に酸化した酸化珪素膜で形成する。このフィールド
絶縁膜４８を形成する工程と実質的に同−製造工程によ
って、半導体基板１０の主面部のフィールド絶縁膜４８
下にｐ型チャネルストッパ領域５０を形成する。チャネ
ルストッパ領域５ｏは、フィールド絶縁膜４８の形成領
域のｐ−型ウェル領域１２の主面に予め１０　”　’　
［ａｔｏｍｓ／　ａｌコ程度のＢＦ、を６０［ＫｅＶ］
程度のエネルギのイオン打込み法で導入し、フィールド
絶縁膜４８を形成する熱処理で不純物の引伸し拡散を行
うことで形成できる。このフィールド絶縁膜４８、チャ
ネルストッパ領域５ｏの夫々を形成することにより、メ
モリセル形成領域、周辺回路形成領域の夫々が電気的に
分離される。

また、周辺回路形成領域において、素子形成領域間は、
フィールド絶縁膜４８、チャネルストッパ領域５０の夫
々が形成され、電気的に分離される。

次に、第４Ａ図に示すように、ｆ型ウェル領域１２、「
型ウェル領域１４の夫々の主面上に１５〜２０［ｎｍ１
程度のゲート絶縁膜１６を形成する。ゲート絶縁膜１６
はｐ−型ウェル領域１２、ｎ−型ウェル領域１４の夫々
の主面を酸化した酸化珪素膜で形成する。

次に、ゲート絶縁膜１６上を含む基板全面に第１層目の
ゲート電極層１８を堆積させる。この第１層目のゲート
電極層１８は例えばＣＶＤ法で堆積させた２０−０〜３
００［ｎｍｌの膜厚の多結晶珪素膜で形成する。この多
結晶珪素膜にはその堆積後に抵抗値を低減するｎ型不純
物例えばＰが導入（イオン打込み法或は熱拡散法）され
る。

次に、第４Ｂ図及び第５図に示すように、メモリセル形
成領域において、前記第１層目のゲート電極層１８に所
定の形状でパターンニングを施すことにより、列方向に
所定の幅（ゲート幅）ｄｌ及び所定の間隔ｄ２　を有す
る第１層目のゲート電極層１８を形成する。

前記パターンニングは、例えば、フォトレジスト５２を
マスクとして、ＲＩＥ等の異方性エツチングを用いて行
う。前記間隔ｄ２は例えば製造工程における最小加工寸
法で形成する。

また、このエツチングにおいて、周辺回路形成領域上の
第１層目のゲート電極層１８はエツチングせずに残して
おく。

次に、同第４Ｂ図及び第５図に示すように、メモリセル
形成領域において、第１層目のゲート電極層１８間の半
導体基板１０の主面部にｐ型チャネルストッパ領域２８
を形成する。このｐ型チャネルストッパ領域２８は１例
えば前記フォトレジスト５２をマスクとして、　１０１
３［ａｔｏｍｓ／ａＪ］程度のＰ型不純物例えばＢＦ２
　を６０［ＫｅＶ］程度のエネルギのイオン打込み法で
導入することによって形成される。なお、この工程の後
に、熱処理（アニール）により前記Ｐ型不純物の引伸し
拡散を行ってもよい。

次に、フォトレジスト５２を除去した後、第４Ｃ図に示
すように、第１層目のゲート電極層１８上及び夫々の間
を含む基板全面に絶縁膜３０を形成する。

絶縁膜３０は、例えばＣＶＤ法を用いて第１層目ゲート
電極１８間の間隔ｄ２の１／２以上の膜厚を有する酸化
珪素膜で形成され、第１層目のゲート電極層１８間を埋
込んで形成される。

この後、第４Ｄ図及び前記第５図に示すように、メモリ
セル形成領域において、前記第１層目のゲート電極層１
８間に埋込んだ絶縁膜３０を形成する。

前記絶縁膜３０は、例えばＲＩＥ等の異方性エツチング
を用いて絶縁膜３０をエッチバックすることにより、表
面の位置が第１層目のゲート電極層１８の表面の位置と
実質的に同一位置となるように、第１層目のゲート電極
層１８間に埋込ま九る。このように、絶縁膜３０及びｐ
型チャネルストッパ領域２８は、列方向に所定の間隔ｄ
２を持ってパターンニングされた第１層目のゲート電極
層１８間に自己整合的に埋込まれる。つまり、絶縁膜３
０の列方向における幅ｄ２は、製造プロセスにおけるマ
スク合せ余裕寸法を必要としない加工寸法で形成でき、
微細化できる。

また、絶縁膜３０の表面の位置は、第１層目のゲート電
極層１８の表面の位置と実質的に同一で形成されるので
、絶縁膜３０及び第１層目のゲート電極層１８で形成さ
れる表面を実質的に平担化することができる。

次に、第４Ｅ図に示すように、第１層目のゲート電極１
８及び絶縁膜３０上を含む基板全面に絶縁膜２０を形成
する。この絶縁膜２０は、例えば、第１層目のゲート電
極層１８及び絶縁膜３０の夫々の表面を酸化した２〜５
［ｎｍ］程度の膜厚の酸化珪素膜、この酸化珪素膜上に
例えばＣＶＤ法で堆積させた１０〜２０［ｎｍ］程度の
膜厚の窒化珪素膜、この窒化珪素膜の表面を酸化した２
〜５［ｎｍ］程度の膜厚の酸化珪素膜の夫々を順次積層
した複合膜で形成される。つまり、絶縁膜２０は、３層
絶縁膜構造でしかもＯＮＯ構造で形成される。また、絶
縁膜２０は、単層の酸化珪素膜若しくは窒化珪素膜、或
はこれらの複合膜（２層膜）で形成してもよい。

次に、第４Ｆ図に示すように、周辺回路形成領域におい
て、前記絶縁膜２０、第１層目のゲート電極層１８及び
ゲート絶縁膜１６のそれぞれを順次エツチングにより除
去し、半導体基板１０の表面を露出する。このエツチン
グは例えばＲＩＥ等の異方性エツチングを用いて行う。

また１図示しないが、このエツチング工程中において、
メモリセル形成領域はフォトレジスト等の保護膜で覆わ
れエツチングされない。

次に、周辺回路形成領域において、Ｐ−型ウェル領域１
２，１型ウエル領域１４の夫々の主面上に１５〜２０［
ｎｍ］程度の膜厚のゲート絶縁膜５４を形成する。ゲー
ト絶縁膜５４はｐ−型ウェル領域１２、ｎ−型ウェル領
域１４の夫々の主面を酸化した酸化珪素膜で形成する。

この後１周辺回路形成領域のゲート絶縁膜５４及びメモ
リセル形成領域の絶縁膜２０上を含む基板全面に第２層
目のゲート電極層２２を堆積させる。この第２層目のゲ
ート電極層２２は例えばＣＶＤ法で堆積させた２００〜
３００［ｎｍ］の膜厚の多結晶珪素膜で形成する。この
多結晶珪素膜には、その堆積後に抵抗値を低減するｎ型
不純物例えばＰが導入（イオン打込み法或は熱拡散法）
される。なお、この第２層目のゲート電極層２２は、１
００〜１５０［ｎｍ］の膜厚の多結晶珪素膜、１５０〜
２００［ｎｍ］の膜厚のＷＳｉ、膜の夫々を順次積層し
た複合膜所謂ポリサイド膜で形成してもよい。このＷ　
Ｓ　ｘ　ａ膜はＣＶＤ法又はスパッタリング法で形成す
る。

この後、第４Ｇ図に示すように、第２層目のゲート電極
層２２上に絶縁膜３２を形成する。この絶縁膜３２は例
えばＣＶＤ法で堆積させた４００〜５００［ｎｍｌの膜
厚の酸化珪素膜で形成する。なお、絶縁膜３２はＣＶＤ
法で堆積させた酸化珪素膜と窒化珪素膜との複合膜で形
成してもよい。前記絶縁膜２ｆｌ第２層目のゲート電極
層２２、絶縁膜３２の夫々は実質的に平担化された絶縁
膜３０及び第１層目のゲート電極層１８の表面上に順次
形成されるので。

絶縁膜２０、第２層目のゲート電極層２２、絶縁膜３２
の夫々の表面は実質的に平担化される。

次に、メモリセル形成領域において、前記絶縁膜３２に
第１回目のパターンニングを施す。このパターンニング
は、絶縁膜３２をパターンニングすると共に、同一マス
クを用いて、第２層目のゲート電極層２２、絶縁膜２０
、第１層目のゲート電極層１８の夫々を順次パターンニ
ングする（重ね切りする）。

また、このパタｉンニングは絶縁膜３０を残して行われ
る。このパターンニングによって行方向に所定の間隔ｄ
３及び所定の幅（ゲート長）ｄ４を有するコントロール
ゲート電極２２を形成できると共に、電界効果トランジ
スタＱのフローティングゲート電極１８及びコントロー
ルゲート電極２２の夫々を形成できる（第６図参照）。

前記パターンニングは、例えばフォトレジスト５３をマ
スクとして、ＲＩＥ等の異方性エツチングを用いて行う
。なお、絶縁膜３２及び絶縁膜２０のエツチングは例え
ばＣＨＦ３系ガス或はＣＦ４＋Ｈ２系ガスを用いて行う
。また、第１層目のゲート電極１８及び第２層目のゲー
ト電極２２のエツチングは例えばＣ２Ｃ１，Ｆ、＋ＳＦ
、系ガスを用いて行う。このエツチングにおいて、多結
晶珪素膜からなる第１層目のゲート電極層１８と酸化珪
素膜からなる絶縁膜３０との選択比を２０以上とするこ
とができ、第１層目のゲート電極層１８のみを選択的に
エツチングし、絶縁膜３０を実質的に残すことができる
。また、絶縁膜３２の表面は実質的に平担に形成される
ので、前記パターンニングは高い精度で行うことができ
る。

この後、第４Ｈ図に示すように、メモリセル形成領域に
おいて、ｐ−型ウェル領域１２の主面部にゴ型半導体領
域２４を形成する。このｎ°型半導体領域２４は例えば
前述のフォトレジスト５３をマスクとして１０　”　’
　［ａｔｏａ＋ｓ／　ａｌ　］程度のｎ型不純物例えば
Ａｓを６０［ＫｓＶ］程度のエネルギのイオン打込み法
で導入することによって形成できる。半導体領域２４は
、フローティングゲート電極１８、コントロールゲート
電極２２、絶縁膜３２の夫々に対して自己整合的に形成
されると共に、前記第６図に示すようにゲート幅ｄ１及
びコントロールゲート電極２２間の間隔ｄ、で規定され
る。なお、前記半導体領域２４を形成した後、基板全面
に熱処理を施し、フローティングゲート電極１８、コン
トロールゲート電極２２、絶縁膜３２の夫々の側壁上に
薄い酸化珪素膜を形成でもよい。この酸化珪素膜はメモ
リセルＭに蓄積される情報のリテンション特性を向上す
る目的で形成される。

次に、周辺回路形成領域において、前記絶縁層３２に第
２回目のパターンニングを施す。このパターンニングは
絶縁膜３２、第２層目のゲート電極層２２に順次パター
ニングを施す。このパターンニングを施すことにより、
ｐチャネルＭＩＳＦＥＴ、ｎチャネルＭＩＳＦＥＴの夫
々のゲート電極２２、絶縁膜３２の夫々を形成すること
ができる。つまり、周辺回路形成領域のＭＩＳＦＥＴの
ゲート電極２２は、第２層目のゲート電極材料で形成さ
れる。このパターンニングは１例えば図示しないフォト
レジストをマスクとしてＲＩＥ等の異方性エツチングを
用いて行う。

この後、周辺回路形成領域において、ｐ−型ウェル領域
１２の主面部にｎ型半導体領域６０を形成する。

半導体領域６０は例えば１０１３［ａｔｏｍｓ／ａ＆］
程度のＰを４０〜８０［ＫｅＶ］程度のエネルギのイオ
ン打込み法で導入することによって形成する。半導体領
域６０はゲート電極２２に対して自己整合的に形成され
る。

次に、第４■図に示すように、周辺回路形成領域におい
て、ｎ−型ウェル領域１４の主面部にｐ型半導体領域６
２を形成する。半導体領域６２は例えば１０　”　”　
［ａｔｏｍｓ／　ａｌ　］程度のＢＦ、を４０〜８０［
ＫｅＶ］程度のエネルギのイオン打込み法で導入するこ
とによって形成する。半導体領域６２は、ゲート電極２
２に対して自己整合的に形成される。

次に、メモリセル形成領域及び周辺回路形成領域におい
て、フローティングゲート電極１８、コントロールゲー
ト電極２２、絶縁膜３２の夫々の側壁に絶縁膜３４Ａ（
サイドウオールスペーサ）を、絶縁膜３０の側壁に絶縁
膜３６Ａ（サイドウオールスペーサ）を、ゲート電極２
２の側壁に絶縁膜（サイドウオールスペーサ）６４を形
成する（第４Ｊ＠参照）。＃！縁膜３４Ａ、３６Ａ、６
４の夫々は、例えば絶縁膜３２上を含む基板全面にＣＶ
Ｄ法で堆積させた３００　［ｎｍ］程度の膜厚の酸化珪
素膜にＲＩＥ等の異方性エツチングを施すことによって
形成する。

このように、絶縁膜３４Ａはフローティングゲート電極
１８．コントロールゲート電極２２、絶縁膜３２の夫々
に対して自己整合的に形成される。また、絶縁膜３６Ａ
は絶縁膜３０に対して自己整合的に形成される。

次に、ｐ−型ウェル領域１２及び１型ウエル領域１４を
含む基板全面にＣＶＤ法で堆積させた１０［ｎｍ］程度
の酸化珪素膜を形成する。この後、メモリセル形成領域
及び周辺回路形成領域の夫々において、ｐ−型ウェル領
域１２の主面部にｎ°型半導体領域２６．６６の夫々を
形成する。半導体領域２６．６６の夫々は例えば１０”
〜１０”［ａｔｏｍｓ／Ｊ］程度のＡＳを５０　［Ｋ　
ｅ　Ｖｌ程度のエネルギのイオン打込み法で導入するこ
とによって形成する。半導体領域２６はコントロールゲ
ート電極２２、絶縁膜３４Ａの夫々に対して自己整合的
に形成される。また、半導体領域６６はゲート電極２２
、絶縁膜６４の夫々に対して自己整合的に形成される。

前記半導体領域２６を形成することにより、メモリセル
Ｍである電界効果トランジスタＱが完成する。また、半
導体領域６６を形成することにより、ｎチャネルＭＩＳ
ＦＥＴＱｎが完成する。

この後、第４５図に示すように、周辺回路形成領域にお
いて、ｎ−型ウェル領域１４の主面部にＰ°型半導体領
域６８を形成する。半導体領域６８は、例えば１０　”
　［：ａｔｏｍｓ／ａｄコ程度のＢＦ２を５０［ＫｅＶ
］程度のエネルギのイオン打込み法で導入することによ
って形成する。半導体領域６８はゲート電極２２、絶縁
膜６４の夫々に対して自己整合的に形成される。

前記半導体領域６８を形成することにより、ｐチャネル
ＭＩ　Ｓ　ＦＥＴＱｐは完成する。このｐチャネルＭＩ
ＳＦＥＴＱｐ、前記ｎチャネルＭＩＳＦＥＴＱｎの夫々
は、ＬＤＤ構造で形成され、相補型ＭＩＳＦＥＴを形成
する。

次に、メモリセル形成領域において、Ｐ−型ウェル領域
１２の主面部のソース線形成領域にｎ型半導体領域３７
を形成する。半導体領域３７は例えばホトレジストをマ
スクとして１０１４〜１０”　［ａｔｏｍｓ／ｄ１程度
のＰを１５０［ＫｅＶ］程度のエネルギのイオン打込み
法で導入することによって形成する。

半導体領域３７はコントロールゲート電極２２．絶縁膜
３２．３４Ａの夫々に対して自己整合的に形成される。

この後、メモリセル形成領域において、Ｐ−型ウェル領
域１２の主面部のソース線形成領域上の絶縁膜３０をエ
ツチングにより除去し、半導体基板１０の表面を露出す
る。さらに、このエツチングにより。

メモリセル形成領域において、素子分離絶縁膜３０が形
成される（第４に図参照）。素子分離絶縁膜３０は、前
記第３Ａ図に示すように、列方向において幅ｄ２を有し
、フローティングゲート電極２２に対して自己整合的に
列方向に配置されたフローティングゲート電極２２間に
埋込まれる。また、素子分離絶縁膜３０は行方向におい
てソース線形成領域に対して自己整合的に形成される。

前記エツチングは例えば前記フォトレジストをマスクと
してＲＩＥ等の異方性エツチングにより行う。

次に、メモリセル形成領域において、ｐ−型ウェル領域
１２の主面部のソース線形成領域上にソース線３８を形
成する。このソース線３８は例えばタングステンの選択
ＣＶＤ法を用いて絶縁膜３４Ａ間の前記ｐ−型ウエル領
域１２（半導体領域３７）の主面上に選択的に形成する
。つまり、ソース線３８は実質的にコントロールゲート
電極２２間（間隔ｄ、）に埋込まれる。

このように、ソース線３８は製造プロセスにおけるマス
ク合せ余裕寸法を必要としないで形成できる。

次に、メモリセル形成領域及び周辺回路形成領域におい
て、基板全面に絶縁膜４０を形成する。この絶縁膜４０
は例えばＣＶＤ法で堆積させた１００［ｎｍ］程度の膜
厚の酸化珪素膜で形成する。

次に、第４に図に示すように、メモリセル形成領域及び
周辺回路形成領域の夫々において、絶縁膜４０にエツチ
ングを施し、眉間絶縁膜４０、接続孔７０の夫々を形成
する。層間絶縁膜４０、接続孔７０の夫々は例えばフォ
トレジスト７２をマスクにしてＲＩＥ等の異方性エツチ
ングを施すことによって形成する。また、このエツチン
グにより、フォトレジスト７２で覆われていないメモリ
セル形成領域において、メモリセルＭである電界効果ト
ランジスタＱのドレイン領域２４及び２６上に接続孔４
２が形成される。この接続孔４２は絶縁膜３４．３６の
夫々に対して自己整合的に形成される。また、絶縁膜３
４は。

コントロールゲート電極２２の片方の側壁上にのみ形成
される。

ここで、前記絶縁膜３４はフローティングゲート電極１
８、コントロールゲート電極２２、絶縁膜３２の夫々の
側壁に対して自己整合的に形成されると共に、絶縁膜３
６は素子分離絶縁膜３０の側壁に対して自己整合的に形
成される。

また、接続孔４２は、フローティングゲート電極１８、
コントロールゲート電極２２、絶縁膜３２の夫々の側壁
に対して自己整合的に形成された絶縁膜３４と素子間分
離絶縁膜３０の側壁に対して自己整合的に形成された絶
縁ｌｌｌ５ｅとで囲まれた領域内に形成される６また、
接続孔４２は、前記メモリセルＭである電界効果トラン
ジスタＱのドレイン領域２４及び２６において、主にゲ
ート幅ｄ９、コントロールゲート電極２２の間隔ｄ３、
絶縁膜３４及び３６の膜厚（ドレイン領域端部からの膜
厚）で規定される開口面積で形成される。

このように、メモリセルＭの電界効果トランジスタＱの
ドレイン領域２４及び２６と後述するデータ線との接続
部において、コントロールゲート電極２２上に絶縁膜３
２を形成し、全面を覆う絶縁膜を形成した後、前記接続
部分の絶縁膜にＲＩＥ等の異方性エツチングを施して絶
縁膜３４．３６の夫々を形成すると共に、この絶縁膜３
４．３６の夫々によって接続孔４２を形成することによ
り、接続孔４２をフローティングゲート電極１８、コン
トロールゲート電極２２．絶縁膜３２の夫々の側壁に対
して自己整合的に形成できる。つまり、メモリセルＭの
電界効果トランジスタＱのドレイン領域２４及び２６と
データ線とを製造プロセスにおけるマスク合せ余裕寸法
を必要としないで接続できると共に、実質的にゲート幅
ｄ１、コントロールゲート電極２２間の間隔ｄ３の夫々
で規定されるドレイン領域２４及び２６の寸法（開口面
積）を合せ余裕寸法を必要としない加工寸法で形成でき
る。これにより、行方向及び列方向において、ＥＰＲＯ
ＭのメモリセルＭのサイズを縮小できるので、ＥＰＲＯ
Ｍの集積度を向上できる。

前述のフォトレジスト７２を除去した後、第４Ｌ図に示
すように、メモリセル形成領域及び周辺回路形成領域の
夫々において、配線層４４を形成する。

配線層４４はメモリセル形成領域においてデータ線ＤＬ
として使用される。配線層４４は、例えば、スパッタ法
でチタンナイトライド（ＴｉＮ）膜、タングステンシリ
サイド（ＷＳｉ、）膜の夫々を順次積層し、これらの層
に順次パターンニングを施すことによって形成する。タ
ングステンシリサイド膜とｎ゛型半導体領域６６及びＰ
型半導体領域６８との間に設けられたチタンナイトライ
ド膜は、これらの半導体領域６６．６８の夫々の不純物
がタングステンシリサイド膜を通して相互に拡散するこ
とを防止するバリアメタル層として形成される。これに
より、不純物の相互拡散を防止できるので、ＥＰＲＯＭ
の製造プロセス上の信頼性を向上できる。

なお、配線層４４は、抵抗値を低減する不純物が導入さ
れた多結晶珪素膜或はタングステン（Ｗ）等の高融点金
属膜、又は多結晶珪素膜上に高融点金融珪化膜（ＷＳｉ
２等）を設けたポリサイド膜で形成してもよい。これら
の配線層４４はＣＶＤ法、スパッタ法等で形成できる。

次に、メモリセル形成領域及び周辺回路形成領域の夫々
において、基板全面に層間絶縁膜４６、接続孔７４の夫
々を順次形成する。この層間絶縁膜４６は例えばＣＶＤ
法で堆積させたＢＰＳＧ（旦ｏｒｏｎ−ｄｏｐｅｄ　Ｐ
　ｈｏｓｐｈｏ　Ｓ　１ｌｉｃａｔｅ　Ｇ　Ｌａ５ｓ）
膜で形成する。

このＢＰＳＧ膜は、その堆積後にグラスフローが施され
、その表面が平担化される。

次に、第４Ｍ図に示すように、前記接続孔７４を通して
配線層４４の表面に接触する配線層７６を層間絶縁膜４
６上に形成する。この配線層７６は、メモリセル形成領
域におけるデータＩＪｓ４４と周辺回路形成領域におけ
る配１ＩＡ４４とを接続する。この配線層７６は、例え
ばスパッタ法で堆積させたアルミニウム膜、或は所定の
添加物（例えばＳｉ又は及びＣｕ）が含有されたアルミ
ニウム合金に所定のパターンニングを施すことによって
形成する。

この後、基板全面（図示しない）にファイナルパッシベ
ーション膜を形成することによって、本実施例ＩのＥＰ
ＲＯＭは完成する。

なお、本実施例において、ソース線３８に隣接するコン
トロールゲート電極２２間の間隔ｄ３とドレイン領域２
４及び２６に隣接するコントロールゲート電極間の間隔
ｄ、を同一間隔で形成しているが。

これに限れず互いに異なる間隔で形成してもよい。

（実施例■） 本実施例■は、前記実施例■の半導体集積回路装置に搭
載されたＥＰＲＯＭにおいて、データ線をメモリセルの
電界効果トランジスタのドレイン領域に対して、自己整
合的に埋込んだドレインコンタクトパッドを介して、前
記ドレイン領域に接続した、本発明の第２の実施例であ
る。

本発明の実施例■である半導体集積回路装置に搭載され
たＥＰＲＣ）Ｍを第７図（要部断面＠）で示す。

第７図において、１００はドレインコンタクトパッドで
ある。このドレインコンタクトパッド１００は、ドレイ
ン領域２４及び２６内において、接続孔４２内に埋込ま
れる。４４は配線層であり、配線層４４はメモリセル形
成領域においてデータ！ＤＬとして使用される。データ
線４４は、ドレインコンタクトパッド１００を介してド
レイン領域２４及び２６に電気的に接続される。ドレイ
ンコクタクトパッド１００は例えば４００［ｎｍ］程度
の膜厚の単結晶珪素膜で形成される。この単結晶珪素膜
は選択成長法を用いることによって接続孔４２内にのみ
選択的に形成できる。また、前記単結晶珪素膜は、単結
晶珪素膜の列方向の成長により列方向に隣接する単結晶
珪素膜同志が接触しない膜厚に設定される。

なお１本実施例において、ソース線ＳＬはｐ−型ウェル
領域１２の主面部に形成されたゴ型半導体領域３７Ａで
形成される。

次に、前述のＥＰＲＯＭの製造方法について、第８Ａ図
及び第８Ｂ図（各製造工程毎に示す要部断面図）を用い
て簡単に説明する。

前記実施例■と同様の製造方法により、前述の第４Ａ図
及至第４５図に示す工程を経た後、メモリセル形成領域
において、ｐ−型ウェル領域１２のソース線形成領域に
ゴ型半導体領域３７Ａを形成する。

半導体領域３７Ａは例えばフォトレジストをマスクとし
て１０１４〜１０”［ａｔｏｍｓ／ａ＃］程度のＰを１
５０［ＫｅＶ］程度のエネルギのイオン打込み法で導入
することによって形成する。これにより、半導体領域（
ソース線５Ｌ）３７Ａは、コントロールゲート電極２２
、絶縁膜３２．３４Ａの夫々に対して自己整合的に形成
される。

次に、メモリセル形成領域において、メモリセルＭの電
界効果トランジスタＱのドレイン領域２６上の絶縁膜１
６をＲＩＥ等の異方性エツチングにより除去し、半導体
基板１０の表面を露出する。また、このエツチングによ
り、メモリセルＭの電界効果トランジスタＱのドレイン
領域２４及び２６上に接続孔４２が形成される。この接
続孔４２は絶縁膜３４Ａ、３６Ａの夫々に囲まれた領域
内に形成される。

この後、第８Ａ図に示すように、メモリセル形成領域に
おいて、ドレイン領域２６上にドレインコンタクトパッ
ド１００を形成する。ドレインコンタクトパッド１００
は、例えば単結晶珪素の選択成長法を用いて半導体基板
１０の表面が露出されたドレイン領域２６上に抵抗値を
低減する不純物例えばＰをドープしながら単結晶珪素膜
を選択的に成長させることにより形成する。結果的に、
ドレインコンタクトパッド１００は実質的に接続孔４２
内に埋込まれる。

次に５メモリセル形成領域及び周辺回路形成領域を含む
基板全面に絶縁膜４０を形成する。絶縁膜４０は、例え
ばＣＶＤ法で堆積させた１００［ｎｍ１程度の酸化珪素
膜に、フォトレジスト等をマスクにしてＲＩＥ等の異方
性エツチングを施すことにより形成する。また、このエ
ツチングによって、周辺回路形成領域において、接続孔
７０が形成される。

次に、前記実施例Ｉと同様にして、第８Ｂ図に示すよう
に、メモリセル形成領域及び周辺回路形成領域の夫々に
おいて、配線層４４を形成する。

これにより、データ線４４とメモリセルＭである電界効
果トランジスタＱのドレイン領域２４及び２６とを製造
プロセスにおけるマスク合せ余裕寸法を必要としないで
接続できる。

次に、前記実施例Ｉと同様にして、メモリセル形成領域
及び周辺回路形成領域の夫々において、層間絶線膜４６
、接続孔７４、配線層７６の夫々を順次形成する。これ
により、前記第７図に示すように、ＥＦＲＯＭが完成す
る。

このように構成されるＥＰＲＯＭは、前記実施例Ｉの効
果以外に以下の効果を奏することができる。

前記メモリセルＭの電界効果トランジスタＱのドレイン
領域２６とデータ線４４との接続を、接続孔４２に自己
整合的に埋込まれたドレインコンタクトパッド１００を
介して行うことにより、行方向において接続孔４２で形
成される段差部を軽減できる。

これにより、前記段差部におけるデータ線４４の断線を
防止できるので、ＥＦＲＯＭの電気的信頼性を向上でき
る。

（実施例■） 本実施例■は、前記実施例■の半導体集積回路装置に搭
載されたＥＦＲＯＭにおいて、データ線をメモリセルの
電界効果トランジスタのドレイン領域に対して自己整合
的に形成されたパッド電極を介して、前記ドレイン領域
に接続した、本発明の第３の実施例である。

本発明の実施例■である半導体集積回路装置に搭載され
たＥＰＲＯＭを第９図（要部断面図）で示す。

第９図に示すように、　２００はパッド電極であり、パ
ッド電極２００はドレイン領域２４及び２６に対して自
己整合的に形成される。

２１０は眉間絶縁膜であり、２２０は配線層である。

配線層２２０は、メモリセル形成領域において、データ
４！ＤＬとして使用されると共に、パッド電極２００を
介してドレイン領域２６に電気的に接続される。

パッド電極２００は、例えばＣＶＤ法で堆積させた多結
晶珪素膜に抵抗値を低減する不純物を導入した後、所定
のパターンニングを施すことによって形成する。また、
パッド電極２００は、ＣＶＤ法或はスパッタ法で堆積さ
せた高融点金属膜（Ｗ等）や高融点金属珪化膜（ＷＳｉ
２等）、又は多結晶珪素膜上に高融点金属珪化膜を設け
たポリサイド膜で形成してもよい。

配線層２２０は例えばスパッタ法で堆積させたアルミニ
ウム膜やＳｉ又はＣｕが添加されたアルミニウム合金で
形成する。

次に、前記ＥＦＲＯＭの製造方法について、第１０Ａ図
及び第１０Ｂ図（各製造工程毎に示す要部断面図）を用
いて簡単に説明する。

前記実施例Ｉと同様の製造方法により、第４Ａ図乃至第
４５図に示す工程を経た後、前記実施例Ｉと同様にして
、第１０Ａ図に示すように、ｎ型半導体領域３７、ソー
ス線３８．絶縁膜４０．接続孔４２の夫々を順次形成す
る。

次に、第１０Ｂ図に示すように、メモリセル形成領域に
おいて、接続孔４２を通して、パッド電極２００を形成
する。

パッド電極２００は、例えばメモリセル形成領域及び周
辺回路形成領域の夫々において、基板全面にＣＶＤ法で
多結晶珪素膜を堆積し、この多結晶珪素膜に抵抗値を低
減するｎ型不純物をイオン打込み法等を用いて導入した
後、前記多結晶珪素膜にＲＩＥ等の異方性エツチングを
施すことによって形成する。これにより、パッド電極２
００をドレイン領域２６に対して自己整合的に形成でき
る。

なお、列方向におけるパッド電極２００間の間隔は、少
なくとも製造プロセスにおける最小加工す法を必要とす
るので、列方向の素子分離絶縁膜３゜の１ｉｄ２は最小
加工寸法より広い寸法で形成さ九る。

この後、メモリセル形成領域及び周辺回路形成領域の夫
々において、基板全面に眉間絶縁膜２１０、接続孔２３
０の夫々を順次形成する。この眉間絶縁膜２１０は例え
ばＣＶＤ法で堆積させたＢＰＳＧ膜で形成する。このＢ
ＰＳＧ膜は、その堆積後にグラスフローが施され、その
表面が平担化される。

次に、前記接続孔２３０を通してパッド電極２００の表
面に接触する配線層２２０を層間絶縁膜２１０上に形成
する。これにより、前記第９図に示すＥＰＲＯＭは完成
する。

このように構成されるＥＦＲＯＭは、前記実施例Ｉの効
果以外に以下の効果を奏することができる。

前記メモリセルＭの電界効果トランジスタＱのドレイン
領域２６とデータ線４４との接続に際し、データ線２０
０は製造プロセスにおけるマスク合せ余裕寸法を必要と
しない加工寸法で形成されたドレイン領域２６に自己整
合的に設けられたパッド電極２００を介して前記ドレイ
ン領域２６と接続される。

これにより、データ４１２２０とドレイン領域２６とを
接続する際のマスク合せ余裕寸法を低減できる。

また、前記データ線２２０を抵抗値の低いアルミニウム
を主成分とする材料で形成したので、ＥＰＲＯＭの情報
書込み動作速度及び読出し動作速度の高速化を図ること
ができる。これにより、半導体集積回路装置のシステム
全体の動作速度の高速化を図れる。

（実施例■） 本実施例■は、本発明を一括消去型ＥＥＦＲＯＭに適用
した、本発明の第４の実施例である。なお、−括消去型
ＥＥＰＲＯＭについては例えば特願Ｎ６３−２８４５８
７号に詳細に記載されるので、ここでは簡単に説明する
。

本発明の実施例■である半導体集積回路装置に搭載され
た一括消去型Ｅ−Ｅ　Ｐ　ＲＯＭの構成を第１１図（要
部断面図）で示す。第１１図においては、図中左側にメ
モリセル形成領域を示し、図中右側に周辺回路形成領域
を示す。

第１１図に示すように、−括消去型ＥＥＰＲＯＭのメモ
リセルＭは電界効果トランジスタＱｍで構成される。こ
の電界効果トランジスタＱｍは、前記実施例１のメモリ
セルＭである電界効果トランジスタＱとソース領域及び
ドレイン領域である半導体領域の構造のみが異なるだけ
で、実質的に同一構造である。つまり、電界効果トラン
ジスタＱｍは、Ｐ−型ウェル領域１２、ゲート絶縁膜１
６、フローティングゲート電極１８、絶縁膜２０、コン
トロールゲート電極２２、ソース領域である高不純物濃
度のｎ゛型半導体領域３００及び低不純物濃度のｎ型半
導体領域３０２．ドレイン領域である低不純物濃度のｎ
型半導体領域３０４及び高不純物濃度のｎ°型半導体領
域３０６で構成される。前記ｐ型ウェル領域１２はチャ
ネル形成領域として使用される。ｎ型半導体領域３０２
はゴ型半導体領域３００の外周に沿って設けられる。つ
まり、ソース領域は所謂２重拡散構造で構成される。前
記ソース領域は、情報消去動作時にコントロールゲート
電極２２との間に高電圧が印加された場合、表面が空乏
化されることをゴ型半導体領域３００で不純物濃度を高
めることにより防止する。ｎ°型半導体領域３００及び
ｎ型半導体領域３０２はフローティングゲート電極１８
、コントロールゲート電極２２、絶縁膜３２の夫々に対
して自己整合的に形成される。

ドレイン領域のｎ型半導体領域３０４は、前記ソース領
域のｄ型半導体領域３００に比べて、低不純物濃度で接
合深さを浅く構成しているが、情報書込み動作時にはホ
ットエレクトロンの発生が十分となる濃度に構成される
。ｎ型半導体領域３０４は、フローティングゲート電極
１８、コントロールゲート電極２２、絶縁膜３２の夫々
に対して自己整合的に形成される。ゴ型半導体領域３０
６は、フローティングゲート電極１８、コントロールゲ
ート電極２２゜絶縁膜３２の夫々に対して自己整合的に
形成された絶縁膜３４、及び素子分離絶縁膜３０に対し
て自己整合的に形成された絶縁膜３６に対して自己整合
的に形成される。

前記ドレイン領域の外周に沿ったｐ−型ウェル領域１２
の主面部には高不純物濃度のｐ°型半導体領域３０８が
設けられる。ｐ゛型半導体領域３０８は、ドレイン領域
近傍の電界強度を高め、特に、情報書込み動作時に選択
に選択状態の電界効果トランジスタＱｍにおけるホット
エレクトロンの発生を促進し、情報書込み効率を向上す
ることができる。

前記ソース領域及びドレイン領域は前述の特願昭６３−
２８４５８７号に記載された製造方法と実質的に同一の
製造方法で形成することができる。

次に、前述の一括消去型Ｅ　Ｅ　Ｐ　ＲＯＭの製造方法
について簡単に説明する。前記実施例■と同様にして、
メモリセル形成領域において、絶縁膜３２に第１回目の
パターンニング（重ね切り）を施した後、例えばフォト
レジストをマスクにしてメモリセルＭのソース領域に半
導体領域３００　、３０２の夫々を順次形成する。ｎ゛
型半導体領域３０２は、例えばＩ　Ｘ　１０”〜Ｉ　Ｘ
　１０”［ａｔｏｍｓ／ａＪ］程度の不純物濃度のＰイ
オンを用い、５０［ＫｅＶ］程度のエネルギのイオン打
込み法で導入することによって形成する。また、ｎ型半
導体領域３００は、例えば５　Ｘ　１０１ｓ〜Ｉ　Ｘ　
１０”［ａｔｏｍｓ／ａｉ：］程度の不純物濃度のＡｓ
イオンを用い、６０［ＫｅＶ］程度のエネルギのイオン
打込み法で導入することにより形成する。

次に、例えばフォトレジストをマスクにしてメモリセル
Ｍのドレイン領域にｐ°型半導体領域３０８を形成する
。ｐ゛型半導体領域３０８は、例えば５×１０１３〜１
　、５　Ｘ　１０１４［ａｔｏｍｓ／ａ１．：ｌ程度の
不純物濃度のＢＦ２イオンを用い、６０［ＫｅＶ］程度
のエネルギのイオン打込み法で導入することにより形成
する。

次に、熱処理を施し、半導体領域３００　、３０２．３
０８の夫々に引伸し拡散を施す。

次に、例えばフォトレジストをマスクにしてメモリセル
Ｍのｐ°型半導体領域３０８の主面部にｎ半導体領域３
０４を形成する。ｎ型半導体領域３０４は、例えば５　
Ｘ　１０”〜３　Ｘ　１０”［ａｔｏｍｓ／ａｆｔコ程
度の不純物濃度のＡｓイオンを用い、６０［ＫｅＶ］程
度のエネルギのイオン打込み法で導入することにより形
成する。

次に、前記実施例Ｉと同様にして、周辺回路形成領域に
おいて、絶縁膜３２に第２回目のパターンニングを施し
た後、ｎ型半導体領域６０、ｐ型半導体領域６２、絶縁
膜（サイドウオールスペーサ）３４Ａ、３６Ａ、６４、
ｎ°型半導体値域６６、ａｏｓ　、　ｐ”型半導体領域
６８の夫々を順次形成する。ゴ型半導体領域３０６．６
６の夫々は、例えばフォトレジストをマスクにして、１
０１５〜１０”［ａｔｏｍｓ／ａ＋ｆコ程度の不純物濃
度のＡｓイオンを用い、６０［ＫｅＶ］程度のエネルギ
のイオン打込み法で導入することにより形成する。

次に、前記実施例Ｉと同様にして、ソース線３８、層間
絶縁膜４０、絶縁膜３４．３６、配線層４４、層間絶縁
膜４６、配線層７６の夫々を順次形成することによって
、前記第１１図に示す一括消去型ＥＥＰＲＯＭは完成す
る。

このように構成される一括消去型ＥＥＰＲＯＭは前記実
施例■と同様の効果を奏することができる。

なお、本実施例において、ｎ゛型半導体領域３０６．６
６の夫々を形成した後、前記実施例Ｉと同様にメモリセ
ルＭのソース線形成領域にｎ型半導体領域３７を形成し
てもよい。

（実施例■） 本実施例Ｖは、本発明を横型マスクＲＯＭに適用した、
本発明の第５実施例である。なお、マスクＲＯＭについ
て例えば特開昭５８−１１１３６４号公報に詳細に記載
されているので、ここでは簡単に説明する。

本発明の実施例■である半導体集積回路装置に塔載され
た横型マスクＲＯＭのメモリセルアレイの回路構成を第
１２図（等価回路図）で示す。

各メモリセルはｎチャネルＭＩＳＦＥＴで構成されマト
リックス状に配置される。各セルのゲートはＸデコーダ
回路１から延びるワード線ＷＬに、そのドレインはＹデ
コーダ回路２からカラムスイッチ用ＭＩＳＦＥＴＱ、　
を介して延びるデータ線りに接続され、そのソースは接
地される。また、カラムスイッチ用ＭＩＳＦＥＴＱ３の
ソース・ドレイン領域の一方はコモンデータ線ＣＤによ
ってセンスアンプ回路４に接続される。

各セルへのデータの書込みは、後述のように選択的にゲ
ート電極を通して基板と同一導電型の不純物をイオン打
込みし、所定のメモリ素子のＭＩＳＦＥＴ（図１２中、
例えば破線内のもの）のしきい値電圧ｖｔｈを高くする
ことによって行われる。

次に、前述の横型マスクＲＯＭのメモリセルの具体的な
構造について簡単に説明する。第１３図はメモリセルア
レイの一部の平面図である。第１４Ａ図は第１３図のＩ
　’　＝　Ｉ″切断線で切った断面図、第１４Ｂ図は第
１３図のｕ’−ｎ’切断線で切った断面図、第１４Ｃ図
は第１３図のｍ’−ｍ’切断線で切った断面図である。

第１３図、第１４Ａ図及び第１４Ｂ図に示すように、横
型マスクＲＯＭのメモリセルは電界効果トランジスタＱ
′で構成される。この電界効果トランジスタＱ′は、前
記実施例ＩのメモリセルＭである電界効果トランジスタ
Ｑの絶縁膜２０が設けられていない構造であることのみ
が異なるだけで。

実質的に同一構造である。つまり、電界効果トランジス
タＱ′は、Ｐ−型ウェル領域１２、ゲート絶縁膜１６、
ゲート電極１８．２２、ソース領域及びドレイン領域で
ある一対のｎ型半導体領域２４及び一対のｎ゛型半導体
領域２６で構成される。前記Ｐ−型ウエル領域１２はチ
ャネル形成領域として使用される。つまり、メモリセル
である電界効果トランジスタＱ′は、１層ゲート構造で
構成され、しかもＬＤＤ構造で構成される。

また、ゲート電極２２は、列方向に隣接して配置された
他のメモリセルである電界効果トランジスタＱ′のゲー
ト電極２２と一体に構成され、ワード線ＷＬを構成する
。なお、第１５Ａ図及び第１５Ｂ図において、図中左側
部はメモリセル形成領域を示し、図中右側部は周辺回路
形成領域を示す。

このメモリセル形成領域は、周辺回路形成領域近傍のメ
モリセル形成領域であり、前記第１３図の工′−Ｆ切断
線で切った断面に対応する断面を示す。

次ニ、前述の横型マスクＲＯＭの製造方法について第１
５Ａ図及び第１５Ｂ図（所定の製造工程におけるメモリ
セルアレイの要部断面図）を用いて簡単に説明する。

前記実施例■における絶縁膜２０を形成する工程を行わ
ない以外、前記実施例Ｉと同様の製造方法により、前述
の第４Ａ図乃至第４３図に示す工程を経る。この後、第
１５Ａ図に示すように、メモリセル形成領域において、
例えばフォトレジスト膜５００をマスクとして情報書込
み用のイオン打込みを行い、打込み領域５０２を形成す
る。

このイオン打込みされた電界効果トランジスタＱ’　の
しきい値電圧ｖｔｈは約８［ｖ］まで高められる。これ
に対して打込まれない電界効果トランジスタＱ′のｖｔ
ｈは例えば約０．６［Ｖ］である。

なお、上述の情報書込みのための不純物のイオン打込み
条件は、例えばボロンイオン５０２Ａ　を用い、打込み
エネルギ４０〜５００［Ｋ　ｅ　Ｖ］、ドーズ量１０”
〜１０”［ａｔｏｍｓ／ａ＃コの範囲から状況に応じて
種々選択される。即ち、打込みエネルギはゲート電極と
ゲート酸化膜の膜厚によって決まり、ドーズ量はしきい
値電圧ｖｔｈを何［Ｖ］まで変化させたいかによって決
定される。

次に、フォトレジストマスク５００を除去した後、前記
実施例Ｉと同様にして、ソース線３８、層間絶縁膜４０
、絶縁膜３４．３６、配線層４４、層間絶縁膜４６、配
線層７６の夫々を順次形成することによって第１５Ｂに
示す横型マスクＲＯＭは完成する。

このように構成される横型マスクＲＯＭは前記実施例Ｉ
と同様の効果を奏することができる。

（実施例■） 本実施例■は、本発明を縦型マスクＲＯＭに適用した、
本発明の第６実施例である。なお、マスクＲＯＭについ
ては例えば特開昭６３−１２２１６３号公報に詳細に記
載されているので、ここでは簡単に説明する。

本発明の実施例■である半導体集積回路装置に塔載され
た縦型マスクＲＯＭのメモリセルアレイの回路構成を第
１６図（等価回路図）、縦型マスクＲＯＭのメモリセル
アレイの要部平面図を第１７図、第１７図のビ’−１”
切断線で切った断面図を第１８図で示す。

第１６図及び第１７図に示すように、縦型マスクＲＯＭ
のメモリセルアレイには、ＭＩＳ容量又はＭＩＳＦＥＴ
（以下、単にＭＩＳＦＥＴ）からなるメモリセルＱｖ工
〜Ｑｖ、が配置される。メモリセルＱｖ１〜Ｑｖ、は直
列に接続される。８個（又は１６個、３２個、・・・）
のメモリセルＱＶＬ〜Ｑｖ８は８ビツト（又は１６ビツ
ト、３２ビツト・・・）からなる単位メモリセル行を構
成する。

前記メモリセメＱｖは、′０”情報となるデプレッショ
ン型（第１しきい値電圧）又は１１１　ｔｊ情報となる
エンハンスメント型（第２しきい値電圧）のＭＩＳＦＥ
Ｔで構成される。メモリセルＱｖ工〜Ｑｖ、のゲート電
極の夫々には、列方向に延在するワード線ＷＬが接続さ
れ、ワード線ＷＬは、メモリセルＱｖの導通を制御する
。夫々のワード線ＷＬはその一端がＸデコーダ回路１に
接続される。

単位メモリセル行のメモリセルＱｖ１−具体的には、メ
モリセルＱｖ１を構成するＭＩＳＦＥＴのドレインは、
行方向に延在するデータ線ＤＬに接続され、さらにその
ゲート電極にプリチャージ信号φｐｃが供給されるプリ
チャージ用ＭＩＳＦＥＴＱＰＱを介して電源電圧Ｖｃｃ
に接続される。

電源電圧Ｖｃｃは例えば回路の動作電圧５［Ｖ］である
。データ線ＤＬはこの一端がカラムスイッチを構成する
ＭＩＳＦＥＴＱｓを通してコモンデータ線ＣＤに接続さ
れる。ＭＩＳＦＥＴＱｓのゲート電極はＹデコーダ回路
２に接続される。メモリセル行の他端のメモリセルＱｖ
ｓｌ　を構成するＭＩＳＦＥＴのソースは基準電圧Ｖｓ
ｓに接続される。

基準電圧Ｖｓｓは例えば回路の接地電位０［ｖ］である
。後述するが、電源電圧Ｖｃｃ、基準電圧Ｖｓｓの夫々
は列方向に配置された複数の単位メモリセル行に共通で
設けられ、電源電圧用配線、基準電圧用配線の夫々を構
成する。

単位メモリセル行は、前記プリチャージ用ＭＩＳＦＥＴ
Ｑｐ　ｃを中心に行方向に一対の対称形で構成される。

この一対の単位メモリセル行は、列方向に繰り返しパタ
ーンで複数配置され、メモリセルアレイを構成する。

第１７図及び第１８図に示すように、縦型マスりＲＯＭ
のメモリセルである電界効果トランジスタＱｖは前記実
施例Ｖのメモリセルである電界効果トランシタＱ′と実
質的に同一構造である。また、縦型マスクＲＯＭのメモ
リセルアレイは、前記実施例Ｖのメモリセルアレイとデ
ータ線４４（ＤＬ）及びソース線３８（ＳＬ）が形成さ
れている位置が異なるだけで、前記実施例■の製造方法
と実質的に同一の製造方法で形成することができる。ま
た、メモリセルＱｖは予じめ（情報の書込み前）デイプ
レッション型のしきい値電圧で形成されるが、情報書込
用不純物の導入によってしきい値電圧はエンハンスメン
ト型に変化させられる。

この情報書込用不純物の導入は、前記実施例■と同様に
して、例えば１０”〜１０１４［ａｔｏｍｓ／ａ１１程
度のボロンイオン（−価）を用い、１００〜５゜Ｏ［Ｋ
　ｅ　Ｖｌ程度のエネルギーのイオン打込みで行う。こ
れにより、打込み領域６００が形成され、メモリセルＱ
ｖのしきい値電圧をデイプレッション型からエンハンス
メント型に変化させる。

このように構成される縦型マスクＲＯＭは、前記実施例
Ｉと同様の効果を奏する。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、前述の実施例Ｉにおいて、メモリセルＭである
電界効果トランジスタＱのソース領域及びドレイン領域
であるゴ型半導体領域２６を絶縁膜３４Ａ、３６Ａの夫
々に対して自己整合的に形成しているが、これに限らず
、本発明は、メモリセル形成領域において、前記ｎ゛型
半導体領域２６を形成せずに、ｎ型半導体領域３７と接
続孔４２を通して前記ドレイン領域にｎ型不純物をイオ
ン打込み法で導入して形成されるゴ型半導体領域とで代
用してもよい。

また、前記実施例Ｉ乃至■において、メモリセルＭであ
る電界効果トランジスタＱ３ＬＤＤ構造で形成している
が、これに限らず、本発明は、シングルドレイン構造、
ダブルドレイン（２重拡散）構造、或はこれらの構造を
ソース領域、ドレイン領域の夫々で使い分てもよい。

また、前記実施例■において、前記ソース線ＳＬをＰ−
型ウェル領域１２の主面に設けられた半導体領域３７Ａ
で形成しているが、これに限らず、本発明は、ソース線
ＳＬを実施例■と同様にしてコントロールゲート電極２
２間に埋込まれた導電層３８で形成してもよい。また、
前記実施例■、■、■の夫々において、ソース線ＳＬを
コントロールゲート電極２２間に埋込まれた導電層３８
で形成しているが、こ九に限らず、本発明は、ｐ−型ウ
ェル領域１２の主面に設けられた半導体領域３７Ａで形
成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

不揮発性記憶機能を有する半導体集積回路装置の製造工
程における最小加工寸法で規定されるメモリセルを形成
することができる。

また、前記半導体集積回路装置の集積度を向上すること
ができる。

また、前記半導体集積回路装置の動作速度の高速化を図
ることができる。

また、前記半導体集積回路装置の電気的信頼性を向上す
ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＥＰＲＯＭのメモリ
セルアレイの等価回路図、 第２図は、前記ＥＰＲＯＭのメモリセルアレイの平面図
、 第３Ａ図は、前記第２図の１−１切断線で切った断面図
、 第３Ｂ図は、前記第２図の■−■切断線で切った断面図
、 第３Ｃ図は、前記第２図の■−■切断線で切った断面図
、 第４Ａ図乃至第４Ｍ図は、前記ＥＰＲＯＭの各製造工程
毎に示す要部断面図。 第５図及び第６図は、前記ＥＰＲＯＭのメモリセルアレ
イの所定の製造工程における平面図、第７図は、本発明
の実施例■であるＥＰＲＯＭの要部断面図、 第８Ａ図及び第８Ｂ図は、前記ＥＰＲＯＭの各製造工程
毎に示す要部断面図、 第９図は、本発明の実施例■であるＥＰＲＯＭの要部断
面図、 第１０Ａ図及び第１０Ｂ図は、前記ＥＰＲＯＭの各製造
工程毎に示す要部断面図、 第１１図は、本発明の実施例■である一括消去型ＥＥＰ
ＲＯＭの要部断面図。 第１２図は、本発明の実施例Ｖである横型マスクＲＯＭ
のメモリセルアレイの等価回路図、第１３図は、前記横
型マスクＲＯＭのメモリセルアレイの平面図、 第１４Ａ図は、前記第１３図の■′−ビ切断線で切った
断面図、 第１４Ｂ図は、前記第１３図のｎ’−ｎ’切断線で切っ
た断面図。 第１４Ｃ図は、前記第１３図のｍ’−ｍ’切断線で切っ
た断面図、 第１５Ａ図及び第１５Ｂ図は、前記横型マスクＲＯＭを
各製造工程毎に示す要部断面図、第１６図は１本発明の
実施例■である縦型マスクＲＯＭのメモリセルアレイの
等価回路図、第１７図は、前記縦型マスクＲＯＭのメモ
リセルアレイの平面図。 第１８図は、前記第１７図のＩｊｌｌＰｊ切断線で切っ
た断面図である。 図中、Ｍ・・・メモリセル、Ｑ、Ｑｍ・・・電界効果ト
ランジスタ、１２．１３・・・ウェル領域、２４．２６
．３７゜３７Ａ・・・半導体領域、１８・・・フローテ
ィングゲート電極、２２・・・コントロールゲート電極
、３４．３４Ａ、　３６・・・絶縁膜、３ｇ、ＳＬ・・
・ソース線、４４．ＤＬ・・・データ線、３０・・・素
子分離絶縁膜、２８・・・チャネルストッパ領域である
。

Claims (1)

1. 【特許請求の範囲】 １、フローティングゲート電極とコントロールゲート電
   極とを有する電界効果トランジスタでメモリセルを構成
   し、このメモリセルのドレイン領域にデータ線を接続す
   る不揮発性記憶機能を備えた半導体集積回路装置におい
   て、前記電界効果トランジスタのフローティングゲート
   電極とゲート幅方向に隣接する他の電界効果トランジス
   タのフローティングゲート電極との間に素子間分離用の
   第１絶縁膜を埋込み、前記電界効果トランジスタのドレ
   イン領域の前記ゲート幅方向の寸法がこのドレイン領域
   に隣接する第１絶縁膜間の間隔で実質的に規定されると
   共に、前記ドレイン領域のゲート長方向の寸法がこの方
   向に配列された複数の電界効果トランジスタのコントロ
   ールゲート電極間の間隔で実質的に規定され、前記ドレ
   イン領域との接続部のデータ線と前記ドレイン領域に隣
   接するそれぞれの前記第１絶縁膜との間隔を等しい間隔
   で、かつ前記ドレイン領域との接続部のデータ線と前記
   ドレイン領域に隣接するそれぞれのフローティングゲー
   ト電極或はコントロールゲート電極との間隔を等しい間
   隔で構成したことを特徴とする半導体集積回路装置。 ２、前記ドレイン領域と前記データ線との接続が、前記
   コントロールゲート電極及び前記フローティングゲート
   電極の側壁に対して自己整合的に設けられた第２絶縁膜
   と、前記第１絶縁膜の側壁に対して自己整合的に設けら
   れた第３絶縁膜とで囲まれて形成された接続孔を通して
   行うことを特徴とする請求項１項に記載の半導体集積回
   路装置。 ３、前記コントロールゲート電極はワード線を構成する
   と共に、前記ワード線と略同一方向に延在するソース線
   は前記電界効果トランジスタのソース領域に隣接する前
   記ワード線の側壁に自己整合的に形成された絶縁膜間に
   埋め込まれた導電膜で構成されることを特徴とする請求
   項１又は請求項２に記載の半導体集積回路装置。 ４、前記データ線と前記ドレイン領域との接続は、前記
   接続孔に対して自己整合的に形成された中間導電膜を介
   して行われることを特徴とする請求項１又は請求項２に
   記載の半導体集積回路装置。 ５、前記データ線と前記ドレイン領域との接続は、前記
   接続孔内に自己整合的に埋込まれたコンタクトパッド電
   極を介して行われることを特徴とする請求項１又は請求
   項２に記載の半導体集積回路装置。 ６、前記メモリセルはメモリセル形成領域に形成され、
   前記メモリセルを制御する周辺回路は周辺回路形成領域
   に形成されると共に、前記メモリセル形成領域と前記周
   辺回路形成領域間及び周辺回路形成領域内の素子間はフ
   ィールド酸化膜で分離されることを特徴とする請求項１
   乃至請求項５に記載の夫々の半導体集積回路装置。 ７、フローティングゲート電極とコントロールゲート電
   極とを有する電界効果トランジスタでメモリセルを構成
   し、このメモリセルのドレイン領域にデータ線を接続す
   る不揮発性記憶機能を備えた半導体集積回路装置の製造
   方法において、前記電界効果トランジスタ形成領域の基
   板の主面上に、ゲート絶縁膜を介在させて、第１層目の
   導電層を形成する工程と、前記第１層目の導電層にパタ
   ーンニングを施し、ゲート幅方向に所定の間隔を有する
   前記第１層目の導電層を形成する工程と、前記第１層目
   の導電層間に第１絶縁膜を埋込む工程と、前記第１層目
   の導電層及び第１絶縁膜上に第２絶縁膜を形成する工程
   と、第２絶縁膜上に第２層目の導電層を形成する工程と
   、前記第２層目の導電層及び第１層目の導電層にパター
   ンニングを施し、前記ゲート長方向に所定の間隔を有す
   るコントロールゲート電極及びフローティングゲート電
   極を形成する工程と、前記基板の主面上にコントロール
   ゲート電極及びフローティングゲート電極に対して自己
   整合的にソース領域及びドレイン領域を形成する工程と
   、前記フローティングゲート電極と、コントロールゲー
   ト電極との側壁及び前記第１絶縁膜の側壁に自己整合的
   に第３絶縁膜を形成すると共に、ドレイン領域上に前記
   第３絶縁膜で周囲を規定された接続孔を形成する工程と
   、前記接続孔を通して前記ドレイン領域に接続されるデ
   ータ線を形成する工程とを備えたことを特徴とする半導
   体集積回路装置の製造方法。 ８、前記第２層目の導電層をパターンニングする工程は
   、前記ゲート幅方向に延在しかつ前記ゲート長方向に所
   定の間隔を有するコントロールゲート電極及びワード線
   を形成することを特徴とする請求項７に記載の半導体集
   積回路装置の製造方法。 ９、前記電界効果トランジスタのソース領域に接続され
   るソース線は、前記ソース領域に隣接する前記ワード線
   の側壁に自己整合的に形成された絶縁膜間に埋込まれた
   導電層で形成されることを特徴とする請求項８に記載の
   半導体集積回路装置の製造方法。 １０、前記第１絶縁膜の表面の高さは、前記第１層目の
   導電層の表面の高さと略同一平面で形成されることを特
   徴とする請求項７乃至請求項９項に記載の夫々の半導体
   集積回路装置の製造方法。