JPH03222471A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPH03222471A
JPH03222471A JP2018598A JP1859890A JPH03222471A JP H03222471 A JPH03222471 A JP H03222471A JP 2018598 A JP2018598 A JP 2018598A JP 1859890 A JP1859890 A JP 1859890A JP H03222471 A JPH03222471 A JP H03222471A
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gate electrode
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memory cell
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小森 和宏
Toshiaki Nishimoto
敏明 西本
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、フローテ
ィングゲート電極とコントロールゲート電極とを有する
電界効果トランジスタ(F E T)からなる−素子型
のメモリセルを備えた半導体集積回路装置に適用して有
効な技術に関する。
〔従来の技術〕
不揮発性記憶機能を有する半導体集積回路装置として、
E P ROM (E rasable P rogr
ammableRead 0nly Memory)及
び−括消去型EEPROM(Electrically
 Erasable Programmable Re
ad Only Memory)が知られている。
これらの半導体集積回路装置において、情報を記憶する
メモリセルは、半導体基板上に第1の絶縁膜を介して設
けられたフローティングゲート電極と、フローティング
ゲート電極上に第2の絶縁膜を介して設けられたコント
ロールゲート電極とを有する電界効果トランジスタによ
って構成されている。メモリセルを構成する前記電界効
果トランジスタはデータ線とワード線との交差部に設け
られる。前記ワード線は前記電界効果トランジスタのコ
ントロールゲート電極に接続されている。
前記電界効果トランジスタのソース領域はそれと一体に
形成されたソース線(例えば、n型の半導体領域)に接
続され、ドレイン領域はデータ線に接続されている。前
記電界効果トランジスタのドレイン領域、データ線の夫
々はメモリセルを覆う眉間絶縁膜に形成された接続孔を
通して接続されている。
また、前記メモリセルである電界効果トランジスタの周
囲(ゲート幅を規定する領域)は素子分離領域が設けら
れ、この素子分離領域はメモリセル間を分離する。前記
素子分離領域は、選択酸化法によって形成されたフィー
ルド絶縁膜によって形成されている。
前述のメモリセルの構造については、例えば米国特許(
US P)4,663,645号、或は1985  I
 E DM Tech、Dig、pp616〜619 
 に記載されている。
〔発明が解決しようとする課題〕
本発明者は、前述の半導体集積回路装置において、不揮
発性記憶機能のメモリセルサイズを縮小する技術を検討
した結果、次のような問題点が生じることを見出した。
前記素子分離領域は、フローティングゲート電極に自己
整合的に形成された素子間分離溝で構成することにより
、素子分離領域の幅を縮小し、EPROMの高集積化を
図ることができる技術が提案されている(特開昭64−
43180号公報)。
しかしながら、この技術では、素子分離領域の幅方向つ
まりワード線の延在する方向にメモリセルサイズを縮小
できるが、データ線の延在する方向についてはメモリセ
ルサイズを縮小できない。
また、前記メモリセルのドレイン領域、データ線の夫々
を接続する接続孔は、層間絶縁膜上に形成されたフォト
レジストにパターンニングを施すことで所定のマスクを
形成し、このマスクを用いてエツチングを施すことで形
成される。この接続孔は、製造プロセスにおいて、マス
ク合せ余裕寸法が必要とされるので、コントロールゲー
ト電極と素子分離領域との間に所定間隔を有して形成さ
れる。このため、マスク合せ余裕寸法に相当する分、メ
モリセルのドレイン領域側の面積が増大すルノテ、EP
ROM又はEEPROMの集積度が低下する。
本発明の目的は、不揮発性記憶機能を有する半導体集積
回路装置の製造工程における最小加工寸法でメモリセル
を形成することが可能な技術を提供することにある。
本発明の他の目的は、前記目的に加えて、不揮発性記憶
機能を有する半導体集積回路装置の集積度を向上するこ
とが可能な技術を提供することにある。
また1本発明の他の目的は、前記目的に加えて。
情報の書込み動作速度及び読出し速度の高速化を図るこ
とが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
(1)フローティングゲート電極とコントロールゲート
電極とを有する電界効果トランジスタでメモリセルを構
成し、このメモリセルのドレイン領域にデータ線を接続
する不揮発性記憶機能を備えた半導体集積回路装置にお
いて、ゲート幅方向に配置された電界効果トランジスタ
のフローティングゲート電極間にそれに対して自己整合
的に素子分離用の素子分離絶縁膜を埋込み、前記電界効
果トランジスタのドレイン領域に隣接する素子分離絶縁
膜間の間隔、ドレイン領域に隣接するコントロールゲー
ト電極間の間隔の夫々で、前記ドレイン領域のゲート幅
方向、ゲート長方向の夫々の実質的な寸法を規定し、こ
のドレイン領域にそれに対して自己整合的にデータ線を
接続する。
(2)前記手段(1)のメモリセルのドレイン領域、前
記データ線の夫々が、フローティングゲート電極及びコ
ントロールゲート電極の側壁に対して自己整合的に形成
された絶縁膜(サイドウオールスペーサ)と前記素子分
離絶縁膜の側壁に対して自己整合的に形成された絶縁膜
(サイドウオールスペーサ)とで規定された接続孔を通
して接続される。
(3)前記手段(1)のメモリセルをゲート幅方向に複
数配置し、この複数のメモリセルである電界効果トラン
ジスタの夫々のソース領域間を接続するソース線をソー
ス領域に隣接するコントロールゲート電極間に実質的に
埋込まれた導電層で形成する。
〔作  用〕
上述した手段(1)によれば、前記データ線、メモリセ
ルである電界効果トランジスタのドレイン領域の夫々を
、製造プロセスにおけるマスク合せ余裕寸法を必要とし
ないで接続できるので、前記ドレイン領域に隣接する素
子分離絶縁膜の間隔であるゲート幅及び前記ドレイン領
域に隣接するコントロールゲート電極間の間隔で実質的
に規定される前記ドレイン領域のサイズを縮小できる。
この結果、メモリセルサイズを縮小できるので、不揮発
性記憶機能を有する半導体集積回路装置の集積度を向上
することができる。
上述した手段(2)によれば、前記ゲート幅及び前記ド
レイン領域に隣接するコントロールゲート電極間の幅に
加えて、前記絶縁膜(サイドウオールスペーサ)の幅を
製造プロセスにおけるマスク合せ余裕寸法を必要としな
いで形成できるので、メモリセルサイズを縮小し、不揮
発性記憶機能を有する半導体集積回路装置の集積度を向
上することができる。また、前記製造プロセスにおける
マスク合せ余裕寸法を必要としない加工寸法を製造プロ
セスにおける最小加工寸法に規定することにより、メモ
リセルを製造プロセスにおける最小加工寸法で形成でき
る。
上述した手段(3)によれば、前記ソース線をソース領
域に比べて比抵抗値が小さい導電層で形成できるので、
情報の書込み動作速度及び読出し動作速度の高速化を図
ることができる。
以下、本発明の構成について、一実施例とともに説明す
る。
なお、実施例を説明するための全図において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
【発明の実施例〕
(実施例I) まず、本発明の第1実施例である半導体集積回路装置に
搭載されたEPROMのメモリセルアレイの回路構成に
ついて、第1図(等価回路図)を用いて説明する。
第1図において、1はXデコーダ回路、2はYデコーダ
回路、3は情報書込み回路、4はセンスアンプ回路であ
る。
Xデコーダ回路1からはワード線WLが、Xデコーダ回
路2からはデータ線DLがそれぞれ延在する。Xデコー
ダ回路1は複数本のうちの1本のワード線WLを選択す
る。Xデコーダ回路2は複数本のうちの1本のデータ線
DLを選択する。
メモリセルMは、ワード線WL、データ線DLの夫々の
交差部毎に配置され、同第1@に示すようにワード線W
L、データ線DLの夫々に接続される。
メモリセルMは、フローティングゲート電極と所定のワ
ード線WLに接続されたコントロールゲート電極とを有
する2層ゲート構造の電界効果トランジスタQを基本構
造として構成される。
メモリセルMである電界効果トランジスタQのドレイン
領域はデータ線DLに接続され、ソース領域は後述する
がソース線(接地線)SLに接続される。このソース線
SLはワード線WLと同一方向に延在する。
前記メモリセルMは、マトリックス状に複数配置され、
メモリセルアレイを構成する。
情報書込み回路3は、複数本のうちの所定の1本のワー
ド線WLを選択し、そのワード線WLに接続された所定
のメモリセルMに情報を書込むためのものである。
センスアンプ回路4はメモリセルMの情報を読出すため
のものである。
次に、前述したメモリセルMの具体的な構造について説
明する。第2図はメモリセルアレイの一部の平面図であ
る。第3A図は第2図のI−I切断線で切った断面図、
第3B図は第2図の■−■切断線で切った断面図、第3
c図は第2図のm−■切断線で切うた断面図である。な
お、第2図は、その図面を見易くするために、データ線
とソース線の間に設けられる層間絶縁膜以外の絶縁膜を
図示しない。
第2図及び第3A図乃至第3C図において、1゜は単結
晶珪素からなるp−型の半導体基板であり、12は半導
体基板10の主面部に設けられたp−型ウェル領域であ
る。
なお、後述するが、半導体基板10のメモリセルアレイ
以外の他の領域の主面には、前述したデコーダ回路1.
2、情報書込み回路3及びセンスアンプ回路4等の周辺
回路を構成する、相補型MIS F E T (Met
al I n5ulator旦emiconducto
r F1工)が構成される。相補型MISFETはnチ
ャネルMISFET、pチャネ71/MISFET(7
)夫々を組合せて構成される。nチャネルMISFET
はp−型ウェル領域12の主面に構成される。pチャネ
ルMISFETは、後述する第4図に示すように、半導
体基板10の主面部に設けられたビ型ウェル領域14の
主面に構成される。
EPROMのメモリセルMは前述したように電界効果ト
ランジスタQで構成される。この電界効果トランジスタ
Qは、主にp−型ウェル領域12、ゲート絶縁膜16、
フローティングゲート電極18、ゲート絶縁膜20、コ
ントロールゲート電極22、ソース領域及びドレイン領
域である一対のn型半導体領域24及び一対のn°型半
導体領域26で構成される。
前記p”型ウェル領域12はチャネル形成領域として使
用される。つまり、メモリセルMである電界効果トラン
ジスタQは、2層ゲート構造で構成され、しかもLDD
構造で構成される。
前記フローティングゲート電極18は、製造工程におけ
る第1層目のゲート電極材料で形成され、例えば抵抗値
を低減する不純物(リン(P)或はヒ素(As))が導
入された多結晶珪素膜で形成される。フローティングゲ
ート電極18は、パターンニングにより、第2図中列方
向(ワード線及びソース線の延在する方向)に所定の幅
d1(ゲート幅又はチャンネル幅)を持って形成される
28はp型チャネルストッパ領域であり、3oは素子分
離絶縁膜である。素子分離絶縁膜3oは、列方向に所定
の幅d2を有し、しかもフローティングゲート電極18
に対して、自己整合的に埋込まれる。
つまり、前記ゲート幅に相当する幅d1は列方向におい
てドレイン領域24に隣接する素子分離絶縁膜30間の
間隔で規定される。素子分離絶縁膜3oは。
例えばCVD法で堆積させた酸化珪素膜をRIE(Re
active I on旦tching)等を用いてエ
ツチングすることによりフローティングゲート電極18
間に埋込まれる。つまり、素子分離絶縁膜30の列方向
の幅d2は、製造プロセスにおけるマスク合せ余裕寸法
が必要ない加工寸法で形成できる。
コントロールゲート電極22は、製造工程における第2
層目のゲート電極材料で形成され、例えば、抵抗値を低
減する不純物(P或はA s )が導入された多結晶珪
素膜で形成される。なお、コントロールゲート電極22
は、単層の高融点金属膜或は高融点金属珪化(W S 
i、 、 Mo S i、等)膜、又は多結晶珪素膜上
に高融点金属珪化膜を設けた複合膜で形成してもよい。
コントロールゲート電極22はパターンニング(後述す
る重ね切り)により行方向(データ線の延在する方向)
に所定の間隔d、及び所定の幅(ゲート長又はチャンネ
ル長)d4を持って形成される。また、コントロールゲ
ート電極22の幅d4は製造プロセスにおけるマスク合
せ余裕寸法を必要としない加工寸法で形成される。この
コントロールゲート電極22は1列方向に隣接して配置
された他のメモリセルMである電界効果トランジスタQ
のコントロールゲート電極22と一体に構成され、ワー
ド線WLを構成する。
また、メモリセルMである電界効果トランジスタQのド
レイン領域(24及び26)の平面形状は、このドレイ
ン領域に隣接する素子分離絶縁膜30の間隔であるゲー
ト幅d工及びコントロールゲート電極22間の間隔d3
で規定される。
コントロールゲート電極22の上部には、上層の導電層
(データ線)との絶縁耐圧を確保するために、絶縁膜3
2が形成される。フローティングゲート電極18及びコ
ントロールゲート電極22の側壁上には、上層の導電層
との絶縁耐圧を確保する絶縁膜(サイドウオールスペー
サ)34が形成される。この絶縁膜34はフローティン
グゲート電極18及びコントロールゲート電極22に対
して自己整合的に形成される。また、絶縁膜34の製造
工程と同一の製造工程により、素子分離絶縁膜30の側
壁上には絶縁膜(サイドウオールスペーサ)36が形成
される。この絶縁膜36は素子分離絶縁膜30に対して
自己整合的に形成される。絶縁膜34.36の夫々は例
えばCVD法で堆積させた酸化珪素膜にRIE等の異方
性エツチングを施すことによって形成される。
37はゴ型半導体領域であり、この半導体領域37はp
−型ウェル領域12の主面部に形成される。半導体領域
37上にはソース線(SL)38が形成される。
ソース線38は、メモリセルMである電界効果トランジ
スタQのソース領域(24及び26)に接続され、絶縁
膜34A間に埋込まれた導電層で形成される。
ソース線38は、列方向に複数配置される電界効果トラ
ンジスタQのソース領域の夫々に接続され、列方向に延
在される。ソース線38は、例えば、選択CVD法で形
成されたタングステン(W)を絶縁膜34間に埋込むこ
とにより形成される。ソース線38の表面の高さはコン
トロールゲート電極22の表面の高さと略同一平面で形
成される。なお、ソース線38は、抵抗値を低減する不
純物例えばPをドープしながら珪素を選択成長させて形
成してもよい。
このように、ソース線38を行方向(ゲート長方向)に
おいてソース領域(24及び26)に隣接するコントロ
ールゲート電極22の間(間隔a、)にこのコントロー
ルゲート電極22に対して自己整合的に埋込まれた導電
層で形成する。この構成により、ソース線38、それに
隣接するコントロールゲート電極22の夫々の間の製造
プロセスにおけるマスク合せ余裕寸法を必要としなくな
るので、メモリセルMのサイズを縮小し、EPROMの
集積度を向上できる。また、後述するが、ソース線38
に行方向において隣接するコントロールゲート電極22
間の間隔d、を製造プロセスにおける最小加工寸法で形
成できる。また、ソース線38をタングステン等の比抵
抗値が小さい(例えばゴ型半導体領域26に比べて)高
融点金属で形成し、ソース線38の電位の浮きを低減し
たので、情報の書込み動作速度及び読出し動作速度の高
速化を図れる。
ソース線38及び絶縁@32の上部には、上層の導電層
との絶縁耐圧を確保するために、眉間絶縁膜40が形成
される。
メモリセルMである電界効果トランジスタQのドレイン
領域(24及び26)には接続孔42を通してデータ線
(DL)44が接続される。データ線44は絶縁膜32
及び層間絶縁膜40上を行方向に延在して設けられる。
データ線44は例えば高融点金属膜で形成さ九る。また
、データ線44は、抵抗値を低減する不純物が導入さ九
た多結晶珪素膜或は高融点金属珪化膜の単層、又は多結
晶珪素膜上に高融点金属珪化膜を設けた複合膜(ポリサ
イド膜)で形成してもよい。つまり、データJ!44は
、スパッタ法、CVD法等、下地段差部上でのステップ
カバレッジが良好である。
このように、CVD法、スパッタ法等のステップカバレ
ッジが良好な導電層でデータ線44を形成する。この構
成により、段差部1例えば接続孔42で形成される段差
部分におけるデータ線44の断線不良を防止できるので
、EPROMの電気的信頼性を向上できる。
接続孔42は、ドレイン領域とデータ線44との接続側
のフローティングゲート電極18及びコントロールゲー
ト電極22の側壁に対して自己整合的に設けられた絶縁
膜34と、素子分離絶縁膜30の側壁に対して自己整合
的に設けられた絶縁膜36とで囲まれて構成される。接
続孔42の開口面積は主にゲート幅d1、コントロール
ゲート電極22の間隔d。
及び絶縁膜34.36の夫々の膜厚(ドレイン領域端部
からの膜厚)で略規定される。つまり、接続孔42内に
おいてデータ線44と接続孔42の行方向端部に位置す
るそれぞれのコントロールゲート電極22との間隔は等
しく形成される。同様に、接続孔42内において、デー
タ線44と接続孔42の列方向端部に位置するそれぞれ
の素子分離絶縁膜3oとの間隔は等しく形成される。
このように、データ線44はドレイン領域(24及び2
6)に対して実質的に自己整合的に接続される。
データ線44とフローティングゲート電極18及びコン
トロールゲート電極22との絶縁耐圧はコントロールゲ
ート電極22上の絶縁膜32とその側壁上の絶縁膜34
とで確保される。この構成により、接続孔42は、ゲー
ト幅dよ及びコントロールゲート電極22の間隔d、に
対して、製造プロセスにおけるマスク合せ余裕寸法を必
要とせずに形成できる。
また、データ線44とメモリセルMである電界効果トラ
ンジスタQのドレイン領域(24及び26)とは。
製造プロセスにおけるマスク合せ余裕寸法を必要としな
いで接続できるので、ゲート幅d1及びコントロールゲ
ート電極22間の間隔d3で実質的に規定される。つま
り、ドレイン領域(24及び2B)の寸法(開口面積)
を製造プロセスにおけるマスク合せ余裕寸法を必要とし
ない加工寸法で形成できる。
この構成により、行方向及び列方向においてメモリセル
アレイズを縮小できるので、EPROMの集積度を向上
することができる。
また、ゲート幅d1及びコントロールゲート電極22間
の間隔d3に加えて、前述したように素子分離絶縁膜3
0の列方向の幅d2及びゲート長d4を製造プロセスに
おけるマスク合せ余裕寸法を必要としない加工寸法で形
成できるので、メモリセルMを製造プロセスにおけるマ
スク合せ余裕寸法を必要としない加工寸法で形成できる
。この結果、EPROMの集積化を向上することができ
る。
また、前記ゲート幅d1、素子分離絶縁膜30の幅d2
、コントロールゲート電極22間の間隔d。
及びゲート長d4の夫々の加工寸法を製造プロセスにお
ける最小加工寸法で形成できるので、最小加工寸法で規
定される、高集積化されたEPROMのメモリセルMを
形成することができる。
前記データ線44上には層間絶縁膜46が形成される。
このように構成されるメモリセルM上には図示しないが
配線層及び配線層上にはファイナルパッシベーション膜
が形成される。
次に、前述のEPROMの製造方法について、第4A図
乃至第4M図(各製造工程毎に示す要部断面部)、第5
図及び第6図(所定の製造工程におけるメモリセルアレ
イの要部平面図)を用いて具体的に説明する。なお、第
4A図乃至第4M図の夫々において、図中左側部はメモ
リセル形成領域を示し、図中右側部は周辺回路形成領域
を示す。
このメモリセル形成領域は、周辺回路形成領域近傍のメ
モリセル形成領域であり、前記第2図のI−1切断線で
切った断面に対応する断面を示す。
まず、単結晶珪素からなるp−型半導体基板10を用意
する(第4A図参照)。
次に1周辺回路の相補型MISFETのpチャネルMI
SFET形成領域において半導体基板10の主面部にn
−型ウェル領域14を形成する6n−型ウェル領域14
は、10”[atoms/ad]程度のn型不純物例え
ばPを120[K e Vl程度のエネルギのイオン打
込み法で導入することによって形成できる。
この後、メモリセル形成領域及び周辺回路の相補型MI
SFETのnチャネルMISFET形成領域において、
半導体基板10の主面部にp−型ウェル領域12を形成
する。なお、1型ウエル領域14とは異なる半導体基板
10の主面部の全領域にp−型ウェル領域12を形成し
てもよい。この後、1200℃程度の熱処理を数時間施
すことによって引き伸し拡散を行う。
次に、p−型ウェル領域12.1型ウエル領域14の夫
々の主面上に400〜700[nm]のフィールド絶縁
膜48を形成する。フィールド絶縁膜48は、p−型ウ
ェル領域12.n−型ウエル領域14の夫々の主面を選
択的に酸化した酸化珪素膜で形成する。このフィールド
絶縁膜48を形成する工程と実質的に同−製造工程によ
って、半導体基板10の主面部のフィールド絶縁膜48
下にp型チャネルストッパ領域50を形成する。チャネ
ルストッパ領域5oは、フィールド絶縁膜48の形成領
域のp−型ウェル領域12の主面に予め10 ” ’ 
[atoms/ alコ程度のBF、を60[KeV]
程度のエネルギのイオン打込み法で導入し、フィールド
絶縁膜48を形成する熱処理で不純物の引伸し拡散を行
うことで形成できる。このフィールド絶縁膜48、チャ
ネルストッパ領域5oの夫々を形成することにより、メ
モリセル形成領域、周辺回路形成領域の夫々が電気的に
分離される。
また、周辺回路形成領域において、素子形成領域間は、
フィールド絶縁膜48、チャネルストッパ領域50の夫
々が形成され、電気的に分離される。
次に、第4A図に示すように、f型ウェル領域12、「
型ウェル領域14の夫々の主面上に15〜20[nm1
程度のゲート絶縁膜16を形成する。ゲート絶縁膜16
はp−型ウェル領域12、n−型ウェル領域14の夫々
の主面を酸化した酸化珪素膜で形成する。
次に、ゲート絶縁膜16上を含む基板全面に第1層目の
ゲート電極層18を堆積させる。この第1層目のゲート
電極層18は例えばCVD法で堆積させた20−0〜3
00[nmlの膜厚の多結晶珪素膜で形成する。この多
結晶珪素膜にはその堆積後に抵抗値を低減するn型不純
物例えばPが導入(イオン打込み法或は熱拡散法)され
る。
次に、第4B図及び第5図に示すように、メモリセル形
成領域において、前記第1層目のゲート電極層18に所
定の形状でパターンニングを施すことにより、列方向に
所定の幅(ゲート幅)dl及び所定の間隔d2 を有す
る第1層目のゲート電極層18を形成する。
前記パターンニングは、例えば、フォトレジスト52を
マスクとして、RIE等の異方性エツチングを用いて行
う。前記間隔d2は例えば製造工程における最小加工寸
法で形成する。
また、このエツチングにおいて、周辺回路形成領域上の
第1層目のゲート電極層18はエツチングせずに残して
おく。
次に、同第4B図及び第5図に示すように、メモリセル
形成領域において、第1層目のゲート電極層18間の半
導体基板10の主面部にp型チャネルストッパ領域28
を形成する。このp型チャネルストッパ領域28は1例
えば前記フォトレジスト52をマスクとして、 101
3[atoms/aJ]程度のP型不純物例えばBF2
 を60[KeV]程度のエネルギのイオン打込み法で
導入することによって形成される。なお、この工程の後
に、熱処理(アニール)により前記P型不純物の引伸し
拡散を行ってもよい。
次に、フォトレジスト52を除去した後、第4C図に示
すように、第1層目のゲート電極層18上及び夫々の間
を含む基板全面に絶縁膜30を形成する。
絶縁膜30は、例えばCVD法を用いて第1層目ゲート
電極18間の間隔d2の1/2以上の膜厚を有する酸化
珪素膜で形成され、第1層目のゲート電極層18間を埋
込んで形成される。
この後、第4D図及び前記第5図に示すように、メモリ
セル形成領域において、前記第1層目のゲート電極層1
8間に埋込んだ絶縁膜30を形成する。
前記絶縁膜30は、例えばRIE等の異方性エツチング
を用いて絶縁膜30をエッチバックすることにより、表
面の位置が第1層目のゲート電極層18の表面の位置と
実質的に同一位置となるように、第1層目のゲート電極
層18間に埋込ま九る。このように、絶縁膜30及びp
型チャネルストッパ領域28は、列方向に所定の間隔d
2を持ってパターンニングされた第1層目のゲート電極
層18間に自己整合的に埋込まれる。つまり、絶縁膜3
0の列方向における幅d2は、製造プロセスにおけるマ
スク合せ余裕寸法を必要としない加工寸法で形成でき、
微細化できる。
また、絶縁膜30の表面の位置は、第1層目のゲート電
極層18の表面の位置と実質的に同一で形成されるので
、絶縁膜30及び第1層目のゲート電極層18で形成さ
れる表面を実質的に平担化することができる。
次に、第4E図に示すように、第1層目のゲート電極1
8及び絶縁膜30上を含む基板全面に絶縁膜20を形成
する。この絶縁膜20は、例えば、第1層目のゲート電
極層18及び絶縁膜30の夫々の表面を酸化した2〜5
[nm]程度の膜厚の酸化珪素膜、この酸化珪素膜上に
例えばCVD法で堆積させた10〜20[nm]程度の
膜厚の窒化珪素膜、この窒化珪素膜の表面を酸化した2
〜5[nm]程度の膜厚の酸化珪素膜の夫々を順次積層
した複合膜で形成される。つまり、絶縁膜20は、3層
絶縁膜構造でしかもONO構造で形成される。また、絶
縁膜20は、単層の酸化珪素膜若しくは窒化珪素膜、或
はこれらの複合膜(2層膜)で形成してもよい。
次に、第4F図に示すように、周辺回路形成領域におい
て、前記絶縁膜20、第1層目のゲート電極層18及び
ゲート絶縁膜16のそれぞれを順次エツチングにより除
去し、半導体基板10の表面を露出する。このエツチン
グは例えばRIE等の異方性エツチングを用いて行う。
また1図示しないが、このエツチング工程中において、
メモリセル形成領域はフォトレジスト等の保護膜で覆わ
れエツチングされない。
次に、周辺回路形成領域において、P−型ウェル領域1
2,1型ウエル領域14の夫々の主面上に15〜20[
nm]程度の膜厚のゲート絶縁膜54を形成する。ゲー
ト絶縁膜54はp−型ウェル領域12、n−型ウェル領
域14の夫々の主面を酸化した酸化珪素膜で形成する。
この後1周辺回路形成領域のゲート絶縁膜54及びメモ
リセル形成領域の絶縁膜20上を含む基板全面に第2層
目のゲート電極層22を堆積させる。この第2層目のゲ
ート電極層22は例えばCVD法で堆積させた200〜
300[nm]の膜厚の多結晶珪素膜で形成する。この
多結晶珪素膜には、その堆積後に抵抗値を低減するn型
不純物例えばPが導入(イオン打込み法或は熱拡散法)
される。なお、この第2層目のゲート電極層22は、1
00〜150[nm]の膜厚の多結晶珪素膜、150〜
200[nm]の膜厚のWSi、膜の夫々を順次積層し
た複合膜所謂ポリサイド膜で形成してもよい。このW 
S x a膜はCVD法又はスパッタリング法で形成す
る。
この後、第4G図に示すように、第2層目のゲート電極
層22上に絶縁膜32を形成する。この絶縁膜32は例
えばCVD法で堆積させた400〜500[nmlの膜
厚の酸化珪素膜で形成する。なお、絶縁膜32はCVD
法で堆積させた酸化珪素膜と窒化珪素膜との複合膜で形
成してもよい。前記絶縁膜2fl第2層目のゲート電極
層22、絶縁膜32の夫々は実質的に平担化された絶縁
膜30及び第1層目のゲート電極層18の表面上に順次
形成されるので。
絶縁膜20、第2層目のゲート電極層22、絶縁膜32
の夫々の表面は実質的に平担化される。
次に、メモリセル形成領域において、前記絶縁膜32に
第1回目のパターンニングを施す。このパターンニング
は、絶縁膜32をパターンニングすると共に、同一マス
クを用いて、第2層目のゲート電極層22、絶縁膜20
、第1層目のゲート電極層18の夫々を順次パターンニ
ングする(重ね切りする)。
また、このパタiンニングは絶縁膜30を残して行われ
る。このパターンニングによって行方向に所定の間隔d
3及び所定の幅(ゲート長)d4を有するコントロール
ゲート電極22を形成できると共に、電界効果トランジ
スタQのフローティングゲート電極18及びコントロー
ルゲート電極22の夫々を形成できる(第6図参照)。
前記パターンニングは、例えばフォトレジスト53をマ
スクとして、RIE等の異方性エツチングを用いて行う
。なお、絶縁膜32及び絶縁膜20のエツチングは例え
ばCHF3系ガス或はCF4+H2系ガスを用いて行う
。また、第1層目のゲート電極18及び第2層目のゲー
ト電極22のエツチングは例えばC2C1,F、+SF
、系ガスを用いて行う。このエツチングにおいて、多結
晶珪素膜からなる第1層目のゲート電極層18と酸化珪
素膜からなる絶縁膜30との選択比を20以上とするこ
とができ、第1層目のゲート電極層18のみを選択的に
エツチングし、絶縁膜30を実質的に残すことができる
。また、絶縁膜32の表面は実質的に平担に形成される
ので、前記パターンニングは高い精度で行うことができ
る。
この後、第4H図に示すように、メモリセル形成領域に
おいて、p−型ウェル領域12の主面部にゴ型半導体領
域24を形成する。このn°型半導体領域24は例えば
前述のフォトレジスト53をマスクとして10 ” ’
 [atoa+s/ al ]程度のn型不純物例えば
Asを60[KsV]程度のエネルギのイオン打込み法
で導入することによって形成できる。半導体領域24は
、フローティングゲート電極18、コントロールゲート
電極22、絶縁膜32の夫々に対して自己整合的に形成
されると共に、前記第6図に示すようにゲート幅d1及
びコントロールゲート電極22間の間隔d、で規定され
る。なお、前記半導体領域24を形成した後、基板全面
に熱処理を施し、フローティングゲート電極18、コン
トロールゲート電極22、絶縁膜32の夫々の側壁上に
薄い酸化珪素膜を形成でもよい。この酸化珪素膜はメモ
リセルMに蓄積される情報のリテンション特性を向上す
る目的で形成される。
次に、周辺回路形成領域において、前記絶縁層32に第
2回目のパターンニングを施す。このパターンニングは
絶縁膜32、第2層目のゲート電極層22に順次パター
ニングを施す。このパターンニングを施すことにより、
pチャネルMISFET、nチャネルMISFETの夫
々のゲート電極22、絶縁膜32の夫々を形成すること
ができる。つまり、周辺回路形成領域のMISFETの
ゲート電極22は、第2層目のゲート電極材料で形成さ
れる。このパターンニングは1例えば図示しないフォト
レジストをマスクとしてRIE等の異方性エツチングを
用いて行う。
この後、周辺回路形成領域において、p−型ウェル領域
12の主面部にn型半導体領域60を形成する。
半導体領域60は例えば1013[atoms/a&]
程度のPを40〜80[KeV]程度のエネルギのイオ
ン打込み法で導入することによって形成する。半導体領
域60はゲート電極22に対して自己整合的に形成され
る。
次に、第4■図に示すように、周辺回路形成領域におい
て、n−型ウェル領域14の主面部にp型半導体領域6
2を形成する。半導体領域62は例えば10 ” ” 
[atoms/ al ]程度のBF、を40〜80[
KeV]程度のエネルギのイオン打込み法で導入するこ
とによって形成する。半導体領域62は、ゲート電極2
2に対して自己整合的に形成される。
次に、メモリセル形成領域及び周辺回路形成領域におい
て、フローティングゲート電極18、コントロールゲー
ト電極22、絶縁膜32の夫々の側壁に絶縁膜34A(
サイドウオールスペーサ)を、絶縁膜30の側壁に絶縁
膜36A(サイドウオールスペーサ)を、ゲート電極2
2の側壁に絶縁膜(サイドウオールスペーサ)64を形
成する(第4J@参照)。#!縁膜34A、36A、6
4の夫々は、例えば絶縁膜32上を含む基板全面にCV
D法で堆積させた300 [nm]程度の膜厚の酸化珪
素膜にRIE等の異方性エツチングを施すことによって
形成する。
このように、絶縁膜34Aはフローティングゲート電極
18.コントロールゲート電極22、絶縁膜32の夫々
に対して自己整合的に形成される。また、絶縁膜36A
は絶縁膜30に対して自己整合的に形成される。
次に、p−型ウェル領域12及び1型ウエル領域14を
含む基板全面にCVD法で堆積させた10[nm]程度
の酸化珪素膜を形成する。この後、メモリセル形成領域
及び周辺回路形成領域の夫々において、p−型ウェル領
域12の主面部にn°型半導体領域26.66の夫々を
形成する。半導体領域26.66の夫々は例えば10”
〜10”[atoms/J]程度のASを50 [K 
e Vl程度のエネルギのイオン打込み法で導入するこ
とによって形成する。半導体領域26はコントロールゲ
ート電極22、絶縁膜34Aの夫々に対して自己整合的
に形成される。また、半導体領域66はゲート電極22
、絶縁膜64の夫々に対して自己整合的に形成される。
前記半導体領域26を形成することにより、メモリセル
Mである電界効果トランジスタQが完成する。また、半
導体領域66を形成することにより、nチャネルMIS
FETQnが完成する。
この後、第45図に示すように、周辺回路形成領域にお
いて、n−型ウェル領域14の主面部にP°型半導体領
域68を形成する。半導体領域68は、例えば10 ”
 [:atoms/adコ程度のBF2を50[KeV
]程度のエネルギのイオン打込み法で導入することによ
って形成する。半導体領域68はゲート電極22、絶縁
膜64の夫々に対して自己整合的に形成される。
前記半導体領域68を形成することにより、pチャネル
MI S FETQpは完成する。このpチャネルMI
SFETQp、前記nチャネルMISFETQnの夫々
は、LDD構造で形成され、相補型MISFETを形成
する。
次に、メモリセル形成領域において、P−型ウェル領域
12の主面部のソース線形成領域にn型半導体領域37
を形成する。半導体領域37は例えばホトレジストをマ
スクとして1014〜10” [atoms/d1程度
のPを150[KeV]程度のエネルギのイオン打込み
法で導入することによって形成する。
半導体領域37はコントロールゲート電極22.絶縁膜
32.34Aの夫々に対して自己整合的に形成される。
この後、メモリセル形成領域において、P−型ウェル領
域12の主面部のソース線形成領域上の絶縁膜30をエ
ツチングにより除去し、半導体基板10の表面を露出す
る。さらに、このエツチングにより。
メモリセル形成領域において、素子分離絶縁膜30が形
成される(第4に図参照)。素子分離絶縁膜30は、前
記第3A図に示すように、列方向において幅d2を有し
、フローティングゲート電極22に対して自己整合的に
列方向に配置されたフローティングゲート電極22間に
埋込まれる。また、素子分離絶縁膜30は行方向におい
てソース線形成領域に対して自己整合的に形成される。
前記エツチングは例えば前記フォトレジストをマスクと
してRIE等の異方性エツチングにより行う。
次に、メモリセル形成領域において、p−型ウェル領域
12の主面部のソース線形成領域上にソース線38を形
成する。このソース線38は例えばタングステンの選択
CVD法を用いて絶縁膜34A間の前記p−型ウエル領
域12(半導体領域37)の主面上に選択的に形成する
。つまり、ソース線38は実質的にコントロールゲート
電極22間(間隔d、)に埋込まれる。
このように、ソース線38は製造プロセスにおけるマス
ク合せ余裕寸法を必要としないで形成できる。
次に、メモリセル形成領域及び周辺回路形成領域におい
て、基板全面に絶縁膜40を形成する。この絶縁膜40
は例えばCVD法で堆積させた100[nm]程度の膜
厚の酸化珪素膜で形成する。
次に、第4に図に示すように、メモリセル形成領域及び
周辺回路形成領域の夫々において、絶縁膜40にエツチ
ングを施し、眉間絶縁膜40、接続孔70の夫々を形成
する。層間絶縁膜40、接続孔70の夫々は例えばフォ
トレジスト72をマスクにしてRIE等の異方性エツチ
ングを施すことによって形成する。また、このエツチン
グにより、フォトレジスト72で覆われていないメモリ
セル形成領域において、メモリセルMである電界効果ト
ランジスタQのドレイン領域24及び26上に接続孔4
2が形成される。この接続孔42は絶縁膜34.36の
夫々に対して自己整合的に形成される。また、絶縁膜3
4は。
コントロールゲート電極22の片方の側壁上にのみ形成
される。
ここで、前記絶縁膜34はフローティングゲート電極1
8、コントロールゲート電極22、絶縁膜32の夫々の
側壁に対して自己整合的に形成されると共に、絶縁膜3
6は素子分離絶縁膜30の側壁に対して自己整合的に形
成される。
また、接続孔42は、フローティングゲート電極18、
コントロールゲート電極22、絶縁膜32の夫々の側壁
に対して自己整合的に形成された絶縁膜34と素子間分
離絶縁膜30の側壁に対して自己整合的に形成された絶
縁lll5eとで囲まれた領域内に形成される6また、
接続孔42は、前記メモリセルMである電界効果トラン
ジスタQのドレイン領域24及び26において、主にゲ
ート幅d9、コントロールゲート電極22の間隔d3、
絶縁膜34及び36の膜厚(ドレイン領域端部からの膜
厚)で規定される開口面積で形成される。
このように、メモリセルMの電界効果トランジスタQの
ドレイン領域24及び26と後述するデータ線との接続
部において、コントロールゲート電極22上に絶縁膜3
2を形成し、全面を覆う絶縁膜を形成した後、前記接続
部分の絶縁膜にRIE等の異方性エツチングを施して絶
縁膜34.36の夫々を形成すると共に、この絶縁膜3
4.36の夫々によって接続孔42を形成することによ
り、接続孔42をフローティングゲート電極18、コン
トロールゲート電極22.絶縁膜32の夫々の側壁に対
して自己整合的に形成できる。つまり、メモリセルMの
電界効果トランジスタQのドレイン領域24及び26と
データ線とを製造プロセスにおけるマスク合せ余裕寸法
を必要としないで接続できると共に、実質的にゲート幅
d1、コントロールゲート電極22間の間隔d3の夫々
で規定されるドレイン領域24及び26の寸法(開口面
積)を合せ余裕寸法を必要としない加工寸法で形成でき
る。これにより、行方向及び列方向において、EPRO
MのメモリセルMのサイズを縮小できるので、EPRO
Mの集積度を向上できる。
前述のフォトレジスト72を除去した後、第4L図に示
すように、メモリセル形成領域及び周辺回路形成領域の
夫々において、配線層44を形成する。
配線層44はメモリセル形成領域においてデータ線DL
として使用される。配線層44は、例えば、スパッタ法
でチタンナイトライド(TiN)膜、タングステンシリ
サイド(WSi、)膜の夫々を順次積層し、これらの層
に順次パターンニングを施すことによって形成する。タ
ングステンシリサイド膜とn゛型半導体領域66及びP
型半導体領域68との間に設けられたチタンナイトライ
ド膜は、これらの半導体領域66.68の夫々の不純物
がタングステンシリサイド膜を通して相互に拡散するこ
とを防止するバリアメタル層として形成される。これに
より、不純物の相互拡散を防止できるので、EPROM
の製造プロセス上の信頼性を向上できる。
なお、配線層44は、抵抗値を低減する不純物が導入さ
れた多結晶珪素膜或はタングステン(W)等の高融点金
属膜、又は多結晶珪素膜上に高融点金融珪化膜(WSi
2等)を設けたポリサイド膜で形成してもよい。これら
の配線層44はCVD法、スパッタ法等で形成できる。
次に、メモリセル形成領域及び周辺回路形成領域の夫々
において、基板全面に層間絶縁膜46、接続孔74の夫
々を順次形成する。この層間絶縁膜46は例えばCVD
法で堆積させたBPSG(旦oron−doped P
 hospho S 1licate G La5s)
膜で形成する。
このBPSG膜は、その堆積後にグラスフローが施され
、その表面が平担化される。
次に、第4M図に示すように、前記接続孔74を通して
配線層44の表面に接触する配線層76を層間絶縁膜4
6上に形成する。この配線層76は、メモリセル形成領
域におけるデータIJs44と周辺回路形成領域におけ
る配1IA44とを接続する。この配線層76は、例え
ばスパッタ法で堆積させたアルミニウム膜、或は所定の
添加物(例えばSi又は及びCu)が含有されたアルミ
ニウム合金に所定のパターンニングを施すことによって
形成する。
この後、基板全面(図示しない)にファイナルパッシベ
ーション膜を形成することによって、本実施例IのEP
ROMは完成する。
なお、本実施例において、ソース線38に隣接するコン
トロールゲート電極22間の間隔d3とドレイン領域2
4及び26に隣接するコントロールゲート電極間の間隔
d、を同一間隔で形成しているが。
これに限れず互いに異なる間隔で形成してもよい。
(実施例■) 本実施例■は、前記実施例■の半導体集積回路装置に搭
載されたEPROMにおいて、データ線をメモリセルの
電界効果トランジスタのドレイン領域に対して、自己整
合的に埋込んだドレインコンタクトパッドを介して、前
記ドレイン領域に接続した、本発明の第2の実施例であ
る。
本発明の実施例■である半導体集積回路装置に搭載され
たEPRC)Mを第7図(要部断面@)で示す。
第7図において、100はドレインコンタクトパッドで
ある。このドレインコンタクトパッド100は、ドレイ
ン領域24及び26内において、接続孔42内に埋込ま
れる。44は配線層であり、配線層44はメモリセル形
成領域においてデータ!DLとして使用される。データ
線44は、ドレインコンタクトパッド100を介してド
レイン領域24及び26に電気的に接続される。ドレイ
ンコクタクトパッド100は例えば400[nm]程度
の膜厚の単結晶珪素膜で形成される。この単結晶珪素膜
は選択成長法を用いることによって接続孔42内にのみ
選択的に形成できる。また、前記単結晶珪素膜は、単結
晶珪素膜の列方向の成長により列方向に隣接する単結晶
珪素膜同志が接触しない膜厚に設定される。
なお1本実施例において、ソース線SLはp−型ウェル
領域12の主面部に形成されたゴ型半導体領域37Aで
形成される。
次に、前述のEPROMの製造方法について、第8A図
及び第8B図(各製造工程毎に示す要部断面図)を用い
て簡単に説明する。
前記実施例■と同様の製造方法により、前述の第4A図
及至第45図に示す工程を経た後、メモリセル形成領域
において、p−型ウェル領域12のソース線形成領域に
ゴ型半導体領域37Aを形成する。
半導体領域37Aは例えばフォトレジストをマスクとし
て1014〜10”[atoms/a#]程度のPを1
50[KeV]程度のエネルギのイオン打込み法で導入
することによって形成する。これにより、半導体領域(
ソース線5L)37Aは、コントロールゲート電極22
、絶縁膜32.34Aの夫々に対して自己整合的に形成
される。
次に、メモリセル形成領域において、メモリセルMの電
界効果トランジスタQのドレイン領域26上の絶縁膜1
6をRIE等の異方性エツチングにより除去し、半導体
基板10の表面を露出する。また、このエツチングによ
り、メモリセルMの電界効果トランジスタQのドレイン
領域24及び26上に接続孔42が形成される。この接
続孔42は絶縁膜34A、36Aの夫々に囲まれた領域
内に形成される。
この後、第8A図に示すように、メモリセル形成領域に
おいて、ドレイン領域26上にドレインコンタクトパッ
ド100を形成する。ドレインコンタクトパッド100
は、例えば単結晶珪素の選択成長法を用いて半導体基板
10の表面が露出されたドレイン領域26上に抵抗値を
低減する不純物例えばPをドープしながら単結晶珪素膜
を選択的に成長させることにより形成する。結果的に、
ドレインコンタクトパッド100は実質的に接続孔42
内に埋込まれる。
次に5メモリセル形成領域及び周辺回路形成領域を含む
基板全面に絶縁膜40を形成する。絶縁膜40は、例え
ばCVD法で堆積させた100[nm1程度の酸化珪素
膜に、フォトレジスト等をマスクにしてRIE等の異方
性エツチングを施すことにより形成する。また、このエ
ツチングによって、周辺回路形成領域において、接続孔
70が形成される。
次に、前記実施例Iと同様にして、第8B図に示すよう
に、メモリセル形成領域及び周辺回路形成領域の夫々に
おいて、配線層44を形成する。
これにより、データ線44とメモリセルMである電界効
果トランジスタQのドレイン領域24及び26とを製造
プロセスにおけるマスク合せ余裕寸法を必要としないで
接続できる。
次に、前記実施例Iと同様にして、メモリセル形成領域
及び周辺回路形成領域の夫々において、層間絶線膜46
、接続孔74、配線層76の夫々を順次形成する。これ
により、前記第7図に示すように、EFROMが完成す
る。
このように構成されるEPROMは、前記実施例Iの効
果以外に以下の効果を奏することができる。
前記メモリセルMの電界効果トランジスタQのドレイン
領域26とデータ線44との接続を、接続孔42に自己
整合的に埋込まれたドレインコンタクトパッド100を
介して行うことにより、行方向において接続孔42で形
成される段差部を軽減できる。
これにより、前記段差部におけるデータ線44の断線を
防止できるので、EFROMの電気的信頼性を向上でき
る。
(実施例■) 本実施例■は、前記実施例■の半導体集積回路装置に搭
載されたEFROMにおいて、データ線をメモリセルの
電界効果トランジスタのドレイン領域に対して自己整合
的に形成されたパッド電極を介して、前記ドレイン領域
に接続した、本発明の第3の実施例である。
本発明の実施例■である半導体集積回路装置に搭載され
たEPROMを第9図(要部断面図)で示す。
第9図に示すように、 200はパッド電極であり、パ
ッド電極200はドレイン領域24及び26に対して自
己整合的に形成される。
210は眉間絶縁膜であり、220は配線層である。
配線層220は、メモリセル形成領域において、データ
4!DLとして使用されると共に、パッド電極200を
介してドレイン領域26に電気的に接続される。
パッド電極200は、例えばCVD法で堆積させた多結
晶珪素膜に抵抗値を低減する不純物を導入した後、所定
のパターンニングを施すことによって形成する。また、
パッド電極200は、CVD法或はスパッタ法で堆積さ
せた高融点金属膜(W等)や高融点金属珪化膜(WSi
2等)、又は多結晶珪素膜上に高融点金属珪化膜を設け
たポリサイド膜で形成してもよい。
配線層220は例えばスパッタ法で堆積させたアルミニ
ウム膜やSi又はCuが添加されたアルミニウム合金で
形成する。
次に、前記EFROMの製造方法について、第10A図
及び第10B図(各製造工程毎に示す要部断面図)を用
いて簡単に説明する。
前記実施例Iと同様の製造方法により、第4A図乃至第
45図に示す工程を経た後、前記実施例Iと同様にして
、第10A図に示すように、n型半導体領域37、ソー
ス線38.絶縁膜40.接続孔42の夫々を順次形成す
る。
次に、第10B図に示すように、メモリセル形成領域に
おいて、接続孔42を通して、パッド電極200を形成
する。
パッド電極200は、例えばメモリセル形成領域及び周
辺回路形成領域の夫々において、基板全面にCVD法で
多結晶珪素膜を堆積し、この多結晶珪素膜に抵抗値を低
減するn型不純物をイオン打込み法等を用いて導入した
後、前記多結晶珪素膜にRIE等の異方性エツチングを
施すことによって形成する。これにより、パッド電極2
00をドレイン領域26に対して自己整合的に形成でき
る。
なお、列方向におけるパッド電極200間の間隔は、少
なくとも製造プロセスにおける最小加工す法を必要とす
るので、列方向の素子分離絶縁膜3゜の1id2は最小
加工寸法より広い寸法で形成さ九る。
この後、メモリセル形成領域及び周辺回路形成領域の夫
々において、基板全面に眉間絶縁膜210、接続孔23
0の夫々を順次形成する。この眉間絶縁膜210は例え
ばCVD法で堆積させたBPSG膜で形成する。このB
PSG膜は、その堆積後にグラスフローが施され、その
表面が平担化される。
次に、前記接続孔230を通してパッド電極200の表
面に接触する配線層220を層間絶縁膜210上に形成
する。これにより、前記第9図に示すEPROMは完成
する。
このように構成されるEFROMは、前記実施例Iの効
果以外に以下の効果を奏することができる。
前記メモリセルMの電界効果トランジスタQのドレイン
領域26とデータ線44との接続に際し、データ線20
0は製造プロセスにおけるマスク合せ余裕寸法を必要と
しない加工寸法で形成されたドレイン領域26に自己整
合的に設けられたパッド電極200を介して前記ドレイ
ン領域26と接続される。
これにより、データ41220とドレイン領域26とを
接続する際のマスク合せ余裕寸法を低減できる。
また、前記データ線220を抵抗値の低いアルミニウム
を主成分とする材料で形成したので、EPROMの情報
書込み動作速度及び読出し動作速度の高速化を図ること
ができる。これにより、半導体集積回路装置のシステム
全体の動作速度の高速化を図れる。
(実施例■) 本実施例■は、本発明を一括消去型EEFROMに適用
した、本発明の第4の実施例である。なお、−括消去型
EEPROMについては例えば特願N63−28458
7号に詳細に記載されるので、ここでは簡単に説明する
本発明の実施例■である半導体集積回路装置に搭載され
た一括消去型E−E P ROMの構成を第11図(要
部断面図)で示す。第11図においては、図中左側にメ
モリセル形成領域を示し、図中右側に周辺回路形成領域
を示す。
第11図に示すように、−括消去型EEPROMのメモ
リセルMは電界効果トランジスタQmで構成される。こ
の電界効果トランジスタQmは、前記実施例1のメモリ
セルMである電界効果トランジスタQとソース領域及び
ドレイン領域である半導体領域の構造のみが異なるだけ
で、実質的に同一構造である。つまり、電界効果トラン
ジスタQmは、P−型ウェル領域12、ゲート絶縁膜1
6、フローティングゲート電極18、絶縁膜20、コン
トロールゲート電極22、ソース領域である高不純物濃
度のn゛型半導体領域300及び低不純物濃度のn型半
導体領域302.ドレイン領域である低不純物濃度のn
型半導体領域304及び高不純物濃度のn°型半導体領
域306で構成される。前記p型ウェル領域12はチャ
ネル形成領域として使用される。n型半導体領域302
はゴ型半導体領域300の外周に沿って設けられる。つ
まり、ソース領域は所謂2重拡散構造で構成される。前
記ソース領域は、情報消去動作時にコントロールゲート
電極22との間に高電圧が印加された場合、表面が空乏
化されることをゴ型半導体領域300で不純物濃度を高
めることにより防止する。n°型半導体領域300及び
n型半導体領域302はフローティングゲート電極18
、コントロールゲート電極22、絶縁膜32の夫々に対
して自己整合的に形成される。
ドレイン領域のn型半導体領域304は、前記ソース領
域のd型半導体領域300に比べて、低不純物濃度で接
合深さを浅く構成しているが、情報書込み動作時にはホ
ットエレクトロンの発生が十分となる濃度に構成される
。n型半導体領域304は、フローティングゲート電極
18、コントロールゲート電極22、絶縁膜32の夫々
に対して自己整合的に形成される。ゴ型半導体領域30
6は、フローティングゲート電極18、コントロールゲ
ート電極22゜絶縁膜32の夫々に対して自己整合的に
形成された絶縁膜34、及び素子分離絶縁膜30に対し
て自己整合的に形成された絶縁膜36に対して自己整合
的に形成される。
前記ドレイン領域の外周に沿ったp−型ウェル領域12
の主面部には高不純物濃度のp°型半導体領域308が
設けられる。p゛型半導体領域308は、ドレイン領域
近傍の電界強度を高め、特に、情報書込み動作時に選択
に選択状態の電界効果トランジスタQmにおけるホット
エレクトロンの発生を促進し、情報書込み効率を向上す
ることができる。
前記ソース領域及びドレイン領域は前述の特願昭63−
284587号に記載された製造方法と実質的に同一の
製造方法で形成することができる。
次に、前述の一括消去型E E P ROMの製造方法
について簡単に説明する。前記実施例■と同様にして、
メモリセル形成領域において、絶縁膜32に第1回目の
パターンニング(重ね切り)を施した後、例えばフォト
レジストをマスクにしてメモリセルMのソース領域に半
導体領域300 、302の夫々を順次形成する。n゛
型半導体領域302は、例えばI X 10”〜I X
 10”[atoms/aJ]程度の不純物濃度のPイ
オンを用い、50[KeV]程度のエネルギのイオン打
込み法で導入することによって形成する。また、n型半
導体領域300は、例えば5 X 101s〜I X 
10”[atoms/ai:]程度の不純物濃度のAs
イオンを用い、60[KeV]程度のエネルギのイオン
打込み法で導入することにより形成する。
次に、例えばフォトレジストをマスクにしてメモリセル
Mのドレイン領域にp°型半導体領域308を形成する
。p゛型半導体領域308は、例えば5×1013〜1
 、5 X 1014[atoms/a1.:l程度の
不純物濃度のBF2イオンを用い、60[KeV]程度
のエネルギのイオン打込み法で導入することにより形成
する。
次に、熱処理を施し、半導体領域300 、302.3
08の夫々に引伸し拡散を施す。
次に、例えばフォトレジストをマスクにしてメモリセル
Mのp°型半導体領域308の主面部にn半導体領域3
04を形成する。n型半導体領域304は、例えば5 
X 10”〜3 X 10”[atoms/aftコ程
度の不純物濃度のAsイオンを用い、60[KeV]程
度のエネルギのイオン打込み法で導入することにより形
成する。
次に、前記実施例Iと同様にして、周辺回路形成領域に
おいて、絶縁膜32に第2回目のパターンニングを施し
た後、n型半導体領域60、p型半導体領域62、絶縁
膜(サイドウオールスペーサ)34A、36A、64、
n°型半導体値域66、aos 、 p”型半導体領域
68の夫々を順次形成する。ゴ型半導体領域306.6
6の夫々は、例えばフォトレジストをマスクにして、1
015〜10”[atoms/a+fコ程度の不純物濃
度のAsイオンを用い、60[KeV]程度のエネルギ
のイオン打込み法で導入することにより形成する。
次に、前記実施例Iと同様にして、ソース線38、層間
絶縁膜40、絶縁膜34.36、配線層44、層間絶縁
膜46、配線層76の夫々を順次形成することによって
、前記第11図に示す一括消去型EEPROMは完成す
る。
このように構成される一括消去型EEPROMは前記実
施例■と同様の効果を奏することができる。
なお、本実施例において、n゛型半導体領域306.6
6の夫々を形成した後、前記実施例Iと同様にメモリセ
ルMのソース線形成領域にn型半導体領域37を形成し
てもよい。
(実施例■) 本実施例Vは、本発明を横型マスクROMに適用した、
本発明の第5実施例である。なお、マスクROMについ
て例えば特開昭58−111364号公報に詳細に記載
されているので、ここでは簡単に説明する。
本発明の実施例■である半導体集積回路装置に塔載され
た横型マスクROMのメモリセルアレイの回路構成を第
12図(等価回路図)で示す。
各メモリセルはnチャネルMISFETで構成されマト
リックス状に配置される。各セルのゲートはXデコーダ
回路1から延びるワード線WLに、そのドレインはYデ
コーダ回路2からカラムスイッチ用MISFETQ、 
を介して延びるデータ線りに接続され、そのソースは接
地される。また、カラムスイッチ用MISFETQ3の
ソース・ドレイン領域の一方はコモンデータ線CDによ
ってセンスアンプ回路4に接続される。
各セルへのデータの書込みは、後述のように選択的にゲ
ート電極を通して基板と同一導電型の不純物をイオン打
込みし、所定のメモリ素子のMISFET(図12中、
例えば破線内のもの)のしきい値電圧vthを高くする
ことによって行われる。
次に、前述の横型マスクROMのメモリセルの具体的な
構造について簡単に説明する。第13図はメモリセルア
レイの一部の平面図である。第14A図は第13図のI
 ’ = I″切断線で切った断面図、第14B図は第
13図のu’−n’切断線で切った断面図、第14C図
は第13図のm’−m’切断線で切った断面図である。
第13図、第14A図及び第14B図に示すように、横
型マスクROMのメモリセルは電界効果トランジスタQ
′で構成される。この電界効果トランジスタQ′は、前
記実施例IのメモリセルMである電界効果トランジスタ
Qの絶縁膜20が設けられていない構造であることのみ
が異なるだけで。
実質的に同一構造である。つまり、電界効果トランジス
タQ′は、P−型ウェル領域12、ゲート絶縁膜16、
ゲート電極18.22、ソース領域及びドレイン領域で
ある一対のn型半導体領域24及び一対のn゛型半導体
領域26で構成される。前記P−型ウエル領域12はチ
ャネル形成領域として使用される。つまり、メモリセル
である電界効果トランジスタQ′は、1層ゲート構造で
構成され、しかもLDD構造で構成される。
また、ゲート電極22は、列方向に隣接して配置された
他のメモリセルである電界効果トランジスタQ′のゲー
ト電極22と一体に構成され、ワード線WLを構成する
。なお、第15A図及び第15B図において、図中左側
部はメモリセル形成領域を示し、図中右側部は周辺回路
形成領域を示す。
このメモリセル形成領域は、周辺回路形成領域近傍のメ
モリセル形成領域であり、前記第13図の工′−F切断
線で切った断面に対応する断面を示す。
次ニ、前述の横型マスクROMの製造方法について第1
5A図及び第15B図(所定の製造工程におけるメモリ
セルアレイの要部断面図)を用いて簡単に説明する。
前記実施例■における絶縁膜20を形成する工程を行わ
ない以外、前記実施例Iと同様の製造方法により、前述
の第4A図乃至第43図に示す工程を経る。この後、第
15A図に示すように、メモリセル形成領域において、
例えばフォトレジスト膜500をマスクとして情報書込
み用のイオン打込みを行い、打込み領域502を形成す
る。
このイオン打込みされた電界効果トランジスタQ’ の
しきい値電圧vthは約8[v]まで高められる。これ
に対して打込まれない電界効果トランジスタQ′のvt
hは例えば約0.6[V]である。
なお、上述の情報書込みのための不純物のイオン打込み
条件は、例えばボロンイオン502A を用い、打込み
エネルギ40〜500[K e V]、ドーズ量10”
〜10”[atoms/a#コの範囲から状況に応じて
種々選択される。即ち、打込みエネルギはゲート電極と
ゲート酸化膜の膜厚によって決まり、ドーズ量はしきい
値電圧vthを何[V]まで変化させたいかによって決
定される。
次に、フォトレジストマスク500を除去した後、前記
実施例Iと同様にして、ソース線38、層間絶縁膜40
、絶縁膜34.36、配線層44、層間絶縁膜46、配
線層76の夫々を順次形成することによって第15Bに
示す横型マスクROMは完成する。
このように構成される横型マスクROMは前記実施例I
と同様の効果を奏することができる。
(実施例■) 本実施例■は、本発明を縦型マスクROMに適用した、
本発明の第6実施例である。なお、マスクROMについ
ては例えば特開昭63−122163号公報に詳細に記
載されているので、ここでは簡単に説明する。
本発明の実施例■である半導体集積回路装置に塔載され
た縦型マスクROMのメモリセルアレイの回路構成を第
16図(等価回路図)、縦型マスクROMのメモリセル
アレイの要部平面図を第17図、第17図のビ’−1”
切断線で切った断面図を第18図で示す。
第16図及び第17図に示すように、縦型マスクROM
のメモリセルアレイには、MIS容量又はMISFET
(以下、単にMISFET)からなるメモリセルQv工
〜Qv、が配置される。メモリセルQv1〜Qv、は直
列に接続される。8個(又は16個、32個、・・・)
のメモリセルQVL〜Qv8は8ビツト(又は16ビツ
ト、32ビツト・・・)からなる単位メモリセル行を構
成する。
前記メモリセメQvは、′0”情報となるデプレッショ
ン型(第1しきい値電圧)又は111 tj情報となる
エンハンスメント型(第2しきい値電圧)のMISFE
Tで構成される。メモリセルQv工〜Qv、のゲート電
極の夫々には、列方向に延在するワード線WLが接続さ
れ、ワード線WLは、メモリセルQvの導通を制御する
。夫々のワード線WLはその一端がXデコーダ回路1に
接続される。
単位メモリセル行のメモリセルQv1−具体的には、メ
モリセルQv1を構成するMISFETのドレインは、
行方向に延在するデータ線DLに接続され、さらにその
ゲート電極にプリチャージ信号φpcが供給されるプリ
チャージ用MISFETQPQを介して電源電圧Vcc
に接続される。
電源電圧Vccは例えば回路の動作電圧5[V]である
。データ線DLはこの一端がカラムスイッチを構成する
MISFETQsを通してコモンデータ線CDに接続さ
れる。MISFETQsのゲート電極はYデコーダ回路
2に接続される。メモリセル行の他端のメモリセルQv
sl を構成するMISFETのソースは基準電圧Vs
sに接続される。
基準電圧Vssは例えば回路の接地電位0[v]である
。後述するが、電源電圧Vcc、基準電圧Vssの夫々
は列方向に配置された複数の単位メモリセル行に共通で
設けられ、電源電圧用配線、基準電圧用配線の夫々を構
成する。
単位メモリセル行は、前記プリチャージ用MISFET
Qp cを中心に行方向に一対の対称形で構成される。
この一対の単位メモリセル行は、列方向に繰り返しパタ
ーンで複数配置され、メモリセルアレイを構成する。
第17図及び第18図に示すように、縦型マスりROM
のメモリセルである電界効果トランジスタQvは前記実
施例Vのメモリセルである電界効果トランシタQ′と実
質的に同一構造である。また、縦型マスクROMのメモ
リセルアレイは、前記実施例Vのメモリセルアレイとデ
ータ線44(DL)及びソース線38(SL)が形成さ
れている位置が異なるだけで、前記実施例■の製造方法
と実質的に同一の製造方法で形成することができる。ま
た、メモリセルQvは予じめ(情報の書込み前)デイプ
レッション型のしきい値電圧で形成されるが、情報書込
用不純物の導入によってしきい値電圧はエンハンスメン
ト型に変化させられる。
この情報書込用不純物の導入は、前記実施例■と同様に
して、例えば10”〜1014[atoms/a11程
度のボロンイオン(−価)を用い、100〜5゜O[K
 e Vl程度のエネルギーのイオン打込みで行う。こ
れにより、打込み領域600が形成され、メモリセルQ
vのしきい値電圧をデイプレッション型からエンハンス
メント型に変化させる。
このように構成される縦型マスクROMは、前記実施例
Iと同様の効果を奏する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、前述の実施例Iにおいて、メモリセルMである
電界効果トランジスタQのソース領域及びドレイン領域
であるゴ型半導体領域26を絶縁膜34A、36Aの夫
々に対して自己整合的に形成しているが、これに限らず
、本発明は、メモリセル形成領域において、前記n゛型
半導体領域26を形成せずに、n型半導体領域37と接
続孔42を通して前記ドレイン領域にn型不純物をイオ
ン打込み法で導入して形成されるゴ型半導体領域とで代
用してもよい。
また、前記実施例I乃至■において、メモリセルMであ
る電界効果トランジスタQ3LDD構造で形成している
が、これに限らず、本発明は、シングルドレイン構造、
ダブルドレイン(2重拡散)構造、或はこれらの構造を
ソース領域、ドレイン領域の夫々で使い分てもよい。
また、前記実施例■において、前記ソース線SLをP−
型ウェル領域12の主面に設けられた半導体領域37A
で形成しているが、これに限らず、本発明は、ソース線
SLを実施例■と同様にしてコントロールゲート電極2
2間に埋込まれた導電層38で形成してもよい。また、
前記実施例■、■、■の夫々において、ソース線SLを
コントロールゲート電極22間に埋込まれた導電層38
で形成しているが、こ九に限らず、本発明は、p−型ウ
ェル領域12の主面に設けられた半導体領域37Aで形
成してもよい。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
不揮発性記憶機能を有する半導体集積回路装置の製造工
程における最小加工寸法で規定されるメモリセルを形成
することができる。
また、前記半導体集積回路装置の集積度を向上すること
ができる。
また、前記半導体集積回路装置の動作速度の高速化を図
ることができる。
また、前記半導体集積回路装置の電気的信頼性を向上す
ることができる。
【図面の簡単な説明】
第1図は、本発明の実施例IであるEPROMのメモリ
セルアレイの等価回路図、 第2図は、前記EPROMのメモリセルアレイの平面図
、 第3A図は、前記第2図の1−1切断線で切った断面図
、 第3B図は、前記第2図の■−■切断線で切った断面図
、 第3C図は、前記第2図の■−■切断線で切った断面図
、 第4A図乃至第4M図は、前記EPROMの各製造工程
毎に示す要部断面図。 第5図及び第6図は、前記EPROMのメモリセルアレ
イの所定の製造工程における平面図、第7図は、本発明
の実施例■であるEPROMの要部断面図、 第8A図及び第8B図は、前記EPROMの各製造工程
毎に示す要部断面図、 第9図は、本発明の実施例■であるEPROMの要部断
面図、 第10A図及び第10B図は、前記EPROMの各製造
工程毎に示す要部断面図、 第11図は、本発明の実施例■である一括消去型EEP
ROMの要部断面図。 第12図は、本発明の実施例Vである横型マスクROM
のメモリセルアレイの等価回路図、第13図は、前記横
型マスクROMのメモリセルアレイの平面図、 第14A図は、前記第13図の■′−ビ切断線で切った
断面図、 第14B図は、前記第13図のn’−n’切断線で切っ
た断面図。 第14C図は、前記第13図のm’−m’切断線で切っ
た断面図、 第15A図及び第15B図は、前記横型マスクROMを
各製造工程毎に示す要部断面図、第16図は1本発明の
実施例■である縦型マスクROMのメモリセルアレイの
等価回路図、第17図は、前記縦型マスクROMのメモ
リセルアレイの平面図。 第18図は、前記第17図のIjllPj切断線で切っ
た断面図である。 図中、M・・・メモリセル、Q、Qm・・・電界効果ト
ランジスタ、12.13・・・ウェル領域、24.26
.37゜37A・・・半導体領域、18・・・フローテ
ィングゲート電極、22・・・コントロールゲート電極
、34.34A、 36・・・絶縁膜、3g、SL・・
・ソース線、44.DL・・・データ線、30・・・素
子分離絶縁膜、28・・・チャネルストッパ領域である

Claims (1)

  1. 【特許請求の範囲】 1、フローティングゲート電極とコントロールゲート電
    極とを有する電界効果トランジスタでメモリセルを構成
    し、このメモリセルのドレイン領域にデータ線を接続す
    る不揮発性記憶機能を備えた半導体集積回路装置におい
    て、前記電界効果トランジスタのフローティングゲート
    電極とゲート幅方向に隣接する他の電界効果トランジス
    タのフローティングゲート電極との間に素子間分離用の
    第1絶縁膜を埋込み、前記電界効果トランジスタのドレ
    イン領域の前記ゲート幅方向の寸法がこのドレイン領域
    に隣接する第1絶縁膜間の間隔で実質的に規定されると
    共に、前記ドレイン領域のゲート長方向の寸法がこの方
    向に配列された複数の電界効果トランジスタのコントロ
    ールゲート電極間の間隔で実質的に規定され、前記ドレ
    イン領域との接続部のデータ線と前記ドレイン領域に隣
    接するそれぞれの前記第1絶縁膜との間隔を等しい間隔
    で、かつ前記ドレイン領域との接続部のデータ線と前記
    ドレイン領域に隣接するそれぞれのフローティングゲー
    ト電極或はコントロールゲート電極との間隔を等しい間
    隔で構成したことを特徴とする半導体集積回路装置。 2、前記ドレイン領域と前記データ線との接続が、前記
    コントロールゲート電極及び前記フローティングゲート
    電極の側壁に対して自己整合的に設けられた第2絶縁膜
    と、前記第1絶縁膜の側壁に対して自己整合的に設けら
    れた第3絶縁膜とで囲まれて形成された接続孔を通して
    行うことを特徴とする請求項1項に記載の半導体集積回
    路装置。 3、前記コントロールゲート電極はワード線を構成する
    と共に、前記ワード線と略同一方向に延在するソース線
    は前記電界効果トランジスタのソース領域に隣接する前
    記ワード線の側壁に自己整合的に形成された絶縁膜間に
    埋め込まれた導電膜で構成されることを特徴とする請求
    項1又は請求項2に記載の半導体集積回路装置。 4、前記データ線と前記ドレイン領域との接続は、前記
    接続孔に対して自己整合的に形成された中間導電膜を介
    して行われることを特徴とする請求項1又は請求項2に
    記載の半導体集積回路装置。 5、前記データ線と前記ドレイン領域との接続は、前記
    接続孔内に自己整合的に埋込まれたコンタクトパッド電
    極を介して行われることを特徴とする請求項1又は請求
    項2に記載の半導体集積回路装置。 6、前記メモリセルはメモリセル形成領域に形成され、
    前記メモリセルを制御する周辺回路は周辺回路形成領域
    に形成されると共に、前記メモリセル形成領域と前記周
    辺回路形成領域間及び周辺回路形成領域内の素子間はフ
    ィールド酸化膜で分離されることを特徴とする請求項1
    乃至請求項5に記載の夫々の半導体集積回路装置。 7、フローティングゲート電極とコントロールゲート電
    極とを有する電界効果トランジスタでメモリセルを構成
    し、このメモリセルのドレイン領域にデータ線を接続す
    る不揮発性記憶機能を備えた半導体集積回路装置の製造
    方法において、前記電界効果トランジスタ形成領域の基
    板の主面上に、ゲート絶縁膜を介在させて、第1層目の
    導電層を形成する工程と、前記第1層目の導電層にパタ
    ーンニングを施し、ゲート幅方向に所定の間隔を有する
    前記第1層目の導電層を形成する工程と、前記第1層目
    の導電層間に第1絶縁膜を埋込む工程と、前記第1層目
    の導電層及び第1絶縁膜上に第2絶縁膜を形成する工程
    と、第2絶縁膜上に第2層目の導電層を形成する工程と
    、前記第2層目の導電層及び第1層目の導電層にパター
    ンニングを施し、前記ゲート長方向に所定の間隔を有す
    るコントロールゲート電極及びフローティングゲート電
    極を形成する工程と、前記基板の主面上にコントロール
    ゲート電極及びフローティングゲート電極に対して自己
    整合的にソース領域及びドレイン領域を形成する工程と
    、前記フローティングゲート電極と、コントロールゲー
    ト電極との側壁及び前記第1絶縁膜の側壁に自己整合的
    に第3絶縁膜を形成すると共に、ドレイン領域上に前記
    第3絶縁膜で周囲を規定された接続孔を形成する工程と
    、前記接続孔を通して前記ドレイン領域に接続されるデ
    ータ線を形成する工程とを備えたことを特徴とする半導
    体集積回路装置の製造方法。 8、前記第2層目の導電層をパターンニングする工程は
    、前記ゲート幅方向に延在しかつ前記ゲート長方向に所
    定の間隔を有するコントロールゲート電極及びワード線
    を形成することを特徴とする請求項7に記載の半導体集
    積回路装置の製造方法。 9、前記電界効果トランジスタのソース領域に接続され
    るソース線は、前記ソース領域に隣接する前記ワード線
    の側壁に自己整合的に形成された絶縁膜間に埋込まれた
    導電層で形成されることを特徴とする請求項8に記載の
    半導体集積回路装置の製造方法。 10、前記第1絶縁膜の表面の高さは、前記第1層目の
    導電層の表面の高さと略同一平面で形成されることを特
    徴とする請求項7乃至請求項9項に記載の夫々の半導体
    集積回路装置の製造方法。
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