JP4944328B2 - 反射防止膜を備える半導体メモリ装置を製造するための方法 - Google Patents
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Description
【０００１】
【技術分野】
この発明は、精密に寸法がとられたサブミクロン構成要素を有する半導体装置を製造するための方法に関する。この発明は特に、約０．１５ミクロン以下のデザインルールを備え、かつ精密に寸法がとられたゲート電極構造を周辺回路領域内に備える半導体装置の製造に応用できる。
【０００２】
【背景技術】
超大規模集積のために高い密度およびパフォーマンスが要求されるにしたがって、構成要素サイズが減じられたより高密度のアレイが必要とされる。デザインルールが約０．１５ミクロン以下、たとえば約０．１２ミクロン以下の半導体装置の製造時には、その実現に多くの問題が生じる。
【０００３】
半導体装置は典型的には、基板と、その上のトランジスタおよび／またはメモリセル等の素子とを含む。半導体基板上に種々の配線層が形成されて、これらの素子が相互におよび外部回路に電気的に接続される。従来の製造技術は典型的には、コアメモリセル領域内でのメモリセルの形成と、周辺回路の形成とを含む。コアメモリセル領域に特有の構成要素を形成するための処理は通常、周辺回路領域のための処理に対応していないか、または必ずしもそれにとって最適なわけではない。たとえば従来の方法は、コアメモリセル領域内で少なくとも３つの個別のフォトレジストマスクを使用することを必要とし、周辺回路領域内のゲート電極層の上にあるＡＲＣからマスクを除去し、周辺回路領域内のゲート電極構造をパターニングする。このような従来の方法は、スタックドゲート電極構造をエッチングし、不純物をイオン注入して浅いソース／ドレイン拡張部を形成し、不純物をイオン注入して中くらいでまたは大量にドーピングされたソース／ドレイン注入物を形成するために、異なるフォトレジストマスクを形成して除去することを必要とする。従来、これらのフォトレジストマスクは周辺回路領域のゲート電極構造のパターニングに先立って周辺回路領域から除去される。しかし、ＡＲＣからフォトレジストをストリッピングするたびにＡＲＣの一部が失われ、フォトレジストパターニングの間の有害な反射を防止することに関してのその機能的能力が変えられる。結果として、下にあるゲート電極構造のパターニングという後続のステップ時に、必要とされている精密な寸法が得られていないという状況となる。
【０００４】
小型化が迅速に進んでいるため、周辺回路領域で寸法的な精密性が失われることを含めて、このような損失は深刻な問題になる。したがって、ストリッピングを必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法が必要とされる。
ＥＰ−Ａ−０ ５９２ ０３９は、半導体基板の論理領域内のトランジスタを劣化させることなしに不揮発性メモリが最適化される、埋込まれたＥＰＲＯＭを含む集積回路の製造のためのプロセスを開示している。メモリセルの形成の間、論理領域は、ポリ層によって注入および酸化に対して均一に保護され、その同じポリ層からフローティングゲートが作られる。次に、第２の一連のステップでは、通常のＣＭＯＳプロセスが行なわれて論理領域内にトランジスタのゲートが形成され、その後必要なソース／ドレイン注入が続く。
ＵＳ−Ａ−５，９２０，７９６は、底部反射防止膜が誘電体層と続いて加えられるレジストマスクとの間にバリア層を形成する、半導体装置内のローカル配線を作るためのインサイチューエッチングプロセスを開示している。
【０００７】
この発明によると、上述のおよび他の利点はコアメモリセル領域と周辺回路領域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、（ａ）メモリセル領域内に第１のゲート電極スタックを形成するステップを含み、第１のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たとえばフローティングゲート電極層、誘電体層、コントロールゲート電極層、および反射防止膜（ＡＲＣ）を含み、この方法はさらに、（ｂ）周辺回路領域内に第２のゲート電極スタックを形成するステップを含み、第２のゲート電極スタックは順次、誘電体層、ゲート電極層、およびＡＲＣを含み、この方法はさらに、（ｃ）コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材料の層を生成させるステップと、（ｄ）第１のゲート電極スタック上にパターニングされた第１のフォトレジストマスクを形成するステップと、（ｅ）第２のゲート電極スタックがパターニングされていない第１のフォトレジスト材料の層によってマスクされている状態で、第１のゲート電極スタックをエッチングして少なくとも１つの第１のゲート電極構造を形成するステップとを含み、前記少なくとも１つの第１のゲート電極構造は順次、トンネル誘導体、電荷蓄積電極、インターゲート誘電体、コントロールゲート電極、およびＡＲＣを含み、この方法はさらに、（ｆ）コアメモリセル領域から第１のフォトレジストマスクを除去し、さらには周辺回路領域から第１のフォトレジスト材料の層を除去するステップと、（ｇ）コアメモリセル領域および周辺回路領域上に第２のフォトレジスト層を形成するステップと、（ｈ）第２のゲート電極スタック上に第２のフォトレジストマスクを形成するステップと、（ｉ）コアメモリセル領域がパターニングされていない第２のフォトレジスト材料の層によってマスクされている状態で第２のゲート電極スタックをエッチングして、ゲート誘電体、ゲート電極、およびＡＲＣを順次に含むスタックドゲート電極構造を形成するステップと、（ｊ）周辺回路領域から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第２のフォトレジスト材料の層を除去するステップと、（ｋ）不純物を注入してコアメモリセル領域内にソース／ドレイン領域を形成するステップとを含む。
【０００８】
この発明の実施例はさらなる操作ステップを含み、この操作ステップは、周辺回路領域から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第２のフォトレジスト材料の層を除去するステップと、コアメモリセル領域および周辺回路領域上に第３のフォトレジスト材料の層を生成させるステップと、コアメモリセル領域上に第３のフォトレジストマスクを形成するステップと、不純物をイオン注入してスタックドゲート電極構造の各々に関連する浅いソース／ドレイン拡張部注入物を形成するステップと、コアメモリセル領域から第３のフォトレジストマスクを除去し、さらには周辺回路領域から第３のフォトレジスト材料の層を除去するステップと、コアメモリセル領域およびイオン注入不純物上に第４のフォトレジストマスクを形成して中くらいでまたは大量にドーピングされたソース／ドレイン注入物を形成するステップと含む。後続の処理はアニーリングしてイオン注入された領域を活性化させるステップを含む。
【０００９】
この発明のさらなる利点は、以下の詳細な説明から、この発明の実施のために企図される最善の態様の例によって当業者に容易に明らかとなるだろう。理解されるように、この発明では他の実施例および異なる実施例が可能であり、その幾つかの詳細は、そのすべてがこの発明から逸脱することなしに、種々の明らかな点において変形可能である。したがって、図および説明は本質的に例として理解されるべきであり、それらはこの発明を限定するものとして理解されるべきではない。
【００１０】
【発明の実施の態様】
この発明は、コアメモリセル領域内でゲート電極スタックおよびソース／ドレイン領域を形成することに伴う複数のフォトレジストストリッピングステップの結果として起こる、ゲート電極構造のパターニングに先立つ周辺回路領域内でのＡＲＣの損失という問題に対処しそれを解決する。従来の手法では、周辺回路領域内でのゲート電極構造のパターニングに先立ってコアメモリセル領域内でトランジスタの形成を実現するために、酸素プラズマがあるか否かに関わらず硫酸を用いて少なくとも３つのフォトレジスト材料の層をストリッピングすることにより、周辺回路領域内のＡＲＣが劣化した。この発明の実施例に従うと、周辺回路領域内のＡＲＣには、周辺回路領域内でゲート電極構造を形成するためのパターニングの前にたった１回のフォトレジストストリッピングステップが行なわれるのみである。
【００１１】
この発明の実施例は、まずコアメモリセル領域内でスタックドゲート電極構造をエッチングするステップと、次にフォトレジストマスクとフォトレジスト層とをストリッピングするステップとを含み、これによって周辺回路領域内のＡＲＣにはたった１回のフォトレジストストリッピングステップしか行なわれない。次に、周辺回路領域内に第２のフォトレジストマスクを形成し、周辺回路領域のゲート電極構造をパターニングする。その後、コアメモリセル領域内に浅いソース／ドレイン拡張部および中くらいでまたは大量にドーピングされたソース／ドレイン注入物を形成する。このような注入物の形成によって、２つのさらなるフォトレジストマスクとそれに伴うフォトレジスト層ストリッピングとが必要とされる。しかし、このようなイオン注入マスクの形成に伴うフォトレジスト材料のストリッピングは周辺回路領域内のゲート電極構造のパターニング後に行なわれるため、パターニングに先だってＡＲＣのインテグリティに悪影響を及ぼすことはなく、したがって周辺回路領域内のゲート電極構造の精密性が向上する。その後、アニーリングを行なって注入された領域を活性化させ、リン酸を用いてのような従来の様態でコアメモリセル領域および周辺回路領域からＡＲＣを除去する。
【００１２】
この発明の実施例は、ヒ素等の第１の不純物とリン等の第２の不純物とを含む、二重拡散された浅いソース／ドレイン拡張部を形成するステップを含み、第２の不純物は第１の不純物よりもより高い拡散係数または拡散率を有する。たとえば、浅いソース／ドレイン拡張部注入物は以下のようにして形成され得る。すなわち、約１×１０13アトムｃｍ-2から約５×１０14アトムｃｍ-2の注入量と約２０から約１００ＫｅＶの注入エネルギとでリンを注入し、さらに約５×１０14から約８×１０15アトムｃｍ-2の注入量と約２０から約１００ＫｅＶの注入エネルギとでヒ素を注入することによって、形成され得る。活性化アニーリングは、約９００℃から約１０００℃の温度で約１０秒から３０秒間行なわれ得る。
【００１３】
この発明の実施例は、同様の特徴が同じ参照番号によって示される図１から図４で概略的に示される。図示されるように、図１はコアメモリセル領域（コア）と周辺回路領域（周辺）との部分を示す。図１で示される最初の局面は従来の手法と一致しており、基板１０上でのトンネル誘電体層２０Ａとゲート誘電体層２０Ｂとの形成を含む。次に電荷蓄積電極層２１Ａとゲート電極層２１Ｂとを形成する。次に、フローティングゲート電極層２１Ａ上にインターゲート誘電体層２２を形成し、これはシリコン酸化物、窒化シリコン、または従来のスタックド二酸化ケイ素／窒化シリコン／二酸化ケイ素（ＯＮＯ）構造を含み得る。次にコントロールゲート電極層２３を生成させ、ＡＲＣ層２４Ａおよび２４Ｂを生成させる。トンネル誘電体層２０Ａとゲート誘電体層２０Ｂとは、たとえばシリコン酸化物を含み得る。一方で、ゲート電極層２１Ａ、２１Ｂ、および２３はドープされた多結晶シリコンを含み得る。ＡＲＣ層は、ＡＲＣ、たとえばシリコンオキシナイトライドとして従来用いられた材料のいずれかを含み得る。次に、第１のフォトレジスト層Ｐ１を生成させ、コア内のゲートスタック上に第１のフォトレジストマスクＭ１を形成する。
【００１４】
図２を参照して、コア内のゲート電極スタックを異方性エッチング等によってパターニングして、トンネル誘電体３０、電荷蓄積電極３１、インターゲート誘電体３２、コントロールゲート電極３３、およびＡＲＣ３４を含むスタックドゲート電極構造を形成する。次に、第１のフォトレジスト材料の層Ｐ１と第１のフォトレジストマスクＭ１とをストリッピングし、これによって周辺内のＡＲＣ２４Ｂにフォトレジストストリッピングがはじめて行なわれる。
【００１５】
図２で示されるように、次に第２のフォトレジスト材料の層Ｐ２を生成させ、周辺ではゲート電極スタック上に第２のフォトレジストマスクＭ２を形成する。次に図３で概略的に示されるように、周辺内のゲート電極スタックを異方性エッチング等によってパターニングして、ゲート誘電体層４０、ゲート電極４１、およびＡＲＣ４２を含むゲート電極構造を形成する。次に第２のフォトレジストマスクＭ２と第２のフォトレジスト材料の層Ｐ２とをストリッピングする。
【００１６】
図３で示されるように、次に第３のフォトレジスト材料の層Ｐ３を生成させ、コア内に第３のフォトレジストマスクＭ３を形成する。次にイオン注入を行なって、浅いソース／ドレイン拡張部注入物４３を形成する。次に、第３のフォトレジスト材料の層Ｐ３と第３のフォトレジストマスクＭ３とを除去する。図４で示されるように、次に、たとえば二酸化ケイ素等の誘電体材料の層Ｐ４を生成させ、コア内に第４のマスクＭ４を形成する。第４のマスクＭ４は二酸化ケイ素等の誘電体側壁スペーサを含み、それはイオン注入の間マスクとして働いて中くらいでまたは大量にドーピングされたソース／ドレイン注入物４４を形成する。次にリン酸等を用いて誘電体層Ｐ４と第４のマスクＭ４とを除去し、続いてＡＲＣ３４および４２を除去する。
【００１７】
発明の利点を曖昧にしないために、周辺内でのソース／ドレイン注入物の形成、活性化アニーリングおよび特定の生成技術等の用いられる種々の手法は詳細に説明されていない。図１から図４で示される一連のステップの間にさらなる追加の処理ステップが行なわれているが、この発明の特徴を曖昧にしないためにそれらは詳細に述べられていないことが理解されるべきである。たとえば、処理は、周辺ゲートエッチング後の注入前の酸化、コア注入後の周辺での浅いソース／ドレイン注入、周辺注入および周辺ソース／ドレイン注入でのスペーサ形成も含むだろう。
【００１８】
図１から図４で示されるように、第１のフォトレジスト材料の層と第１のフォトレジストマスクＭ１とを除去した後に周辺内のゲート電極構造をエッチングして周辺内のＡＲＣ４２の損失を最小にし、パターニングされたゲート電極構造の寸法的精密性を向上させる。従来の手法ではより多くの処理が必要とされるため、コアメモリセル領域の要件により細心の注意が払われる。したがって、従来の手法では一般的には、周辺回路領域要件の処理よりもコアメモリセル領域の処理の完了に焦点が置かれる。しかし、周辺回路領域内でのゲート電極構造のパターニングの前の、たとえば典型的には約３回という多くのフォトレジストストリッピングステップの結果としてＡＲＣの損失が生じ、その結果、特にゲート電極構造という、周辺回路領域内の構成要素において必要とされている寸法の精密さが失われる。この問題は、構成要素のサイズがディープサブミクロン範囲になると特に深刻になる。この発明は、第１のフォトレジストストリッピングの後にゲート電極構造を周辺回路領域内でエッチングし、ＡＲＣ損失を最小にし、したがって周辺回路領域内のエッチングされた構成要素の精密性を向上させるという、戦略的な一連の操作ステップを含む。
【００１９】
この発明のより良い理解を促すために、上述の説明では多くの具体的な詳細が述べられる。しかし、この発明は具体的に述べられる詳細に依存することなしに実現され得る。他の例では、この発明を不必要に曖昧なものにしないために、従来の処理材料および技術は詳細に説明されていない。
【００２０】
この発明は、種々の種類の半導体装置のいずれか、特に約０．１５ミクロン以下の、たとえば約０．１２ミクロン以下の構成要素サイズを有する半導体装置等の、ディープサブミクロン範囲の構成要素を有する半導体装置の製造における産業的有用性を享受する。この発明は、周辺回路領域内の構成要素の寸法的精密性が向上した、高度に集積された半導体装置の製造を可能にする。
【００２１】
この開示では、この発明の好ましい実施例およびその多様な例のみが示され、説明される。この発明は他の種々の組合せおよび環境で用いることができ、ここで示されるような発明概念の範囲内にある変更または変形が可能であることが理解されるべきである。
【図面の簡単な説明】
【図１】 この発明の実施例に従った一連の局面を示す図である。
【図２】 この発明の実施例に従った一連の局面を示す図である。
【図３】 この発明の実施例に従った一連の局面を示す図である。
【図４】 この発明の実施例に従った一連の局面を示す図である。
【技術分野】
この発明は、精密に寸法がとられたサブミクロン構成要素を有する半導体装置を製造するための方法に関する。この発明は特に、約０．１５ミクロン以下のデザインルールを備え、かつ精密に寸法がとられたゲート電極構造を周辺回路領域内に備える半導体装置の製造に応用できる。
【０００２】
【背景技術】
超大規模集積のために高い密度およびパフォーマンスが要求されるにしたがって、構成要素サイズが減じられたより高密度のアレイが必要とされる。デザインルールが約０．１５ミクロン以下、たとえば約０．１２ミクロン以下の半導体装置の製造時には、その実現に多くの問題が生じる。
【０００３】
半導体装置は典型的には、基板と、その上のトランジスタおよび／またはメモリセル等の素子とを含む。半導体基板上に種々の配線層が形成されて、これらの素子が相互におよび外部回路に電気的に接続される。従来の製造技術は典型的には、コアメモリセル領域内でのメモリセルの形成と、周辺回路の形成とを含む。コアメモリセル領域に特有の構成要素を形成するための処理は通常、周辺回路領域のための処理に対応していないか、または必ずしもそれにとって最適なわけではない。たとえば従来の方法は、コアメモリセル領域内で少なくとも３つの個別のフォトレジストマスクを使用することを必要とし、周辺回路領域内のゲート電極層の上にあるＡＲＣからマスクを除去し、周辺回路領域内のゲート電極構造をパターニングする。このような従来の方法は、スタックドゲート電極構造をエッチングし、不純物をイオン注入して浅いソース／ドレイン拡張部を形成し、不純物をイオン注入して中くらいでまたは大量にドーピングされたソース／ドレイン注入物を形成するために、異なるフォトレジストマスクを形成して除去することを必要とする。従来、これらのフォトレジストマスクは周辺回路領域のゲート電極構造のパターニングに先立って周辺回路領域から除去される。しかし、ＡＲＣからフォトレジストをストリッピングするたびにＡＲＣの一部が失われ、フォトレジストパターニングの間の有害な反射を防止することに関してのその機能的能力が変えられる。結果として、下にあるゲート電極構造のパターニングという後続のステップ時に、必要とされている精密な寸法が得られていないという状況となる。
【０００４】
小型化が迅速に進んでいるため、周辺回路領域で寸法的な精密性が失われることを含めて、このような損失は深刻な問題になる。したがって、ストリッピングを必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法が必要とされる。
ＥＰ−Ａ−０ ５９２ ０３９は、半導体基板の論理領域内のトランジスタを劣化させることなしに不揮発性メモリが最適化される、埋込まれたＥＰＲＯＭを含む集積回路の製造のためのプロセスを開示している。メモリセルの形成の間、論理領域は、ポリ層によって注入および酸化に対して均一に保護され、その同じポリ層からフローティングゲートが作られる。次に、第２の一連のステップでは、通常のＣＭＯＳプロセスが行なわれて論理領域内にトランジスタのゲートが形成され、その後必要なソース／ドレイン注入が続く。
ＵＳ−Ａ−５，９２０，７９６は、底部反射防止膜が誘電体層と続いて加えられるレジストマスクとの間にバリア層を形成する、半導体装置内のローカル配線を作るためのインサイチューエッチングプロセスを開示している。
【０００７】
この発明によると、上述のおよび他の利点はコアメモリセル領域と周辺回路領域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、（ａ）メモリセル領域内に第１のゲート電極スタックを形成するステップを含み、第１のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たとえばフローティングゲート電極層、誘電体層、コントロールゲート電極層、および反射防止膜（ＡＲＣ）を含み、この方法はさらに、（ｂ）周辺回路領域内に第２のゲート電極スタックを形成するステップを含み、第２のゲート電極スタックは順次、誘電体層、ゲート電極層、およびＡＲＣを含み、この方法はさらに、（ｃ）コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材料の層を生成させるステップと、（ｄ）第１のゲート電極スタック上にパターニングされた第１のフォトレジストマスクを形成するステップと、（ｅ）第２のゲート電極スタックがパターニングされていない第１のフォトレジスト材料の層によってマスクされている状態で、第１のゲート電極スタックをエッチングして少なくとも１つの第１のゲート電極構造を形成するステップとを含み、前記少なくとも１つの第１のゲート電極構造は順次、トンネル誘導体、電荷蓄積電極、インターゲート誘電体、コントロールゲート電極、およびＡＲＣを含み、この方法はさらに、（ｆ）コアメモリセル領域から第１のフォトレジストマスクを除去し、さらには周辺回路領域から第１のフォトレジスト材料の層を除去するステップと、（ｇ）コアメモリセル領域および周辺回路領域上に第２のフォトレジスト層を形成するステップと、（ｈ）第２のゲート電極スタック上に第２のフォトレジストマスクを形成するステップと、（ｉ）コアメモリセル領域がパターニングされていない第２のフォトレジスト材料の層によってマスクされている状態で第２のゲート電極スタックをエッチングして、ゲート誘電体、ゲート電極、およびＡＲＣを順次に含むスタックドゲート電極構造を形成するステップと、（ｊ）周辺回路領域から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第２のフォトレジスト材料の層を除去するステップと、（ｋ）不純物を注入してコアメモリセル領域内にソース／ドレイン領域を形成するステップとを含む。
【０００８】
この発明の実施例はさらなる操作ステップを含み、この操作ステップは、周辺回路領域から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第２のフォトレジスト材料の層を除去するステップと、コアメモリセル領域および周辺回路領域上に第３のフォトレジスト材料の層を生成させるステップと、コアメモリセル領域上に第３のフォトレジストマスクを形成するステップと、不純物をイオン注入してスタックドゲート電極構造の各々に関連する浅いソース／ドレイン拡張部注入物を形成するステップと、コアメモリセル領域から第３のフォトレジストマスクを除去し、さらには周辺回路領域から第３のフォトレジスト材料の層を除去するステップと、コアメモリセル領域およびイオン注入不純物上に第４のフォトレジストマスクを形成して中くらいでまたは大量にドーピングされたソース／ドレイン注入物を形成するステップと含む。後続の処理はアニーリングしてイオン注入された領域を活性化させるステップを含む。
【０００９】
この発明のさらなる利点は、以下の詳細な説明から、この発明の実施のために企図される最善の態様の例によって当業者に容易に明らかとなるだろう。理解されるように、この発明では他の実施例および異なる実施例が可能であり、その幾つかの詳細は、そのすべてがこの発明から逸脱することなしに、種々の明らかな点において変形可能である。したがって、図および説明は本質的に例として理解されるべきであり、それらはこの発明を限定するものとして理解されるべきではない。
【００１０】
【発明の実施の態様】
この発明は、コアメモリセル領域内でゲート電極スタックおよびソース／ドレイン領域を形成することに伴う複数のフォトレジストストリッピングステップの結果として起こる、ゲート電極構造のパターニングに先立つ周辺回路領域内でのＡＲＣの損失という問題に対処しそれを解決する。従来の手法では、周辺回路領域内でのゲート電極構造のパターニングに先立ってコアメモリセル領域内でトランジスタの形成を実現するために、酸素プラズマがあるか否かに関わらず硫酸を用いて少なくとも３つのフォトレジスト材料の層をストリッピングすることにより、周辺回路領域内のＡＲＣが劣化した。この発明の実施例に従うと、周辺回路領域内のＡＲＣには、周辺回路領域内でゲート電極構造を形成するためのパターニングの前にたった１回のフォトレジストストリッピングステップが行なわれるのみである。
【００１１】
この発明の実施例は、まずコアメモリセル領域内でスタックドゲート電極構造をエッチングするステップと、次にフォトレジストマスクとフォトレジスト層とをストリッピングするステップとを含み、これによって周辺回路領域内のＡＲＣにはたった１回のフォトレジストストリッピングステップしか行なわれない。次に、周辺回路領域内に第２のフォトレジストマスクを形成し、周辺回路領域のゲート電極構造をパターニングする。その後、コアメモリセル領域内に浅いソース／ドレイン拡張部および中くらいでまたは大量にドーピングされたソース／ドレイン注入物を形成する。このような注入物の形成によって、２つのさらなるフォトレジストマスクとそれに伴うフォトレジスト層ストリッピングとが必要とされる。しかし、このようなイオン注入マスクの形成に伴うフォトレジスト材料のストリッピングは周辺回路領域内のゲート電極構造のパターニング後に行なわれるため、パターニングに先だってＡＲＣのインテグリティに悪影響を及ぼすことはなく、したがって周辺回路領域内のゲート電極構造の精密性が向上する。その後、アニーリングを行なって注入された領域を活性化させ、リン酸を用いてのような従来の様態でコアメモリセル領域および周辺回路領域からＡＲＣを除去する。
【００１２】
この発明の実施例は、ヒ素等の第１の不純物とリン等の第２の不純物とを含む、二重拡散された浅いソース／ドレイン拡張部を形成するステップを含み、第２の不純物は第１の不純物よりもより高い拡散係数または拡散率を有する。たとえば、浅いソース／ドレイン拡張部注入物は以下のようにして形成され得る。すなわち、約１×１０13アトムｃｍ-2から約５×１０14アトムｃｍ-2の注入量と約２０から約１００ＫｅＶの注入エネルギとでリンを注入し、さらに約５×１０14から約８×１０15アトムｃｍ-2の注入量と約２０から約１００ＫｅＶの注入エネルギとでヒ素を注入することによって、形成され得る。活性化アニーリングは、約９００℃から約１０００℃の温度で約１０秒から３０秒間行なわれ得る。
【００１３】
この発明の実施例は、同様の特徴が同じ参照番号によって示される図１から図４で概略的に示される。図示されるように、図１はコアメモリセル領域（コア）と周辺回路領域（周辺）との部分を示す。図１で示される最初の局面は従来の手法と一致しており、基板１０上でのトンネル誘電体層２０Ａとゲート誘電体層２０Ｂとの形成を含む。次に電荷蓄積電極層２１Ａとゲート電極層２１Ｂとを形成する。次に、フローティングゲート電極層２１Ａ上にインターゲート誘電体層２２を形成し、これはシリコン酸化物、窒化シリコン、または従来のスタックド二酸化ケイ素／窒化シリコン／二酸化ケイ素（ＯＮＯ）構造を含み得る。次にコントロールゲート電極層２３を生成させ、ＡＲＣ層２４Ａおよび２４Ｂを生成させる。トンネル誘電体層２０Ａとゲート誘電体層２０Ｂとは、たとえばシリコン酸化物を含み得る。一方で、ゲート電極層２１Ａ、２１Ｂ、および２３はドープされた多結晶シリコンを含み得る。ＡＲＣ層は、ＡＲＣ、たとえばシリコンオキシナイトライドとして従来用いられた材料のいずれかを含み得る。次に、第１のフォトレジスト層Ｐ１を生成させ、コア内のゲートスタック上に第１のフォトレジストマスクＭ１を形成する。
【００１４】
図２を参照して、コア内のゲート電極スタックを異方性エッチング等によってパターニングして、トンネル誘電体３０、電荷蓄積電極３１、インターゲート誘電体３２、コントロールゲート電極３３、およびＡＲＣ３４を含むスタックドゲート電極構造を形成する。次に、第１のフォトレジスト材料の層Ｐ１と第１のフォトレジストマスクＭ１とをストリッピングし、これによって周辺内のＡＲＣ２４Ｂにフォトレジストストリッピングがはじめて行なわれる。
【００１５】
図２で示されるように、次に第２のフォトレジスト材料の層Ｐ２を生成させ、周辺ではゲート電極スタック上に第２のフォトレジストマスクＭ２を形成する。次に図３で概略的に示されるように、周辺内のゲート電極スタックを異方性エッチング等によってパターニングして、ゲート誘電体層４０、ゲート電極４１、およびＡＲＣ４２を含むゲート電極構造を形成する。次に第２のフォトレジストマスクＭ２と第２のフォトレジスト材料の層Ｐ２とをストリッピングする。
【００１６】
図３で示されるように、次に第３のフォトレジスト材料の層Ｐ３を生成させ、コア内に第３のフォトレジストマスクＭ３を形成する。次にイオン注入を行なって、浅いソース／ドレイン拡張部注入物４３を形成する。次に、第３のフォトレジスト材料の層Ｐ３と第３のフォトレジストマスクＭ３とを除去する。図４で示されるように、次に、たとえば二酸化ケイ素等の誘電体材料の層Ｐ４を生成させ、コア内に第４のマスクＭ４を形成する。第４のマスクＭ４は二酸化ケイ素等の誘電体側壁スペーサを含み、それはイオン注入の間マスクとして働いて中くらいでまたは大量にドーピングされたソース／ドレイン注入物４４を形成する。次にリン酸等を用いて誘電体層Ｐ４と第４のマスクＭ４とを除去し、続いてＡＲＣ３４および４２を除去する。
【００１７】
発明の利点を曖昧にしないために、周辺内でのソース／ドレイン注入物の形成、活性化アニーリングおよび特定の生成技術等の用いられる種々の手法は詳細に説明されていない。図１から図４で示される一連のステップの間にさらなる追加の処理ステップが行なわれているが、この発明の特徴を曖昧にしないためにそれらは詳細に述べられていないことが理解されるべきである。たとえば、処理は、周辺ゲートエッチング後の注入前の酸化、コア注入後の周辺での浅いソース／ドレイン注入、周辺注入および周辺ソース／ドレイン注入でのスペーサ形成も含むだろう。
【００１８】
図１から図４で示されるように、第１のフォトレジスト材料の層と第１のフォトレジストマスクＭ１とを除去した後に周辺内のゲート電極構造をエッチングして周辺内のＡＲＣ４２の損失を最小にし、パターニングされたゲート電極構造の寸法的精密性を向上させる。従来の手法ではより多くの処理が必要とされるため、コアメモリセル領域の要件により細心の注意が払われる。したがって、従来の手法では一般的には、周辺回路領域要件の処理よりもコアメモリセル領域の処理の完了に焦点が置かれる。しかし、周辺回路領域内でのゲート電極構造のパターニングの前の、たとえば典型的には約３回という多くのフォトレジストストリッピングステップの結果としてＡＲＣの損失が生じ、その結果、特にゲート電極構造という、周辺回路領域内の構成要素において必要とされている寸法の精密さが失われる。この問題は、構成要素のサイズがディープサブミクロン範囲になると特に深刻になる。この発明は、第１のフォトレジストストリッピングの後にゲート電極構造を周辺回路領域内でエッチングし、ＡＲＣ損失を最小にし、したがって周辺回路領域内のエッチングされた構成要素の精密性を向上させるという、戦略的な一連の操作ステップを含む。
【００１９】
この発明のより良い理解を促すために、上述の説明では多くの具体的な詳細が述べられる。しかし、この発明は具体的に述べられる詳細に依存することなしに実現され得る。他の例では、この発明を不必要に曖昧なものにしないために、従来の処理材料および技術は詳細に説明されていない。
【００２０】
この発明は、種々の種類の半導体装置のいずれか、特に約０．１５ミクロン以下の、たとえば約０．１２ミクロン以下の構成要素サイズを有する半導体装置等の、ディープサブミクロン範囲の構成要素を有する半導体装置の製造における産業的有用性を享受する。この発明は、周辺回路領域内の構成要素の寸法的精密性が向上した、高度に集積された半導体装置の製造を可能にする。
【００２１】
この開示では、この発明の好ましい実施例およびその多様な例のみが示され、説明される。この発明は他の種々の組合せおよび環境で用いることができ、ここで示されるような発明概念の範囲内にある変更または変形が可能であることが理解されるべきである。
【図面の簡単な説明】
【図１】 この発明の実施例に従った一連の局面を示す図である。
【図２】 この発明の実施例に従った一連の局面を示す図である。
【図３】 この発明の実施例に従った一連の局面を示す図である。
【図４】 この発明の実施例に従った一連の局面を示す図である。
Claims (9)
- コアメモリセル領域と周辺回路領域とを有する半導体装置を製造するための方法であって、前記方法は、
（ａ） 前記コアメモリセル領域内に第１のゲート電極スタック（２０Ａ、２１Ａ、２２、２３、２４Ａ）を形成するステップを含み、前記第１のゲート電極スタックは順次、
トンネル誘電体層（２０ａ）と、
電荷蓄積電極層（２１ａ）と、
誘電体層（２２）と、
コントロールゲート電極層（２３）と、
反射防止膜（２４Ａ）とを含み、前記方法はさらに、
（ｂ） 前記周辺回路領域内に第２のゲート電極スタック（２０Ｂ、２１Ｂ、２４Ｂ）を形成するステップを含み、前記第２のゲート電極スタックは、
誘電体層（２０Ｂ）と、
ゲート電極層（２１Ｂ）と、
反射防止膜（２４Ｂ）とを含み、前記方法はさらに、
（ｃ） 前記コアメモリセル領域および前記周辺回路領域上に第１のフォトレジスト材料の層（Ｐ１）を生成させるステップと、
（ｄ） 前記ステップ（ｃ）の後、前記第１のゲート電極スタック上にパターニングされた第１のフォトレジストマスク（Ｍ１）を形成するステップと、
（ｅ） 前記第２のゲート電極スタックが、パターニングされていない前記第１のフォトレジスト材料の層によってマスクされている状態で、前記第１のゲート電極スタックをエッチングして少なくとも１つのスタックドゲート電極構造を形成するステップとを含み、前記少なくとも１つのスタックドゲート電極構造は順次、
トンネル誘導体（３０）と、
電荷蓄積電極（３１）と、
インターゲート誘電体（３２）と、
コントロールゲート電極（３３）と、
反射防止膜（３４）とを含み、前記方法はさらに、
（ｆ） 前記コアメモリセル領域から前記第１のフォトレジストマスク（Ｍ１）を除去し、さらには前記周辺回路領域から前記第１のフォトレジスト材料の層（Ｐ１）を除去するステップと、
（ｇ） 前記ステップ（ｆ）の後、前記コアメモリセル領域および前記周辺回路領域上に第２のフォトレジスト材料の層（Ｐ２）を形成するステップと、
（ｈ） 前記ステップ（Ｇ）の後、前記第２のゲート電極スタック上にパターニングされた第２のフォトレジストマスク（Ｍ２）を形成するステップと、
（ｉ） 前記コアメモリセル領域がパターニングされていない前記第２のフォトレジスト材料の層によってマスクされている状態で、前記第２のゲート電極スタックをエッチングして第２のゲート電極構造を形成するステップとを含み、前記第２のゲート電極構造は順次、
ゲート誘電体（４０）と、
ゲート電極（４１）と、
反射防止膜（４２）とを含み、前記方法はさらに、
（ｊ） 前記ステップ（ｉ）の後、前記周辺回路領域から前記第２のフォトレジストマスク（Ｍ２）を除去し、さらには前記コアメモリセル領域から前記第２のフォトレジスト材料の層（Ｐ２）を除去するステップと、
（ｋ） 前記ステップ（ｊ）の後、不純物を注入して前記コアメモリセル領域内にソース／ドレイン領域（４３）を形成するステップとを含む、方法。 - （ｋ１） 前記コアメモリセル領域および前記周辺回路領域上に第３のフォトレジスト材料の層（Ｐ３）を生成させるステップと、
（ｋ２） 前記コアメモリセル領域上に第３のフォトレジストマスク（Ｍ３）を形成するステップと、
（ｋ３） 前記第３のフォトレジストマスクを用いて不純物を注入して、前記スタックドゲート電極構造の各々に関連する浅いソース／ドレイン拡張部注入物（４３）を形成するステップとによって前記ステップ（ｋ）を行なうことをさらに含む、請求項１に記載の方法。 - 前記ステップ（ｋ）はさらに、
（ｋ４） 前記コアメモリセル領域から前記第３のフォトレジストマスク（Ｍ３）を除去するとともに前記周辺回路領域から前記第３のフォトレジスト材料の層（Ｐ３）を除去するステップと、
（ｋ５） 前記周辺回路領域に誘電体材料の層（Ｐ４）を形成し、前記コアメモリセル領域上に第４のマスク（Ｍ４）を形成するステップと、
（ｋ６） 前記第４のマスクを用いて不純物を注入し、前記スタックドゲート電極構造の各々に関連するドーピングされたソース／ドレイン注入物（４４）を形成するステップと、
（ｋ７） 前記第４のマスクを除去するステップと、
（ｋ８） 活性化アニーリングのステップとを含む、請求項２に記載の方法。 - 前記ステップ（ｋ３）は、
同じ導電型の第１の不純物と第２の不純物とを注入するステップを含み、前記第２の不純物は前記第１の不純物よりも大きな拡散係数を有する、請求項３に記載の方法。 - 前記第１の不純物はヒ素を含み前記第２の不純物はリンを含む、請求項４に記載の方法。
- 前記ステップ（ｋ７）は前記周辺回路領域から前記誘電体材料の層（Ｐ４）を除去するステップを含む、請求項３に記載の方法。
- 前記ゲート電極、前記電荷蓄積電極、および前記コントロールゲート電極はドープト多結晶シリコンを含み、
前記ゲート誘電体は二酸化ケイ素を含み、
前記インターゲート誘電体は二酸化ケイ素、窒化シリコン、および二酸化ケイ素の一連の層のスタックを含む、請求項１に記載の方法。 - 前記反射防止膜はシリコンオキシナイトライドを含む、請求項１に記載の方法。
- 前記電荷蓄積電極層はドープト多結晶シリコンを含み、
前記ゲート誘電体と前記インターゲート誘電体とは二酸化ケイ素を含む、請求項１に記載の方法。
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