JP4944328B2 - 反射防止膜を備える半導体メモリ装置を製造するための方法 - Google Patents

反射防止膜を備える半導体メモリ装置を製造するための方法 Download PDF

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Description

【0001】
【技術分野】
この発明は、精密に寸法がとられたサブミクロン構成要素を有する半導体装置を製造するための方法に関する。この発明は特に、約0.15ミクロン以下のデザインルールを備え、かつ精密に寸法がとられたゲート電極構造を周辺回路領域内に備える半導体装置の製造に応用できる。
【0002】
【背景技術】
超大規模集積のために高い密度およびパフォーマンスが要求されるにしたがって、構成要素サイズが減じられたより高密度のアレイが必要とされる。デザインルールが約0.15ミクロン以下、たとえば約0.12ミクロン以下の半導体装置の製造時には、その実現に多くの問題が生じる。
【0003】
半導体装置は典型的には、基板と、その上のトランジスタおよび/またはメモリセル等の素子とを含む。半導体基板上に種々の配線層が形成されて、これらの素子が相互におよび外部回路に電気的に接続される。従来の製造技術は典型的には、コアメモリセル領域内でのメモリセルの形成と、周辺回路の形成とを含む。コアメモリセル領域に特有の構成要素を形成するための処理は通常、周辺回路領域のための処理に対応していないか、または必ずしもそれにとって最適なわけではない。たとえば従来の方法は、コアメモリセル領域内で少なくとも3つの個別のフォトレジストマスクを使用することを必要とし、周辺回路領域内のゲート電極層の上にあるARCからマスクを除去し、周辺回路領域内のゲート電極構造をパターニングする。このような従来の方法は、スタックドゲート電極構造をエッチングし、不純物をイオン注入して浅いソース/ドレイン拡張部を形成し、不純物をイオン注入して中くらいでまたは大量にドーピングされたソース/ドレイン注入物を形成するために、異なるフォトレジストマスクを形成して除去することを必要とする。従来、これらのフォトレジストマスクは周辺回路領域のゲート電極構造のパターニングに先立って周辺回路領域から除去される。しかし、ARCからフォトレジストをストリッピングするたびにARCの一部が失われ、フォトレジストパターニングの間の有害な反射を防止することに関してのその機能的能力が変えられる。結果として、下にあるゲート電極構造のパターニングという後続のステップ時に、必要とされている精密な寸法が得られていないという状況となる。
【0004】
小型化が迅速に進んでいるため、周辺回路領域で寸法的な精密性が失われることを含めて、このような損失は深刻な問題になる。したがって、ストリッピングを必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法が必要とされる。
EP−A−0 592 039は、半導体基板の論理領域内のトランジスタを劣化させることなしに不揮発性メモリが最適化される、埋込まれたEPROMを含む集積回路の製造のためのプロセスを開示している。メモリセルの形成の間、論理領域は、ポリ層によって注入および酸化に対して均一に保護され、その同じポリ層からフローティングゲートが作られる。次に、第2の一連のステップでは、通常のCMOSプロセスが行なわれて論理領域内にトランジスタのゲートが形成され、その後必要なソース/ドレイン注入が続く。
US−A−5,920,796は、底部反射防止膜が誘電体層と続いて加えられるレジストマスクとの間にバリア層を形成する、半導体装置内のローカル配線を作るためのインサイチューエッチングプロセスを開示している。
【0007】
この発明によると、上述のおよび他の利点はコアメモリセル領域と周辺回路領域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、(a)メモリセル領域内に第1のゲート電極スタックを形成するステップを含み、第1のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たとえばフローティングゲート電極層、誘電体層、コントロールゲート電極層、および反射防止膜(ARC)を含み、この方法はさらに、(b)周辺回路領域内に第2のゲート電極スタックを形成するステップを含み、第2のゲート電極スタックは順次、誘電体層、ゲート電極層、およびARCを含み、この方法はさらに、(c)コアメモリセル領域および周辺回路領域上に第1のフォトレジスト材料の層を生成させるステップと、(d)第1のゲート電極スタック上にパターニングされた第1のフォトレジストマスクを形成するステップと、(e)第2のゲート電極スタックがパターニングされていない第1のフォトレジスト材料の層によってマスクされている状態で、第1のゲート電極スタックをエッチングして少なくとも1つの第1のゲート電極構造を形成するステップとを含み、前記少なくとも1つの第1のゲート電極構造は順次、トンネル誘導体、電荷蓄積電極、インターゲート誘電体、コントロールゲート電極、およびARCを含み、この方法はさらに、(f)コアメモリセル領域から第1のフォトレジストマスクを除去し、さらには周辺回路領域から第1のフォトレジスト材料の層を除去するステップと、(g)コアメモリセル領域および周辺回路領域上に第2のフォトレジスト層を形成するステップと、(h)第2のゲート電極スタック上に第2のフォトレジストマスクを形成するステップと、(i)コアメモリセル領域がパターニングされていない第2のフォトレジスト材料の層によってマスクされている状態で第2のゲート電極スタックをエッチングして、ゲート誘電体、ゲート電極、およびARCを順次に含むスタックドゲート電極構造を形成するステップと、(j)周辺回路領域から第2のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第2のフォトレジスト材料の層を除去するステップと、(k)不純物を注入してコアメモリセル領域内にソース/ドレイン領域を形成するステップとを含む。
【0008】
この発明の実施例はさらなる操作ステップを含み、この操作ステップは、周辺回路領域から第2のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第2のフォトレジスト材料の層を除去するステップと、コアメモリセル領域および周辺回路領域上に第3のフォトレジスト材料の層を生成させるステップと、コアメモリセル領域上に第3のフォトレジストマスクを形成するステップと、不純物をイオン注入してスタックドゲート電極構造の各々に関連する浅いソース/ドレイン拡張部注入物を形成するステップと、コアメモリセル領域から第3のフォトレジストマスクを除去し、さらには周辺回路領域から第3のフォトレジスト材料の層を除去するステップと、コアメモリセル領域およびイオン注入不純物上に第4のフォトレジストマスクを形成して中くらいでまたは大量にドーピングされたソース/ドレイン注入物を形成するステップと含む。後続の処理はアニーリングしてイオン注入された領域を活性化させるステップを含む。
【0009】
この発明のさらなる利点は、以下の詳細な説明から、この発明の実施のために企図される最善の態様の例によって当業者に容易に明らかとなるだろう。理解されるように、この発明では他の実施例および異なる実施例が可能であり、その幾つかの詳細は、そのすべてがこの発明から逸脱することなしに、種々の明らかな点において変形可能である。したがって、図および説明は本質的に例として理解されるべきであり、それらはこの発明を限定するものとして理解されるべきではない。
【0010】
【発明の実施の態様】
この発明は、コアメモリセル領域内でゲート電極スタックおよびソース/ドレイン領域を形成することに伴う複数のフォトレジストストリッピングステップの結果として起こる、ゲート電極構造のパターニングに先立つ周辺回路領域内でのARCの損失という問題に対処しそれを解決する。従来の手法では、周辺回路領域内でのゲート電極構造のパターニングに先立ってコアメモリセル領域内でトランジスタの形成を実現するために、酸素プラズマがあるか否かに関わらず硫酸を用いて少なくとも3つのフォトレジスト材料の層をストリッピングすることにより、周辺回路領域内のARCが劣化した。この発明の実施例に従うと、周辺回路領域内のARCには、周辺回路領域内でゲート電極構造を形成するためのパターニングの前にたった1回のフォトレジストストリッピングステップが行なわれるのみである。
【0011】
この発明の実施例は、まずコアメモリセル領域内でスタックドゲート電極構造をエッチングするステップと、次にフォトレジストマスクとフォトレジスト層とをストリッピングするステップとを含み、これによって周辺回路領域内のARCにはたった1回のフォトレジストストリッピングステップしか行なわれない。次に、周辺回路領域内に第2のフォトレジストマスクを形成し、周辺回路領域のゲート電極構造をパターニングする。その後、コアメモリセル領域内に浅いソース/ドレイン拡張部および中くらいでまたは大量にドーピングされたソース/ドレイン注入物を形成する。このような注入物の形成によって、2つのさらなるフォトレジストマスクとそれに伴うフォトレジスト層ストリッピングとが必要とされる。しかし、このようなイオン注入マスクの形成に伴うフォトレジスト材料のストリッピングは周辺回路領域内のゲート電極構造のパターニング後に行なわれるため、パターニングに先だってARCのインテグリティに悪影響を及ぼすことはなく、したがって周辺回路領域内のゲート電極構造の精密性が向上する。その後、アニーリングを行なって注入された領域を活性化させ、リン酸を用いてのような従来の様態でコアメモリセル領域および周辺回路領域からARCを除去する。
【0012】
この発明の実施例は、ヒ素等の第1の不純物とリン等の第2の不純物とを含む、二重拡散された浅いソース/ドレイン拡張部を形成するステップを含み、第2の不純物は第1の不純物よりもより高い拡散係数または拡散率を有する。たとえば、浅いソース/ドレイン拡張部注入物は以下のようにして形成され得る。すなわち、約1×1013アトムcm-2から約5×1014アトムcm-2の注入量と約20から約100KeVの注入エネルギとでリンを注入し、さらに約5×1014から約8×1015アトムcm-2の注入量と約20から約100KeVの注入エネルギとでヒ素を注入することによって、形成され得る。活性化アニーリングは、約900℃から約1000℃の温度で約10秒から30秒間行なわれ得る。
【0013】
この発明の実施例は、同様の特徴が同じ参照番号によって示される図1から図4で概略的に示される。図示されるように、図1はコアメモリセル領域(コア)と周辺回路領域(周辺)との部分を示す。図1で示される最初の局面は従来の手法と一致しており、基板10上でのトンネル誘電体層20Aとゲート誘電体層20Bとの形成を含む。次に電荷蓄積電極層21Aとゲート電極層21Bとを形成する。次に、フローティングゲート電極層21A上にインターゲート誘電体層22を形成し、これはシリコン酸化物、窒化シリコン、または従来のスタックド二酸化ケイ素/窒化シリコン/二酸化ケイ素(ONO)構造を含み得る。次にコントロールゲート電極層23を生成させ、ARC層24Aおよび24Bを生成させる。トンネル誘電体層20Aとゲート誘電体層20Bとは、たとえばシリコン酸化物を含み得る。一方で、ゲート電極層21A、21B、および23はドープされた多結晶シリコンを含み得る。ARC層は、ARC、たとえばシリコンオキシナイトライドとして従来用いられた材料のいずれかを含み得る。次に、第1のフォトレジスト層P1を生成させ、コア内のゲートスタック上に第1のフォトレジストマスクM1を形成する。
【0014】
図2を参照して、コア内のゲート電極スタックを異方性エッチング等によってパターニングして、トンネル誘電体30、電荷蓄積電極31、インターゲート誘電体32、コントロールゲート電極33、およびARC34を含むスタックドゲート電極構造を形成する。次に、第1のフォトレジスト材料の層P1と第1のフォトレジストマスクM1とをストリッピングし、これによって周辺内のARC24Bにフォトレジストストリッピングがはじめて行なわれる。
【0015】
図2で示されるように、次に第2のフォトレジスト材料の層P2を生成させ、周辺ではゲート電極スタック上に第2のフォトレジストマスクM2を形成する。次に図3で概略的に示されるように、周辺内のゲート電極スタックを異方性エッチング等によってパターニングして、ゲート誘電体層40、ゲート電極41、およびARC42を含むゲート電極構造を形成する。次に第2のフォトレジストマスクM2と第2のフォトレジスト材料の層P2とをストリッピングする。
【0016】
図3で示されるように、次に第3のフォトレジスト材料の層P3を生成させ、コア内に第3のフォトレジストマスクM3を形成する。次にイオン注入を行なって、浅いソース/ドレイン拡張部注入物43を形成する。次に、第3のフォトレジスト材料の層P3と第3のフォトレジストマスクM3とを除去する。図4で示されるように、次に、たとえば二酸化ケイ素等の誘電体材料の層P4を生成させ、コア内に第4のマスクM4を形成する。第4のマスクM4は二酸化ケイ素等の誘電体側壁スペーサを含み、それはイオン注入の間マスクとして働いて中くらいでまたは大量にドーピングされたソース/ドレイン注入物44を形成する。次にリン酸等を用いて誘電体層P4と第4のマスクM4とを除去し、続いてARC34および42を除去する。
【0017】
発明の利点を曖昧にしないために、周辺内でのソース/ドレイン注入物の形成、活性化アニーリングおよび特定の生成技術等の用いられる種々の手法は詳細に説明されていない。図1から図4で示される一連のステップの間にさらなる追加の処理ステップが行なわれているが、この発明の特徴を曖昧にしないためにそれらは詳細に述べられていないことが理解されるべきである。たとえば、処理は、周辺ゲートエッチング後の注入前の酸化、コア注入後の周辺での浅いソース/ドレイン注入、周辺注入および周辺ソース/ドレイン注入でのスペーサ形成も含むだろう。
【0018】
図1から図4で示されるように、第1のフォトレジスト材料の層と第1のフォトレジストマスクM1とを除去した後に周辺内のゲート電極構造をエッチングして周辺内のARC42の損失を最小にし、パターニングされたゲート電極構造の寸法的精密性を向上させる。従来の手法ではより多くの処理が必要とされるため、コアメモリセル領域の要件により細心の注意が払われる。したがって、従来の手法では一般的には、周辺回路領域要件の処理よりもコアメモリセル領域の処理の完了に焦点が置かれる。しかし、周辺回路領域内でのゲート電極構造のパターニングの前の、たとえば典型的には約3回という多くのフォトレジストストリッピングステップの結果としてARCの損失が生じ、その結果、特にゲート電極構造という、周辺回路領域内の構成要素において必要とされている寸法の精密さが失われる。この問題は、構成要素のサイズがディープサブミクロン範囲になると特に深刻になる。この発明は、第1のフォトレジストストリッピングの後にゲート電極構造を周辺回路領域内でエッチングし、ARC損失を最小にし、したがって周辺回路領域内のエッチングされた構成要素の精密性を向上させるという、戦略的な一連の操作ステップを含む。
【0019】
この発明のより良い理解を促すために、上述の説明では多くの具体的な詳細が述べられる。しかし、この発明は具体的に述べられる詳細に依存することなしに実現され得る。他の例では、この発明を不必要に曖昧なものにしないために、従来の処理材料および技術は詳細に説明されていない。
【0020】
この発明は、種々の種類の半導体装置のいずれか、特に約0.15ミクロン以下の、たとえば約0.12ミクロン以下の構成要素サイズを有する半導体装置等の、ディープサブミクロン範囲の構成要素を有する半導体装置の製造における産業的有用性を享受する。この発明は、周辺回路領域内の構成要素の寸法的精密性が向上した、高度に集積された半導体装置の製造を可能にする。
【0021】
この開示では、この発明の好ましい実施例およびその多様な例のみが示され、説明される。この発明は他の種々の組合せおよび環境で用いることができ、ここで示されるような発明概念の範囲内にある変更または変形が可能であることが理解されるべきである。
【図面の簡単な説明】
【図1】 この発明の実施例に従った一連の局面を示す図である。
【図2】 この発明の実施例に従った一連の局面を示す図である。
【図3】 この発明の実施例に従った一連の局面を示す図である。
【図4】 この発明の実施例に従った一連の局面を示す図である。

Claims (9)

  1. コアメモリセル領域と周辺回路領域とを有する半導体装置を製造するための方法であって、前記方法は、
    (a) 前記コアメモリセル領域内に第1のゲート電極スタック(20、21、22、23、24)を形成するステップを含み、前記第1のゲート電極スタックは順次、
    トンネル誘電体層(20a)と、
    電荷蓄積電極層(21a)と、
    誘電体層(22)と、
    コントロールゲート電極層(23)と、
    反射防止膜(24)とを含み、前記方法はさらに、
    (b) 前記周辺回路領域内に第2のゲート電極スタック(20、21、24)を形成するステップを含み、前記第2のゲート電極スタックは、
    誘電体層(20)と、
    ゲート電極層(21)と、
    反射防止膜(24)とを含み、前記方法はさらに、
    (c) 前記コアメモリセル領域および前記周辺回路領域上に第1のフォトレジスト材料の層(P1)を生成させるステップと、
    (d) 前記ステップ(c)の後、前記第1のゲート電極スタック上にパターニングされた第1のフォトレジストマスク(M1)を形成するステップと、
    (e) 前記第2のゲート電極スタックがパターニングされていない前記第1のフォトレジスト材料の層によってマスクされている状態で、前記第1のゲート電極スタックをエッチングして少なくとも1つのスタックドゲート電極構造を形成するステップとを含み、前記少なくとも1つのスタックドゲート電極構造は順次、
    トンネル誘導体(30)と、
    電荷蓄積電極(31)と、
    インターゲート誘電体(32)と、
    コントロールゲート電極(33)と、
    反射防止膜(34)とを含み、前記方法はさらに、
    (f) 前記コアメモリセル領域から前記第1のフォトレジストマスク(M1)を除去し、さらには前記周辺回路領域から前記第1のフォトレジスト材料の層(P1)を除去するステップと、
    (g) 前記ステップ(f)の後、前記コアメモリセル領域および前記周辺回路領域上に第2のフォトレジスト材料の層(P2)を形成するステップと、
    (h) 前記ステップ(G)の後、前記第2のゲート電極スタック上にパターニングされた第2のフォトレジストマスク(M2)を形成するステップと、
    (i) 前記コアメモリセル領域がパターニングされていない前記第2のフォトレジスト材料の層によってマスクされている状態で、前記第2のゲート電極スタックをエッチングして第2のゲート電極構造を形成するステップとを含み、前記第2のゲート電極構造は順次、
    ゲート誘電体(40)と、
    ゲート電極(41)と、
    反射防止膜(42)とを含み、前記方法はさらに、
    (j) 前記ステップ(i)の後、前記周辺回路領域から前記第2のフォトレジストマスク(M2)を除去し、さらには前記コアメモリセル領域から前記第2のフォトレジスト材料の層(P2)を除去するステップと、
    (k) 前記ステップ(j)の後、不純物を注入して前記コアメモリセル領域内にソース/ドレイン領域(43)を形成するステップとを含む、方法。
  2. (k1) 前記コアメモリセル領域および前記周辺回路領域上に第3のフォトレジスト材料の層(P3)を生成させるステップと、
    (k2) 前記コアメモリセル領域上に第3のフォトレジストマスク(M3)を形成するステップと、
    (k3) 前記第3のフォトレジストマスクを用いて不純物を注入して、前記スタックドゲート電極構造の各々に関連する浅いソース/ドレイン拡張部注入物(43)を形成するステップとによって前記ステップ(k)を行なうことをさらに含む、請求項1に記載の方法。
  3. 前記ステップ(k)はさらに、
    (k4) 前記コアメモリセル領域から前記第3のフォトレジストマスク(M3)を除去するとともに前記周辺回路領域から前記第3のフォトレジスト材料の層(P3)を除去するステップと、
    (k5) 前記周辺回路領域に誘電体材料の層(P4)を形成し、前記コアメモリセル領域上に第4のマスク(M4)を形成するステップと、
    (k6) 前記第4のマスクを用いて不純物を注入し、前記スタックドゲート電極構造の各々に関連するドーピングされたソース/ドレイン注入物(44)を形成するステップと、
    (k7) 前記第4のマスクを除去するステップと、
    (k8) 活性化アニーリングのステップとを含む、請求項2に記載の方法。
  4. 前記ステップ(k3)は、
    同じ導電型の第1の不純物と第2の不純物とを注入するステップを含み、前記第2の不純物は前記第1の不純物よりも大きな拡散係数を有する、請求項3に記載の方法。
  5. 前記第1の不純物はヒ素を含み前記第2の不純物はリンを含む、請求項4に記載の方法。
  6. 前記ステップ(k7)前記周辺回路領域から前記誘電体材料の層(P4)を除去するステップを含む、請求項3に記載の方法。
  7. 前記ゲート電極、前記電荷蓄積電極、および前記コントロールゲート電極はドープト多結晶シリコンを含み、
    前記ゲート誘電体は二酸化ケイ素を含み、
    前記インターゲート誘電体は二酸化ケイ素、窒化シリコン、および二酸化ケイ素の一連の層のスタックを含む、請求項1に記載の方法。
  8. 前記反射防止膜はシリコンオキシナイトライドを含む、請求項1に記載の方法。
  9. 前記電荷蓄積電極はドープト多結晶シリコンを含み、
    前記ゲート誘電体と前記インターゲート誘電体とは二酸化ケイ素を含む、請求項1に記載の方法。
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