CN1186812C - 制造具有减反射膜的半导体存储装置的方法 - Google Patents

制造具有减反射膜的半导体存储装置的方法 Download PDF

Info

Publication number
CN1186812C
CN1186812C CNB008141819A CN00814181A CN1186812C CN 1186812 C CN1186812 C CN 1186812C CN B008141819 A CNB008141819 A CN B008141819A CN 00814181 A CN00814181 A CN 00814181A CN 1186812 C CN1186812 C CN 1186812C
Authority
CN
China
Prior art keywords
layer
grid
mask
peripheral circuit
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB008141819A
Other languages
English (en)
Other versions
CN1378704A (zh
Inventor
T·C·萧
M·T·瑞斯白
孙禹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1378704A publication Critical patent/CN1378704A/zh
Application granted granted Critical
Publication of CN1186812C publication Critical patent/CN1186812C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/951—Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

通过降低光阻去除期间的抗反射膜损失来取得改进的半导体装置外围电路区域中栅极结构尺寸的精确度，该光阻去除对应于在形成图形及离子注入期间，在核心存储单元区域中形成多个掩模。实施例包括依序蚀刻核心存储单元区域中叠层式栅极结构、光阻的剥除以及蚀刻从而在外围电路区域中形成栅极结构。然后，在核心存储单元区域中实施多次掩模与离子注入，随后剥除光阻层。

Description

制造具有减反射膜的半导体存储装置的方法
技术领域
本发明涉及一种制造半导体装置的方法，所述半导体装置具有尺寸精确的亚微米特征。尤其可将本发明应用于以大约0.15微米及0.15微米以下的设计规则，制造在外围电路区域具有尺寸精确的栅极结构的半导体装置。
背景技术
由于对超大规模集成电路的高密度与高性能的需求日益升高，需要更高密度与更小特征尺寸的排列，然而要制造具有设计规则约为0.15微米及小于0.15微米(例如0.12微米及0.12微米以下)的尺寸精确度的半导体装置在实施上却有问题。
典型半导体装置包括一基底与该基底上的元件，如晶体管及/或存储单元。在该半导体基底上形成各种互连层将这些元件互相电连接并连接至外部电路。典型的传统制造技术包括在核心存储单元区域形成存储单元以及形成外围电路，对核心存储单元区域的特有构造的形成方法对外围电路区域的形成来说，往往不相称或未必最为适合。例如，传统方法需要在核心存储单元区域至少使用3个分立的光刻掩模，而在进行外围电路区域中栅极结构的图形形成(patterning)之前，从外围电路区域中的栅极层上的抗反射膜(ARC)去除该光刻掩模。此种传统技术需要形成并去除用以蚀刻叠层栅结构的不同的光刻掩模，注入杂质离子以形成浅源极/漏极延伸部，以及注入杂质离子以形成中度或重度(浓)掺杂源极/漏极杂质区域。这些光刻掩模一般在外围电路区域形成栅极结构图形之前从外围电路区域去除。然而每次将光刻掩模从抗反射膜剥除时，即会失去一部分抗反射膜，从而在形成光刻掩模图形时，使其避免有害反射光的性能发生改变。结果在进行后续的下层栅极结构的图形形成时，遭遇重要尺寸精确度的损失。
随小型化的进展，包括在外围电路区域的尺寸精确度的损失成为极严重的问题。因此，尽管在核心存储单元区域要使用多个需要剥离的光刻掩模，仍需要能在外围电路区域形成精确的栅极结构图形的技术。
EP-A-0 592 039一种用于集成电路生产的工艺，所述集成电路包括嵌入式EPROM，其中非易失性存储器进行了优化而并未降低半导体基底的逻辑区域中晶体管的品质。通过制成浮置栅的同一多晶硅层而在形成存储单元时均匀地保护了逻辑区域，使其免于注入和氧化。随后在第二系列步骤中，执行通常的CMOS加工工艺，在逻辑区域形成晶体管栅极，然后进行必要的源极/漏极注入。
US-A-5,920796公布了一种原位蚀刻工艺，用于在半导体设备中产生局部的内部连接，其中一底部减反射膜形成了处于介电质层和其后附加的抗蚀掩模之间的阻挡层。
专利文献CN-1086045A记载了一种集成电路的制造方法和运用此方法获得的集成电路。
发明内容
本发明的一个优点是提供了一种半导体装置的制造方法，所述半导体装置在外围电路区域中具有尺寸精确的栅极结构。
以下说明本发明的其它的优点与特征。这些优点与特征可由本领域普通技术人员通过阅读以下说明和实施本发明而变得显而易见并且掌握。本发明的优点特别是可由所附权利要求所指出的部分实现。
依据本发明，以一种半导体装置(该半导体装置包括核心存储单元区域及外围电路区域)的制造方法部分实现了前述优点以及其它优点，所述方法包括下列步骤：(a)在存储单元区域形成第1栅极叠层，该第1栅极叠层依次包括：隧道电介质层；电荷储存电极层例如浮栅极层；电介质层；控制栅极层；以及抗反射膜(ARC)；(b)在外围电路区域形成第2栅极叠层，该第2栅极叠层依次包括：电介质层；栅极层；以及抗反射膜；(c)在核心存储单元区域及外围电路区域上面沉积第1层光阻材料；(d)在第1栅极叠层上形成第1光刻掩模(photoresist mask)；(e)在第2栅极叠层为第1层光阻材料所掩盖的情况下，蚀刻第1栅极叠层，从而形成至少1个第1栅极结构，此第1栅极结构依次包括：隧道电介质，电荷储存电极，栅极间电介质，控制栅极，以及抗反射膜；(f)从核心存储单元区域去除第1光刻掩模，以及从外围电路区域去除第1层光阻材料；(g)在核心存储单元区域与外围电路区域上面形成第2光阻层；(h)在第2栅极叠层上面形成第2光刻掩模；(i)蚀刻第2栅极叠层以形成叠层栅结构，该栅极结构依次包括：栅极电介质，栅极，以及抗反射膜；从外围电路区域去除第2光刻掩模以及从核心存储单元区域去除第二层光阻材料；在核心存储单元与外围电路区域上面沉积第3层光阻材料；在核心存储单元区域上面形成第3光刻掩模；注入杂质离子而对应每一个叠层栅结构形成浅源极/漏极延长注入部；从核心存储单元区域去除第3光刻掩模以及从外围电路区域去除第3层光阻材料；在核心存储单元区域上面形成第4光刻掩模以及注入杂质离子而形成中度或重度掺杂源极/漏极掺杂部，后续的处理包括热处理以使离子注入区域激活。
本发明的其它优点可由本领域技术人员从以下为实施本发明所作的较佳实施例示范的详细说明而清楚地得知。由以下说明可知，本发明可有其它不同的实施方案，并且其若干细节可通过各种显而易见的方式进行更改，而完全不脱离本发明的范围。因此，应将附图及说明仅视为说明性质，而不具限定性。
附图说明
图1至图4表示对应于本发明一实施例的各顺序阶段。
具体实施方式
本发明致力于解决在栅极结构的图形形成之前，在外围电路区域中抗反射膜损失的问题，该抗反射膜损失是在核心存储单元区域形成栅极叠层与源极/漏极区域时多次完成去除光阻步骤的结果。在传统制造过程中，在外围电路区域中栅极结构的图形形成之前，完成在核心存储单元区域形成晶体管的步骤时，由于要使用硫酸采用氧等离子体(oxygen plasma)或不采用氧等离子体而将至少3层光阻材料去除，所以使外围电路区域中抗反射膜的品质下降。依据本发明实施例，在作图形形成以在外围电路区域中形成栅极结构之前，对外围电路区域中抗反射膜只完成一次光阻去除步骤。
本发明的实施例包括起初蚀刻核心存储单元区域内的叠层栅结构然后将光刻掩模与光阻层去除，由此使外围电路区域中抗反射膜仅经历一次光阻去除步骤。然后在外围电路区域形成第2光刻掩模并形成外围电路区域的栅极结构图形。随后在核心存储单元区域形成浅源极/漏极延长部以及中度或重度源极/漏极掺杂离子注入部。这种离子注入部的形成需要2个附加的光刻掩模以及附带的光阻层的剥除。然而这种离子注入掩模形成所附带的光阻材料的剥除是在周边电子区域的栅极结构图形形成之后进行，因此不会在图形形成之前对抗反射膜的整体性发生不良的影响，从而改善了外围电路区域中栅极结构的精确度。随后进行热处理以激活离子注入区域，并以传统方式(如用磷酸)从核心存储单元及外围电路区域去除抗反射膜。
本发明的实施例包括形成双扩散浅源极/漏极延长部，该双扩散浅源极/漏极延长部包含如砷等的第1杂质以及如磷等的第2杂质，其中该第2杂质具有比第1杂质更高的扩散系数或扩散率。例如，浅源极/漏极延长部可将磷以大约20至大约100kev的注入能量，大约1×1013原子/cm2至大约5×1014原子/cm2的注入剂量进行离子注入，而将砷以大约20至大约100kev的注入能量，大约5×1014原子/cm2至大约8×1015原子/cm2的注入剂量进行离子注入。激活热处理可在大约900℃至大约1000℃的温度范围进行大约10至30秒钟。
图1至图4示意性地说明了本发明的一实施例，其中，同样的部分以同样的编号表示。图1中表示核心存储单元区域(核心)的一部分及外围电路区域(周边)的一部分，图1中所示的起初阶段与传统方法一致，包括在基底10上形成隧道电介质层20A与栅极电介质层20B。然后，形成电荷储存电极层21A与栅极层21B，然后在电荷储存电极层21A上形成栅极间电介质层22，该电介质层22可包括二氧化硅、氮化硅、或传统的叠层二氧化硅/氮化硅/二氧化硅(ONO)结构。然后沉积控制栅极层23，接着沉积典型厚度为大约200埃至大约350埃的抗反射膜层24A与24B。所述隧道电介质层与栅极电介质层(20A与20B)可包括例如二氧化硅，而电荷储存电极层21A、栅极层21B与控制栅极层23可包括掺杂多晶硅。所述抗反射膜层可包括传统用作抗反射膜的任何材料，如氧氮化硅。随后沉积第1光阻层P1，接着沉积第1光刻掩模M1于核心的栅极叠层上。
参照图2，通过各向异性蚀刻在核心内形成栅极叠层的图形，以形成包含有隧道电介质层30、电荷储存电极31、栅极间电介质层32、控制栅极33、以及抗反射膜34的叠层栅结构。然后剥除光阻材料P1的第1层与第1光刻掩模M1，由此光阻的剥除使周边内的抗反射膜24B曝露。
然后，如图2所示，沉积光阻材料P2的第2层而在栅极叠层上的周边内形成第2光刻掩模接着在周边内通过各向异性蚀刻形成栅极叠层的图形，如图3所示意的，从而形成包括栅极电介质层40、栅极41以及抗反射膜42的栅极结构。然后将第2光刻掩模M2及第2层光阻材料P2剥除。
如图3所示，随后沉积第3层光阻材料P3并在核心内形成第3光刻掩模。然后进行离子注入而形成浅源极/漏极延长部43，接着去除第3层光阻材料P3与第3光刻掩模M3。然后如图4所示，沉积一层电介质材料P4如二氧化硅等，并在核心内形成第4掩模M4。第4掩模M4包括例如二氧化硅构成的电介质侧壁隔片(sidewall spacer)，该侧壁隔片作为进行离子注入以形成中度或重度掺杂源极/漏极掺杂部44时的掩模之用。然后去除电介质层P4及第4掩模M4，接着使用磷酸去除抗反射膜34与42。
各项所用工艺(如在周边形成源极/漏极掺杂部、激活热处理以及特定的沉积技术)均未详细说明，以免模糊本发明的贡献。同时，也应了解，图1至4所示的处理程序中尚有其它的处理步骤，但这些其它的处理步骤并未详予说明以免模糊本发明的特征。例如，处理程序可能还包括周边栅极蚀刻后的预离子注入氧化(preimplant oxidation)，核心的离子注入后的周边浅源极/漏极离子注入步骤，在周边形成隔片(spacer)的步骤，以及周边源极/漏极离子注入步骤等。
如图1至4所示，在去除第1层光阻材料与第1光刻掩模M1以后才蚀刻周边的栅极结构，以将周边内抗反射膜42的损失减到最少，由此改善了图形化的栅极的尺寸精确度。因为核心存储单元区域需要较多的处理程序，传统技术对核心存储单元区域的要求条件比较谨慎。所以，传统技术一直注重在解决外围电路的需求之前先完成核心存储单元区域的处理。然而，在外围电路区域形成栅极图形之前的多次光阻层剥除步骤(通常大约3次剥除步骤)，导致了抗反射膜的损失，由此导致在外围电路区域尤其是栅极结构的重要构造尺寸的精确度的损失。此项问题随特征尺寸进入深亚微米范围而特别显得严重。本发明包括了一系列重要操作步骤顺序，其中在剥除第1光阻层之后在外围电路区域蚀刻栅极结构，由此将抗反射膜损失减到最少，因而得以改善外围电路区域的蚀刻构造的精确度。
在以上的说明中，为使本发明更容易了解，作了很多详细的具体说明。然而本发明也可不依照以上详述的具体细节实施。另一方面，为避免不必要地模糊本发明，未详细说明传统的处理材料与技术。
本发明在许多种类的半导体装置的生产上均具有产业利用价值，尤其是生产具有深亚微米范围内元件的半导体装置，例如在大约0.15微米或0.15微米以下(如大约0.12微米或0.12微米以下)的特征尺寸的半导体装置。本发明使得能够以提高的外围电路区域的构造尺寸精确度，来制造高度集成的半导体装置。
这里所公开的图示及描述仅是本发明的优选实施例及其多样化的示例。应认识到，本发明可在所附权利要求书所界定的发明概念范围内使用于各种不同的组合或环境下，并可作各种改动或改进。

Claims (7)

1.一种半导体装置的制造方法，该半导体装置具有核心存储单元区域与外围电路区域，所述方法包括下列步骤：
(a)在所述存储单元区域中形成第一栅极叠层，该第一栅极叠层依序包括：
隧道电介质层(20a)；
电荷储存电极层(21a)；
电介质层(22)；
控制栅极层(23)；
抗反射膜(24a)；
(b)在所述外围电路区域中形成第二栅极叠层，该第二栅极叠层依序包括：
电介质层(20b)；
栅极层(21b)；
抗反射膜(24b)；
(c)在所述核心存储单元与外围电路区域上沉积第一层光阻材料(P1)；
(d)在所述第一栅极叠层上形成图形化的第一光刻掩模(M1)；
(e)在以第一层光阻材料掩盖第二栅极叠层的情况下，蚀刻所述第一栅极叠层，以产生叠层栅极结构，其依序包括：
隧道电介质层(30)；
电荷储存电极层(31)；
栅极间电介质层(32)；
控制栅极层(33)；
抗反射膜(34)；
(f)从所述核心存储单元区域去除所述第一光刻掩模(M1)并从所述外围电路区域去除所述第一层光阻材料(P1)；
(g)在所述核心存储单元区域与外围电路区域上形成第二层光阻材料(P2)；
(h)在所述第二栅极叠层上形成图形化的第二光刻掩模(M2)；
(i)蚀刻所述第二栅极叠层以形成第二栅极结构，依序包括：
栅极电介质(40)；
栅极(41)；
抗反射膜(42)；
(j)从所述外围电路区域去除所述第二光刻掩模(M2)并且从所述核心存储单元区域去除所述第二层光阻材料(P2)；
(k)注入杂质以在所述核心存储单元区域中形成源极/漏极区域，其特征在于：所述(k)步骤具体包括下列步骤：
(k1)任所述核心存储单元区域与外围电路区域上沉积第三层光阻材料(P3)；
(k2)在所述核心存储单元区域上形成第三光刻掩模(M3)；
(k3)利用所述第三光刻掩模注入杂质，从而对应每一叠层栅极结构形成浅源极/漏极延长掺杂部；
(k4)从所述核心存储单元区域去除所述第三掩模；
(k5)在所述核心存储单元区域上形成第四层光阻材料和第四掩模(M4)；
(k6)利用所述第四光刻掩模注入杂质，从而对应每一叠层栅极结构形成中度或重度掺杂源极/漏极延长掺杂部(44)；
(k7)去除所述第四掩模；
(k8)激活热处理。
2.如权利要求1所述的方法，其中步骤(k3)进一步包括：
注入具有相同导电类型的第一与第二杂质，其中该第二杂质的扩散系数比所述第一杂质大。
3.如权利要求2所述的方法，其中所述第一杂质包括砷，而所述第二杂质包括磷。
4.如权利要求1所述的方法，其中：
步骤(k4)包括从所述外围电路区域去除所述第三层光阻材料；而
步骤(k7)包括从所述外围电路区域去除所述第四层光阻材料。
5.如权利要求1所述的方法，其中：
栅极、电荷储存电极与控制栅极由掺杂多晶硅构成；
栅极电介质层由二氧化硅构成；
栅极间电介质层包括二氧化硅、氮化硅与二氧化硅依序叠加而成的叠层。
6.如权利要求1所述的方法，其中所述抗反射膜由氮氧化硅构成。
7.如权利要求1所述的方法，其中：
所述电荷储存电极包含掺杂多晶硅；并且
所述栅极电介质层与栅极间电介质层包括二氧化硅。
CNB008141819A 1999-10-13 2000-09-29 制造具有减反射膜的半导体存储装置的方法 Expired - Lifetime CN1186812C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/417,131 US6235587B1 (en) 1999-10-13 1999-10-13 Method of manufacturing a semiconductor device with reduced arc loss in peripheral circuitry region
US09/417,131 1999-10-13

Publications (2)

Publication Number Publication Date
CN1378704A CN1378704A (zh) 2002-11-06
CN1186812C true CN1186812C (zh) 2005-01-26

Family

ID=23652706

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008141819A Expired - Lifetime CN1186812C (zh) 1999-10-13 2000-09-29 制造具有减反射膜的半导体存储装置的方法

Country Status (9)

Country Link
US (1) US6235587B1 (zh)
EP (1) EP1222690B1 (zh)
JP (1) JP4944328B2 (zh)
KR (1) KR100717409B1 (zh)
CN (1) CN1186812C (zh)
AT (1) ATE385042T1 (zh)
DE (1) DE60037901T2 (zh)
TW (1) TW474009B (zh)
WO (1) WO2001027994A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10221884A1 (de) * 2002-05-16 2003-11-27 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung
US6818141B1 (en) * 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
KR100549586B1 (ko) * 2003-07-21 2006-02-08 매그나칩 반도체 유한회사 비휘발성 메모리 트랜지스터 제조방법
US7186614B2 (en) * 2003-11-10 2007-03-06 Intel Corporation Method for manufacturing high density flash memory and high performance logic on a single die
US20080085609A1 (en) * 2006-07-31 2008-04-10 Vasek James E Method for protecting high-topography regions during patterning of low-topography regions
KR100760925B1 (ko) * 2006-09-20 2007-09-21 동부일렉트로닉스 주식회사 반도체 소자 형성방법
CN104282630B (zh) * 2013-07-02 2017-05-10 中芯国际集成电路制造(上海)有限公司 一种制作闪存的方法
JP6194684B2 (ja) * 2013-08-05 2017-09-13 富士通セミコンダクター株式会社 半導体装置の製造方法
CN104425366B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN108766879B (zh) * 2018-06-28 2023-08-11 长鑫存储技术有限公司 晶体管栅极的制备方法及晶体管结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2825585B2 (ja) * 1990-01-29 1998-11-18 株式会社日立製作所 半導体集積回路装置及びその製造方法
EP0592039B1 (en) 1992-10-07 1998-08-26 Koninklijke Philips Electronics N.V. Method of manufacturing an integrated circuit with a non-volatile memory element
CA2107602C (en) * 1992-10-07 2004-01-20 Andrew Jan Walker Method of manufacturing an integrated circuit and integrated circuit obtained by this method
JPH07147397A (ja) * 1993-11-25 1995-06-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JPH07297393A (ja) * 1994-04-25 1995-11-10 Seiko Instr Inc 半導体装置およびその製造方法
TW360980B (en) 1994-05-04 1999-06-11 Nippon Precision Circuits Single transistor EEPROM memory device
KR0161402B1 (ko) 1995-03-22 1998-12-01 김광호 불휘발성 메모리 제조방법
KR0182974B1 (ko) * 1996-08-24 1999-03-20 김광호 플래시 불휘발성 반도체 메모리 장치 및 그 제조방법
US5920796A (en) 1997-09-05 1999-07-06 Advanced Micro Devices, Inc. In-situ etch of BARC layer during formation of local interconnects
US5933729A (en) 1997-12-08 1999-08-03 Advanced Micro Devices, Inc. Reduction of ONO fence during self-aligned etch to eliminate poly stringers
JP3147847B2 (ja) * 1998-02-24 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
US6004843A (en) * 1998-05-07 1999-12-21 Taiwan Semiconductor Manufacturing Company Process for integrating a MOS logic device and a MOS memory device on a single semiconductor chip

Also Published As

Publication number Publication date
TW474009B (en) 2002-01-21
ATE385042T1 (de) 2008-02-15
KR20020047230A (ko) 2002-06-21
EP1222690A1 (en) 2002-07-17
WO2001027994A1 (en) 2001-04-19
EP1222690B1 (en) 2008-01-23
CN1378704A (zh) 2002-11-06
JP4944328B2 (ja) 2012-05-30
JP2003511875A (ja) 2003-03-25
US6235587B1 (en) 2001-05-22
KR100717409B1 (ko) 2007-05-11
DE60037901T2 (de) 2009-01-29
DE60037901D1 (de) 2008-03-13

Similar Documents

Publication Publication Date Title
US5270240A (en) Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
KR0171234B1 (ko) 비휘발성 메모리셀 및 그 제조방법
KR100773994B1 (ko) 밀봉된 텅스텐 게이트 ｍｏｓ 트랜지스터와 메모리 셀 및 그 제조 방법
US6271087B1 (en) Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects
US5149665A (en) Conductive source line for high density programmable read-only memory applications
CN1186812C (zh) 制造具有减反射膜的半导体存储装置的方法
US6482699B1 (en) Method for forming self-aligned contacts and local interconnects using decoupled local interconnect process
US20040152260A1 (en) Non-volatile memory cell with non-uniform surface floating gate and control gate
US6306713B1 (en) Method for forming self-aligned contacts and local interconnects for salicided gates using a secondary spacer
US6159860A (en) Method for etching layers on a semiconductor wafer in a single etching chamber
KR100199381B1 (ko) 플래쉬 이이피롬 셀 제조 방법
KR0150050B1 (ko) 플래쉬 이이피롬 셀 형성방법
US6277693B1 (en) Self-aligned process for forming source line of ETOX flash memory
CN101183665B (zh) 硅－氧化物－氮化物－氧化物－硅快闪存储器及其制作方法
KR100665835B1 (ko) 스플리트 게이트형 플래시 메모리 소자 제조방법
US5290721A (en) Method of making a stacked semiconductor nonvolatile memory device
US20060220075A1 (en) Methods of fabricating self-aligned source of flash memory device
US6107169A (en) Method for fabricating a doped polysilicon feature in a semiconductor device
US6602774B1 (en) Selective salicidation process for electronic devices integrated in a semiconductor substrate
US6365456B1 (en) Process for manufacturing semiconductor integrated memory devices with cells matrix having virtual ground
CN101197327A (zh) Sonos快闪存储器的制作方法
US6300195B1 (en) Process for manufacturing semiconductor integrated memory devices with cells matrix having virtual ground
JP3802455B2 (ja) 半導体素子の形成方法
US6127698A (en) High density/speed nonvolatile memories with a textured tunnel oxide and a high capacitive-coupling ratio
CN1174490C (zh) 具有双顶氧化层的氮化物只读存储单元结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SPANSION CO.,LTD.

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.

Effective date: 20070413

Owner name: SPANSION CO., LTD.

Free format text: FORMER OWNER: SPANSION CO.,LTD.

Effective date: 20070413

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20070413

Address after: California, USA

Patentee after: SPANSION LLC

Address before: California, USA

Patentee before: Spanson Co.

Effective date of registration: 20070413

Address after: California, USA

Patentee after: Spanson Co.

Address before: California, USA

Patentee before: ADVANCED MICRO DEVICES, Inc.

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160317

Address after: California, USA

Patentee after: CYPRESS SEMICONDUCTOR Corp.

Address before: California, USA

Patentee before: SPANSION LLC

CX01 Expiry of patent term

Granted publication date: 20050126

CX01 Expiry of patent term