KR0171234B1 - 비휘발성 메모리셀 및 그 제조방법 - Google Patents

비휘발성 메모리셀 및 그 제조방법 Download PDF

Info

Publication number
KR0171234B1
KR0171234B1 KR1019940016259A KR19940016259A KR0171234B1 KR 0171234 B1 KR0171234 B1 KR 0171234B1 KR 1019940016259 A KR1019940016259 A KR 1019940016259A KR 19940016259 A KR19940016259 A KR 19940016259A KR 0171234 B1 KR0171234 B1 KR 0171234B1
Authority
KR
South Korea
Prior art keywords
film
floating gate
memory cell
thickness
nonvolatile memory
Prior art date
Application number
KR1019940016259A
Other languages
English (en)
Other versions
KR960019805A (ko
Inventor
가쯔지 이구찌
Original Assignee
쯔지 하루오
샤프 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쯔지 하루오, 샤프 가부시끼가이샤 filed Critical 쯔지 하루오
Publication of KR960019805A publication Critical patent/KR960019805A/ko
Application granted granted Critical
Publication of KR0171234B1 publication Critical patent/KR0171234B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 메모리셀 및 그 제조방법에 관한 것으로, 특히 플래시 메모리에 적당하고 전기적으로 재기입가능한 비휘발성 메모리셀과 그 제조방법에 관한 것이다. 본 발명의 비휘발성 메모리셀은 극히 얇은 다결정실리콘 막으로 형성된 부유게이트를 포함한다. 메모리셀에 극히 얇고 요철이 없는 부유게이트가 있기때문에, 종래의 메모리셀과 같이 부유게이트를 패턴화할 때 발생하는 문제점이 해결된다.
또, 본 발명의 메모리셀은 장치의 집적에 적합하다. 특히, 다결정실리콘 막으로 부유게이트를 형성하면, 기록 속도 등의 특성이 현저히 향상된다.

Description

비휘발성 메모리셀 및 그 제조방법
제1도는 본 발명의 제1실시예의 플래시 메모리의 메모리셀(MC)을 나타낸 펑면도.
제2도는 제1도의 X2-X2선 단면도.
제3도는 제1도의 X3-X3선 단면도.
제4a, 4b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제5a, 5b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제6a, 6b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제7a, 7b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제8a, 8b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제9a, 9b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제10a, 10b, 10c도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제11a, 11b, 11c도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제12a, 12b, 12c도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제13a, 13b도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제14도는 본 실시예의 제조공정들을 보여주는 공정도.
제15도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제16a, 16b, 16c도는 본 실시예의 메모리셀의 제조공정들을 보여주는 단면도.
제17a, 17b, 17c도는 본 실시예의 메모리셀의 제조공정들의 일부를 설명하는 단면도.
제18도는 본 실시예의 제조공정들을 보여주는 공정도.
제19도는 본 실시예의 제조공정들을 보여주는 공정도.
제20a, 20b도는 본 발명의 제5실시예의 제조공정들의 일부를 설명하는 단면도.
제21a,21b, 21c도는 본 실시예의 제조공정의 일부를 설명하는 단면도.
제22a, 22b, 22c도는 본 실시예의 제조공정의 일부를 설명하는 단면도.
제23a, 23b, 23c도는 본 실시예의 제조공정의 일부를 설명하는 단면도.
제24도는 본 실시예의 제조공정의 일부를 설명하는 단면도.
제25도는 본 실시예의 제조공정을 보여주는 공정도.
제26a, 26b, 26c도는 본 실시예의 제6실시예의 제조공정의 일부를 설명하는 단면도.
제27a, 27b, 27c도는 본 실시예의 제조공정의 일부를 설명하는 단면도.
제28a, 28b, 28c도는 본 실시예의 메모리셀의 제조공정의 일부를 설명하는 단면도.
제29도는 본 실시예의 제조공정을 보여주는 공정도.
제30도는 종래의 메모리셀의 평면도.
제31도는 제30도의 X31-X31 선 단면도.
제32도는 제30도의 X32-X32선 단면도.
제33도는 제30도의 X33-X33선 단면도.
제34도는 종래의 메모리셀의 문제점들을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 필드산화막
3 : 터널산화막 4 : 부유게이트
6 : 제어게이트 12 : 비정질실리콘 막
13 : 산화막 14a,14b : 다결정실리콘 막
15,25,31 : 레지스트 패턴 17 : 요부(凹部)
23,30 : 질화막
본 발명은 비휘발성 메모리셀 및 그 제조방법에 관한 것으로, 특히 플래시 메모리에 적당하고 전기적으로 재기입이 가능한 비휘발성 메모리셀과 그 제조방법에 관한 것이다.
프로그램용의 핫 일렉트론 주입과 소거를 위한 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 이용하는 플래시 메모리가 적극적으로 개발되어 왔다. 플래시 메모리는 일괄 프로그램(byte-electrically program)및 일괄 소거(block-electrically erase)가 가능한 메모리이다. 제30,31,32도는 현재 제조되고 있는 전형적인 플래시 메모리의 메모리셀을 도시한 것이다. 이 메모리셀은 NOR형 플래시 메모리나 NAND 형 플래시 메모리에 사용된다. 이 메모리셀의 구조는 EPROM의 메모리셀과 같다. 이하, NOR형 플래시 메모리의 메모리셀에 대해서 설명한다.
제30-32도를 참조하여 종래의 플래시 메모리의 비휘발성 메모리셀에 대해 설명한다. 제30도는 종래의 메모리셀(50)의 평면도이고, 제31도는 제30도의 X31-X31선 단면도이며,, 제32도는 X32-X32선 단면도이다. 플래시 메모리에는 여러개의 메모리셀(50)이 있지만, 이들 도면에는 편의상 하나의 메모리셀(50)만을 도시하였다. 이들 도면에 도시된 제어게이트(56)는 복수의 메모리셀의 제어게이트로서 기능한다. 한편, 부유게이트(54)는 메모리셀(50)마다 각각 제공되어, 전기적으로 부유상태에 있다.
실리콘 기판(51)의 표면은 복수의 활성영역과, 각 활성영역을 분리하기 위한 소자분리영역으로 분할된다. 제32도에 도시된 바와같이, 실리콘 기판(51)의 소자분리 영역에는 필드산화막(LOCOS막; 52)이 형성되어 있다. 제31도에 도시된 바와같이, 실리콘 기판(51)의 활성영역(51a)에는 소스영역(60)과 드레인영역(61)이 배치된다. 실리콘 기판(51)의 활성영역(51a)에는, SiO2로 된 터널 산화막(제1절연막;53), 부유게이트(54), ONO(산화물-질화물-산화물) 절연막(제2 절연막; 55)및 제어게이트(56)가 이 순서대로 적층되어 있다. 제어게이트(56)는 하층으로서 N+다결정 실리콘 막(57)을, 상층으로서 WSiX막(58)을 갖는 폴리사이드 구조(polycide structure)로 되어있다.
NOR형 플래시 메모리에서는, 메모리셀(50)의 드레인여역(61)에 복수의 메모리셀(50)의 공통배선인 비트선(도시안됨)이 접속된다. 소스영역(60)은 그 자체가 확산 층 배선으로서 제어게이트(56)의 연장선에 평행하게 이어져있다. 확산층 배선은 복수의 메모리셀(50)사이의 공통배선(공통 소스영역)기능을 한다.
이런 종래의 기술에서, 부유게이트(54)로 되는 다결정시리콘 막은 제30도의 좌우방향으로 연장된 형상으로 처리되어 다결정실리콘 막(64b)으로 된다. 다결정실리콘 막(64b)은 실리콘기판(51)의 활성영역을 완전히 덮고 필드산화막(52)의 일부를 덮는다. 이후, 이 다결정실리콘 막(64b)은 폴리사이드 막을 패턴화하여 제어게이트(56)를 형성할 때 재가공되어 부유게이트(54)로 된다. 그 결과, 부유게이트(54)는 제30도에 도시된 다결정실리콘 막(64b)과 제어게이트(56)의 중첩부분에만 형성된다. 이렇게 하여, 부유게이트(54)의 위치와 형상은, 제31도에 도시된 바와같이, 제어게이트(56)에 자기정합된다.
터널산화막(53)은 두께(t1) 8~15 nm 의 열산화막이다. 부유게이트(54)는 통상 인을 1 x 1020/cm3정도 확산시킨 다결정실리콘으로 형성된다. 통상, 다결정실리콘 막의 두께는 약 100~300 nm 이다. ONO절연막(55)은 다음과 같이 형성된다. 먼저, 부유게이트(54)를 열산화하여 산화막(두께 약 5~10 nm)을 구한다. 이 열산화막에, CVD법(화학적 증착법)으로 SiN막을 두께 약 8~15nm로 퇴적하고, 열산화 내지 CVD법으로 두께 5~10 nm의 산화막을 형성한다. ONO절연막은 극히 얇은 막이다.
특히, ONO절연막(55)의 총 두께(t3)는 산화막 환산두께로 많아야 약 20nm이다. ONO절연막(55)대신에 열산화막을 사용해도 좋다.
상술한 종래의 기술에서는, 제어게이트(56)를 에칭한 직후에 부유게이트(54)를 에칭한다. 자세하게는, 제어게이트(56)를 형성하는 WSiX막(58)과 N+다결정실리콘막(57)을 에칭하여, 제30도에 도시된 것과 같은 제어게이트(56)를 얻는다. 이어서, ONO절연막(55)을 에칭한 뒤, 다결정실리콘 막(64b)을 에칭하여 부유게이트(54)를 에칭해야만 했다.
제32도에 도시된 바와같이, 부유게이트(54)의 측면에는 ONO절연막(55)의 단차부(55a)가 형성된다. 이 단차부(55a)는 ONO절연막(55)의 에칭 공정중에 완전히 제거되지않으면 안된다. 단차부(55a)를 완전히 제거하려면, 적어도 단차부(55a)의 높이(부유게이트 54의두께와 같음)와 같은 두게를 갖는 절연막을 완전히 에칭하기에 충분한 시간동안 ONO절연막(55)의 에칭공정을 수행해야 한다.
단차부(55a)의 에칭이 불충분하면 다음과 같은 문제점이 생긴다. 이 문제점을 제33,34도를 참조하여 설명한다. 제33도는 제30도의 X33-X33선 단면도이다. 단차부(55a)의 에칭이 불충분하면, 제33도에 도시된 것과 같이 펜스(70)를 형성한다. 이 펜스(70)가 마스크 역할을 하므로, 부유게이트를 구성하는 다결정실리콘의 비(非)-에칭부로서 또 다른 펜스(71)가 발생된다.
다결정실리콘으로 된 펜스(71)는 복수의 메모리셀(50)의 각 부유게이트 사이를 전기적으로 단락하고, 부유게이트(54)의 전하를 유출 시킬 수 있다. 따라서, 플래시 메모리셀(50)에서 펜스(71)의 발생은 절대로 피해야 한다.
두께 (t3)가 약 20nm 인 ONO절연막(55)을 제거하기 위해, 부유게이트(54)의 두께(t2)에 가깝게 에칭을 행한다. 그 결과, 부유게이트(54)와 제어게이트(56)로 덮이지 않은 필드산화막(52)이 에칭되어, 제34도에 도시된 것과 같은 요부(52a)가 생긴다.
필드산화막(52)의 단부의 두께는 서서히 얇아지므로, 요부(52a)가 필드산화막(52)의 단부에 형성되어 소자분리영역에 위치하는 실리콘시판(51)의 일부가 불가피하게 노출될 수 있다. ONO절연막(55)의 에칭공정 이후에, 다결정실리콘 막의 에칭공정을 실행하여 부유게이트(54)를 형성한다. 실리콘 기판(51)의 일부가 노출되어 있으면, 이 노출부를 다결정실리콘 막의 에칭공정에서 에칭할 수도 있다.
이상의 문제점을 해결하려면, 필드산화막(52)의 활성영역측의 단부의 얇은 부분이 노출되지 않도록 부유게이트(54)(다결정실리콘 막64b)와 필드산화막(52)이 충분히 넓은 폭으로 중첩되도록 해야 한다. 중첩량을 증가시키면 제30도의 다결정실리콘막(64b)의 전체 폭(즉, 제어게이트 56이 연장하는 방향을 따라 측정된 길이)이 증가한다.
제34도의 경우, 제32도의 좌우방향의 필드산화막(52)의 일단부는 실리콘기판(51)과의 경계면에서 경사면을 갖는 형상이고, 필드산화막(52)을 구성하는 산화막의 두께 분포를 나타내는 각도θ는 45°이며, 부유게이트(54)의 막두께(t2)는 150nm이다. 이경우, 필드산화막(52)상의 부유게이트(54)(다결정실리콘 막64b)의 필요한 중첩량(L1)은 150nm이상이다. 그결과, 이런 중첩량(L1)이 불필요한 경우에 비해, 제32도의 좌우방향으로 메모리셀(50)의 길이에 대응하는 메모리셀(50)의 폭이 적어도 300nm증가한다.
대부분의 경우, 부유게이트(54)는 메모리셀(50)의 어레이내에만 존재한다. 따라서, 메모리셀 어레이는 주변회로부에 비해 적어도 부유게이트(54)와 제어게이트(56)분만큼 높다. 그러므로, 메모리셀 어레이와 주변을 접속하는 메탈 배선은 메모리셀 어레이와 주변 회로부 사이의 높이차를 넘어 이어진다. 이때문에, 포토마스크의 노광과 같은 포토 공정에서 상기 높이차에 상응하는 여분의 포커스 마진이 필요하다. 이 포커스 마진을 최소화하려면, 부유게이트(54)와 제어게이트(56)의 두께를 최소화 해야 한다.
부유게이트(54)와 제어게이트(56)가 얇지 않은 경우, 예컨대 메탈 배선을 형성하기 위한 포토마스크를 이용해 실리콘기판(51)상에 노광하는 경우, 메모리셀상에 집광되고 그 주변부에는 집광되지 않는다. 따라서, 메탈 배선의 선폭이 넓어지거나 변화되어, 메탈 베선의 선폭을 설계대로 형성할 수 없고, 그 결과 불량품이 발생한다.
이상의 문제점을 해소하려면, 부유게이트(54)를 형성하는 다결정실리콘 막을 얇게 하여야한다. 그러나, 터널 산화막(53)상에 두께 40-~50 nm의 얇고 균일한 다결정실리콘 막을 성장시키는 것은 대단히 어렵다. 이처럼 얇은 다결정실리콘 막에는 국부적으로 극히 얇은 부분이 생기기 쉬워, 미시적으로 큰 요철을 관찰할 수 있다. 더우기, 이렇게 미시적으로 두께가 불규칙하고 얇은 다결정실리콘 막에 불순물을 확산 시키기는 대단히 어렵다. 그 이유는, 이온주입 기술을 이용할 경우에, 주입된 이온들이 국부적으로 다결정실리콘 막을 통과하여 그 밑의 터널 산화막(53)에 도달하기때문이다. 이렇게 되면 터널 산화막(53)이 파손되어, 전기적 절연성에 관한 신뢰성을 약화시킨다. 다결정실리콘 막에 POCl3가 확산될 경우에도, 다결정실리콘 막에서 국부적으로 인의 농도가 높아져서 역시 터널 산화막(53)의 전기적 절연성에 관한 신뢰성이 약화된다.
부유게이트(54)를 구성하는 실리콘 막의 제작방법으로서, 다결정실리콘 막 대신에 비정질실리콘 막을 사용하는 방법이 알려져있다. 일본국 특개평 제1-13771호 공보에는, 비정질실리콘 막을 퇴적시킨 뒤, 열처리(어닐링)에 의해 종자 영역으로부터 결정화를 진행하여, 부유게이트를 단결정실리콘 막으로 형성하는 방법이 기재되어있다. 그러나, 상기 공보에는 부유게이트의 두께나 도핑의 유무 등은 기재되어 있지않다.
또, 일본국 특개평 제1-129465호 공보에는, 부유게이트를 다결정실리콘 막과 비정질실리콘 막의 2층 구조로 구성하는 방법이 기재되어 있다. 이 기술에서, 비정질실리콘 막의 두께는 수십 nm이고, 다결정실리콘 막이 비정질실리콘 막보다 두껍다. 또, 2층 구조를 형성한 뒤, 열확산된다.
일본국 특개평 제2-31467호 공보에는, 부유게이트를 도핑되지 않은 다결정실리콘 막으로 형성하는 방법이 기재되어 있다. 이 기술에서는, 다결정실리콘 막의 두께 가 250nm로 두꺼워서, 부유게이트에서의 전압강하가 크다. 따라서, 메모리셀로의 기입이나 소거에 필요한 전압이 높아진다. 다결정실리콘 막을 산화시켜 입자를 성장시켜도 다음과 같은 문제점이 발생된다.
다결정실리콘 막에는 입자 경계에 여러가지 계면 상태가 존재한다. 평균 밀도는 1017/cm3이상이다. 따라서, 부유게이트의 표면에 약 3MV/cm의 약한 전계가 인가되면, 예컨대 두께 60nm 이상의 공핍층 (空乏層)이 발생하고, 수V 이상의 전압강하가 일어난다. 그 결과, 제어게이트에는 전압강하에 상응하는 여분의 전압을 인가해야한다. 이상 설명한대로, 두껍고 도핑되지 않은 다결정실리콘 막을 플래시 메모리나 EPPROM 등의 부유게이트로 사용하면, 주변회로의 전원부의 구성이 복잡해지고 소비전력이 많아진다. 가령, 도핑되지 않은 단결정실리콘 막으로 부유게이트를 형성하면, 부유게이트 자체가 공핍화되어, 약 25V의 전압강하가 발생한다.
본 발명의 비휘발성 메모리셀은, 반도체기판; 상기 반도체기판상에 형성된 소스영역과 드레인영역; 상기 반도체기판상에 형성된 제1절연막; 상기 제1절연막상에 형성된 부유게이트;상기 부유게이트상에 형성된 제2절연막; 및 상기 제2절연막상에 형성된 제어게이트; 를 포함하고, 상기 부유게이트는 비정질실리콘 막을 결정화하여 얻어지는 다결정실리콘 막으로 이루어지고, 부유게이트의 두께가 55nm 이하이다.
본 발명의 일 실시예에서, 부유게이트의 두께는 40nm 이하이다.
본 발명의 다른 실시예에서, 부유게이트는 불순물 농도 1x1019/cm3이하의 다결정실리콘 박막으로 형성된다.
본 발명의 또다른 실시예에서, 부유게이트는 도핑되지 않은 다결정실리콘 박막으로 형성된다.
본발명의 또다른 실시예에서, 부유게이트의 두께는 3~33nm이다.
본 발명의 다른 실시예에서, 부유게이트의 두께는 3~15nm이다.
본 발명의 다른 특징에 따른 비휘발성 메모리셀은, 반도체기판; 반도체기판에 형성된 소스영역과 드레인영역; 반도체기판상에 형성된 제1절연막; 제1절연막상에 형성된 부유게이트; 부유게이트상에 형성된 산화막으로 된 제2절연막; 및 제2절연막상에 형성된 제어게이트;를 포함하고, 부유게이트가 비정질실리콘 막을 결정화하여 구해지는 다결정실리콘 막으로 형성하고, 부유게이트의 두께가 55nm이하이다.
본 발명의 일 실시예에서, 부유게이트의 두께는 40nm 이하이다.
본 발명의 다른 실시예에서, 부유게이트는 불순물 농도 1x1019/cm3이하의 다결정실리콘 박막으로 형성된다.
본 발명의 또다른 실시예에서, 부유게이트는 도핑되지 않은 다결정실리콘 박막으로 형성된다.
본 발명의 또다른 실시예에서, 부유게이트의 두께는 3~33nm 이다.
본 발명의 다른 실시예에서, 부유게이트의 두께는 3~15nm 이다.
본 발명의 또다른 특징에 다른 비휘발성 메모리셀은, 반도체기판; 반도체기판에 형성된 소스영역과 드레인영역; 반도체기판상에 형성된 제1절연막; 제1절연막상에 형성된 부유게이트; 부유게이트상에 형성된 제2절연막; 및 제2절연막상에 형성된 제어게이트를; 포함하고, 부유게이트는 불순물 농도 1x1019/cm3이하의 다결정실리콘 박막으로 형성되고 그 두께는 33nm 이하이다.
본 발명의 일 실시예에서, 제2절연막은 다결정실리콘 막 표면에 형성된 산화막이다.
본 발명의 다른 실시예에서, 부유게이트의 두께는 3~15nm이다.
본 발명의 또다른 실시예에서, 제2절연막은 다결정실리콘 막상에 형성된 질화막을 포함한다.
본 발명의 또다른 특징에 따르면, 비휘발성 메모리셀의 제조방법이 제공된다.
이 방법은, 반도체기판상에 제1절연막을 형성하는 공정; 제1절연막상에 두께 55nm이하의 부유게이트를 형성하는 공정; 부유게이트상에 제2절연막을 형성하는 공정; 및 제2절연막상에 제어게이트를 형성하는 공정; 을 포함하고, 상기 부유게이트 형성공정은, 상기 제1절연막상에 비정질실리콘을 퇴적시키는 공정; 상기 비정질실리콘 막을 어닐링으로 재결정화하여 다결정실리콘 막을 형성하는 공정; 및 상기 다결정실리콘 막으로 부유게이트를 형성하는 공정; 을 포함한다.
본 발명의 일 실시예에서, 다결정실리콘 막으로 부유게이트를 형성하는 상기 공정은 다결정실리콘 막상에 내산화막을 퇴적하는 공정, 상기 내산화막을 소정 형상으로 패턴화하는 공정, 및 이렇게 패턴화된 내산화막을 마스크로 사용하여 다결정실리콘 막의 일부분을 선택적으로 산화시키는 공정을 포함한다.
본 발명의 다른 실시예에서, 상기 어닐링은 제1의 소정 온도에서 실행하는 제1어닐링 공정과 제2의 소정 온도에서 실행하는 제2어닐링 공정을 포함하고, 상기 제2의 소정 온도는 제1의 소정 온도보다 높다.
본 발명에 따른 비휘발성 메모리셀 소자의 부유게이트의 두께는 종래의 어떤 것보다도 얇다. 이렇게 얇은 부유게이트는 비정질실리콘 박막을 고상(固相)성장시켜 형성될 수 있다. 본 발명에 따라 형성된 실리콘 박막의 두께는 미시적으로도 아주 균일하다. 따라서, 본 발명에 따르면, 극히 얇은 다결정실리콘 막(특히 두께40nm이하)을 부유게이트로 형성할 수 있다.
부유게이트를 박막화하면, 제2절연막 처리시의 소자분리 절연막의 에칭량을 적게할 수 있다. 따라서, 반도체기판의 필드산화막상의 부유게이트의 중첩량이 감소되어, 비휘발성 메모리의 사이즈를 용이하게 줄일 수 있다. 또, 부유게이트의 두께를 얇게하면 노광시의 포커스 마진이 증가하므로, 제조가 용이하고 수율이 향상된다.
또, 다결정실리콘 막은 두께 방향으로 보면 하나의 결정립으로 보이므로, 열산화에의해 내압이 양호한 산화막을 형성할 수 있다. 따라서, 부유게이트를 열산화하여 부유게이트와 제어게이트 사이에 제2절연막을 형성할 수있다. 그 결과, 얇은 절연막을 형성할 수 있다. 반면에, 종래의 절연막으로 사용되던 ONO막(SiO2/Sin/Sio2)의경우에는 이렇게 얇은 절연막을 형성하기가 어려운데, 이는 Sin막의 질이 SiO2보다 나빠서 막 두께가 기껏해야 13nm이기 때문이다.
부유게이트를 극히 얇게 형성하면, 이 막이 도핑되지 않은 경우에도 전압손실이 작아진다. 또, 다결정실리콘 박막으로의 불순물 확산 공정도 생략할 수 있으므로, 제조가 용이하다. 극히 얇고 도핑되지 않은 다결정실리콘 막박으로 부유게이트를 형성하면, 프로그램 속도가 현저하게 증가하고 소비전력이 낮아진다.
또, 선택적 산화법으로 부유게이트를 패턴화하고 형성하므로, 부유게이트의 단차부상의 제2절연막을 에칭할 필요가 없다. 따라서, 제1산화막과 부유게이트 사이의 중첩량을 감소시킬 수 있다.
그러므로, 이상 설명한 본 발명에 의하면, 소형화에 적당하고 제조가 용이하며 신뢰성이 높은 비휘발성 메모리셀과 그 제조방법을 제공하는 이점을 얻을 수 있다.
이하, 첨부 도면들을 참조하여 본 발명에 대해 상세히 설명하면 다음과 같다.
[실시예 1]
제1~3도를 참조하여 본 발명에 따른 비휘발성 메모리셀에 대해 설명한다. 본 발명의 비휘발성 메모리셀을 포함하는 장치로서 플래시 메모리를 예로들어 설명한다.
제1도는 본 발명의 비휘발성 메모리셀 MC의 평면도이고, 제2도는 제1도의 X2-X2선 단면도이며, 제3도는 X3-X3선 단면도이다.
플래시 메모리에는 복수의 메모리셀이 들어있다, 편의상, 이들 도면에는 하나의 메모리셀(MC)만을 도시하였다. 도면에 도시된 제어게이트(6)는 복수의 메모리셀의 제어 게이트선 기능을 한다. 부유게이트(4)는 각각의 메모리셀에 개별적으로 배치되며 전기적으로 부유상태에 있다.
실리콘기판(1)의 표면은 복수의 활성역과, 이들 활성영역들을 서로 분리하기 위한 소자분리영역들로 나누어진다. 실리콘기판(1)의 소자분리영역에는, 제3도와 같이, 필디산화막(LOCOS막; 2)이 형성된다. 본 실시예에서, 표면의 단차를 낮출 목적으로 요홈형의 LOCOS막(2)을 이용한다. 실리콘기판(1)의 활성영역(1a)에는, 제2도와 같이, 소스영역(10)과 드레인영역(11)이 배치된다. 실리콘기판(1)의 활성영역(1a)상에는, SiO2로된 터널산화막(제1절연막; 3), 부유게이트(4), ONO절연막(제2절연막;5)및 제어게이트(6)가 순서대로 적층된다. 제어게이트(6)는 하층으로서 N+다결정실리콘 막(7)을 , 상층으로서 WSiX막(8)을 갖는 폴리사이드 구조로 되어 있다.
NOR형 플래시 메모리에서, 복수의 메모리셀(MC)의 공통배선인 비트선(도시안됨)은 메모리셀(MC)의 드레인영역(11)에 접속된다. 소스영역(10)은 그 자체가 확산층 배선으로서 제어게이트(6)가 연장하는 방향으로 평행하게 이어져있다. 이 확산층배선은 복수의 메모리셀(MC)사이의 공통배선(공통 소스영역)으로 작용한다.
본 실시예의 메모리셀의 중요한 특징중의 하나는, 부유게이트(4)가 극히 얇은 다결정실리콘 막으로 형성된다는데 있다. 이 특징으로부터 후술하는 여러가지 효과가 얻어진다. 본 실시예에서, 부유게이트(4)로 되는 다결정실리콘 막을 먼저 제1도의 좌우방향으로 연장하는 형상으로 가공하여, 폭W의 다결정실리콘 막(14b)을 얻는다. 이 공정에서, 다결정실리콘 막(14b)이 실리콘기판(1)의 활성영역(1a)전체와 필드산화막(2)의 일부를 덮는다. 이어서, 폴리사이드 막을 패턴화하여 제어게이트(6)를 형성할때, 다결정실리콘 막(14b)의 일부분을 에칭하여 부유게이트(4)를 형성한다.
그결과, 제1도에 도시된 바와같이, 다결정실리콘 막(14b)과 제어게이트(6)의 중첩부에만 부유게이트(4)가 형성된다. 이렇게 하여, 부유게이트(4)의 위치와 형상은, 제2도에 도시된 바와같이, 제어게이트(6)와 자기정합된다.
이하, 제4a~14도를 참조하여 본 실시예의 메모리셀의 제조방법을 설명한다.
제 4a,5a,6a,7a,8a,9a,10a,11a,12a,13a도는 제1도의 X2-X2선 단면도이고, 제 4b,5b,6b,7b,8b,9b,10b,11b,12b,13b도는 제1도의 X3-X3선 단면도이다, 제 10c,11c도는 메모리셀 (MC)의 주변회로부를 보여주는 단면도이다. 제12c도는 제1도의 XC-XC선 단면도이다. 제14도는 본 실시예의 제조 공정들을 설명하는 공정도이다.
제4a,4b도에 도시된 바와같이, 필드산화막(LOCOS 막; 2)을 P형 실리콘기판(1)표면의 소자분리영역에 선택적으로 형성한다(공정a1). 다음에, 제5a,5b도에 도시한 바와같이, 실리콘기판(1)상에 터널산화막(3)을 형성한(공정a2)후, 이 산화막(3)상에 비정질실리콘 막(12)을 적층한다(공정a3). 터널 산화막(3)은 예컨대 실리콘 기판(1)의 노출면(1a)을 열산화하여 형성된다. 터널 산화막(3)의 두께(t11)는 8~12nm로 하는 것이 좋다. 본 실시예에서, 두께(t11)는 10nm로 하였다.
비정질실리콘 막(12)의 두께(t12)는 10~40nm인 것이 바람직하다. 본 실시예에 서, 그 두께(t12)는 32nm로 하였다. 비정질실리콘 막(12)은 두께(t12)와동일한 정도의 사이즈를 갖는 미시적으로 두께가 균일한 막일 필요가 있다. 이런 이유로, 본 실시예에서, 비정질실리콘 막(12)을 다음과 같은 방법으로 형성하였다. 구체적으로, 실란(SiH4)을 원료 개스로 하는 저압CVD(LPCVD)법을 이용해 550℃의 온도에서 도핑되지 않은 비정질실리콘 막(12)을 성장시킨다. 또는, 디실란(Si2H6)을 원료 개스로 하는 LPCVD법을 사용해 약 500℃의 온도에서 비정질실리콘 막(12)을 형성해도 좋다. 이렇게 적층된 비정질실리콘 막(12)은 상기 조건들을 만족한다는 것이 확인되었다.
이어서, 제6a,6b도에 도시된 바와같이, 두께(t13)약 15nm의 산화막(13)을 비정질실리콘 막(12)에 형성한 다음(공정a4), 비정질실리콘 막(12)에 비소 이온들을 주입한다(공정a5). 주입 에너지는 비소 이온들이 터널 산화막(3)에 도달하지 않도록 설정하고, 주입량은 부유게이트(4)의 완성시의 비소 이온의 평균 농도가 약 3x1019~3x1020/cm3범위에 있도록 설정한다. 본 실시예에서는 주입 에너지를 20KeV 로, 주입량을 3x1014/cm3로하였다. 이온 주입의 목적은 제어게이트 (6)에 전압을 인가할 때 부유게이트(4)에 발생하는 공핍층의 두께를 얇게하고 부유게이트에서의 전압강하를 적게하는데 있다. 주입 불순물로는 인이나 붕소도 좋다.
이어서, 산화막(13)을 HF용액으로 에칭한다(공정a6). 이 산화막(13)의 기능은 이온주입 공정에서 이온 주입 심도를 소정 범위 이상으로 하지 않는데 있다. 따라서, 이온 주입 이후에는 산화막(13)이 불필요하다.
다음에, 비정질실리콘 막(12)을 열처리(어닐링)에 의해 결정화하하여, 제7a,7b도에 도시된 바와같이, 다결정실리콘 막(14a)을 얻는다. 구체적으로, 질소 분위기에서 24시간 동안 60℃로 제1열 처리를 실행하여, 비정질실리콘 막(12)을 고상(固相)으로 성장시킨다(공정a7). 이어서, 900℃에서 제2열처리를 실행한다(공정a8). 제1열처리 공정의 온도는 약 550~650℃이다. 제2열처리 공정은 질소분위기, 또는 소량의 산소가 첨가된 질소분위기에서 실행될 수도 있다. 제2열처리 공정의 온도는 800~1000℃이다. 이런 열처리의 결과로 다결정실리콘 막(14a)이 형성된다. 제2열처리 공정을 산소분위기에서 수행하면, 불가피하게 두께 5~20nm의 산화막이 다결정실리콘 막(14a)의 표면에 형성된다. 산화막은 결국HF용액 등에 의해 에칭된다.
다결정화를 위한 열처리 전에, 산화막(13)을 제거할 필요는 없다. 산화막(13)은 어닐링 뒤에 제거되면 된다. 부유게이트(4)에 불순물을 도핑하기 위해 비정질실리콘 막(12)으로의 이온의 주입을 행하는 것은 단지 일례일 뿐이다. 그렇지 않고, 비정질 실리콘 막(12)의 결정화를 위한 어닐링 이후에, PSG(Phosphosilicate Glass), BSG(Borosilicate Glass)등을 다결정실리콘 막(14a)에 퇴적한 뒤에 어닐링하여, PSG,BSG등의 인이나 붕소를 다결정실리콘 막(14a)으로 확산시킬 수도 있다.
다음에, 제8a,8b도에 도시된 바와같이, 다결정실리콘 막(14a)을 패턴화하여 다결정실리콘 막(14b)을 구한다(공정a9). 이 패턴화는 기존의 리소그래피와 에칭법에의해 실행될 수 있다. 다결정실리콘 막(14b)은 최종적으로 두께(t14) 약 30nm의 부유게이트(4)역할을 한다.
다결정실리콘 막(14b)의 표면을 열산화시켜, 그 표면상에 두께 약 5nm의 제1산화막을 성장시킨다. 그뒤, LPCVD법으로 실리콘 질화막(두께; 10nm)을 퇴적하고, 제2산화막(HTO라 함)을 LPCVD법으로 두께 5nm로 퇴적한다(공정a10). 그 결과, 제9a,9b도에 도시된 바와같이, 두께(t15)가 약 20nm이고 3층 구조인 ONO 절연막(5)이 다결정실리콘 막(14b)에 형성된다. 본 실시예에서, ONO 절연막(5)의 실리콘질화막과 제2산화막CVD법에 의해 실리콘기판(1)의 전체 표면을 덮도록 형성된다. 열산화법에의해 다결정실리콘 막(14b)에 제 1산화막이 선택적으로 형성된다.
그러나, 편의상, 도면에는 모든 ONO절연막(5)이 실리콘기판(1)의 전체 표면을 덮도록 도시되었다.
ONO절연막(5)을 이루는 제1산화막을 HTO로 형성할 수 도 있다. 다결정실리콘 막(14b)을 산화시켜 제1산화막을 형성할 경우에는, 극히 얇은 제1산화막을 제어성이 양호하게 형성하기 위해 건조산화법을 이용하는 것이 좋다. ONO절연막(5)을 구성하는 실리콘 질화막은 SiCl2H2및 NH3를 원료개스로 하여 600~800℃의 온도에서 형성될 수 있다. ONO절연막(5)을 구성하는 제2산화막은 SiH4와 N2O 를 원료 개스로 하여 700~900℃의 온도에서 형성될 수 있다. 원료 개스로 SiCL2H2N2O 를 사용해도 좋다.
ONO절연막(5)대신에, 1층의 열산화막으로 된 절연막을 사용할 수도 있다. 단층의 열산화막으로 된 절연막을 ONO절연막 대신에 사용할 경우에 대해서는 실시예4에서 상술한다.
본 실시예에서, 메모리셀 어레이의 주변 회로부에 형성된 트랜지스터는 비휘발성 메모리셀의 제조공정에서 형성된다. ONO절연막(5)을 형성한 직후의 공정에서, 제10a,10b도에 도시된 바와같이 레지스트 패턴(15)을 형성한다(공정a11). 제10c도에 도시된 바와같이, 레지스트 패턴(15)은 주변 회로부의 활성영역(1a)상에 개구부(15a)를 갖는다. 이어서, 이 개구부(15a)를 통해 노출된 ONO절연막(5)의 일부분을 선택적으로 에칭하고 제거하여, 주변 회로부의 활성영역(1a)을 노출시킨다(공정a12). 레지스트 패턴(15)을 제거한 뒤, 주변부의 활성영역(1a)의 표면을 열산화시켜, 게이트산화막(32b)을 형성한다(공정a13; 제11c도 참조). ONO절연막(5)의 두께는 열산화때문에 약간 증가한다. ONO절연막(5)의 최종적인 산화막 환산두께는 16nm이다.
다음에, 제 11a,11b,11c도시된 바와같이, N+다결정실리콘 막(7)과 WSiX막(8)을 연속적으로 형성하여, 폴리사이드 구조를 얻는다(공정a14). 그후, 제 12a,12b도에 도시된 바와같이, WSiX(8)과 N+다결정실리콘 막(7)을 연속적으로 패턴화하여 제어게이트(6)를 얻는다(공정a15). 그뒤, ONO절연막(5)을 에칭한다. 제34도와 관련하여 상술한 바와같이(본 명세서 제6면 제4행 내지 제8행 참조), 다결정실리콘 막(14b)의 측면에 위치한 ONO절연막(5)을 완전히 제거하려면, 다결정실리콘막(14b)의 두께(부유게이트4의 두께)와 ONO 절연막(5)의 두께의 합과 같은 두께의 ONO절연막을 에칭하기에 충분한 시간동안 에칭할 필요가 있다. ONO절연막(5)을 에칭하기 위한 에칭 개스로 필드산화막(2)에 사용되는 원료(SiO2) 도 에칭할 수 있다.
그 결과, 다결정실리콘 막(14b)으로 덮이지 않은 영역에 있는 필드산화막(2)의상부가 ONO절연막(5)의 에칭 공정중에 에칭된다. 특히, 제10c도에 도시된 바와같이, 주변 회로부에는 다결정실리콘 막(14b)이 존재하지 않으므로, 평탄부의 ONO절연막 (5)과 폴리사이드의 에칭을 끝낸 뒤에 필드산화막(2)이 노출된다. 그 후, 필드산화막(2)이 에칭된다. 그러나, 본 발명에 따르면, 다결정실리콘 막(14a)이 극히 얇기때문에, 필드산화막의 에칭이 현저히 감소된다.
ONO절연막(5)의 에칭이 끝난 뒤, 다결정실리콘 막(14b)을 에칭한다. 다결정실리콘 막(14b)의 에칭에 의해 부유게이트(4)의 형성이 완료된다. 부유게이트(4)의 형성이 끝났을 때, 소스영역(10)과 드레인영역(11)이 형성될 활성영역(1a)의 일부분이 거의 노출된다.
제12c도는 제1도의 Xc-Xc선 단면에 대한 단면도이다. 제12c도에 도시된 바와같이, 주로 ONO절연막(5)의 에칭때문에 필드산화막(2)에 깊이 d1의요부 (17)가 생성된다. 요부(17)의 깊이(d1)는 부유게이트(4)의 두께(t14)와 ONO절연막(5)의 오버에칭량의 합과 같다. 본 실시예에서, 부유게이트(4)의 두께 가 (t14)가 30nm이므로, 요부(17)의 깊이(d1)는 약 50nm정도로 억제될 수 있다. 따라서, 제 12c도에 도시된, 필드산화막(2)에 대한 부유게이트(4)의 중첩량은 많아야 약 40nm일 수 있다. 필드산화막(2)에 대한 부유게이트(4)의 얼라인먼트 마진을 150nm 로 하면, 부유 게이트(4)이 패턴 설계시 필요한 중첩 마진은 200nm이하가 좋다. 따라서, 축소된 크기의 비휘발성 메모리셀의 제공이 가능하다.
다음에, 공지 방법을 이용해, 제13a,13b도에 도시된 바와같이, 소스영역(10)과 드레인영역(11)을 형성한다(공정a16).
이상의 제조공정의 형성된 메모리셀을 구비한 플래시 메모리는 제어게이트(6), 두께(t15)약 21nm 의 ONO절연막(5), 두께(t14)약 30nm의 부유게이트(4), 및 두께 (t11)10nm의 터널산화막(3)의 3층 구조로 되어 있다.
본 발명에 따르면, 나노미터 정도의 요철을 갖고 두께가 균일하며 극히 얇은 실리콘 막(12)을 적층한 뒤, 비정질실리콘 막(12)을 다결정화한다. 그 결과, 극히 얇은 다결정실리콘 막(14)을 안정되게 형성할 수 있다. 이렇게 하면, 부유게이트(4)의 두께(t14)를 40nm 이하로 할 수 있다. 따라서, ONO절연막(5)의 에칭공정에서 생기는 필드산화막(2)이 에칭 깊이가 약 50nm이하이므로, 부유게이트(4)와 필드산화막(2)사이의 중첩 마진은 종래의 중첩 마진 300nm에서 약 200nm까지 감소된다.
본 실시예의 플래시 메모리에서, 부유게이트(4)가 메모리셀 어레이내에 존재하므로, 적어도 부유게이트(4)와 제어게이트(6)의 두께의 합만큼 메모리셀 어레이가 그 주변 회로부보다 높다. 메모리셀 어레이와 주변 회로부를 접속하는 메탈 배선은 메모리셀 어레이와 주변 회로부의 경계에서 생기는 고저 단차를 넘어 형성된다. 본 실시예에서, 메모리셀 어레이와 주변 회로부 사이에 부유게이트(4)때문에 생기는 고저단차는 종래의 실시예의 고저 단차에 비해 약 100nm까지 감소되므로, 포토리소그래피 공정에서 노광하는 동안 포커스 심도가 향상된다. 따라서, 본 발명의 플래시 메모리에 메모리셀 어레이와 주변 회로부를 접속하는 메탈배선이 형성되면, 메모리셀 어레이와 주변 회로부 양쪽에 거의 같은 포커스 상태로 노광을 실행할 수 있으므로, 단선이나 단락이 없는 메탈 배선을 쉽게 형성할 수 있다. 따라서, 본 실시예의 플래시 메모리의 신뢰성이 현저히 향상된다.
이상 설명한 바와같이, 본 실시예의 메모리셀의 신뢰성이 향상되고, 또 중첩 마진을 감소시켜서 고집적화에 접합한 비휘발성 메모리셀을 제공할 수 있다. 또, 이런 메모리셀을 제조할 때, 메모리셀과 주변 회로부의 고저 단차가 종래의 기술에 비해 현저히 감소되므로, 메탈 배선용 포토 프로세스에 의한 제조공정을 현저히 단순화할 수 있다.
[실시예 2]
이하, 본 발명에 따른 다른 비휘발성 메모리셀에 대해 설명한다.
본 실시예의 메모리셀의 구조는 1~3도에 도시된 메모리셀의 구조와 기본적으로 동일하다. 양자의 상위점은, 본 실시예의 메모리셀에서는 두께 약 10 nm의 얇은 부유게이트(4)가 도핑되지 않은 다결정실리콘 막으로 형성된다는데 있다. 여기서 도핑되지 않은 다결정실리콘 막은 불순물의 도핑이 적극적으로 행해지지 않은 다결정실리콘 막을 의미한다. 도핑되지 않은 다결정실리콘 막을 부유게이트(4)용으로 사용하면, 상술한 실시예의 비휘발성 메모리셀과는 완전히 다른 효과를 얻을 수 있다. 다결정실리콘 막이 1x1019/cm3이하의 불순물을 함유하면, 이 불순물을 캐리어 공급원(도너 또는 억셉터)으로서 충분히 기능하지 않는다. 그 이유는, 다결정실리콘 막이 입자 경계에 여러가지 계면상태를 가져, 대부분의 캐리어들이 이 계면 상태에 트랩되기 때문이다. 따라서, 도핑되지 않은 다결정실리콘 막 대신에, 1x1019/cm3이하의 불순물을 함유하는 다결정실리콘 막을 사용해도 동일한 효과를 얻을 수 있다. 이하, 이들 효과에 대해 설명한다.
부유게이트(4)에는 실질적으로 불순물이 도핑되지 않으므로, 메모리셀의 동작시에 부유게이트(4)전체에 공핍층이 확산된다. 따라서, 부유게이트(4)를 전체적으로 유전체로 간주할 수 있다. Si의 비유전율(약12)은 산화막(SiO2)의 비유전율의 3배이므로, 두께 약10nm 의 부유게이트(4)를 유전체로 간주할 경우 이것의 산화막 환산두께는 약 3.3nm이다.
또, 부유게이트(4)의 저항이 높기때문에, 부유게이트의 횡방향으로 전위구배가 생길 수 있다. 구체적으로, 부유게이트(4)에는 드레인영역의 상방에 위치하는 부분의 (드레인에 대한)전위 Vfd와 소스영역의 상방에 위치하는 부분의 (드레인데 대한)전위 Vfs사이에 차이가 생긴다.
프로그램 속도는 드레인에 부유게이트의 전위가 커질수록 빨라진다. 종래의 비휘발성 메모리셀에서는, 부유게이트(4)의 전위 Vfc가 소스영역의 전위의 영향을 강하게 받고, 부유게이트(4)의 횡방향 전체에 걸쳐 전위가 동일하다. 본 실시예에서는, 부유게이트(4)가 저항성을 갖기때문에, 다음과 같은 관계가 구해진다.
전위 Vfd전위 Vfc전위Vfs
그 결과, 본 실시예의 메모리셀의 프로그램 속도가 종래보다 2배로 된다.
이하, 제어게이트(6)와 실리콘기판(1)사이에 형성된 용량을 검토한다. 제어게이트(6)와 기판(1)사이에 형성된 용량의 크기는 (다른 요인들이 고정될 경우)제어게이트와 기판 사이에 위치하는 유전체의 산화막 환산두께에 따라 다르다. 유전체의 산화물 환산두께가 얇을 수록, 용량이 증가한다. 본 실시예에서 ONO절연막(5)의 두께(t15)가 16nm이므로, 제어게이트(6)와 터널산화막(3)사이에 위치하는 유전체의 총두께는 산화막 환산두께로 약 19nm이다. 이 산화막 환산두께는 종래 사용되던 ONO절연막의 산화막 환산두께와 크게 다르지 않다. 따라서, 본 실시예의 메모리셀과 종래의 메모리셀을 비교하면, 실리콘기판(1)과 제어게이트(6)사이의 용량에는 큰 차이 가 없다.
그러나, 부유게이트(4)의 두께가 커지면, 부유게이트(4)의 산화막 환산두께도 커진다. 이렇게 되면, 용량이 작아진다는 문제점이 생긴다. 따라서, 부유게이트(4)를 도핑되지 않은 다결정실리콘 막으로 형성하는 본 실시예의 메모리셀에서는, 용량면에서 부유게이트의 두께를 가능한한 작게하는 것이 좋다. 부유게이트(4)의 두께가 3nm이하이면, 전하가 충분히 축적되지 않으므로, 부유게이트(4)의 두께를 3nm이상으로한다.
한편, 제어게이트(6)와 실리콘기판(1)사이의 용량을 증가시키려면, 부유게이트(4)와 제어게이트(6)사이의 절연막의 산화막 환산두께를 낮추어야 한다. 부유게이트(4)와 제어게이트(6)사이의 절연막의 두께는 저하의 이동을 저지하기 위한 최소 두께보다 크거나 같아야 한다. 이 최소두께는 절연막의 구조와 재질에 따라 변한다.
SiO2막의 최소두께는 약 6~8nm이다. 반면에, ONO절연막의 최소두께는 12~18nm(산화막 환산두께, 비교적 무난한 한계)이다. 따라서, 용량의 증가를 위해서는 ONO절연막 대신에 1층의 SiO2막을 사용하는 것이 바람직하다. ONO절연막(5)대신에 단층 SiO2막을 사용하면, 산화막 환산두께로12nm(= 18nm -6nm)까지 유전체의총 두께를 낮출 수 있다. 따라서, 이만틈 용량을 크게할 수 있다.
본 실시예의 메모리셀에서는 ONO절연막(5)대신에 SiO2막을 사용하여 유전체 막의 총 두께가 산화막 환산두께로 예컨대 12nm(18nm -6nm)까지 감소되기는 하지만, 유전체 막의 총 두께는 부유게이트(4)의 산화막 환산두께만큼 증가한다. 따라서, 용량면에서, 산화막 환산두께가 12nm인 부유게이트(4)를 사용하는 것은 좋지않다. 그러므로, 도핑되지 않은 다결정실리콘 막으로 부유게이트(4)를 형성할 경우에는, 부유게이트(4)의 두께를 33nm이하로 설정하는 것이 좋다. 이렇게 되면, ONO절연막(5)대신에 단층의 SiO2막을 사용해도 필요한 용량을 유지할 수 있다.
부유게이트(4)의 두께를 15nm이하로 하면 더 좋다. 부유게이트(4)의 두께가 15nm이하이면, ONO절연막(5)을 사용하거나 단층의 SiO2막을 사용하여 종래보다 더 큰 용량을 유지할 수 있음이 발견되었다.
이하, 제15도를 참조하여, 본 실시예의 메모리셀의 제조방법을 설명한다. 제15도는 본 실시예의 플래시 메모리의 메모리셀의 제조공정을 설명하는 공정도이다. 이제조공정을 설명하기 위한 메모리셀의 단면도로서, 필요한 경우 제1실시예의 4a~13b도를 참조할 수 있다.
제15도의 공정b1~b3는 제1실시예의 공정a1~a3와 거의 동일하다. 본 실시예에서, 비정질실리콘 막(12)의 두께(t1)는 12.5nm로 한다.
비정질실리콘 막(12)에 대한 비수주입, 또는 PSG나 BSG등을 사용한 열확산등의 불순물 확산은 전혀 실시되지 않았다. 즉, 제 6a,6b도에 도시된 공정 a4~a6은 생략되었다.
비정질실리콘 막(12)을 퇴적한 뒤, 비정질실리콘 막(12)에 제1및 제2어닐링 공정을 실시하고(공정b6,b7), 비정질실리콘 막(12)을 결정화하여 다결정실리콘 막(14)을 얻는다. 부유게이트(4)를 패턴화한 뒤에 실행되는 공정b9~b15는 제1실시예에서 설명한 공정 a10~a16과 동일하다.
이상의 공정이 끝난 뒤, 본 실시예의 메모리셀의 최종 부유게이트(4)의 두께 (t14)는 약 10nm였다. 부유게이트(4)의 두께(t14)를 약 10nm로 얇게 하였기 때문에, 제어게이트(6)와 부유게이트(4)사이의 절연막을 에칭하여 형서되는 필드산화막(2)의 요부(17)의 깊이(d1)가 13nm이하로 된다. 따라서, 부유게이트(4)와 필드산화막(2)의 중첩 마진을 180nm로 하면 충분하다. 즉, 제1실시예에 비해 중첩 마진이 크게 감소되었다. 부유게이트(4)때문에 생기는 메모리셀 어레이 부분과 그 주변부의 고저단차는 30nm로 확인되었다.
이상 설명한 바와같이, 본 실시예의 메모리셀의 효과도 제1실시예의 메모리셀의 효과와 동일하고, 부유게이트(4)와 필드산화막(2)의 중첩 마진의 정도도 더 감소된다. 또, 메모리셀 어레이 부분과 주변 회로부 경계의 고저 단차도 더 감소된다.
부유게이트(4)가 고저항이기때문에, 상술한 바와같이 프로그램 속도가 현저히 빨라지고, 소비전력도 개선되었다.
[실시예 3]
이하, 본 발명에 따른 또다른 실시예의 비휘발성 메모리셀에 대해 설명한다.
제16a~17c도는 본 실시예의 메모리셀의 제조공정의 일부를 설명하는 단면도이다. 볼 실시예의 제조방법의 다른 공정에 대해서는 제1실시예의 제4a~13b도를 참조한다. 제18도의 본 실시예의 제조공정들을 설명하는 공정도이다. 제 16a,17a도는 제1도의 X2-X2단면에 대한 단면도이다. 제 16b,17b도는 제1도의 X3-X3단면에 대한 단면도이다. 제 16c,17c도는 메모리셀(MC)의 주변 회로부의 단면도이다.
본 실시예의 제조방법에 따라 얻어진 플래시 메모리셀의 구조는 제1실시예의 메모리셀(MC)과 동일하다. 본 실시예의 메모리셀과 제1실시예의 메모리셀의 기본 차이점은, 본 실시예의 부유게이트(4)와 제어게이트(6)사이의 절연막(제2절연막)이 ONO절연막이 아닌 1층의 산화막으로 되어 있다는데 있다.
이하, 제 16a~18도를 참조하여 본 실시예의 제조방법에 대해 설명한다. 제18도의 공정 c1~c6는 제1실시예의 공정 a1~a6과 거의 동일하다. 본 실시예에서 비정질실리콘 막(12)의 두께(t12)를 22nm로 했다. 공정 c5에서 비소 이온들을 주입한뒤, 공정 c6에서 산화막(13)을 에칭한제(제6a,6b도 참조). 고정c7,c8에서, 비정질실리콘 막(12)을 어닐링하여 다결정실리콘 막을 형성한다(제6a,6b도 참조).
다음에, 기판(1)의 전면에 형성된 다결정실리콘 막을 패턴화하여 다결정실리콘 막(14b)을 형성한다(공정c9). 그뒤, 제16a,16b,16c도에 도시된 바와같이, 900℃에서 염산을 사용한 건조산화법(HCL/O2)에 의해 산화막(32a)을 13nm의 두께로 성장시킨다(공정c10). 이 산화막(32a)은 다결정실리콘 막(14b)의 표면과 주변 회로부의 활성영역(1a)에 형성된다. 이어서, 제16c도에 도시된 바와 같이, 주변 회로부를 레지스트 패턴(18)으로 덮고(공정c11), 다결정실리콘 막(14b)위에 성장된 산화막(32a)을 선택적으로 HF수용액으로 에칭하여 제거한다(공정c12). 레지스트 패턴(18)을 제거한(공정c13)후, 세척을 한다. 이어서, c10공정과 같은 조건에서 산화막을 7 nm의 두께로 성장시킨다(공정c14). 제17a,17b,17c도에 도시된 바와같이, 다결정실리콘 막(14b)과 주변회로부의 활성영역(1a)에 각각 산화막(5a)과 산화막(32b)을 형성한다.
산화막(32b)은 산화막(32a)이지만 그 두께는 산화공정때문에 증가한다. 산화막(5a,32b)의 용량을 측정하여, 산화막(5a)의 두께(t13)와 산화막(32b)의 두께(t14)를 각각 10nm, 18nm로 추정하였다. 이들 값은 TEM(투과형 전자현미경)등의 물리적 수단으로 측정한 값과 반드시 일치하지는 않는다. 부오게이트(4)와 제어게이트(6)사이의 절연막과 주변 회로부의 트랜지스터의 게이트 절연막을 이렇게 형성한 뒤, N+다결정실리콘 막(7)과 WSiX막(8)을 퇴적시킨다(공정c15). 제어게어트(6)를 형성한 뒤의 공정(c16)과 공정(c17)에서의 처리공정은 실시예 1의 공정(a16)과 같다.
본 실시예의 메모리셀에서, 부유게이트(6)의 두께(t14)가 10nm정도로 얇다는 것이 본 발명자들의 계측에 의해 확인되었다. 실시예 2에서와 같이, 절연막(5a)을 에칭할 때 발생하는 필드산화막(2)의 요부(17)의 깊이(d1)는 13nm이하라는것이 확인되었다. 그결과, 부유게이트(4)와 필드산화막(2)의 중첩 마진을 163nm로 할수 있다.
실시예 2에서와 마찬가지로, 이 중첩 마진은 종래의 방법과 비교해서 크게 감소될 수 있다. 메모리셀 어레이 부분과 그 주변 회로부 사이에 부유게이트(4)로 인해 생기는 고저 단차는 13nm로 무시할 수 있을 정도임이 확인되었다.
통상 비교적 두꺼운 다결정실리콘 막을 열산화하여 산화막(5a)을 형성할 때, 이른바 요철이 생기므로 산화막(5a)의 내압이 일반적으로 저하된다. 따라서, 산화막(5a)의 두께를 낮추기가 어려웠다. 그러나, 본 발명의 다결정실리콘 막(14b)은 두께가 극히 얇아서, 표면의 요철의 정도가 현저히 낮아진다. 이렇게 얇은 다결정실리콘 막의 표면에는 전계집중을 유발시킬 수 있는 요철이 거의 없다. 표면에 성장한 산화막(5a)의 두께는 각 결정립의 결정 방위에 의해 변할 수 있지만, 그 변화의 정도는 종래의 두께 변화에 비하면 무시할 수있을 정도이다. 상술한, 바와같이, 본 실시예의 절연막(5a)은 두껍고 균일성이 있으며 내압도 양호하다.
제에게이트(6)와부유게이트(4)사이의 절연막(5a)은 두께(t13) 10nm 의 산화막을 이용하여 형성된다. 따라서, 제어게이트(6)와 부유게이트(4)사이의 용량은 실시예 2에 비해 1.9배이다. 그 결과, 부유게이트(4)의 총용량에 대한 제어게이트(6)와 부유게이트(4)사이의 용량의 비를 나타내는 커플링 상수는 약 0.5~0.6또는 그 이상으로 커진다.
따라서, 제어게이트(6)에 인가되는 전압을 낮출 수 있다. 또, 열산화막(5a)의 리텐션(retention)특성이 실시예 1,2의 ONO절연막과 거의 같으므로, 열산화막(5a)에 아무 문제가 없다. 리텐션 특성이란 전하보유 특성이다. 리텐션 특성이 낮으면 부유게이트(4)에서 전하가 외부로 유출될 수 있다.
본 실시예에서는 실시예 1과 같은 효과가를 얻을 수 있는 외에, 상술한 바와 같은 특유의 효과들도 얻을 수 있다.
[실시예 4]
이하, 본 발명에 따른 비휘발성 메모리셀의 다른 제조방법에 대해 설명한다. 제19도는 본 실시예의 제조4a~13b도를 참고한다. 본 실시예는 실시예 1과 유사하므로, 동일한 부분에는 동일한 번호를 부기한다.
제19도의 공정 d1-d3는 실시예 1의 공정 a1-a3과 거의 동일하다. 본 실시예의 공정d1-d3에서, 비정실리콘 막(12)의 두께(t12)를 19nm로 했다. 본 실시예에서는, PSG, BSG등의 열확산법을 이용한 비소이온 주입이나 불순물 확산은 전혀 실해되지 않았다. 본 실시예에서, 부유게이트(4)와 제어게이트(6)사이의 절연막(5b)은 열산화법으로 형성된 것이다.
공정d6,d7에서, 비정질실리콘 막(12)을 어닐링하여 다결정실리콘 막(14)을 형성한다. 부유게이트(4)의 패턴을 공정d8에서 형성한 뒤, 실시예 3의 제18도의 공정c10-c17과 동일한 공정에 의해 메모리셀(MC)을 형성한다.
우선, 공정 d9에서, 염산[(HCl/O2)을 사용한 건조 산화법으로 900℃에서 산화막을 10nm의 두께로 성장시킨다. 이어서, 공정 d10-d12에서, HF수용액을 사용해 메모리셀 어레이 부분의 산화막을 에칭한 뒤, 공정d13에서는 공정 d9와 같은 조건을 이용해 산화막을 두께 10 nm로 성장시킨다. 이때의 부유게이트(4)의 두께(t14)는 약10nm이다. 제어게이트(6)이 형성 뒤의 d17에서의 처리공정은 실시예 1의 공정 a16과같다.
본 실시예에서는 부유게이트(4)가 도핑 공정을 거치지 않으므로, 부유게이트(4)전체가 공핍층으로 되어 유전체 기능을 한다. 부유게이트(4)전체가 유전체 막으로 간주된다면, 그 산화막 환산두께는 약 3.3nm이다. 부유게이트(4)와 제어게이트(6)사이의 절연막(5a)의 산화막 환산두께는 약14nm이고, 이두께는 종래 사용되던 ONO절연막의 두께와 비교하여 충분히 얇다.
부유게이트(4)의 두께(t14)가 10nm정도로 얇다는 것이 본 발명자들에 의해 확인되었다. 절연막 (5a)의 에칭 공정중에 필드산화막(2)에 생기는 요부(17)의 깊이(d1)는 13nm 이하로 된다. 따라서, 부유게이트(4)와 필드산화막(2) 사이의중첩 마진이163nm로 되고, 이값은 실시예1과 비교해 크게 줄어든 것이다. 메모리셀 어레이 부분과 주변 회로부 사이에 부유게이트(4)로 인해 생기는 고저 단차는 13nm로 확인되었고, 이정도는 무시해도 좋다.
예컨대, 실시예1의 ONO절연막(5)의 두께의 하한선을 산화막 환산두께로 15nm로 하고, 부유게이트(4)상의 터널산화막(3)의 두께의 하한선을 8nm로 하자. 따라서, 본 발명을 효과적으로 이용하려면, 보유게이트(4)로 인한 상부 산화막의 두께의 등가적인 증가를 7nm이하로 억제해야만 한다. 부유게이트(4)가 유전체 막으로 작용하는 최악의 조건에서, 산화막 환산두께 7nm는 부유게이트(4)의 두께 21nm에 대응한다. 본 실시예에서는, 부유게이트의 최종 두께가 10nm로 확인되었고, 이 값은 상기 제약내에 있다. 따라서, 본 실시예에 따라 비휘발성 메모리를 제조할 수있다.
본 실시예에서는 실시예1과 같은 효과는 물론, 본 실시예에 특유하면서 상술한 실시예들과 비교해 향상된 효과들도 얻을 수 있다.
[실시예 5]
이하, 본 발명에 따른 또다른 비휘발성 메모리셀에 대해 설명한다. 본 실시예의 메모리셀의 구조는 제1-3도에 도시된 메모리셀의 구조와 기본적으로 동일하다. 본 실시예는 그 제조방법에 특징이 있다.
제20a~24도를 참조하여 본 실시예의 메모리셀의 제조방법에 대해 설명한다.
제20a~24도는 본 실시예의 플래시 메모리의 메모리셀의 제조공정의 일부를 설명하는 단면도이다. 본 실시예의 다른 공정들에 관해서는 제 4a~13b도를 참고한다.
제25도는 본실시에의 제조공정의 공정도이다. 제20a,21a,22a,23a 도는 제1도의 X2-X2선 단면도이다. 제20b,21b,22b,23b도는 제1도의 X3-X3선 단면도이다. 제 22c,23c도는 메모리셀(MC)의주변 회로부의 단면도이다. 제24도는 메모리셀(MC)부근의 확대단면도이다. 본 실시예는 실시예 1과 유사하므로, 동일한 부분에는 동일한 도면부호를 부기한다.
공정 e1-e8에서는 실시예 1의 공정 a1-a8과 동일한 공정을 실시한다. 본 실시예에서는, 비정질실리콘 막(12)의 두께(t12)를 32nm로 하였다. 비소이온 주입을 행한뒤, 2단계 열처리로 형성된 다결정실리콘 막(14)위에, 제20a,20b도에 도시된 바와 같이 CVD법을 이용해 두께(t20)120nm의 실리콘 질화막(22)을 형성한다(공정e9).
이어서, 메모리셀 부분에는 다결정실리콘 막(14b)의 패턴에 대응하는 패턴을, 그리고 주변 회로부에는 활성영역(1a)을 덮는 패턴을 갖는 레지스트(도시안됨)를 형성했다(공정e10). 그뒤, 이 레지스트를 에칭 마스크로 하여 질화막(22)을 패턴화하여, 제21a,21b도에 도시된 실리콘 질화막(23)을 얻는다(공정e11).
이 레지스트를 제거한(공정e12)후, 열산화를 실행한다(공정e13). 열산화의 결고, 실리콘 질화막(23)으로 덮이지 않은 다결정실리콘 막(14b)의 일부분을 제21a,21b,21c도에 도시된 것과 같이 선택적으로 산화시켜 산화막을 형성한다. 이런 선택적 산화의 결과로서, 양쪽면이 산화막(24)으로 덮인 다결정실리콘 막(14b)이 형성된다. 열산화 공정중에, 실리콘 질화막(23)의 표면에 산화막(24)이 얇게 성장된다. 질화막(23)에 성장된 산화막(24)을 HF수용액으로 에칭하여(공정e14), 질화막(23)을 노출시킨다. 이어서, 뜨겁고 농도가 짙은 인산용액으로 질화막(23)을 완전히 제거한다(공정e15).
다음에, 실시예 1과 마찬가지로, 제22a,22b,22c도에 도시된 것처럼, ONO절연막(5)을 형성한다(공정e16). 또, 제23a,23b,23c도에 도시된 것처럼, 주변 회로부에 개구부를 갖는 레지스트 패턴(25)을 형성한다. 주변 회로부의 ONO절연막(5)을 에칭하여 제거한다(e18). 본 실시예에서, ONO절연막(5)의 에칭중에, 주변 회로부의 활성영역(1a)에 존재하는 다결정실리콘 막(14b)의 일부분이 제거된다. 그 후의 공정들은 실시예1과 동일하다.
이상 설명한 바와같이, 본 실시예에 따라, 다결정실리콘 막(14a)에서 다결정실리콘 막(14b)을 구하려면, 다결정실리콘 막(14)에서 제거될 부분을 에칭으로 제거하지 않고, 질화막(23)을 마스크로 이용하는 선택적 산화법을 사용해 산화시킨다. 산화된부분은 ONO절연막(5)을 에칭한 뒤에 에칭한다. 따라서, 다결정실리콘 막(14 b)의 주변부가 ONO절연막(5)의; 에칭중에 산화막(24)으로 피복되므로, 필드산화막(2)은 에칭되지 않는다. 그러므로, 필드산화막(2)에 요부(17)가 형성되지 않을 수 있다. 따라서, 본 실시예의 방법에 따라 메모리셀을 제조할 때, 필드산화막(2)과 부유게이트(4)의 중첩 마진을 150nm로 할 수 있다. 본 실시예에서, 메모리셀 에레이 부분과 주변 회로부의 경계부에 고저 단차가 없다는 것이 확인되었다.
다결정실리콘 막(14)의 두께(t14)는 예컨대 40nm이하로 얇게하는 것이 바람직하다. 두께(t14)가 두꺼우면, 다결정실리콘 막(14a)을 선택적으로 산화시키는 도중에 질화막(23)과 다결정실리콘 막(14b)사이의 계면으로 버드비크(bird's beak)가 진입하고, 그 결과, 부유게이트(4)와제어게이트(6)의 대향 면적이 작아진다. 이렇게 되면, 커플링 상수가 낮아져서, 부유게이트(4)의 전류보유 특성이 약화된다. 또, 다결정실리콘 막(14)이 제24도와 같은 형상으로 되고 제어게이트(6)의 가공시에 부유게이트(4)가 에칭되지 않는 경우가 생길 수 도 있다. 이상의 이유로, 다결정실리콘 막(14)은 가능한한 얇은 것이 좋다. 다결정실리콘 막(14)은 실시예2와 마찬가지로 도핑되지 않은 막인 것이 좋다.
본 실시예의 제조방법으로 생산된 메뢰셀에 따르면, 전기 실시예들과 같은 효과를 얻을 수 있는 외에도, 본 실시예에 특유한 상기 효과들도 얻을 수 있다.
[실시예 6]
본 발명에 따른 다른 비휘발성 메모리셀에 대해 설명하면 다음과 같다. 본 실시예의 메모리셀의 구조는 제1~3도에 도시된 메모리셀의 구조와 기본적으로 동일하다. 본 실시예는 제조방법에 특징이 있다.
제26a~28c도는 본 실시예의 메모리셀의 제조공정의 일부를 설명하는 단면도이다. 본 실시예의 나머지 공정에 대해서는 제 4a~13b도를 참조한다. 제29도는 본 실시예의 제조공정의 공정도이다. 제 26a,27a,28a도는 제1동의 X2-X2 선 단면도이고, 제 26b,27b,28b 도는 제1도의 X3-X3선 단면도이며, 제26c,28c도는 메모리셀 (MC)의 주변 회로부의 단면도이다. 본 실시예는 실시예 1과 유사하므로, 동일 부분에는 동일한 도면부호를 부기하였다.
공정 f1-f8에서는, 실시에 3과 마찬가지로, 비정질실리콘 막(12)의 두께(t12)를 22nm로 하였다. 비소이온 주입을 행한 뒤, 2단계 열처리로 형성된 다결정실리콘 막(14)위에, CVD법을 이용해 두께(t20) 20nm의 실리콘 질화막을 형성한다(공정f9). 이어서, 메모리셀 부분에는 다결정실리콘 막(14b)이 패턴에 대응하는 패턴을, 주변회로부에는 적어도 활성영역(1a)을 덮는 패턴을 갖는 레지스트를 형성했다(공정f10). 이후, 레지스트로 덮이지 않은 실리콘 질화막의 일부분을 선택적으로 에칭한다.(공정f11). 이 레지스트를 제거한(공정f12)후, 열산화를 실행한다(공정f13). 실리콘 질화막을 덮이지 않은 다결정실리콘 막(14b)의 일부분을 선택적으로 열산화시켜 산화막(35)을 형성한다. 이상의 공정들은 실시에5의 거의 동일하다.
다음에, 주변 회로부에 개구부를 갖는 제26a,26b도에 도시된 바와 같이 레지스트 패턴(31)을 형성한 후(공정f14), 주변 회로부에서 질화막(30)과 다결정실리콘 막(14b)중 레지스트 패턴(31)으로 덮이지 않은 부분을 에칭한다. 따라서, 제26c도에 도시된 바와같이, 주변회로부에서 터널산화막(3)이 노출된다. 다음에, 제27a,27b,27c도에 도시된 바와같이, 이 레지스트 패턴(31)을 제거한(공정f15)후, 주변회로부의 활성영역(1a)의 나머지 터널산화막(3)을 HF수용액으로 에칭하여 제거한다. 이후, 터널산화막(3)이 존재하는 부분을 열산화시킨다(공정f16). 이때, 메모리셀 어레이 부분에 남아있는 질화막(30)의 표면에는 산화막(24)이 얇게 성장된다. 질화막(30)상에 성장한 얇은 산화막을 HF수용액으로 에칭한(공정f17)후, 이어서 이 질화막(30)을 뜨겁고 진한 인산 용액으로 제거한다(공정f18).
세척한 뒤, 제28A,28B,28C도에 도시된 바와같이, 다시 산화시켜, 주변회로부의 활성영역(1a)에 게이트산화막(34)을 형성되고(공정f19), 부유게이트(4)상에 두께 10nm의 산화막(32)을 성장시킨다(공정f20). 제어게이트(6)용의 WSiX막(8)/다결정실리콘 막(7)을 퇴적하는 공정 이후의 공정들(f21,f22,f23)은 실시예 1의 공정들(a14-a16)과 동일하다.
이상 설명한 바와같이, 본 실시예에 따르면, 다결정실리콘 막(14a)으로부터 다결정실리콘 막(14b)을 얻기위해, 다결정실리콘 막(14a)중 제거할 부분을 에칭으로 제거하지 않고 질화막(30)을 마스크로 사용하는 선택적 산화법으로 산화시킨다. 산화된 부분은 ONO절연막(5)을 에칭한 뒤에 에칭된다. 따라서, 다결정실리콘 막(14b)의 주변부가 ONO절연막(5)의 에칭중에 산화막으로 덮이므로, 필드산화막(2)은 에칭되지 않는다. 따라서, 필드산화막(2)에 요부(17)가 생길 수 없으므로, 본 실시예의 방법에 의해 메모리셀을 제조할 때, 필드산화막(2)과 부유게이트(4)의 중첩 마진을 150nm로 설정할 수 있다. 본 실시예에서, 메모리셀 어레이 부분과 주변 회로부 사이의 경계에 고저단차가 없다는 것이 확인되었다. 이 부유게이트(4)는 실시예 4에서와 마찬가지로 도핑되지 않은 막일 수도 있다.
본 실시예에서는 앞의 실시예들과 같은 효과를 얻을 수 있고, 상술한 효과는 본 실시예에 특유한 것이다.
이상 설명한 바와같이, 본 발명에 따르면, 부유게이트가 극히 얇기때문에, ONO절연막의 패턴중에 소자절연막에 요부가 생기는 것을 억제할 수 있으므로, 메모리셀의 고집적화가 용이하다. 또, 부유게이트에 의한 고저단차가 감소되므로, 노광시의 포커스 마진이 증가하여, 제조가 용이하다.
거의 요철이 없는 부유게이트를 사용하므로, 이 부유게이트를 열산화하여 고품절의 제2절연막을 형성할 수 있다. 따라서, 제2절연막을 종래의 ONO절연막에 비해 훨씬 얇게 만들 수 있다.
부유게이트를 극히 얇은 막으로 만들기때문에, 도핑되지 않은 다결정실리콘 막을 사용한 부유게이트를 사용할 수 있다. 이런 부유게이트에 따르면, 얇은 다결정실리콘 막에 불순물을 확산시키는 공정을 생략할 수 있으므로, 동작속도가 향상될 수 있다.
또, 다결정실리콘 막을 선택적으로 산화시켜 부유게이트를 패턴화하기때문에, 부유게이트의 단차부에서 ONO절연막을 에칭할 필요가 없다. 따라서, 필드산화막과 부유게이트의 중첩 마진을 이상적으로 제로로 할수 있다.
본 발명의 범위를 벗어나지 않는 한 다양한 변형이 가능한 것은 본 발명이 속한 분야의 당업자에게 명백하며, 본 발명은 상술한 설명에 의해 한정되지 않고 그 특허 청구의 범위는 넓게 해석되어야 한다.

Claims (25)

  1. 반도체기판; 상기 반도체기판상에 형성된 소스영역과 드레인영역; 상기 반도체기판상에 형성된 제1절연막; 상기 제1절연막상에 형성되고, 균일한 두께를 갖는 부유게이트; 상기 부유게이트상에 형성되고 제2절연막; 및 상기 제2절연막상에 형성된 제어게이트; 를 포함하는 비휘발성 메모리셀에 있어서, 상기 부유게이트는 비정질실리콘 막을 결정화하여 얻어지는 다결정실리콘 막으로 이루어지고, 상기 부유게이트의 균일한 두께는 55nm이하인 비휘발성 메모리셀.
  2. 제1항에 있어서, 상기 부유게이트의 두께가 40nm이하인 비휘발성 메모리셀.
  3. 제1항에 있어서, 상기 부유게이트가 불순물 농도 1x1019/cm3이하의 다결정실리콘 박막으로 형성되는 비휘발성 메모리셀.
  4. 제3항에 있어서, 상기 부유게이트가 도핑되지 않은 다결정실리콘 박막으로 형성되는 비휘발성 메모리셀.
  5. 제4항에 있어서, 상기 부유게이트의 두께가 3~33nm인 비휘발성 메모리셀.
  6. 제5항에 있어서, 상기 부유게이트의 두께가 3~5nm이고 상기 제2절연막은 산화물-질화물-산화물막인 비휘발성 메모리셀.
  7. 반도체기판; 상기 반도체기판에 형성된 소스영역과 드레인영역; 상기 반도체기판상에 형성된 제1절연막; 상기 제1절연막상에 형성되고 균일한 두께를 갖는 부유게이트; 상기 부유게이트상에 형성되고 산화막으로 된 제2절연막; 및 상기 제2절연막상에 형성된 제어게이트; 를 포함하는 비휘발성 메모리셀에 있어서, 상기 부유게이트가 비정질실리콘 막을 결정화하여 구해지는 다결정실리콘 막으로 형성되고, 상기 부유게이트의 균일한 두께는 55nm이하인 비휘발성 메모리셀.
  8. 제7항에 있어서, 상기 부유게이트의 두께가 40nm이하인 비휘발성 메모리셀.
  9. 제7항에 있어서, 상기 부유게이트가 실질적으로 불순물 농도1x1019/cm3이하의 다결정실리콘 박막으로 형성되는 비휘발성 메모리셀.
  10. 제9항에 있어서, 상기 부유게이트가 도핑되지 않은 다결정실리콘 박막으로 형성되는 비휘발성 메모리셀.
  11. 제10항에 있어서, 상기 부유게이트의 두께가 3~33nm인 비휘발성 메모리셀.
  12. 제11항에 있어서, 상기 부유게이트의 두께가 3~15nm인 비휘발성 메모리셀.
  13. 반도체기판; 상기 반도체기판에 형성된 소스영역과 드레인영역; 상기 반도체기판상에 형성된 제1절연막; 상기 제1절연막상에 형성되고 균일한 두께를 갖는 부유게이트; 상기 부유게이트상에 형성된 제2절연막; 및 상기 제2절연막상에 형성된 제어게이트; 를 포함하는 비휘발성 메모리셀에 있어서, 상기 부유게이트가 불순물 1x1019/cm3이하의 다결정실리콘 막으로 형성되고, 상기 부유게이트의 균일한 두께는 33nm이하인 비휘발성 메모리셀.
  14. 제13항에 있어서, 상기 제2절연막이 다결정실리콘 막 표면에 형성된 산화막인 비휘발성 메모리셀.
  15. 제13항에 있어서, 상기 부유게이트의 두께가 3~15nm인 비휘발성 메모리셀.
  16. 제13항에 있어서, 상기 제2절연막이 다결정실리콘 막상의 표면에 형성된 질화막을 포함하는 비휘발성 메모리셀.
  17. 반도체기판사에 활성영역과 소자분리영역을 형성하는 공정; 상기 반도체기판상에 제1절연막을 형성하는 공정; 상기 제1절연막상에 55m이하의 두께를 갖는 다결정실리콘막을 형성하고, 상기 다결정실리콘 막은 적어도 상기 활성영역을 덮도록 선택된 형상을 갖는 공정; 상기 다결정실리콘 막상에 제2절연막을 형성하는 공정; 상기 제2절연막상에 도전막을 형성하는 고정; 및 상기 도전막으로 된 제어게이트와 상기 다결정실리콘 막으로 된 부유게이트를 형성하도록, 상기 도전막, 제2절연막 및 다결정실리콘 막을 순차로 에칭하는 공정; 을 포함하는 비휘발성 메모리셀의 제조방법에 있어서; 상기 다결정실리콘 막 형성공정은, 상기 제1절연막상에 비정질실리콘막을 중착(deposit)시키는 공정; 및, 상기 비정질실리콘 막을 상기 다결정실리콘 막을 형성하도록 어닐링으로 재결정화하는 공정; 을 포함하는 비휘발성 메모리셀의 제조방법.
  18. 제17항에 있어서, 상기 선택된 형상을 갖는 다결정실리콘 막을 형성하는 상기 공정은, 다결정실리콘 막상에 내산화막(oxidation resistant film)을 증착하는 공정, 상기 내산화막을 선택된 형상으로 패턴화하는 공정, 및 이렇게 패턴화된 내산화막을 마스크로 사용하여 상기 패턴화된 내산화막을 넘어 측방으로 연장된 다결정실리콘 막의 일부분을 선택적으로 산화시키는 공정을 포함하는 제조방법.
  19. 제17항에 있어서, 상기 어닐링은 제1온도에서 실행하는 제1어닐링 공정과 제2온도에서 실행하는 제2어닐링 공정을 포함하고, 상기 제2온도는 제1온도보다 높은 제조방법.
  20. 제17항에 있어서, 상기 증착 공정은 도핑되지 않은 비정질실리콘 막을 증착하는 공정을 포함하고, 상기 다결정실리콘 막으로 형성된 부유게이트는 도핑되지 않는 제조방법.
  21. 제17항에 있어서, 다결정실리콘으로 형성된 상기 부유게이트가 1x1019/cm3이하의 불순물 농도를 갖도록 하는 불순물 이온농도를 상기 비정실리콘 막에 주입하는 공정을 포함하는 제조방법.
  22. 반도체기판사에 제1절연막을 형성하는 공정; 상기 제1절연막상에 55nm이하의 두께를 갖는 부유게이트를 형성하는 공정; 상기 부유게이트상에 제2절연막을 형성하는 공정; 및, 상기 제2절연막상에 제어게이트를 형성하는 공정; 을 포함하고, 상기 부유게이트를 형성하는 공정은 상기 제1절연막상에 비정질실리콘 막을 증착하는 공정; 다결정실리콘 막을 형성하도록 어닐링에 의해 상기 비정질실리콘 막을 재 결정화시키는 공정; 상기 다결정실리콘 막상에 내산화막을 증착시키는 공정; 선택된 형상으로 상기 내산화막을 패턴화하는 공정; 및, 상기 다결정실리콘 막으로 상기 부유게이트를 형성하도록 상기 패턴화된 내산화막을 마스크로서 사용하여, 상기 패턴화된 내산화막을 넘어 측방으로 연장되는 다결정실리콘 막의 일부를 선택적으로 산화하는 공정; 을 포함하는 비휘발성 메모리셀 제조방법.
  23. 제22항에 있어서, 상기 어닐링 공정은 제1온도에서 실행하는 제1어닐링공정 및 제2온도에서 실행하는 제2어닐링 공정을 포함하고, 상기 제2온도는 제1온도보다 높은 제조방법.
  24. 제22항에 있어서, 비정질실리콘 막 증착공정은 도핑되지 않은 비정질실리콘 막을 증착하는 공정을 포함하고 다결정실리콘 막으로 형성된 부유게이트는 도핑되지 않는 제조방법.
  25. 제22항에 있어서, 다결정실리콘으로 형성된 상기 부유게이트가 1x1019/cm3이하의 불순물 농도를 갖도록 하는 불순물 이온농도를 상기 비정질실리콘 막에 주입하는 공정을 포함하는 제조방법.
KR1019940016259A 1993-07-05 1994-07-05 비휘발성 메모리셀 및 그 제조방법 KR0171234B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-165789 1993-07-05
JP16578993 1993-07-05

Publications (2)

Publication Number Publication Date
KR960019805A KR960019805A (ko) 1996-06-17
KR0171234B1 true KR0171234B1 (ko) 1999-02-01

Family

ID=15819030

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016259A KR0171234B1 (ko) 1993-07-05 1994-07-05 비휘발성 메모리셀 및 그 제조방법

Country Status (3)

Country Link
US (2) US5493140A (ko)
KR (1) KR0171234B1 (ko)
TW (1) TW299499B (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2630278B2 (ja) * 1994-10-26 1997-07-16 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US5740104A (en) * 1997-01-29 1998-04-14 Micron Technology, Inc. Multi-state flash memory cell and method for programming single electron differences
US5801401A (en) * 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US6066576A (en) * 1997-06-04 2000-05-23 Micron Technology, Inc. Method for forming oxide using high pressure
AU3818997A (en) * 1997-07-25 1999-02-16 Regents Of The University Of Minnesota Single-electron floating-gate mos memory
US6069380A (en) * 1997-07-25 2000-05-30 Regents Of The University Of Minnesota Single-electron floating-gate MOS memory
US5886368A (en) 1997-07-29 1999-03-23 Micron Technology, Inc. Transistor with silicon oxycarbide gate and methods of fabrication and use
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US7154153B1 (en) 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US6794255B1 (en) 1997-07-29 2004-09-21 Micron Technology, Inc. Carburized silicon gate insulators for integrated circuits
US7196929B1 (en) * 1997-07-29 2007-03-27 Micron Technology Inc Method for operating a memory device having an amorphous silicon carbide gate insulator
US6746893B1 (en) 1997-07-29 2004-06-08 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US6031263A (en) 1997-07-29 2000-02-29 Micron Technology, Inc. DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate
US6936849B1 (en) 1997-07-29 2005-08-30 Micron Technology, Inc. Silicon carbide gate transistor
US6965123B1 (en) 1997-07-29 2005-11-15 Micron Technology, Inc. Transistor with variable electron affinity gate and methods of fabrication and use
US5912840A (en) * 1997-08-21 1999-06-15 Micron Technology Memory cell architecture utilizing a transistor having a dual access gate
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6034394A (en) 1997-12-18 2000-03-07 Advanced Micro Devices, Inc. Methods and arrangements for forming a floating gate in non-volatile memory semiconductor devices
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
US6284672B1 (en) * 1999-03-02 2001-09-04 Advanced Micro Devices, Inc. Method of forming a super-shallow amorphous layer in silicon
US6235586B1 (en) 1999-07-13 2001-05-22 Advanced Micro Devices, Inc. Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications
EP1113500B1 (en) * 1999-12-31 2008-05-07 STMicroelectronics S.r.l. Process for manufacturing non-volatile memory cells
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US7193893B2 (en) 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US7847344B2 (en) * 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
US6911373B2 (en) * 2002-09-20 2005-06-28 Intel Corporation Ultra-high capacitance device based on nanostructures
US6980467B2 (en) 2002-12-09 2005-12-27 Progressant Technologies, Inc. Method of forming a negative differential resistance device
KR100482765B1 (ko) * 2002-12-12 2005-04-14 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
CN1324693C (zh) * 2003-07-24 2007-07-04 旺宏电子股份有限公司 闪存的制造方法
US20050118802A1 (en) * 2003-12-02 2005-06-02 Chang-Sheng Tsao Method for implementing poly pre-doping in deep sub-micron process
US8330202B2 (en) * 2005-02-23 2012-12-11 Micron Technology, Inc. Germanium-silicon-carbide floating gates in memories
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7709402B2 (en) * 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2199987A (en) * 1986-12-22 1988-07-20 Rca Corp Doped polycrystalline silicon layers for semiconductor devices
JPS6413771A (en) * 1987-07-08 1989-01-18 Seiko Instr & Electronics Semiconductor non-volatile memory
JPH0644633B2 (ja) * 1987-11-14 1994-06-08 山形日本電気株式会社 浮遊ゲート型不揮発性メモリの製造方法
JPH0231467A (ja) * 1988-07-21 1990-02-01 Nec Corp 不揮発性半導体記億装置の製造方法
US5067108A (en) * 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
KR920013709A (ko) * 1990-12-21 1992-07-29 김광호 불휘발성 반도체 메모리장치 및 그 제조방법
JPH05182923A (ja) * 1991-05-28 1993-07-23 Semiconductor Energy Lab Co Ltd レーザーアニール方法
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell

Also Published As

Publication number Publication date
US5493140A (en) 1996-02-20
TW299499B (ko) 1997-03-01
US5597749A (en) 1997-01-28
KR960019805A (ko) 1996-06-17

Similar Documents

Publication Publication Date Title
KR0171234B1 (ko) 비휘발성 메모리셀 및 그 제조방법
JP3598197B2 (ja) 半導体装置
US5270240A (en) Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
US5814543A (en) Method of manufacturing a semicondutor integrated circuit device having nonvolatile memory cells
US5149665A (en) Conductive source line for high density programmable read-only memory applications
US6518620B2 (en) EEPROM memory cell with increased dielectric integrity
JPH04215481A (ja) 三次元無接点不揮発性メモリセル及びその製造方法
US6399466B2 (en) Method of manufacturing non-volatile semiconductor memory device storing charge in gate insulating layer therein
US6171927B1 (en) Device with differential field isolation thicknesses and related methods
US6365455B1 (en) Flash memory process using polysilicon spacers
KR0183484B1 (ko) 과소거 동작 보상용으로서 측벽 분할 게이트를 갖는 비휘발성 반도체 장치
US5949102A (en) Semiconductor device having a gate electrode with only two crystal grains
JP2734433B2 (ja) 不揮発性半導体記憶装置の製造方法
US7687847B2 (en) Semiconductor device and fabricating method thereof
JPH0661498A (ja) 不揮発性半導体記憶装置
EP0287031B1 (en) High breakdown voltage insulating film provided between polysilicon layers
JP2000031305A (ja) Ａｎｄ型不揮発性半導体記憶装置およびその製造方法
JP3256375B2 (ja) 不揮発性メモリセルの製造方法
US6211074B1 (en) Methods and arrangements for reducing stress and preventing cracking in a silicide layer
US6066875A (en) Method of fabricating split-gate source side injection flash EEPROM array
JP2720911B2 (ja) 半導体装置用基板表面を用意する方法
JP2885134B2 (ja) 半導体メモリ装置の製造方法
US6274433B1 (en) Methods and arrangements for forming a floating gate in non-volatile memory semiconductor devices
US6303960B1 (en) Low voltage flash memory cell
JP2727136B2 (ja) 自己整合トンネル誘電体領域を有する電気的に消去可能かつ電気的にプログラム可能のメモリーデバイス及びその製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 16

EXPY Expiration of term