JPH0661498A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0661498A JPH0661498A JP4208677A JP20867792A JPH0661498A JP H0661498 A JPH0661498 A JP H0661498A JP 4208677 A JP4208677 A JP 4208677A JP 20867792 A JP20867792 A JP 20867792A JP H0661498 A JPH0661498 A JP H0661498A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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Abstract
(57)【要約】
【目的】浮遊ゲート電極、及び塗布焼成法により形成し
た絶縁膜とを有する不揮発性半導体記憶装置のデータ保
持（浮遊ゲート中の電荷保持）に対する信頼性を向上さ
せること。 【構成】浮遊ゲート電極９、及び制御ゲート電極８を形
成した後、第１の層間絶縁膜（２０）、及び第１の金属
配線１２を形成する。その後窒化膜系の膜、例えば酸窒
化シリコン膜１１８を形成する。ついで第２の層間絶縁
膜（１３）を形成した後、ＳＯＧ膜１４を形成する。そ
の後ドライエッチングによりＳＯＧ膜をエッチバックし
た後、第３の層間絶縁膜を形成する。次に第２の金属配
線３及びカバー膜を形成する。 【効果】浮遊ゲート電極とＳＯＧ膜との間に窒化膜系の
膜を形成することで、ＳＯＧ膜中の水分などが浮遊ゲー
ト電極中の電荷に影響を与えることを防ぐことができる
ので、信頼性が向上する。
た絶縁膜とを有する不揮発性半導体記憶装置のデータ保
持（浮遊ゲート中の電荷保持）に対する信頼性を向上さ
せること。 【構成】浮遊ゲート電極９、及び制御ゲート電極８を形
成した後、第１の層間絶縁膜（２０）、及び第１の金属
配線１２を形成する。その後窒化膜系の膜、例えば酸窒
化シリコン膜１１８を形成する。ついで第２の層間絶縁
膜（１３）を形成した後、ＳＯＧ膜１４を形成する。そ
の後ドライエッチングによりＳＯＧ膜をエッチバックし
た後、第３の層間絶縁膜を形成する。次に第２の金属配
線３及びカバー膜を形成する。 【効果】浮遊ゲート電極とＳＯＧ膜との間に窒化膜系の
膜を形成することで、ＳＯＧ膜中の水分などが浮遊ゲー
ト電極中の電荷に影響を与えることを防ぐことができる
ので、信頼性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に塗布焼成法により形成される絶縁膜を有す
る消去可能不揮発性半導体記憶装置に関する。
に関し、特に塗布焼成法により形成される絶縁膜を有す
る消去可能不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】消去可能不揮発性半導体記憶装置は、そ
の書き込み、及び消去手段の違いによりＥＰＲＯＭ（電
気的に書き込み、紫外線で消去する）、ＥＥＰＲＯＭ
（書き込みも消去も電気的に行う）、フラッシュＥＥＰ
ＲＯＭ（ＥＥＰＲＯＭよりも低電圧で書込む）などに分
類され、それぞれ市場に提供されている。これらはいず
れも浮遊ゲート電極中に電荷を注入することで書き込み
を行うため、この浮遊ゲート電極中の電荷の保持能力が
信頼性に大きく影響する。
の書き込み、及び消去手段の違いによりＥＰＲＯＭ（電
気的に書き込み、紫外線で消去する）、ＥＥＰＲＯＭ
（書き込みも消去も電気的に行う）、フラッシュＥＥＰ
ＲＯＭ（ＥＥＰＲＯＭよりも低電圧で書込む）などに分
類され、それぞれ市場に提供されている。これらはいず
れも浮遊ゲート電極中に電荷を注入することで書き込み
を行うため、この浮遊ゲート電極中の電荷の保持能力が
信頼性に大きく影響する。
【０００３】図６（ｂ）は従来の２層金属配線を有する
ＥＰＲＯＭを概略的に示す断面図である。第１の金属配
線１２と第２の金属配線１６の間にシリコン化合物のア
ルコール溶液を塗布焼成して形成したＳＯＧ（スピン・
オン・ガラス）膜１４を用いており、その下部はプラズ
マＣＶＤ法で形成した酸化シリコン膜（プラズマ酸化膜
１３）とリンガラス膜１０を有している。以下その製造
方法について説明する。 まず、図４（ａ）に示すよう
に、Ｐ型シリコン基板１の表面にＰ型ウェル２を形成す
る。次に通常のＬＯＣＯＳ法によりフィールド酸化膜３
を形成して素子活性領域を区画し、その表面に熱酸化に
より第１のゲート絶縁膜４を形成する。
ＥＰＲＯＭを概略的に示す断面図である。第１の金属配
線１２と第２の金属配線１６の間にシリコン化合物のア
ルコール溶液を塗布焼成して形成したＳＯＧ（スピン・
オン・ガラス）膜１４を用いており、その下部はプラズ
マＣＶＤ法で形成した酸化シリコン膜（プラズマ酸化膜
１３）とリンガラス膜１０を有している。以下その製造
方法について説明する。 まず、図４（ａ）に示すよう
に、Ｐ型シリコン基板１の表面にＰ型ウェル２を形成す
る。次に通常のＬＯＣＯＳ法によりフィールド酸化膜３
を形成して素子活性領域を区画し、その表面に熱酸化に
より第１のゲート絶縁膜４を形成する。
【０００４】次に図４（ｂ）に示すように、第１の多結
晶シリコン膜６を形成した後、所定の位置に形成したフ
ォトレジスト膜５をマスクとして、第１の多結晶シリコ
ン膜をパターニングする。
晶シリコン膜６を形成した後、所定の位置に形成したフ
ォトレジスト膜５をマスクとして、第１の多結晶シリコ
ン膜をパターニングする。
【０００５】次に、図４（ｃ）に示すように、このパタ
ーニングされた第１の多結晶シリコン膜６を覆うように
熱酸化等により第２のゲート絶縁膜７を形成する。次に
第２の多結晶シリコン膜を成長させた後、所定の位置に
形成したフォトレジストをマスクとして（図には示され
ていない）、第２の多結晶シリコン膜，第２のゲート絶
縁膜７および第１の多結晶シリコン膜６をエッチング除
去し、制御ゲート電極８，及び浮遊ゲート電極９を形成
する。次にイオン注入によりソース及びドレインを形成
する（図には示されていない）。
ーニングされた第１の多結晶シリコン膜６を覆うように
熱酸化等により第２のゲート絶縁膜７を形成する。次に
第２の多結晶シリコン膜を成長させた後、所定の位置に
形成したフォトレジストをマスクとして（図には示され
ていない）、第２の多結晶シリコン膜，第２のゲート絶
縁膜７および第１の多結晶シリコン膜６をエッチング除
去し、制御ゲート電極８，及び浮遊ゲート電極９を形成
する。次にイオン注入によりソース及びドレインを形成
する（図には示されていない）。
【０００６】ついで図５（ａ）に示すようにリンガラス
膜１０を形成したのち第１の金属膜を形成させる。つい
で所定の位置に形成したフォトレジスト膜１１をマスク
として金属膜をエッチング除去し、第１の金属配線１２
を形成する。
膜１０を形成したのち第１の金属膜を形成させる。つい
で所定の位置に形成したフォトレジスト膜１１をマスク
として金属膜をエッチング除去し、第１の金属配線１２
を形成する。
【０００７】次にフォトレジスト膜を除去した後、図５
（ｂ）に示すようにプラズマ酸化膜１３を成長させ、そ
の上にＳＯＧ膜１４を形成する。次にこのＳＯＧ膜１４
とプラズマ酸化膜１３を適度なドライエッチングにより
エッチバックし、図６（ａ）に示すように表面を平坦化
する。
（ｂ）に示すようにプラズマ酸化膜１３を成長させ、そ
の上にＳＯＧ膜１４を形成する。次にこのＳＯＧ膜１４
とプラズマ酸化膜１３を適度なドライエッチングにより
エッチバックし、図６（ａ）に示すように表面を平坦化
する。
【０００８】次に図６（ｂ）に示すようにプラズマ酸化
膜１５を形成したのち、第２の金属配線１６を第１の金
属配線１２と同様な方法で形成する。つぎにシリコン窒
化物系の膜、例えば窒化シリコン膜１７を形成する。
膜１５を形成したのち、第２の金属配線１６を第１の金
属配線１２と同様な方法で形成する。つぎにシリコン窒
化物系の膜、例えば窒化シリコン膜１７を形成する。
【０００９】
【発明が解決しようとする課題】消去可能不揮発性半導
体記憶装置の浮遊ゲートは、書き込まれるとマイナス又
はプラスに帯電するため、電気力により外部からイオン
が引き寄せられる。このイオンが浮遊ゲート電極に取り
込まれるとデータの消去を起こす。これらのイオンは、
外部から水分とともに侵入する。これを防ぐため従来は
カバー膜として窒化シリコン膜などを用いていた。しか
しながら、ＳＯＧ膜やポリイミド膜など塗布焼成法によ
り形成した絶縁膜を用いる場合、この絶縁膜そのものが
水分などを含んでいるのでイオンの発生源となる。図７
に層間膜とＳＯＧ膜を有するＥＰＲＯＭを２００℃の高
温保管におけるデータ消失の有無をチェックしたときの
積算不良率の実験データを示す。一点鎖線で示した曲線
ａは従来のＥＰＲＯＭの積算不良率を示すものであり、
２０００時間後には１５％ほどの積算不良が生じてしま
う。すなわち従来の不揮発性半導体記憶装置は信頼性上
問題があった。
体記憶装置の浮遊ゲートは、書き込まれるとマイナス又
はプラスに帯電するため、電気力により外部からイオン
が引き寄せられる。このイオンが浮遊ゲート電極に取り
込まれるとデータの消去を起こす。これらのイオンは、
外部から水分とともに侵入する。これを防ぐため従来は
カバー膜として窒化シリコン膜などを用いていた。しか
しながら、ＳＯＧ膜やポリイミド膜など塗布焼成法によ
り形成した絶縁膜を用いる場合、この絶縁膜そのものが
水分などを含んでいるのでイオンの発生源となる。図７
に層間膜とＳＯＧ膜を有するＥＰＲＯＭを２００℃の高
温保管におけるデータ消失の有無をチェックしたときの
積算不良率の実験データを示す。一点鎖線で示した曲線
ａは従来のＥＰＲＯＭの積算不良率を示すものであり、
２０００時間後には１５％ほどの積算不良が生じてしま
う。すなわち従来の不揮発性半導体記憶装置は信頼性上
問題があった。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板の一表面をゲート絶縁膜を介し
て選択的に被覆する浮遊ゲート電極を有するＭＯＳトラ
ンジスタからなる記憶素子と、前記記憶素子上に設けら
れた少なくとも一つの塗布焼成法による絶縁膜とを有
し、前記記憶素子と前記絶縁膜との間に窒化シリコン膜
または酸窒化シリコン膜が設けられているというもので
ある。
記憶装置は、半導体基板の一表面をゲート絶縁膜を介し
て選択的に被覆する浮遊ゲート電極を有するＭＯＳトラ
ンジスタからなる記憶素子と、前記記憶素子上に設けら
れた少なくとも一つの塗布焼成法による絶縁膜とを有
し、前記記憶素子と前記絶縁膜との間に窒化シリコン膜
または酸窒化シリコン膜が設けられているというもので
ある。
【００１１】
【実施例】本発明の第１の実施例についてその製造方法
に沿って説明する。
に沿って説明する。
【００１２】図１（ａ）を参照すると、従来例と同様に
してＰ型シリコン基板１の表面にＰ型ウェル２を形成
し、フィールド酸化膜３を選択的に形成して区画した素
子活性領域の表面に第１のゲート絶縁膜４を形成し、浮
遊ゲート電極９，第２のゲート絶縁膜７，制御ゲート電
極８を有するＭＯＳ型の記憶素子を形成する。リンガラ
ス膜１０を堆積し、第１の金属配線１２を形成する。
してＰ型シリコン基板１の表面にＰ型ウェル２を形成
し、フィールド酸化膜３を選択的に形成して区画した素
子活性領域の表面に第１のゲート絶縁膜４を形成し、浮
遊ゲート電極９，第２のゲート絶縁膜７，制御ゲート電
極８を有するＭＯＳ型の記憶素子を形成する。リンガラ
ス膜１０を堆積し、第１の金属配線１２を形成する。
【００１３】次に、厚さ１００ｎｍ〜３００ｎｍ、好ま
しくは１００ｎｍの酸窒化シリコン膜１１８をプラズマ
ＣＶＤ法で形成する。温度は３００℃、使用ガスはＳｉ
Ｈ4，ＮＨ3 ，Ｎ2 Ｏ，Ｎ2 の混合ガスである。
しくは１００ｎｍの酸窒化シリコン膜１１８をプラズマ
ＣＶＤ法で形成する。温度は３００℃、使用ガスはＳｉ
Ｈ4，ＮＨ3 ，Ｎ2 Ｏ，Ｎ2 の混合ガスである。
【００１４】次にプラズマ酸化膜１３を堆積したのちＳ
ＯＧ膜１４を形成する。次に図１（ｂ）に示すようにド
ライエッチングによりＳＯＧ膜１４とプラズマ酸化膜１
３をエッチバックして平坦化する。その後は図２（ａ）
に示すように従来の方法に従いプラズマ酸化膜１５，第
２の金属配線１６，窒化シリコン膜１７を形成する。
ＯＧ膜１４を形成する。次に図１（ｂ）に示すようにド
ライエッチングによりＳＯＧ膜１４とプラズマ酸化膜１
３をエッチバックして平坦化する。その後は図２（ａ）
に示すように従来の方法に従いプラズマ酸化膜１５，第
２の金属配線１６，窒化シリコン膜１７を形成する。
【００１５】本実施例では第１の金属配線１２と第２の
金属配線１６との間にＳＯＧ膜１４を用い、ＳＯＧ膜１
４と浮遊ゲート電極９の間に酸窒化シリコン（オキソナ
イトライド（Ｏｘｙｎｉｔｒｉｄｅ））膜１１８が設け
られている。２００℃の高温保管による本実施例の積算
不良率を図７の曲線ｂに破線で示す。但し、酸窒化シリ
コン膜の厚さは１００ｎｍである。この図から、ほとん
ど不良は発生しないことが分る。
金属配線１６との間にＳＯＧ膜１４を用い、ＳＯＧ膜１
４と浮遊ゲート電極９の間に酸窒化シリコン（オキソナ
イトライド（Ｏｘｙｎｉｔｒｉｄｅ））膜１１８が設け
られている。２００℃の高温保管による本実施例の積算
不良率を図７の曲線ｂに破線で示す。但し、酸窒化シリ
コン膜の厚さは１００ｎｍである。この図から、ほとん
ど不良は発生しないことが分る。
【００１６】図３は本発明の第２の実施例を示す図であ
る。この実施例では制御ゲート電極８のすぐ上に酸窒化
シリコン膜２１８を形成している。このようにすること
で第１の金属配線１２の下の層間絶縁膜としてリンガラ
ス膜単層の代りにリンガラス膜２１９，ＳＯＧ膜２２
０，プラズマ酸化膜２２１の３層膜を用い、一層平坦性
を改善しても高信頼性を維持できる。
る。この実施例では制御ゲート電極８のすぐ上に酸窒化
シリコン膜２１８を形成している。このようにすること
で第１の金属配線１２の下の層間絶縁膜としてリンガラ
ス膜単層の代りにリンガラス膜２１９，ＳＯＧ膜２２
０，プラズマ酸化膜２２１の３層膜を用い、一層平坦性
を改善しても高信頼性を維持できる。
【００１７】以上述べた実施例ではＥＰＲＯＭを例にと
り説明したが、本発明はＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭなど、浮遊ゲート電極を持つ不揮発性半導体記
憶装置ならどのようなものにも適用でき、塗布焼成によ
り形成した絶縁膜ならＳＯＧに限らず、ポリイミド膜な
どを用いることができる。又、２層金属配線を例にとり
説明したが金属配線の層数に関係せず、本発明を適用で
きる。更に又、塗布焼成膜をカバー膜に用いる場合にも
本発明は適用できる。なお、酸窒化シリコン膜に限らず
窒化シリコン膜など、窒化膜系の絶縁膜を用いてもよい
のである。
り説明したが、本発明はＥＥＰＲＯＭやフラッシュＥＥ
ＰＲＯＭなど、浮遊ゲート電極を持つ不揮発性半導体記
憶装置ならどのようなものにも適用でき、塗布焼成によ
り形成した絶縁膜ならＳＯＧに限らず、ポリイミド膜な
どを用いることができる。又、２層金属配線を例にとり
説明したが金属配線の層数に関係せず、本発明を適用で
きる。更に又、塗布焼成膜をカバー膜に用いる場合にも
本発明は適用できる。なお、酸窒化シリコン膜に限らず
窒化シリコン膜など、窒化膜系の絶縁膜を用いてもよい
のである。
【００１８】
【発明の効果】以上説明したように本発明は浮遊ゲート
電極と塗布焼成により形成した絶縁膜との間に窒化膜系
の絶縁膜を設けることにより浮遊ゲート電極を有する不
揮発性半導体記憶装置の信頼性を高めることができる。
電極と塗布焼成により形成した絶縁膜との間に窒化膜系
の絶縁膜を設けることにより浮遊ゲート電極を有する不
揮発性半導体記憶装置の信頼性を高めることができる。
【図１】本発明の第１の実施例の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
（ｂ）に分図して示す工程順断面図である。
【図２】本発明の第１の実施例を概略的に示す断面図で
ある。
ある。
【図３】本発明の第２の実施例を概略的に示す断面図で
ある。
ある。
【図４】従来例の説明のため（ａ）〜（ｃ）に分図して
示す工程順断面図である。
示す工程順断面図である。
【図５】図４に続き（ａ），（ｂ）に分図して示す工程
順断面図である。
順断面図である。
【図６】図５に続き（ａ），（ｂ）に分図して示す工程
順断面図である。
順断面図である。
【図７】ＥＰＲＯＭの高温保管における積算不良率を示
すグラフである。
すグラフである。
１ Ｐ型シリコン基板 ２ Ｐ型ウェル ３ フィールド酸化膜 ４ 第１のゲート絶縁膜 ５ フォトレジスト膜 ６ 第１の多結晶シリコン膜 ７ 第２のゲート絶縁膜 ８ 制御ゲート電極 ９ 浮遊ゲート電極 １０ リンガラス膜 １１ フォトレジスト膜 １２ 第１の金属配線 １３ プラズマ酸化膜 １４ ＳＯＧ膜 １５ プラズマ酸化膜 １６ 第２の金属配線 １７ 窒化シリコン膜 １１８ 酸窒化シリコン膜 ２１９ リンガラス膜 ２２０ ＳＯＧ膜 ２２１ プラズマ酸化膜
Claims (2)
- 【請求項１】 半導体基板の一表面をゲート絶縁膜を介
して選択的に被覆する浮遊ゲート電極を有するＭＯＳト
ランジスタからなる記憶素子と、前記記憶素子上に設け
られた少なくとも一つの塗布焼成法による絶縁膜とを有
し、前記記憶素子と前記絶縁膜との間に窒化シリコン膜
または酸窒化シリコン膜が設けられていることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 記憶素子と第１層金属配線との間に酸窒
化シリコン膜が形成され、前記第１層金属配線と第２層
金属配線との間にＳＯＧ膜が形成されている請求項１記
載の不揮発性半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP4208677A JPH0661498A (ja) | 1992-08-05 | 1992-08-05 | 不揮発性半導体記憶装置 |
| US08/102,269 US5306936A (en) | 1992-08-05 | 1993-08-05 | Non-volatile semiconductor memory device having oxynitride film for preventing charge in floating gate from loss |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208677A JPH0661498A (ja) | 1992-08-05 | 1992-08-05 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661498A true JPH0661498A (ja) | 1994-03-04 |
Family
ID=16560237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208677A Pending JPH0661498A (ja) | 1992-08-05 | 1992-08-05 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5306936A (ja) |
| JP (1) | JPH0661498A (ja) |
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|---|---|---|---|---|
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- 1992-08-05 JP JP4208677A patent/JPH0661498A/ja active Pending
-
1993
- 1993-08-05 US US08/102,269 patent/US5306936A/en not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990427 |