JPH0644633B2 - 浮遊ゲート型不揮発性メモリの製造方法 - Google Patents
浮遊ゲート型不揮発性メモリの製造方法Info
- Publication number
- JPH0644633B2 JPH0644633B2 JP62287931A JP28793187A JPH0644633B2 JP H0644633 B2 JPH0644633 B2 JP H0644633B2 JP 62287931 A JP62287931 A JP 62287931A JP 28793187 A JP28793187 A JP 28793187A JP H0644633 B2 JPH0644633 B2 JP H0644633B2
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- JP
- Japan
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- floating gate
- film
- silicon
- gate electrode
- silicon film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、導電性浮遊ゲート電極にシリコンを使用した
Ｆｌｏｔｏｘ（Ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｕｎｎ
ｅｌ ｏｘｉｄｅ）型不揮発性メモリの製造方法に関す
る。
Ｆｌｏｔｏｘ（Ｆｌｏａｔｉｎｇ−ｇａｔｅ ｔｕｎｎ
ｅｌ ｏｘｉｄｅ）型不揮発性メモリの製造方法に関す
る。
［従来の技術］ Ｆｌｏｔｏｘ型不揮発性メモリ集積回路装置は、浮遊ゲ
ート電極に対する電荷の注入及び放出により書込み及び
消去を行う。従来の不揮発性メモリの製造方法において
は、半導体基板上にゲート絶縁膜を形成した後、ＣＶＤ
法により原料ガスＳｉＨ４を熱分解してシリコン膜を堆
積させ、このシリコン膜をパターニングすることにより
浮遊ゲート電極を形成している。このシリコン膜は比較
的高い温度で熱分解することにより形成されたものであ
り、多結晶シリコンの構造を有している。
ート電極に対する電荷の注入及び放出により書込み及び
消去を行う。従来の不揮発性メモリの製造方法において
は、半導体基板上にゲート絶縁膜を形成した後、ＣＶＤ
法により原料ガスＳｉＨ４を熱分解してシリコン膜を堆
積させ、このシリコン膜をパターニングすることにより
浮遊ゲート電極を形成している。このシリコン膜は比較
的高い温度で熱分解することにより形成されたものであ
り、多結晶シリコンの構造を有している。
［発明が解決しようとする問題点］ しかしながら、上述した従来の導電性浮遊ゲート電極の
形成方法においては、この浮遊ゲート電極が多結晶シリ
コン膜により構成されるため、導電性浮遊ゲート電極と
の間の電荷の注入及び放出の際に、導電性浮遊ゲート電
極の多結晶シリコン膜の表面のアスペリティ（突起）に
電界が集中し、上層の薄いゲート絶縁膜であるシリコン
酸化膜に電界ストレスが印加される。このため、書込み
及び消去を繰り返した場合の特性（以下、疲労特性とい
う）が劣化するという問題点がある。
形成方法においては、この浮遊ゲート電極が多結晶シリ
コン膜により構成されるため、導電性浮遊ゲート電極と
の間の電荷の注入及び放出の際に、導電性浮遊ゲート電
極の多結晶シリコン膜の表面のアスペリティ（突起）に
電界が集中し、上層の薄いゲート絶縁膜であるシリコン
酸化膜に電界ストレスが印加される。このため、書込み
及び消去を繰り返した場合の特性（以下、疲労特性とい
う）が劣化するという問題点がある。
なお、導電性浮遊ゲート電極を形成する際に、ＣＶＤの
原料ガスであるＳｉＨ４ガスの熱分解温度を低下させて
ゲート絶縁膜上にアモルファスシリコン膜を成長させ、
浮遊ゲート電極表面のアスペリティを改善するという方
法が考えられるが、この場合はアモルファスシリコンの
成長速度が遅いため、スループットが低下してしまうと
いう相反する問題点がある。
原料ガスであるＳｉＨ４ガスの熱分解温度を低下させて
ゲート絶縁膜上にアモルファスシリコン膜を成長させ、
浮遊ゲート電極表面のアスペリティを改善するという方
法が考えられるが、この場合はアモルファスシリコンの
成長速度が遅いため、スループットが低下してしまうと
いう相反する問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
書込み及び消去を繰り返した場合の疲労特性が劣化しな
い浮遊ゲート電極を迅速に形成することができ、スルー
プットが高い浮遊ゲート型不揮発性メモリの製造方法を
提供することを目的とする。
書込み及び消去を繰り返した場合の疲労特性が劣化しな
い浮遊ゲート電極を迅速に形成することができ、スルー
プットが高い浮遊ゲート型不揮発性メモリの製造方法を
提供することを目的とする。
［問題点を解決するための手段］ 本発明に係る浮遊ゲート型不揮発性メモリの製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、Ｃ
ＶＤ法により原料ガスを熱分解してシリコン膜を前記ゲ
ート絶縁膜上に堆積させる工程と、このシリコン膜をパ
ターニングして浮遊ゲート電極を形成する工程と、を有
し、前記シリコン膜の堆積工程においては、原料ガスの
熱分解温度を変化させて下部が多結晶シリコン構造であ
り上部がアモルファスシリコン構造であるシリコン膜を
形成することを特徴とする。
は、半導体基板上にゲート絶縁膜を形成する工程と、Ｃ
ＶＤ法により原料ガスを熱分解してシリコン膜を前記ゲ
ート絶縁膜上に堆積させる工程と、このシリコン膜をパ
ターニングして浮遊ゲート電極を形成する工程と、を有
し、前記シリコン膜の堆積工程においては、原料ガスの
熱分解温度を変化させて下部が多結晶シリコン構造であ
り上部がアモルファスシリコン構造であるシリコン膜を
形成することを特徴とする。
［作用］ 本発明においては、半導体基板上にゲート絶縁膜を形成
した後、ＳｉＨ４ガス等の原料ガスを熱分解してＣＶＤ
法によりシリコン膜を前記ゲート絶縁膜上に堆積させ
る。この場合に、原料ガスの熱分解温度を変化させて、
例えば、その熱分解温度を徐々に低下させる。そうする
と、初期に堆積した部分（下部）は多結晶構造を有し、
後期に堆積する部分（上部）はアモルファス構造を有す
る。このため、このシリコン膜をパターニングして形成
された浮遊ゲート電極は、上部がアモルファスシリコン
により占められているので、アスペリティが改善され、
その上の薄い上層ゲート縁膜（シリコン酸化膜）には大
きな電界ストレスが印加されることはない。従って、書
込み及び消去を繰り返した場合の疲労特性が劣化するこ
とはない。また、ＣＶＤ成膜の初期は熱分解温度が高い
ので、このシリコン膜は比較的迅速に形成され、スルー
プットが低下することはない。
した後、ＳｉＨ４ガス等の原料ガスを熱分解してＣＶＤ
法によりシリコン膜を前記ゲート絶縁膜上に堆積させ
る。この場合に、原料ガスの熱分解温度を変化させて、
例えば、その熱分解温度を徐々に低下させる。そうする
と、初期に堆積した部分（下部）は多結晶構造を有し、
後期に堆積する部分（上部）はアモルファス構造を有す
る。このため、このシリコン膜をパターニングして形成
された浮遊ゲート電極は、上部がアモルファスシリコン
により占められているので、アスペリティが改善され、
その上の薄い上層ゲート縁膜（シリコン酸化膜）には大
きな電界ストレスが印加されることはない。従って、書
込み及び消去を繰り返した場合の疲労特性が劣化するこ
とはない。また、ＣＶＤ成膜の初期は熱分解温度が高い
ので、このシリコン膜は比較的迅速に形成され、スルー
プットが低下することはない。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図(a)乃至(c)は、本発明の実施例方法を工程順に示
す断面図である。第１図(a)に示すように、先ず、シリ
コン基板５の主表面上に厚さが数１０００Å以上と比較
的厚いフィールド酸化膜３をＬＯＣＯＳ法により形成し
て素子分離領域２を区画する。
す断面図である。第１図(a)に示すように、先ず、シリ
コン基板５の主表面上に厚さが数１０００Å以上と比較
的厚いフィールド酸化膜３をＬＯＣＯＳ法により形成し
て素子分離領域２を区画する。
次いで、Ｆｌｏｔｏｘ型不揮発性メモリセルを形成する
能動領域１の基板表面を熱酸化してゲート絶縁膜である
シリコン酸化膜４を約１００Åの厚さで形成する。
能動領域１の基板表面を熱酸化してゲート絶縁膜である
シリコン酸化膜４を約１００Åの厚さで形成する。
次いで、第１図(b)に示すように、ＳｉＨ４ガスを原料
ガスとする減圧気相成長（ＬＰＣＶＤ法）により、導電
性浮遊ゲート電極となるシリコン膜６を約１０００Åの
厚さで形成する。この場合に、ＳｉＨ４の熱分解温度の
成膜の過程で変化させる。つまり、シリコン膜６の形成
初期においては、熱分解温度を約６００乃至６５０℃の
比較的高温に設定し、形成しようとするシリコン膜６の
所要最終膜厚の少なくとも1/2以上の部分をこの条件で
形成する。これにより、この部分は多結晶シリコンの構
造を有する。次いで、熱分解温度を徐々に低下させ、最
終的に６００℃以下の温度にまで低下させて成膜し、こ
の条件で数１００Åの厚さのアモルファスシリコンを形
成する。このようにして、上部がアモルファスシリコン
の構造を有し、下部が多結晶シリコンの構造を有するシ
リコン膜６が形成される。
ガスとする減圧気相成長（ＬＰＣＶＤ法）により、導電
性浮遊ゲート電極となるシリコン膜６を約１０００Åの
厚さで形成する。この場合に、ＳｉＨ４の熱分解温度の
成膜の過程で変化させる。つまり、シリコン膜６の形成
初期においては、熱分解温度を約６００乃至６５０℃の
比較的高温に設定し、形成しようとするシリコン膜６の
所要最終膜厚の少なくとも1/2以上の部分をこの条件で
形成する。これにより、この部分は多結晶シリコンの構
造を有する。次いで、熱分解温度を徐々に低下させ、最
終的に６００℃以下の温度にまで低下させて成膜し、こ
の条件で数１００Åの厚さのアモルファスシリコンを形
成する。このようにして、上部がアモルファスシリコン
の構造を有し、下部が多結晶シリコンの構造を有するシ
リコン膜６が形成される。
次いで、第１図(c)に示すように、シリコン膜６に熱拡
散によりリンをドープし、アニールした後、フォトリソ
グラフィ技術によりシリコン膜６をドライエッチングし
てＦｌｏｔｏｘ型不揮発性メモリの導電性浮遊ゲート電
極７を形成する。そして、この導電性浮遊ゲート電極７
を熱酸化して上層のゲート絶縁膜である薄いシリコン酸
化膜８を形成する。
散によりリンをドープし、アニールした後、フォトリソ
グラフィ技術によりシリコン膜６をドライエッチングし
てＦｌｏｔｏｘ型不揮発性メモリの導電性浮遊ゲート電
極７を形成する。そして、この導電性浮遊ゲート電極７
を熱酸化して上層のゲート絶縁膜である薄いシリコン酸
化膜８を形成する。
これにより、シリコン膜６及び浮遊ゲート電極７の表面
のアスペリティが改善され、シリコン酸化膜８に大きな
電界ストレスが印加されることはない。このため、浮遊
ゲート電極７の疲労特性が向上する。更に、シリコン膜
６の所要膜厚の少なくとも1/2以上の部分は、高い熱分
解温度で成膜した多結晶シリコンが占めているから、ア
モルファスシリコンのみを成長させた場合に起こるスル
ープットの低下が回避され、迅速にＦｌｏｔｏｘ型不揮
発性メモリ集積回路を製造することができる。
のアスペリティが改善され、シリコン酸化膜８に大きな
電界ストレスが印加されることはない。このため、浮遊
ゲート電極７の疲労特性が向上する。更に、シリコン膜
６の所要膜厚の少なくとも1/2以上の部分は、高い熱分
解温度で成膜した多結晶シリコンが占めているから、ア
モルファスシリコンのみを成長させた場合に起こるスル
ープットの低下が回避され、迅速にＦｌｏｔｏｘ型不揮
発性メモリ集積回路を製造することができる。
［発明の効果］ 以上説明したように、本発明に係る浮遊ゲート型不揮発
性メモリの製造方法によれば、導電性浮遊ゲート電極形
成のスループットを低下させることなく、繰り返して書
込み及び消去をした場合の疲労特性が向上した浮遊ゲー
ト型不揮発性メモリを製造することができる。
性メモリの製造方法によれば、導電性浮遊ゲート電極形
成のスループットを低下させることなく、繰り返して書
込み及び消去をした場合の疲労特性が向上した浮遊ゲー
ト型不揮発性メモリを製造することができる。
第１図(a)乃至(c)は本発明の実施例方法を工程順に示す
断面図である。 １；能動領域、２；素子分離領域、３；フィールド酸化
膜、４，８；シリコン酸化膜、５；シリコン基板、７；
導電性浮遊ゲート電極
断面図である。 １；能動領域、２；素子分離領域、３；フィールド酸化
膜、４，８；シリコン酸化膜、５；シリコン基板、７；
導電性浮遊ゲート電極
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜を形成する工
程と、ＣＶＤ法により原料ガスを熱分解してシリコン膜
を前記ゲート絶縁膜上に堆積させる工程と、このシリコ
ン膜をパターニングして浮遊ゲート電極を形成する工程
と、を有し、前記シリコン膜の堆積工程においては、原
料ガスの熱分解温度を変化させて下部が多結晶シリコン
構造であり上部がアモルファスシリコン構造であるシリ
コン膜を形成することを特徴とする浮遊ゲート型不揮発
性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287931A JPH0644633B2 (ja) | 1987-11-14 | 1987-11-14 | 浮遊ゲート型不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287931A JPH0644633B2 (ja) | 1987-11-14 | 1987-11-14 | 浮遊ゲート型不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129465A JPH01129465A (ja) | 1989-05-22 |
| JPH0644633B2 true JPH0644633B2 (ja) | 1994-06-08 |
Family
ID=17723583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287931A Expired - Fee Related JPH0644633B2 (ja) | 1987-11-14 | 1987-11-14 | 浮遊ゲート型不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644633B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5493140A (en) * | 1993-07-05 | 1996-02-20 | Sharp Kabushiki Kaisha | Nonvolatile memory cell and method of producing the same |
| US5599727A (en) * | 1994-12-15 | 1997-02-04 | Sharp Kabushiki Kaisha | Method for producing a floating gate memory device including implanting ions through an oxidized portion of the silicon film from which the floating gate is formed |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4358326A (en) * | 1980-11-03 | 1982-11-09 | International Business Machines Corporation | Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing |
| JPS6257224A (ja) * | 1985-09-06 | 1987-03-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1987
- 1987-11-14 JP JP62287931A patent/JPH0644633B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129465A (ja) | 1989-05-22 |
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