JP2000068516A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 小なる占有面積をもって大なるチャネル幅を
得ることができるようにしてカットオフ周波数を高める
ことができるようにする。 【解決手段】 半導体１２上に、柱状半導体２が形成さ
れ、その全周面にゲート絶縁層１３ｇを形成し、その外
周面にゲート導電層１４を形成する。また、これら柱状
半導体を埋込む埋込み絶縁層１７を形成し、この埋込み
絶縁層１７上に、ゲート導電層１４に連接するゲート電
極取出し導電層１８を形成する。ゲート電極取出し導電
層を埋込んで埋込み絶縁層１７上に、表面絶縁層１９を
形成し、コンタクト孔を形成してゲート電極取出し導電
層１８上と、柱状半導体２の上端と基部とのソースない
しはドレイン領域に、ソースないしはドレイン電極をコ
ンタクトし、柱状半導体２の周面にチャネルを形成する
ことによって幅広のチャネルが形成されるようにして、
コンダクタンスの低減化、カットオフ周波数の向上をは
かる。
得ることができるようにしてカットオフ周波数を高める
ことができるようにする。 【解決手段】 半導体１２上に、柱状半導体２が形成さ
れ、その全周面にゲート絶縁層１３ｇを形成し、その外
周面にゲート導電層１４を形成する。また、これら柱状
半導体を埋込む埋込み絶縁層１７を形成し、この埋込み
絶縁層１７上に、ゲート導電層１４に連接するゲート電
極取出し導電層１８を形成する。ゲート電極取出し導電
層を埋込んで埋込み絶縁層１７上に、表面絶縁層１９を
形成し、コンタクト孔を形成してゲート電極取出し導電
層１８上と、柱状半導体２の上端と基部とのソースない
しはドレイン領域に、ソースないしはドレイン電極をコ
ンタクトし、柱状半導体２の周面にチャネルを形成する
ことによって幅広のチャネルが形成されるようにして、
コンダクタンスの低減化、カットオフ周波数の向上をは
かる。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型チャネルによ
る電界効果トランジスタ構成の半導体装置とその製造方
法に係わる。
る電界効果トランジスタ構成の半導体装置とその製造方
法に係わる。
【０００２】
【従来の技術】通常一般の電界効果トランジスタは、そ
のチャネルが半導体基板の面方向に沿って形成される。
この構成による場合、その占有面積の充分な縮小化を図
ることができず、また、集積回路において、充分な高密
度化が図られない。また、高密度化を図るとき、充分に
大なるチャネル幅を確保できなくなって、カットオフ周
波数を充分高くすることが困難となる。
のチャネルが半導体基板の面方向に沿って形成される。
この構成による場合、その占有面積の充分な縮小化を図
ることができず、また、集積回路において、充分な高密
度化が図られない。また、高密度化を図るとき、充分に
大なるチャネル幅を確保できなくなって、カットオフ周
波数を充分高くすることが困難となる。
【０００３】
【発明が解決しようとする課題】本発明は、縦型チャネ
ル構成とし、１００ｎｍに及ぶチャネル幅を得ることが
でき、従来の平面チャネル構成によるトランジスタに比
し、カットオフ周波数の向上をはかるとができ、しか
も、再現性良く均一な特性の半導体装置を、量産的に得
ることができる半導体装置とその製造方法を提供するも
のである。
ル構成とし、１００ｎｍに及ぶチャネル幅を得ることが
でき、従来の平面チャネル構成によるトランジスタに比
し、カットオフ周波数の向上をはかるとができ、しか
も、再現性良く均一な特性の半導体装置を、量産的に得
ることができる半導体装置とその製造方法を提供するも
のである。
【０００４】
【課題を解決するための手段】本発明による半導体装置
は、半導体上に、柱状半導体が形成され、この柱状半導
体の全周面にゲート絶縁層が形成された構成とする。そ
して、このゲート絶縁層の外周面にゲート導電層が形成
される。また、柱状半導体およびゲート導電層外周に、
絶縁層が形成される。しかしながら、この絶縁層の上面
には、柱状半導体およびゲート導電層の上端が露呈され
る。また、この絶縁層上に、ゲート導電層に連接するゲ
ート電極取出し導電層が形成され、このゲート電極取出
し導電層を埋込んで、上述の柱状半導体およびその外周
のゲート導電層の外周に形成した埋込み絶縁層上に、表
面絶縁層が形成される。
は、半導体上に、柱状半導体が形成され、この柱状半導
体の全周面にゲート絶縁層が形成された構成とする。そ
して、このゲート絶縁層の外周面にゲート導電層が形成
される。また、柱状半導体およびゲート導電層外周に、
絶縁層が形成される。しかしながら、この絶縁層の上面
には、柱状半導体およびゲート導電層の上端が露呈され
る。また、この絶縁層上に、ゲート導電層に連接するゲ
ート電極取出し導電層が形成され、このゲート電極取出
し導電層を埋込んで、上述の柱状半導体およびその外周
のゲート導電層の外周に形成した埋込み絶縁層上に、表
面絶縁層が形成される。
【０００５】この表面絶縁層の、ゲート電極取出し導電
層上と柱状半導体上とに、それぞれ連通する第１および
第２のコンタクト孔が開口され、表面絶縁層と埋込み絶
縁層に対し、柱状半導体の形成部外の上記半導体上に、
第３のコンタクト孔が開口される。そして、第１のコン
タクト孔を通じてゲート電極がゲート電極取出し導電層
にコンタクトされ、第２および第３のコンタクト孔を通
じて、柱状半導体の上端と、この柱状半導体の形成部外
の半導体上とにソースもしくはドレイン電極がコンタク
トされた構成とする。
層上と柱状半導体上とに、それぞれ連通する第１および
第２のコンタクト孔が開口され、表面絶縁層と埋込み絶
縁層に対し、柱状半導体の形成部外の上記半導体上に、
第３のコンタクト孔が開口される。そして、第１のコン
タクト孔を通じてゲート電極がゲート電極取出し導電層
にコンタクトされ、第２および第３のコンタクト孔を通
じて、柱状半導体の上端と、この柱状半導体の形成部外
の半導体上とにソースもしくはドレイン電極がコンタク
トされた構成とする。
【０００６】また、本発明による半導体装置の製造方法
は、半導体上に柱状半導体を形成する工程と、柱状半導
体の周囲を酸化してゲート絶縁層を形成する工程と、こ
のゲート絶縁層の外周にゲート導電層を形成する工程
と、柱状半導体および上記ゲート導電層を埋込み、柱状
半導体およびゲート導電層の上端を表面に露出する埋込
み絶縁層を形成する工程と、この埋込み絶縁層上に、上
記ゲート導電層に連接するゲート電極取出し導電層を形
成する工程と、このゲート電極取出し導電層を埋込んで
埋込み絶縁層上に、表面絶縁層を形成する工程と、この
表面絶縁層の柱状半導体上とゲート電極取出し導電層上
に第１および第２のコンタクト孔を開口し、表面絶縁層
と埋込み絶縁層に差し渡って柱状半導体の形成外の半導
体上に第３のコンタクト孔を開口する工程と、第１のコ
ンタクト孔を通じてゲート電極をゲート電極取出し導電
層にコンタクトし、第２および第３のコンタクト孔を通
じて柱状半導体の上端と、この柱状半導体の形成部外の
半導体にソース電極あるいはドレイン電極をコンタクト
する工程を経て目的とする半導体装置を構成する。
は、半導体上に柱状半導体を形成する工程と、柱状半導
体の周囲を酸化してゲート絶縁層を形成する工程と、こ
のゲート絶縁層の外周にゲート導電層を形成する工程
と、柱状半導体および上記ゲート導電層を埋込み、柱状
半導体およびゲート導電層の上端を表面に露出する埋込
み絶縁層を形成する工程と、この埋込み絶縁層上に、上
記ゲート導電層に連接するゲート電極取出し導電層を形
成する工程と、このゲート電極取出し導電層を埋込んで
埋込み絶縁層上に、表面絶縁層を形成する工程と、この
表面絶縁層の柱状半導体上とゲート電極取出し導電層上
に第１および第２のコンタクト孔を開口し、表面絶縁層
と埋込み絶縁層に差し渡って柱状半導体の形成外の半導
体上に第３のコンタクト孔を開口する工程と、第１のコ
ンタクト孔を通じてゲート電極をゲート電極取出し導電
層にコンタクトし、第２および第３のコンタクト孔を通
じて柱状半導体の上端と、この柱状半導体の形成部外の
半導体にソース電極あるいはドレイン電極をコンタクト
する工程を経て目的とする半導体装置を構成する。
【０００７】すなわち、上述の本発明の構成において
は、半導体上に柱状半導体を形成し、この半導体と柱状
半導体の上端とをソースおよびドレイン領域の一方と他
方とするものであり、柱状半導体の周面にゲート絶縁層
とゲート導電層とを形成する構成とすることにより、縦
型のチャネルを構成し、このチャネル幅は、柱状半導体
の周囲長となることから、このチャネル幅を大とするこ
とができる。
は、半導体上に柱状半導体を形成し、この半導体と柱状
半導体の上端とをソースおよびドレイン領域の一方と他
方とするものであり、柱状半導体の周面にゲート絶縁層
とゲート導電層とを形成する構成とすることにより、縦
型のチャネルを構成し、このチャネル幅は、柱状半導体
の周囲長となることから、このチャネル幅を大とするこ
とができる。
【０００８】また、本発明製造方法では、その製造にお
いて、半導体上に柱状半導体を形成する方法を採るもの
であり、この方法は、均一で再現性にすぐれた柱状半導
体を製造方法によることから、均一に設計通りの半導体
装置を製造することができるものである。
いて、半導体上に柱状半導体を形成する方法を採るもの
であり、この方法は、均一で再現性にすぐれた柱状半導
体を製造方法によることから、均一に設計通りの半導体
装置を製造することができるものである。
【０００９】尚、各第１〜第３のコンタクト孔の開口順
や、各電極の形成順は問わないものであり、各コンタク
ト孔を同時に開口するとか、各電極を同時に形成するこ
とができる。
や、各電極の形成順は問わないものであり、各コンタク
ト孔を同時に開口するとか、各電極を同時に形成するこ
とができる。
【００１０】
【発明の実施の形態】本発明による半導体装置とその製
造方法の実施の形態を説明するが、これに先立ち、本発
明製造方法における柱状半導体の作製方法について説明
する。この柱状半導体の作製においては、ＶＬＳ（Vapo
r Liquid Solid）法が用いられる。このＶＬＳ法は、本
出願人による出願、特願平８−３２５５５５号出願、お
よび特願平９−２５６０４５号出願等で提案した方法に
よることができる。
造方法の実施の形態を説明するが、これに先立ち、本発
明製造方法における柱状半導体の作製方法について説明
する。この柱状半導体の作製においては、ＶＬＳ（Vapo
r Liquid Solid）法が用いられる。このＶＬＳ法は、本
出願人による出願、特願平８−３２５５５５号出願、お
よび特願平９−２５６０４５号出願等で提案した方法に
よることができる。
【００１１】図５は、基板１上に柱状半導体２を形成す
る方法の一例の工程図を示す。この基板１は、例えば比
抵抗ρ＝０．４Ω・ｃｍを有し、その一主面１ａが、
｛１１１｝結晶面とされたＳｉ半導体基板が用いられ
る。この基板１の一主面１ａは研磨され、更に例えばア
セトンによって洗浄され、硝酸と弗酸の混合液によって
エッチングされ、表面酸化膜が除去される。このように
して、基板１に対する前処理がなされる。
る方法の一例の工程図を示す。この基板１は、例えば比
抵抗ρ＝０．４Ω・ｃｍを有し、その一主面１ａが、
｛１１１｝結晶面とされたＳｉ半導体基板が用いられ
る。この基板１の一主面１ａは研磨され、更に例えばア
セトンによって洗浄され、硝酸と弗酸の混合液によって
エッチングされ、表面酸化膜が除去される。このように
して、基板１に対する前処理がなされる。
【００１２】図５Ａに示すように、この基板１の主面１
ａに、後述するＳｉと溶融合金滴を形成するために、柱
状半導体の成長の触媒となる金属の例えばＡｕを蒸着し
て直径０．６ｎｍ程度の粒子による金属層５を被着形成
する。その後、基板温度を３００℃〜９００℃、例えば
５２０℃の加熱下で、Ｓｉの原料ガス、特にシラン（Ｓ
ｉn Ｈ2n+2）、例えばモノシラン，ジシラン，トリシラ
ンの１種以上を供給し、原料ガスの熱分解を行う。この
場合、Ｓｉの原料ガスの供給は、その分圧が、０．５ｍ
Torr以上の例えば１０ｍTorrとする。このようにする
と、図５Ｂに示すように、溶融合金滴３が形成される。
続いて図５Ｃに示すように、基板１を加熱した状態で、
上述の原料ガスを供給し続けると、溶融合金滴３の形成
部に、その溶融合金滴３のＡｕによる触媒作用によって
シランの分解が生じ、此処にＳｉによる柱状半導体２が
成長する。この柱状半導体２は、その軸方向が、＜１１
１＞方向に形成される。
ａに、後述するＳｉと溶融合金滴を形成するために、柱
状半導体の成長の触媒となる金属の例えばＡｕを蒸着し
て直径０．６ｎｍ程度の粒子による金属層５を被着形成
する。その後、基板温度を３００℃〜９００℃、例えば
５２０℃の加熱下で、Ｓｉの原料ガス、特にシラン（Ｓ
ｉn Ｈ2n+2）、例えばモノシラン，ジシラン，トリシラ
ンの１種以上を供給し、原料ガスの熱分解を行う。この
場合、Ｓｉの原料ガスの供給は、その分圧が、０．５ｍ
Torr以上の例えば１０ｍTorrとする。このようにする
と、図５Ｂに示すように、溶融合金滴３が形成される。
続いて図５Ｃに示すように、基板１を加熱した状態で、
上述の原料ガスを供給し続けると、溶融合金滴３の形成
部に、その溶融合金滴３のＡｕによる触媒作用によって
シランの分解が生じ、此処にＳｉによる柱状半導体２が
成長する。この柱状半導体２は、その軸方向が、＜１１
１＞方向に形成される。
【００１３】この柱状半導体２は、例えば１時間の成長
速度で、その長さ（高さ）が、１μｍ程度に成長され
る。その直径は、１０ｎｍ〜１００ｎｍの範囲で形成す
ることができる。
速度で、その長さ（高さ）が、１μｍ程度に成長され
る。その直径は、１０ｎｍ〜１００ｎｍの範囲で形成す
ることができる。
【００１４】また、図５で説明した例では、基板１に全
面的に、溶融合金滴３を形成する金属層５を蒸着した場
合であるが、この場合、発生する溶融合金滴３、したが
って、柱状半導体２が、目的とする位置に必ずしも形成
されない。このような不都合を回避するには、金属層５
の形成位置を規制し、目的とする位置に溶融合金滴３、
したがって、柱状半導体２を形成する方法を採ることが
できる。この場合の一例を図６を参照して説明する。
面的に、溶融合金滴３を形成する金属層５を蒸着した場
合であるが、この場合、発生する溶融合金滴３、したが
って、柱状半導体２が、目的とする位置に必ずしも形成
されない。このような不都合を回避するには、金属層５
の形成位置を規制し、目的とする位置に溶融合金滴３、
したがって、柱状半導体２を形成する方法を採ることが
できる。この場合の一例を図６を参照して説明する。
【００１５】この場合、図６Ａに示すように、例えば図
５で説明したと同様の基板１上に、位置規制膜３１を形
成する。この位置規制膜３１は、例えばＳｉＯ2 膜を１
００ｎｍ程度の厚さに形成し、例えばフォトリソグラフ
ィによるパターンエッチングを行って、最終的に柱状半
導体２を形成する部分に透孔３１ａを形成し、これら透
孔３１ａを通じて、基板１の表面の限定された一部を外
部に露呈する。この透孔は、例えば直径１μｍ〜０．８
μｍとする。
５で説明したと同様の基板１上に、位置規制膜３１を形
成する。この位置規制膜３１は、例えばＳｉＯ2 膜を１
００ｎｍ程度の厚さに形成し、例えばフォトリソグラフ
ィによるパターンエッチングを行って、最終的に柱状半
導体２を形成する部分に透孔３１ａを形成し、これら透
孔３１ａを通じて、基板１の表面の限定された一部を外
部に露呈する。この透孔は、例えば直径１μｍ〜０．８
μｍとする。
【００１６】位置規制膜３１に対する透孔３１ａの形成
の後、基板１を洗浄し、乾燥し、例えば真空中で７００
℃に加熱して表面を清浄化し、柱状半導体の成長の触媒
となる金属の例えばＡｕを蒸着して例えば厚さ０．６ｎ
ｍの金属層５を形成する。このとき、Ａｕ金属層５は、
ＳｉＯ2 による位置規制膜３１上には形成されず、透孔
３１ａを通じて基板１の表面、すなわち半導体が露呈し
た部分にのみ選択的に金属層５が形成される。
の後、基板１を洗浄し、乾燥し、例えば真空中で７００
℃に加熱して表面を清浄化し、柱状半導体の成長の触媒
となる金属の例えばＡｕを蒸着して例えば厚さ０．６ｎ
ｍの金属層５を形成する。このとき、Ａｕ金属層５は、
ＳｉＯ2 による位置規制膜３１上には形成されず、透孔
３１ａを通じて基板１の表面、すなわち半導体が露呈し
た部分にのみ選択的に金属層５が形成される。
【００１７】次に、前述したＳｉの原料ガス、例えばＳ
ｉＨ4 を供給し、例えば７００℃で例えば３０分間の熱
処理を行う。このようにすると、図１１Ｂに示すよう
に、位置規制膜３１の透孔３１ａ内に、ＳｉとＡｕの溶
融合金滴３が形成される。このようにして、溶融合金滴
３の形成位置を規定することができる。したがって、そ
の後、前述した柱状半導体２の成長を行えば、この柱状
半導体２の形成位置もこの位置に規定される。そして、
位置規制膜３１は、適当な工程で、エッチングによって
排除することができる。
ｉＨ4 を供給し、例えば７００℃で例えば３０分間の熱
処理を行う。このようにすると、図１１Ｂに示すよう
に、位置規制膜３１の透孔３１ａ内に、ＳｉとＡｕの溶
融合金滴３が形成される。このようにして、溶融合金滴
３の形成位置を規定することができる。したがって、そ
の後、前述した柱状半導体２の成長を行えば、この柱状
半導体２の形成位置もこの位置に規定される。そして、
位置規制膜３１は、適当な工程で、エッチングによって
排除することができる。
【００１８】本発明による半導体装置の一例を、本発明
製造方法の一例と共に、図１〜図４を参照して説明す
る。しかしながら、本発明は、この例に限られるもので
はない。図１Ａに示すように、基体１が用意される。こ
の基体１は、その一主面１ａが、｛１１１｝結晶面とさ
れた半導体より成る。図１の例では、｛１１１｝Ｓｉ基
板の一方の面から、酸素イオン注入がなされ、所要の深
さにＳｉＯ2 による絶縁層１１が形成され、その主面１
ａに半導体層１２が残されたいわゆるＳＩＭＯＸ（Sepa
ration by Implanted Oxygen）構造による基板によって
構成することができる。
製造方法の一例と共に、図１〜図４を参照して説明す
る。しかしながら、本発明は、この例に限られるもので
はない。図１Ａに示すように、基体１が用意される。こ
の基体１は、その一主面１ａが、｛１１１｝結晶面とさ
れた半導体より成る。図１の例では、｛１１１｝Ｓｉ基
板の一方の面から、酸素イオン注入がなされ、所要の深
さにＳｉＯ2 による絶縁層１１が形成され、その主面１
ａに半導体層１２が残されたいわゆるＳＩＭＯＸ（Sepa
ration by Implanted Oxygen）構造による基板によって
構成することができる。
【００１９】図１Ｂに示すように、半導体層１２に対し
て例えばフォトリソグラフィによるパターンエッチング
を行って、目的とする半導体素子を構成する部分を残
し、他の素子との分離領域をエッチング除去する。
て例えばフォトリソグラフィによるパターンエッチング
を行って、目的とする半導体素子を構成する部分を残
し、他の素子との分離領域をエッチング除去する。
【００２０】その後、この半導体層１２の表面による主
面１ａに、前述した前処理を行い、例えば図５Ａ〜Ｃで
示した方法によって、図１Ｃに示すように、半導体層１
２上に柱状半導体２を形成する。
面１ａに、前述した前処理を行い、例えば図５Ａ〜Ｃで
示した方法によって、図１Ｃに示すように、半導体層１
２上に柱状半導体２を形成する。
【００２１】この柱状半導体２の先端には、溶融合金滴
３が残されることによって、これを塩酸および硝酸の混
合液によって除去する。その後、酸化処理を行って、図
１Ｄに示すように、半導体層１２および柱状半導体２の
全表面にＳｉＯ2 による絶縁層１３を形成する。この場
合、その酸化処理条件は、柱状半導体２の周面に形成さ
れる絶縁層１３がゲート絶縁層１３ｇとして機能する厚
さとなるように選定される。
３が残されることによって、これを塩酸および硝酸の混
合液によって除去する。その後、酸化処理を行って、図
１Ｄに示すように、半導体層１２および柱状半導体２の
全表面にＳｉＯ2 による絶縁層１３を形成する。この場
合、その酸化処理条件は、柱状半導体２の周面に形成さ
れる絶縁層１３がゲート絶縁層１３ｇとして機能する厚
さとなるように選定される。
【００２２】図２Ａに示すように、柱状半導体２の周囲
に、ゲート導電層１４を形成する。このゲート導電層１
４は、基体１上に全面的に、例えば多結晶Ｓｉ半導体層
を、ＣＶＤ(Chemical Vapor Deposition) 法等によって
成膜し、エッチバックすることによって、柱状半導体２
の周囲にいわゆるサイドウオールを形成する。すなわ
ち、例えばＣＶＤ法によって多結晶Ｓｉを成膜すると、
ＣＶＤ法による多結晶Ｓｉの堆積は、ほぼ等方的になさ
れることから、柱状半導体２の側面に成膜された多結晶
Ｓｉ膜も、他部とほぼ同等の厚さとなるが、柱状半導体
２の軸方向に沿う方向の見掛け上の厚さは、例えば柱状
半導体２の頂面や、半導体層１２の平坦面上における厚
さより、充分大となる。そこで、この多結晶Ｓｉに対し
て、基板１の面方向（柱状半導体２の軸方向）に沿うエ
ッチバックを行うと、その見掛け上の厚さが大きい、柱
状半導体２の周面に形成された多結晶Ｓｉのみをサイド
ウオールとして残すことができる。この多結晶Ｓｉは、
その堆積時に、不純物をドーピングすることによってこ
れに導電性を付与することができるし、これに加えて、
あるいはこのドーピングを行うことなく、次工程のイオ
ン注入による不純物ドーピングによって、この多結晶Ｓ
ｉに導電性を付与して、ゲート導電層１４として構成す
る。
に、ゲート導電層１４を形成する。このゲート導電層１
４は、基体１上に全面的に、例えば多結晶Ｓｉ半導体層
を、ＣＶＤ(Chemical Vapor Deposition) 法等によって
成膜し、エッチバックすることによって、柱状半導体２
の周囲にいわゆるサイドウオールを形成する。すなわ
ち、例えばＣＶＤ法によって多結晶Ｓｉを成膜すると、
ＣＶＤ法による多結晶Ｓｉの堆積は、ほぼ等方的になさ
れることから、柱状半導体２の側面に成膜された多結晶
Ｓｉ膜も、他部とほぼ同等の厚さとなるが、柱状半導体
２の軸方向に沿う方向の見掛け上の厚さは、例えば柱状
半導体２の頂面や、半導体層１２の平坦面上における厚
さより、充分大となる。そこで、この多結晶Ｓｉに対し
て、基板１の面方向（柱状半導体２の軸方向）に沿うエ
ッチバックを行うと、その見掛け上の厚さが大きい、柱
状半導体２の周面に形成された多結晶Ｓｉのみをサイド
ウオールとして残すことができる。この多結晶Ｓｉは、
その堆積時に、不純物をドーピングすることによってこ
れに導電性を付与することができるし、これに加えて、
あるいはこのドーピングを行うことなく、次工程のイオ
ン注入による不純物ドーピングによって、この多結晶Ｓ
ｉに導電性を付与して、ゲート導電層１４として構成す
る。
【００２３】次に、図２Ｂに示すように、不純物、例え
ばｎ型の不純物をイオン注入して、ゲート導電層１４を
構成する多結晶Ｓｉと、柱状半導体２の頂部と、半導体
層１２の、柱状半導体２およびゲート導電層１４の形成
部より外周の部分とに、不純物のドーピングを行う。こ
のようにして、柱状半導体２の頂部と、半導体層１２の
外周部とに、一方をソース領域とし、他方をドレイン領
域とする、ソースないしはドレイン領域（以下Ｓ／Ｄ領
域という）１５および１６を形成する。
ばｎ型の不純物をイオン注入して、ゲート導電層１４を
構成する多結晶Ｓｉと、柱状半導体２の頂部と、半導体
層１２の、柱状半導体２およびゲート導電層１４の形成
部より外周の部分とに、不純物のドーピングを行う。こ
のようにして、柱状半導体２の頂部と、半導体層１２の
外周部とに、一方をソース領域とし、他方をドレイン領
域とする、ソースないしはドレイン領域（以下Ｓ／Ｄ領
域という）１５および１６を形成する。
【００２４】その後、図２Ｃに示すように、柱状半導体
２およびその外周のゲート導電層１４を埋込みように、
ＳｉＯ2 等の埋込み絶縁層１７をＣＶＤ法等によって形
成する。
２およびその外周のゲート導電層１４を埋込みように、
ＳｉＯ2 等の埋込み絶縁層１７をＣＶＤ法等によって形
成する。
【００２５】図２Ｄに示すように、この埋込み絶縁層１
７をその表面から、化学的機械的研磨いわゆるＣＭＰ
（Chemical Mechanical Polishing)によって柱状半導体
２の頂部のＳ／Ｄ領域１５が露呈する位置まで、平坦に
研磨する。
７をその表面から、化学的機械的研磨いわゆるＣＭＰ
（Chemical Mechanical Polishing)によって柱状半導体
２の頂部のＳ／Ｄ領域１５が露呈する位置まで、平坦に
研磨する。
【００２６】更に、図３Ａに示すように、そのＣＭＰに
よる平坦な研磨面をエッチバックして、ゲート導電層１
４の上端の一部を外部に露呈させる。
よる平坦な研磨面をエッチバックして、ゲート導電層１
４の上端の一部を外部に露呈させる。
【００２７】図３Ｂに示すように、埋込み絶縁層１７上
に、例えば不純物ドーピングがなされた多結晶Ｓｉによ
る導電層１８をＣＶＤ法によって全面的に形成する。
に、例えば不純物ドーピングがなされた多結晶Ｓｉによ
る導電層１８をＣＶＤ法によって全面的に形成する。
【００２８】図３Ｃに示すように、更に、この導電層１
８を、所要の厚さにＣＭＰによって全面的に研磨して、
その表面を平坦化する。
８を、所要の厚さにＣＭＰによって全面的に研磨して、
その表面を平坦化する。
【００２９】その後、図３Ｄに示すように、導電層１８
を、ゲート導電層１４にコンタクトされた所要のパター
ンに、例えばフォトリソグラフィによるパターンエッチ
ングを行ってゲート電極取出し導電層とする。
を、ゲート導電層１４にコンタクトされた所要のパター
ンに、例えばフォトリソグラフィによるパターンエッチ
ングを行ってゲート電極取出し導電層とする。
【００３０】また、必要に応じて、すなわち導電層１８
の多結晶Ｓｉを、不純物がドーピングされていないか、
あるいは不純物ドーピングがなされていても、さらにそ
の比抵抗の低下を図って、領域１５および１６と同導電
型の不純物のイオン注入を行って導電層１８の低比抵抗
化を図る。
の多結晶Ｓｉを、不純物がドーピングされていないか、
あるいは不純物ドーピングがなされていても、さらにそ
の比抵抗の低下を図って、領域１５および１６と同導電
型の不純物のイオン注入を行って導電層１８の低比抵抗
化を図る。
【００３１】図４Ｂに示すように、全面的に例えばＳｉ
Ｏ2 を熱酸化もしくはＣＶＤ法によって形成し、表面絶
縁層１９を形成する。
Ｏ2 を熱酸化もしくはＣＶＤ法によって形成し、表面絶
縁層１９を形成する。
【００３２】図４Ｃに示すように、表面絶縁層１９の、
ゲート電極取出し導電層１８上と、柱状半導体２の上端
（頂部）のＳ／Ｄ領域１５上とに限定的にそれぞれこれ
らに連通する第１および第２のコンタクト孔２１および
２２を開口し、更に表面絶縁層１９とその下の埋込み絶
縁層１７に、Ｓ／Ｄ領域１６に連通する第３のコンタク
ト孔２３を開口する。そして、これらコンタクト孔２１
と、コンタクト孔２２および２３を通じて、ゲート電極
取出し導電層１８上と、Ｓ／Ｄ領域１５および１６と
に、それぞれ例えば金属電極よりなるゲート電極２４、
ソースないしはドレイン電極２５および２６ををオーミ
ックにコンタクトする。このようにすると、柱状半導体
２の上端と基部側をそれぞれソースないしはドレイン領
域とし、柱状半導体２の周面にその軸方向に沿ってゲー
ト絶縁層１３ｇを介してゲート導電層１４が形成され
て、縦型のチャネルが形成された目的とする半導体素子
が、基体１上に形成された半導体装置が構成される。
ゲート電極取出し導電層１８上と、柱状半導体２の上端
（頂部）のＳ／Ｄ領域１５上とに限定的にそれぞれこれ
らに連通する第１および第２のコンタクト孔２１および
２２を開口し、更に表面絶縁層１９とその下の埋込み絶
縁層１７に、Ｓ／Ｄ領域１６に連通する第３のコンタク
ト孔２３を開口する。そして、これらコンタクト孔２１
と、コンタクト孔２２および２３を通じて、ゲート電極
取出し導電層１８上と、Ｓ／Ｄ領域１５および１６と
に、それぞれ例えば金属電極よりなるゲート電極２４、
ソースないしはドレイン電極２５および２６ををオーミ
ックにコンタクトする。このようにすると、柱状半導体
２の上端と基部側をそれぞれソースないしはドレイン領
域とし、柱状半導体２の周面にその軸方向に沿ってゲー
ト絶縁層１３ｇを介してゲート導電層１４が形成され
て、縦型のチャネルが形成された目的とする半導体素子
が、基体１上に形成された半導体装置が構成される。
【００３３】このようにして構成された半導体装置は縦
型チャネル構成とされることによって、その基体１にお
ける占有面積を小とすることができるにもかかわらず、
その柱状半導体２の周面にチャネルが形成されることか
ら、そのチャネル幅を１００ｎｍに及ぶ幅広のチャネル
幅を得ることができる。したがって、従来の平面チャネ
ル構成によるトランジスタに比し、カットオフ周波数の
向上をはかるとができる。
型チャネル構成とされることによって、その基体１にお
ける占有面積を小とすることができるにもかかわらず、
その柱状半導体２の周面にチャネルが形成されることか
ら、そのチャネル幅を１００ｎｍに及ぶ幅広のチャネル
幅を得ることができる。したがって、従来の平面チャネ
ル構成によるトランジスタに比し、カットオフ周波数の
向上をはかるとができる。
【００３４】上述した柱状半導体２の製造において、Ｓ
ｉの原料ガスとして、シランを用いることによって、従
前におけるように、化学的に安定した塩化珪素ガスを用
いる場合に比し、充分低い温度で、しかも充分細い柱状
半導体を構成することができるものである。
ｉの原料ガスとして、シランを用いることによって、従
前におけるように、化学的に安定した塩化珪素ガスを用
いる場合に比し、充分低い温度で、しかも充分細い柱状
半導体を構成することができるものである。
【００３５】また、図１〜図４では、１つの半導体素子
が基体１上に形成された状態を示した場合であるが、共
通の基体１に、同時に複数の同様に縦型チャネルの電界
効果素子を形成し、その後、各素子に関して分断するこ
ともできるし、あるいは複数の同様の素子を形成するこ
とにより、あるいは、更に共通の基体１に他の半導体素
子等を形成した半導体集積回路を構成することもでき
る。
が基体１上に形成された状態を示した場合であるが、共
通の基体１に、同時に複数の同様に縦型チャネルの電界
効果素子を形成し、その後、各素子に関して分断するこ
ともできるし、あるいは複数の同様の素子を形成するこ
とにより、あるいは、更に共通の基体１に他の半導体素
子等を形成した半導体集積回路を構成することもでき
る。
【００３６】また、柱状半導体２の形成方法としては、
例えば図６で説明した方法によることもできるなど、本
発明装置および本発明方法は上述した例に限られるもの
ではない。
例えば図６で説明した方法によることもできるなど、本
発明装置および本発明方法は上述した例に限られるもの
ではない。
【００３７】尚、上述した例では、溶融合金滴３の形成
において、Ｓｉ原料ガスを供給しつつ溶融合金滴を形成
した場合であるが、Ｓｉ半導体基体上に柱状半導体を形
成する場合においは、このＳｉ半導体のＳｉと、触媒金
属の例えばＡｕとの合金によって溶融合金滴３を形成し
てから、Ｓｉ原料ガスを供給する方法を採ることができ
る。
において、Ｓｉ原料ガスを供給しつつ溶融合金滴を形成
した場合であるが、Ｓｉ半導体基体上に柱状半導体を形
成する場合においは、このＳｉ半導体のＳｉと、触媒金
属の例えばＡｕとの合金によって溶融合金滴３を形成し
てから、Ｓｉ原料ガスを供給する方法を採ることができ
る。
【００３８】
【発明の効果】上述したように、本発明構成によれば、
縦型チャネル構成とされることによって、その基体１に
おける占有面積を小とすることができるにもかかわら
ず、その柱状半導体２の周面にチャネルが形成されるこ
とから、そのチャネル幅を１００ｎｍに及ぶ幅広のチャ
ネル幅を得ることができる。したがって、従来の平面チ
ャネル構成によるトランジスタに比し、コンダクタンス
の向上、カットオフ周波数の向上をはかるとができる。
縦型チャネル構成とされることによって、その基体１に
おける占有面積を小とすることができるにもかかわら
ず、その柱状半導体２の周面にチャネルが形成されるこ
とから、そのチャネル幅を１００ｎｍに及ぶ幅広のチャ
ネル幅を得ることができる。したがって、従来の平面チ
ャネル構成によるトランジスタに比し、コンダクタンス
の向上、カットオフ周波数の向上をはかるとができる。
【００３９】また、上述の本発明製造方法によれば、柱
状半導体によって構成するものであり、この柱状半導体
を、上述したＶＬＳ法によって構成することによって、
再現性に優れ、均一に構成することができるので、安定
して、上述した目的とする特性の半導体装置を、量産的
に製造することができる。
状半導体によって構成するものであり、この柱状半導体
を、上述したＶＬＳ法によって構成することによって、
再現性に優れ、均一に構成することができるので、安定
して、上述した目的とする特性の半導体装置を、量産的
に製造することができる。
【図１】Ａ〜Ｄは、それぞれ本発明装置の一例の一製造
方法の要部の工程における概略断面図である。
方法の要部の工程における概略断面図である。
【図２】Ａ〜Ｄは、それぞれ本発明装置の一例の一製造
方法の要部の工程における概略断面図である。
方法の要部の工程における概略断面図である。
【図３】Ａ〜Ｄは、それぞれ本発明装置の一例の一製造
方法の要部の工程における概略断面図である。
方法の要部の工程における概略断面図である。
【図４】Ａ〜Ｃは、それぞれ本発明装置の一例の一製造
方法の要部の工程における概略断面図である。
方法の要部の工程における概略断面図である。
【図５】Ａ〜Ｃは、本発明の説明に供する柱状半導体の
製造方法の一例の各工程図である。
製造方法の一例の各工程図である。
【図６】ＡおよびＢは、本発明の説明に供する柱状半導
体の製造方法の一例の各工程図である。
体の製造方法の一例の各工程図である。
１・・・基板、１ａ・・・主面、２・・・柱状半導体、
３・・・溶融合金滴、４・・・側面、５・・・金属層、
１１・・・絶縁層、１２・・・半導体層、１３絶縁層、
１３ｇ・・・ゲート絶縁層、１４・・・ゲート導電層、
１５，１６・・・ソースないしはドレイン領域、１７・
・・埋込み絶縁層、１８・・・ゲート電極取出し導電
層、１９・・・表面絶縁層、２１・・・第１のコンタク
ト孔、２２・・・第２のコンタクト孔、２３・・・第３
のコンタクト孔、２４・・・ゲート電極、２５，２６・
・・ソースないしはドレイン電極 ３１・・・位置規制膜、３１ａ・・・透孔、３２・・・
電極導電層
３・・・溶融合金滴、４・・・側面、５・・・金属層、
１１・・・絶縁層、１２・・・半導体層、１３絶縁層、
１３ｇ・・・ゲート絶縁層、１４・・・ゲート導電層、
１５，１６・・・ソースないしはドレイン領域、１７・
・・埋込み絶縁層、１８・・・ゲート電極取出し導電
層、１９・・・表面絶縁層、２１・・・第１のコンタク
ト孔、２２・・・第２のコンタクト孔、２３・・・第３
のコンタクト孔、２４・・・ゲート電極、２５，２６・
・・ソースないしはドレイン電極 ３１・・・位置規制膜、３１ａ・・・透孔、３２・・・
電極導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 碓井 節夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F040 DA05 DC01 EB04 EC07 EC18 EC19 EC24 EE02 EE04 EF18 EM04
Claims (4)
- 【請求項１】 半導体上に、柱状半導体が形成され、該
柱状半導体の全周面にゲート絶縁層が形成され、 該ゲート絶縁層の外周面にゲート導電層が形成され、 上記柱状半導体および上記ゲート導電層の外周にこれら
柱状半導体およびゲート導電層を埋込むように形成さ
れ、かつ上記柱状半導体および上記ゲート導電層の各上
端を外部に露呈する埋込み絶縁層が形成され、 該埋込み絶縁層上に、上記ゲート導電層に連接するゲー
ト電極取出し導電層が形成され、 該ゲート電極取出し導電層を埋込んで上記埋込み絶縁層
上に、表面絶縁層が形成され、 該表面絶縁層の上記ゲート電極取出し導電層上と上記柱
状半導体上とに、第１および第２のコンタクト孔が開口
され、 上記表面絶縁層とこれの下の上記埋込み絶縁層に渡って
柱状半導体の形成部外の半導体上に第３のコンタクト孔
が開口され、 上記第１のコンタクト孔を通じてゲート電極が、ゲート
電極取出し導電層にコンタクトされ、 上記第２と第３のコンタクト孔を通じて上記柱状半導体
の上端と上記柱状半導体の形成部外の半導体上とに、ソ
ースないしはドレイン電極がコンタクトされで成ること
を特徴とする半導体装置。 - 【請求項２】 半導体上に柱状半導体を形成する工程
と、 上記柱状半導体の周囲を酸化してゲート絶縁層を形成す
る工程と、 該ゲート絶縁層の外周にゲート導電層を形成する工程
と、 上記柱状半導体および上記ゲート導電層を埋込み、上記
柱状半導体および上記ゲート導電層の上端を表面に露出
する埋込み絶縁層を形成する工程と、 該埋込み絶縁層上に、上記ゲート導電層に連接するゲー
ト電極取出し導電層を形成する工程と、 該ゲート電極取出し導電層を埋込んで上記埋込み絶縁層
上に、表面絶縁層を形成する工程と、 該表面絶縁層の上記ゲート電極取出し導電層上と上記柱
状半導体上とに、第１および第２のコンタクト孔を開口
する工程と、 上記表面絶縁層とこれの下の上記埋込み絶縁層に渡って
柱状半導体の形成部外の半導体上に第３のコンタクト孔
を開口する工程と、 上記第１のコンタクト孔を通じてゲート電極を、ゲート
電極取出し導電層にコンタクトし、上記第２と第３のコ
ンタクト孔を通じて上記柱状半導体の上端と上記柱状半
導体の形成部外の半導体上とに、ソースないしはドレイ
ン電極をコンタクトさせる工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 上記半導体上に柱状半導体を形成する工
程は、 上記半導体シリコンと溶融合金滴を形成する金属を蒸着
する工程と、 シリコンと上記金属による溶融合金滴を形成する加熱工
程と、 シリコン原料ガスを熱分解して上記溶融合金滴シリコン
の形成部に、柱状半導体を形成する工程によることを特
徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】 上記シリコンの原料ガスが、モノシラ
ン、ジシラン、トリシランのいずれか１種以上のガスに
よることを特徴とする請求項２に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23743898A JP4078721B2 (ja) | 1998-08-24 | 1998-08-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23743898A JP4078721B2 (ja) | 1998-08-24 | 1998-08-24 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068516A true JP2000068516A (ja) | 2000-03-03 |
| JP4078721B2 JP4078721B2 (ja) | 2008-04-23 |
Family
ID=17015369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23743898A Expired - Fee Related JP4078721B2 (ja) | 1998-08-24 | 1998-08-24 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4078721B2 (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006187857A (ja) * | 2004-12-20 | 2006-07-20 | Palo Alto Research Center Inc | 垂直方向に配列されたナノロッドおよびその配列への電気接点をつくるためのシステムおよび方法 |
| JP2007520072A (ja) * | 2004-01-29 | 2007-07-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 垂直型ナノチューブ半導体デバイス構造体及びその形成方法 |
| WO2009075031A1 (ja) * | 2007-12-12 | 2009-06-18 | Unisantis Electronics ( Japan ) Ltd. | 半導体装置 |
| WO2009102060A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置とその製造方法 |
| WO2009102059A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
| WO2009102061A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置の製造方法 |
| WO2009102062A1 (ja) * | 2008-02-15 | 2009-08-20 | Unisantis Electronics (Japan) Ltd. | 半導体装置及びその製造方法 |
| US8158468B2 (en) | 2008-02-15 | 2012-04-17 | Unisantis Electronics Singapore Pte Ltd. | Production method for surrounding gate transistor semiconductor device |
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