CN101946329B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明的半导体器件的制造方法含有下列步骤：于平面状半体层上形成柱状的第1导电型半导体层的步骤；于平面状半导体层形成第1个第2导电型半导体层的步骤；于第1导电型半导体层的周围形成栅极绝缘膜及由金属所构成的栅极电极的步骤；于栅极上部且第1导电型半导体层上部侧壁及栅极电极侧壁将绝缘膜形成为侧墙状的步骤；于第1导电型半导体层上部形成第2个第2导电型半导体层的步骤；于第1个及第2个第2导电型半导体层与栅极电极形成金属与半导体的化合物的步骤；及于第1个及第2个第2导电型半导体层上形成接触部的步骤。
Description
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在半导体集成电路中，尤其是使用MOS晶体管的集成电路正往高集成化发展。随着高集成化，于其中所使用的MOS晶体管也日益微细化至纳米(nano)领域。当MOS晶体管的微细化持续发展下去，便有难以抑制漏电流，且为了确保必要的电流量而难以将电路的占有面积缩小的问题。为了解决上述的问题，已提出有一种环绕栅极式晶体管(Surrounding Gate Transistor；SGT)，其构造为相对于衬底将源极、栅极、及漏极配置于垂直方向，且栅极包围柱状半导体层(参照例如专利文献1、专利文献2、专利文献3)。
SGT是以包围柱状半导体的侧面的方式设置沟道(channel)区域，因而于较小占有面积内实现较大的栅极宽度。即，寻求于较小的占有面积流通较大的导通(ON)电流。但若源极、漏极、及栅极的电阻较高时，则变得难以将所希望的电压施加至源极、漏极、及栅极以获得较大的电流流通。因此，需要一种含有将源极、漏极、及栅极加以低电阻化的设计的SGT制造方法。此外，为了有较大的电流流通，需要将接触部(contact)加以低电阻化。
在以往的MOS晶体管中，是沉积栅极材料并进行光刻(lithography)而将栅极图案(pattern)转印至衬底上的光刻胶(resist)上，并对栅极材料进行蚀刻，借此而形成栅极。即，在以往的MOS晶体管中，栅极长度是通过栅极图案来设计。
在SGT中，由于柱状半导体的侧面为沟道区域，因此电流是相对于衬底垂直地流通。即，在SGT中，栅极长度并非通过栅极图案来设计，而是通过制造方法来设计，因此栅极长度与栅极长度的差异是通过制造方法来决定。
在SGT中，为了抑制随着微细化而产生的漏电流的增大，而要求将柱状半导体的直径加以缩小。此外，需要一种通过进行源极及漏极的最适化来抑制短沟道效应(short channel effect)而能够抑制漏电流的制造方法。
与以往的MOS晶体管相同地，SGT也需将制造成本降低。因此，要能够减少制造步骤数。
通过于栅极电极使用金属而非多晶硅，便能够抑制空乏化，且能够将栅极电极予以低电阻化。然而，在形成金属栅极后的制造步骤必须采取考虑到金属栅极所导致的污染的制造步骤。
专利文献1：日本特开平2-71556号公报
专利文献2：日本特开平2-188966号公报
专利文献3：日本特开平3-145761号公报
发明内容
(发明所欲解决的问题)
因此，本发明的课题在于提供一种SGT的制造方法，含有于栅极电极使用金属且考虑到金属污染的制造步骤，且能够获得将源极、漏极、及栅极予以低电阻化的构造、以及所希望的栅极长度、源极与漏极形状、及柱状半导体的直径。
(解决问题的手段)
本发明的一实施方式是一种半导体器件的制造方法，含有下列步骤：
于形成于衬底上的氧化膜上形成平面状半导体层，且于平面状半体层上形成柱状第1导电型半导体层的步骤；
于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；
于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属所构成的栅极电极的步骤；
于栅极上部且柱状第1导电型半导体层上部侧壁将绝缘膜形成为侧墙状的步骤；
于栅极侧壁将绝缘膜形成为侧墙状的步骤；
于柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；
于形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物的步骤；
于形成于柱状第1导电型半导体层上部的第2导电型半导体层形成金属与半导体的化合物的步骤；
于栅极形成金属与半导体的化合物的步骤；
于形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；以及
于形成于柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，所述柱状第1导电型半导体层之中至少有一个为：从柱状第1导电型半导体层的中心到平面状半导体层的端缘的长度大于：从柱状第1导电型半导体层的中心到侧壁的长度、栅极绝缘膜的厚度、栅极电极的厚度、以及于栅极侧壁形成为侧墙状的绝缘膜的厚度的和。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，平面状半导体层为平面状硅层，第1导电型半导体层为第1导电型硅层，第2导电型半导体层为第2导电型硅层。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，平面状半导体层为平面状硅层，第1导电型半导体层为p型硅层或无掺杂的硅层，第2导电型半导体层为n型硅层。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，平面状半导体层为平面状硅层，第1导电型半导体层为n型硅层或无掺杂的硅层，第2导电型半导体层为p型硅层。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
将用以形成柱状第1导电型硅层与平面状硅层的硅层形成于业已形成于衬底上的氧化膜上，并于用以形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；
透过垫氧化膜将阈值调整用的杂质注入至用以形成柱状第1导电型硅层与平面状硅层的硅层，并进行退火以使杂质活化及扩散，而将用以形成柱状第1导电型硅层与平面状硅层的硅层的杂质分布予以均匀化的步骤；以及
成膜在形成柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
将用以形成柱状第1导电型硅层与平面状硅层的硅层形成于业已形成于衬底上的氧化膜上，并于用以形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；
成膜在形成柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻而通过光刻胶形成反转柱状第1导电型硅层的图案，并在柱状第1导电型硅层的形成部位形成贯通氧化硅膜的孔的步骤；
以埋没形成于氧化硅膜的孔的方式成膜非晶硅或多晶硅的步骤；
以化学机械研磨将氧化硅膜的非晶硅或多晶硅予以研磨去除的步骤；
以蚀刻去除氧化硅膜，借此形成属于第2硬掩模的非晶硅或多晶硅掩模的步骤；
对非晶硅或多晶硅掩模进行牺牲氧化，而缩小非晶硅或多晶硅掩模的尺寸的步骤；以及
通过蚀刻去除非晶硅或多晶硅掩模表面的氧化硅膜的步骤。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
将用以形成柱状第1导电型硅层与平面状硅层的硅层形成于业已形成于衬底上的氧化膜上，并于用以形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；
成膜在形成柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻而通过光刻胶形成反转柱状第1导电型硅层的图案，并在柱状第1导电型硅层的形成部位形成贯通氧化硅膜的孔的步骤；以及
沉积氧化膜并进行回蚀，借此将贯通所述氧化硅膜的孔径缩小的步骤。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
将属于第2硬掩模的非晶硅或多晶硅掩模作为掩模，以干蚀刻对氮化硅膜及垫氧化膜进行蚀刻，形成属于第1硬掩模的氮化硅膜掩模的步骤；以及
将第1硬掩模及第2硬掩模作为掩模，以干蚀刻形成柱状第1导电型硅层的步骤；
并且，将属于第2硬掩模的非晶硅或多晶硅掩模全部予以蚀刻，使在干蚀刻器件中可检测的等离子(plasma)发光强度变化，通过检测该等离子发光强度的变化进行干蚀刻的终点检测，而控制柱状第1导电型硅层的高度。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，属于第2硬掩模的非晶硅或多晶硅掩模的膜厚比柱状第1导电型硅层的高度小。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除在干蚀刻中注入有碳等的硅表面、及保护柱状第1导电型硅层不会受到在进行下个步骤的干蚀刻时产生的副生成物等的污染，而对所形成的柱状第1导电型硅层进行牺牲氧化的步骤；
涂布光刻胶，利用光刻而通过光刻胶将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；以及
对平面状硅层进行干蚀刻，形成柱状第1导电型硅层下部的平面状硅层，并去除光刻胶的步骤。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，将第1导电型硅层的牺牲氧化时形成的牺牲氧化膜作为通过氧化膜，通过杂质注入等将第2导电型的杂质导入至平面状硅层表面，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，柱状第1导电型硅层的柱径比属于第1硬掩模的氮化硅膜掩模的柱径小。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成时所用的杂质注入的注入角度为0度至6度。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，以不使杂质注入柱状第1导电型半导体层上部的方式，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
进行硅表面的氧化，进行氮化硅膜掩模的蚀刻，将氮化硅膜掩模的柱径缩小得比柱状第1导电型硅层的柱径还小的步骤；
并且利用之后进行的干蚀刻去除高介电常数的栅极绝缘膜。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
蚀刻去除牺牲氧化膜，形成氧化铪(hafnium oxide)等高介电常数的栅极绝缘膜，并以埋没柱状第1导电型硅层的方式成膜金属作为栅极电极的步骤；以及
以化学机械研磨来研磨金属，将栅极电极顶面予以平坦化的步骤；
并且，在化学机械研磨中，将属于第1硬掩模的氮化硅膜作为化学机械研磨的阻挡件使用，借此重现性佳地抑制化学机械研磨的研磨量。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
通过对属于栅极电极的金属进行回蚀，形成具有所希望的栅极长度的栅极电极的步骤；以及
于属于栅极电极的金属及柱状第1导电型硅层的表面形成氧化硅膜的步骤；
并且，通过该氧化硅膜覆盖金属，在后续步骤中能够不用考虑金属污染来进行处理，此外，保护栅极顶面不受湿处理或干处理，能够抑制栅极长度的变动、与从栅极顶面对栅极绝缘膜的破坏。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
将具有以所希望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚而得的膜厚的氮化硅膜予以成膜的步骤；以及
通过对氮化硅膜与氧化硅膜进行回蚀形成氧化硅膜侧墙与氮化硅膜侧墙的步骤；
并且，由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和会成为由金属构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和，因此，通过调整氮化硅膜的成膜膜厚及回蚀条件便能够形成具有所希望膜厚的栅极电极；
且含有以下步骤：涂布反射防止膜层(BARC层)及光刻胶，利用光刻而通过光刻胶形成栅极配线图案，且将光刻胶作为掩模，对反射防止膜层(BARC层)、氧化硅膜及属于栅极电极的金属进行蚀刻，形成栅极电极及栅极配线的步骤；
以干蚀刻或湿蚀刻去除柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙的步骤；
成膜氧化硅膜与氮化硅膜，且对氮化硅膜进行回蚀，对氧化硅膜进行蚀刻，使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，在栅极电极上部且柱状第1导电型硅层上部侧壁形成氧化硅膜侧墙与氮化硅膜侧墙，于栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即绝缘膜侧墙的步骤；
通过杂质注入等而将第2导电型的杂质导入至柱状第1导电型硅层的上部，而于柱状第1导电型硅层上部形成第2导电型硅层的步骤；以及
溅镀镍(Ni)或钴(Co)等金属膜，施加热处理，借此使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层的表面成为金属与半导体的化合物，并将未反应的金属膜予以去除，借此于形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层上形成金属与半导体的化合物的步骤；
由于通过氧化硅膜侧墙及氮化硅膜侧墙，使栅极电极便与形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层分离，因此，能够防止因金属与半导体的化合物所导致的栅极电极与形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层的短路；
并且，通过以氮化硅膜覆盖柱状第1导电型硅层上部的侧壁，控制来自柱状第1导电型硅层的侧壁的金属与半导体的化合物化。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，含有下列步骤：
成膜氮化硅膜等作为接触阻挡件的步骤；
在成膜氧化硅膜作为层间膜后，以化学机械研磨进行平坦化的步骤；
于形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、及形成于柱状第1导电型硅层上部的第2导电型硅层上，通过蚀刻形成接触孔的步骤；
在将钽(Ta)、氮化钽(TaN)、钛(Ti)、或氮化钛(TiN)等阻障金属成膜于接触孔后，通过溅镀或电镀来成膜钨(W)、或铜(Cu)及含铜的合金等金属，再以化学机械研磨形成接触部插塞(contact plug)的步骤；
成膜碳化硅(SiC)等的第1层配线的蚀刻阻挡件，接着成膜属于第1配线层的层间膜的低介电常数膜的步骤；以及
图案化第1配线层，形成第1配线层的沟图案，且在成膜钽(Ta)、氮化钽(TaN)、钛(Ti)、或氮化钛(TiN)等阻障金属后，通过溅镀或电镀来成膜钨(W)、或铜(Cu)及含铜的合金等金属，再以化学机械研磨形成第1层配线的步骤。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，在柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤后，进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，在柱状硅层上部的接触孔的层间膜蚀刻步骤后，进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
此外，在本发明的优选实施方式的所述半导体器件的制造方法中，在栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
此外，本发明的优选实施方式是一种半导体器件，具备：
平面状半导体层，形成于衬底上，且形成有第2导电型半导体层，且在该第2导电型半导体层形成有金属与半导体的化合物；
柱状第1导电型半导体层，形成于该平面状半导体层上，且于上部形成有第2导电型半导体层，且在该第2导电型半导体层形成有金属与半导体的化合物；
栅极绝缘膜，形成在该柱状第1导电型半导体层的周围；
栅极电极，由金属所构成，包围该栅极绝缘膜；以及
绝缘膜，在该栅极电极上部且为所述柱状第1导电型半导体层的上部侧壁形成为侧墙状，并且于所述栅极电极的侧壁形成为侧墙状。
此外，在本发明的优选实施方式的所述半导体器件中，从所述柱状第1导电型半导体层的中心到所述平面状半导体层的端缘的长度大于：从所述柱状第1导电型半导体层的中心到侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、以及于所述栅极电极侧壁形成为侧墙状的所述绝缘膜的和。
(发明效果)
本发明是一种半导体器件的制造方法，含有下列步骤：
于形成于衬底上的氧化膜上形成平面状半导体层，且于平面状半体层上形成柱状第1导电型半导体层的步骤；
于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；
于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属所构成的栅极电极的步骤；
于栅极上部且柱状第1导电型半导体层上部侧壁将绝缘膜形成为侧墙状的步骤；
于栅极侧壁将绝缘膜形成为侧墙状的步骤；
于柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；
于形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物的步骤；
于形成于柱状第1导电型半导体层上部的第2导电型半导体层形成金属与半导体的化合物的步骤；
于栅极形成金属与半导体的化合物的步骤；
于形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；以及
于形成于柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
借此，提供一种SGT的制造方法，含有于栅极电极使用金属且考虑到金属污染的制造步骤，且能够获得将源极、漏极、及栅极予以低电阻化的构造、以及所希望的栅极长度、源极及漏极形状、及柱状半导体的直径。
此外，在本发明中，所述柱状第1导电型半导体层之中至少有一个为：从柱状第1导电型半导体层的中心到平面状半导体层的端缘的长度大于：从柱状第1导电型半导体层的中心到侧壁的长度、栅极绝缘膜的厚度、栅极电极的厚度、以及于栅极侧壁形成为侧墙状的绝缘膜的厚度的和。
借此，能够在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物，且能够将形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层予以低电阻化。
此外，在本发明中，由金属所构成的栅极电极的厚度与栅极绝缘膜的厚度的和比于栅极上部且为柱状第1导电型半导体层上部侧壁形成为侧墙状的绝缘膜的厚度的和还大。
借此，能够于栅极电极形成金属与半导体的化合物，且能够将栅极电极予以低电阻化。
此外，本发明含有下列步骤：
将用以形成柱状第1导电型硅层与平面状硅层的硅层形成于业已形成于衬底上的氧化膜上，并于用以形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；
透过垫氧化膜将阈值调整用的杂质注入至用以形成柱状第1导电型硅层与平面状硅层的硅层，并进行退火以使杂质活化及扩散，而将用以形成柱状第1导电型硅层与平面状硅层的硅层的杂质分布予以均匀化的步骤；以及
成膜在形成柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤。
借此，通过将用以缓和在下一步骤成膜的氮化硅膜与硅的应力而成膜的垫氧化膜也作为杂质注入时的通过氧化膜来使用，能够削减制造步骤数，且能够降低制造成本。
此外，本发明含有下列步骤：
将用以形成柱状第1导电型硅层与平面状硅层的硅层形成于业已形成于衬底上的氧化膜上，并于用以形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；
成膜在形成柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻而通过光刻胶形成反转柱状第1导电型硅层的图案，并在柱状第1导电型硅层的形成部位形成贯通氧化硅膜的孔的步骤；
以埋没形成于氧化硅膜的孔的方式成膜非晶硅或多晶硅的步骤；
以化学机械研磨将氧化硅膜的非晶硅或多晶硅予以研磨去除的步骤；
以蚀刻去除氧化硅膜，借此形成属于第2硬掩模的非晶硅或多晶硅掩模的步骤；
对非晶硅或多晶硅掩模进行牺牲氧化，而缩小非晶硅或多晶硅掩模的尺寸的步骤；以及
通过蚀刻去除非晶硅或多晶硅掩模表面的氧化硅膜的步骤。
借此，能够缩小之后形成的柱状第1导电型硅层的柱径，借此能抑制晶体管的短沟道效应，而能够减少漏电流。
此外，本发明含有下列步骤：
将用以形成柱状第1导电型硅层与平面状硅层的硅层形成于业已形成于衬底上的氧化膜上，并于用以形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；
成膜在形成柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻而通过光刻胶形成反转柱状第1导电型硅层的图案，并于柱状第1导电型硅层的形成部位形成贯通氧化硅膜的孔的步骤；以及
沉积氧化膜并进行回蚀，借此将贯通所述氧化硅膜的孔径缩小的步骤。
借此，能够缩小之后形成的柱状第1导电型硅层的柱径，借此能抑制晶体管的短沟道效应，而能够减少漏电流。
此外，本发明含有下列步骤：
将属于第2硬掩模的非晶硅或多晶硅掩模作为掩模，以干蚀刻对氮化硅膜及垫氧化膜进行蚀刻，形成属于第1硬掩模的氮化硅膜掩模的步骤；以及
将第1硬掩模及第2硬掩模作为掩模，以干蚀刻形成柱状第1导电型硅层的步骤；
借此，将属于第2硬掩模的非晶硅或多晶硅掩模全部予以蚀刻，使在干蚀刻器件中可检测的等离子发光强度变化，通过检测该等离子发光强度的变化进行干蚀刻的终点检测，而能够控制柱状第1导电型硅层的高度。
此外，在本发明中，属于第2硬掩模的非晶硅或多晶硅掩模的膜厚比柱状第1导电型硅层的高度小。
借此，能够进行干蚀刻的终点检测。
此外，本发明含有下列步骤：
为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除在干蚀刻中注入有碳等的硅表面、及保护柱状第1导电型硅层不会受到在进行下个步骤的干蚀刻时产生的副生成物等的污染，而对所形成的柱状第1导电型硅层进行牺牲氧化的步骤；
涂布光刻胶，利用光刻而通过光刻胶将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；以及
对平面状硅层进行干蚀刻，形成柱状第1导电型硅层下部的平面状硅层，并去除光刻胶的步骤。
借此，由于将以牺牲氧化形成的氧化膜作为第1导电型硅层保护膜来使用，因此能够削减制造步骤数，且能够降低制造成本。
此外，在本发明中，将在第1导电型硅层的牺牲氧化时形成的牺牲氧化膜作为通过氧化膜，通过杂质注入等将第2导电型的杂质导入至平面状硅层表面，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
借此，由于将以牺牲氧化形成的氧化膜作为第1导电型硅层保护膜来使用，并作为杂质注入时的通过氧化膜来使用，因此能够削减制造步骤数，且能够降低制造成本。
此外，在本发明中，柱状第1导电型硅层的柱径比属于第1硬掩模的氮化硅膜掩模的柱径小。
借此，能够在注入时防止杂质自第1导电型硅层的侧壁射入。
此外，在本发明中，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成时所使用的杂质注入的注入角度为0度至6度。
借此，能够在注入时防止杂质自第1导电型硅层的侧壁射入。
此外，在本发明中，以不使杂质注入柱状第1导电型半导体层上部的方式，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
借此，由于能够容易地将柱状第1导电型硅层上部、及柱状第1导电型硅层下部的平面状硅层的注入条件予以最适化，故能抑制短沟道效应而抑制漏电流。
此外，本发明含有下列步骤：进行硅表面的氧化，进行氮化硅膜掩模的蚀刻，将氮化硅膜掩模的柱径缩小得比柱状第1导电型硅层的柱径还小的步骤。
借此，能够利用之后进行的干蚀刻去除高介电常数的栅极绝缘膜。
此外，本发明含有下列步骤：
蚀刻去除牺牲氧化膜，形成氧化铪(hafnium oxide)等高介电常数的栅极绝缘膜，并以埋没柱状第1导电型硅层的方式成膜金属作为栅极电极的步骤；以及
以化学机械研磨来研磨金属，将栅极电极顶面予以平坦化的步骤。
借此，在化学机械研磨中，将属于第1硬掩模的氮化硅膜作为化学机械研磨的阻挡件使用，借此能够重现性佳地抑制化学机械研磨的研磨量。
此外，本发明含有下列步骤：
通过对属于栅极电极的金属进行回蚀，形成具有所希望的栅极长度的栅极电极的步骤；以及
于属于栅极电极的金属及柱状第1导电型硅层的表面形成氧化硅膜的步骤；
借此，通过该氧化硅膜覆盖金属，能够在后段步骤中不用考虑金属污染而进行处理，并保护栅极顶面不受湿处理或干处理，能够抑制栅极长度的变动、与从栅极顶面对栅极绝缘膜的破坏。
此外，本发明含有下列步骤：
将具有以所希望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚而得的膜厚的氮化硅膜予以成膜的步骤；以及
通过对氮化硅膜与氧化硅膜进行回蚀形成氧化硅膜侧墙与氮化硅膜侧墙的步骤；
借此，由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和会成为由金属所构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和，因此，通过调整氮化硅膜的成膜膜厚及回蚀条件便能够形成具有所希望膜厚的栅极电极；
且含有以下步骤：
涂布反射防止膜层(BARC层)及光刻胶，利用光刻而通过光刻胶形成栅极配线图案，且将光刻胶作为掩模，对反射防止膜层(BARC层)、氧化硅膜及属于栅极电极的金属进行蚀刻以形成栅极电极及栅极配线的步骤；
以干蚀刻或湿蚀刻去除柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙的步骤；
成膜氧化硅膜与氮化硅膜，且对氮化硅膜进行回蚀，对氧化硅膜进行蚀刻，使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，且在栅极电极上部且为柱状第1导电型硅层上部侧壁形成氧化硅膜侧墙与氮化硅膜侧墙，于栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即绝缘膜侧墙的步骤；
通过杂质注入等将第2导电型的杂质导入至柱状第1导电型硅层的上部，而于柱状第1导电型硅层上部形成第2导电型硅层的步骤；以及
溅镀镍(Ni)或钴(Co)等金属膜，施加热处理，借此使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层的表面成为金属与半导体的化合物，并将未反应的金属膜予以去除，借此于形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层上形成金属与半导体的化合物的步骤；
由于通过氧化硅膜侧墙及氮化硅膜侧墙，使栅极电极与形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层分离，因此，能够防止因金属所导致的栅极电极与形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及形成于柱状第1导电型硅层上部的第2导电型硅层的短路；
并且，通过以氮化硅膜覆盖柱状第1导电型硅层上部的侧壁，便能够控制来自柱状第1导电型硅层的侧壁的金属与半导体的化合物化。
此外，本发明含有下列步骤：
成膜氮化硅膜等作为接触阻挡件的步骤；
在成膜氧化硅膜作为层间膜后，以化学机械研磨进行平坦化的步骤；
于形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、及形成于柱状第1导电型硅层上部的第2导电型硅层上，通过蚀刻形成接触孔的步骤；
在将钽(Ta)、氮化钽(TaN)、钛(Ti)、或氮化钛(TiN)等阻障金属成膜于接触孔后，通过溅镀或电镀来成膜钨(W)、或铜(Cu)及含铜的合金等金属，再以化学机械研磨形成接触部插塞(contact plug)的步骤；
成膜碳化硅(SiC)等的第1层配线的蚀刻阻挡件，接着成膜属于第1配线层的层间膜的低介电常数膜的步骤；以及
图案化第1配线层，形成第1配线层的沟图案，且在成膜钽(Ta)、氮化钽(TaN)、钛(Ti)、或氮化钛(TiN)等阻障金属后，通过溅镀或电镀来成膜钨(W)、或铜(Cu)及含铜的合金等金属，再以化学机械研磨形成第1层配线的步骤。
借此，能够将接触部予以低电阻化。
此外，在本发明中，在柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤后，进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
借此，也能够进行柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最适化、及柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适化。
此外，在本发明中，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
借此，也能够进行柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最适化、及柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适化。
此外，在本发明中，在柱状硅层上部的接触孔的层间膜蚀刻步骤后，进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
借此，也能够进行柱状硅层上部的接触孔的蚀刻条件的最适化、以及栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适化。
此外，在本发明中，在栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔的层间膜蚀刻步骤，之后，对柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡件进行蚀刻。
借此，也能够进行柱状硅层上部的接触孔的蚀刻条件的最适化、及栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适化。
此外，本发明是一种半导体器件，具备：
平面状半导体层，形成于衬底上，且形成有第2导电型半导体层，且在该第2导电型半导体层形成有金属与半导体的化合物；
柱状第1导电型半导体层，形成于该平面状半导体层上，且于上部形成有第2导电型半导体层，且在该第2导电型半导体层形成有金属与半导体的化合物；
栅极绝缘膜，形成在该柱状第1导电型半导体层的周围；
栅极电极，由金属所构成，包围该栅极绝缘膜；以及
绝缘膜，在该栅极电极上部且为所述柱状第1导电型半导体层的上部侧壁形成为侧墙状，并且于所述栅极电极的侧壁形成为侧墙状。
借此，能够分别对形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层、栅极电极、形成于柱状第1导电型半导体层上部的第2导电型半导体层施加不同的电压，且能够将形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层、形成于柱状第1导电型半导体层上部的第2导电型半导体层予以低电阻化。
此外，在本发明中，从所述柱状第1导电型半导体层的中心到所述平面状半导体层的端缘的长度大于：从所述柱状第1导电型半导体层的中心到侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、以及于所述栅极电极的侧壁形成为侧墙状的所述绝缘膜的和。
借此，能够在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物，且能够将形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层予以低电阻化。
附图说明
图1是本发明的半导体器件的制造方法。
图2(a)是显示本发明的半导体器件的制造例的平面图。
图2(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图3(a)是显示本发明的半导体器件的制造例的平面图。
图3(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图4(a)是显示本发明的半导体器件的制造例的平面图。
图4(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图5(a)是显示本发明的半导体器件的制造例的平面图。
图5(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图6(a)是显示本发明的半导体器件的制造例的平面图。
图6(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图7(a)是显示本发明的半导体器件的制造例的平面图。
图7(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图8(a)是显示本发明的半导体器件的制造例的平面图。
图8(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图9(a)是显示本发明的半导体器件的制造例的平面图。
图9(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图10(a)是显示本发明的半导体器件的制造例的平面图。
图10(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图11(a)是显示本发明的半导体器件的制造例的平面图。
图11(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图12(a)是显示本发明的半导体器件的制造例的平面图。
图12(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图13(a)是显示本发明的半导体器件的制造例的平面图。
图13(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图14(a)是显示本发明的半导体器件的制造例的平面图。
图14(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图15(a)是显示本发明的半导体器件的制造例的平面图。
图15(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图16(a)是显示本发明的半导体器件的制造例的平面图。
图16(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图17(a)是显示本发明的半导体器件的制造例的平面图。
图17(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图18(a)是显示本发明的半导体器件的制造例的平面图。
图18(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图19(a)是显示本发明的半导体器件的制造例的平面图。
图19(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图20(a)是显示本发明的半导体器件的制造例的平面图。
图20(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图21(a)是显示本发明的半导体器件的制造例的平面图。
图21(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图22(a)是显示本发明的半导体器件的制造例的平面图。
图22(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图23(a)是显示本发明的半导体器件的制造例的平面图。
图23(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图24(a)是显示本发明的半导体器件的制造例的平面图。
图24(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图25(a)是显示本发明的半导体器件的制造例的平面图。
图25(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图26(a)是显示本发明的半导体器件的制造例的平面图。
图26(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图27(a)是显示本发明的半导体器件的制造例的平面图。
图27(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图28(a)是显示本发明的半导体器件的制造例的平面图。
图28(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图29(a)是显示本发明的半导体器件的制造例的平面图。
图29(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图30(a)是显示本发明的半导体器件的制造例的平面图。
图30(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图31(a)是显示本发明的半导体器件的制造例的平面图。
图31(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图32(a)是显示本发明的半导体器件的制造例的平面图。
图32(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图33(a)是显示本发明的半导体器件的制造例的平面图。
图33(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图34(a)是显示本发明的半导体器件的制造例的平面图。
图34(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图35(a)是显示本发明的半导体器件的制造例的平面图。
图35(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图36(a)是显示本发明的半导体器件的制造例的平面图。
图36(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图37(a)是显示本发明的半导体器件的制造例的平面图。
图37(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图38是图37的剖面图。
图39(a)是显示本发明的半导体器件的制造例的平面图。
图39(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图40(a)是显示本发明的半导体器件的制造例的平面图。
图40(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图41(a)是显示本发明的半导体器件的制造例的平面图。
图41(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图42(a)是显示本发明的半导体器件的制造例的平面图。
图42(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图43(a)是显示本发明的半导体器件的制造例的平面图。
图43(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图44(a)是显示本发明的半导体器件的制造例的平面图。
图44(b)是显示本发明的半导体器件的制造例的A-A’剖面步骤图。
附图标记说明：
110 硅层
111 Si衬底
112 平面状硅层
113 柱状硅层
120 BOX层
121 垫氧化层
122、125、127至129 氧化硅膜
123 牺牲氧化膜
124 氧化膜
126 层间膜
130至134 氮化硅膜
135 接触阻挡件
140 非晶硅或多晶硅
145 高介电常数(high-K)栅极绝缘膜
147 金属栅极
147a 金属栅极电极
147b 金属栅极配线
150、160、162 光刻胶
151至153 硅化物层
161 BARC层
170、176 Cu
171、175 阻障金属
172至174 接触部
177、178、179 第1层配线
180 成膜SiC
190 低介电常数(Low-K)膜
200 N+源极扩散层
201 N+漏极扩散层
具体实施方式
图37(a)是使用本发明而形成的NMOS SGT的平面图，图37(b)是沿图37(a)的切线A-A’的剖面图。以下，参照图37说明使用本发明而形成的NMOSSGT。
于形成于Si衬底111上的BOX层120上形成有平面状硅层112，于平面状硅层112上形成有柱状硅层113，于柱状硅层113周围形成有属于高介电性膜的栅极绝缘膜145及金属栅极电极147。于柱状硅层下部的平面状硅层112形成有N+源极扩散层200，于柱状硅层上部形成有N+漏极扩散层201。于N+源极扩散层200上形成有接触部174，于N+漏极扩散层201上形成有接触部173，于从栅极电极147a延伸的栅极配线147b上形成有接触部172。
图38是沿图37(b)的切线B-B’的剖面图。要将源极区域予以低电阻化是需要于源极区域形成硅化物(silicide)。因此，要于平面硅层112形成硅化物是需要具备以下的条件：
Wa＞Wp+Wox+Wg+Ws
此处，Wa为从硅柱113的中心到平面硅层112的端缘的长度，Wp为从硅柱113的中心到侧壁的长度，Wox为栅极绝缘膜145的厚度，Wg为栅极电极147的宽度，Ws为氧化膜侧墙(side wall)与氮化膜侧墙的宽度即绝缘膜的厚度。
将N+源极扩散层连接至GND电位，将N+漏极扩散层连接至Vcc电位，将0至Vcc的电位供给至栅极电极，借此，上述SGT便进行晶体管操作。此外，也可为，形成于柱状硅层上部的N+扩散层为N+源极扩散层，形成于柱状硅层下部的平面状硅层的N+扩散层为N+漏极扩散层。
以下，参照图1至图37，说明用以形成本发明的SGT的一制造方法例。其中，在这些图面中，对于相同的构成元件是标注相同的编号。图1是用来形成本发明的SGT的制造步骤，图2至图37是显示本发明的SGT的制造例。其中，(a)显示平面图，(b)显示沿切线A-A’的剖面图。
参照图2，使用于Si衬底111上形成有BOX层120、且于BOX层120上形成有硅层110的SOI(silicon-on-insulator；绝缘层上覆硅)衬底，于SOI层110上形成垫(pad)氧化膜121。也有在形成垫氧化膜前，进行批件(lot)形成，进行激光标记(laser mark)形成，再进行垫氧化膜洗净。此外，也有在垫氧化膜形成后，进行垫氧化膜厚测量。(图1，步骤1、2、3、4、5)
也可进行隔着垫氧化膜将阈值调整用的杂质注入至SOI层，并进行退火以使杂质活化及扩散，而将SOI层的杂质分布予以均匀化。此时，通过将用以缓和在下一步骤成膜的氮化硅膜与硅的应力而成膜的垫氧化膜也作为杂质注入时的通过氧化膜来使用，能够削减制造步骤数，也能够降低制造成本。
参照图3，成膜属于第1硬掩模(hard mask)的氮化硅膜130，接着成膜氧化硅膜122。也有在氮化硅膜成膜后，进行氮化膜厚测量。此外，也有在氧化硅膜沉积后，进行氧化膜厚测量。(图1，步骤6、7、8、9)。
参照图4，涂布光刻胶(resist)，利用光刻而通过光刻胶形成反转柱状硅层的图案，并通过干蚀刻(dry etching)于柱状硅层的形成部位形成贯通氧化硅膜122的孔(hole)。也有在光刻后，进行尺寸测量、检查。此外，也有在蚀刻后，进行洗净。(图1，步骤10、11、12、13、14、15、16、17)。其后，也能够沉积氧化膜129(参照图39)，并对氧化膜129进行回蚀(参照图40)，借此将贯通氧化硅膜122的孔径缩小。
参照图5，以埋没形成于氧化硅膜122的孔的方式成膜非晶硅(amorphoussilicon)或多晶硅(polysilicon)140。也有在沉积非晶硅或多晶硅前，进行洗净。此外，也有在沉积后，测量膜厚。(图1，步骤18、19、20)。
参照图6，以CMP(化学机械研磨)研磨去除氧化硅膜122上的非晶硅或多晶硅140。也有在研磨后，测量膜厚。(图1，步骤21、22)。
参照图7，以使用氟酸等的湿蚀刻(wet etching)、或干蚀刻去除氧化硅膜122，借此，形成在后续步骤的柱状硅层的干蚀刻时作为第2硬掩模的非晶硅或多晶硅140。(图1，步骤23)。
参照图8，对非晶硅或多晶硅140进行牺牲氧化，形成氧化硅膜128，而缩小非晶硅或多晶硅的尺寸。也可在牺牲氧化前，进行牺牲氧化前洗净。此外，也可在氧化后，测量膜厚。(图1，步骤24、25、26)。通过该牺牲氧化，便能够缩小在后段步骤形成的柱状硅层的尺寸。由于能够缩小该柱状硅层的柱径，因此能抑制短沟道效应，而能够减少漏电流。
参照图9，以使用氟酸等的湿蚀刻、或干蚀刻去除非晶硅或多晶硅140表面的氧化硅膜128。(图1，步骤27)。
参照图10，将属于第2硬掩模的非晶硅或多晶硅140作为掩模，以干蚀刻对属于第1硬掩模的氮化硅膜130及垫氧化膜121进行蚀刻(图1，步骤28、29)。
参照图11，将属于第1硬掩模的氮化硅膜130及属于第2硬掩模的非晶硅或多晶硅140作为掩模，通过干蚀刻形成柱状硅层113。也可在蚀刻后，进行有机物去除、使用SEM(扫描式电子显微镜)的检查、以及段差确认。(图1，步骤30、31、32、33)。在进行干蚀刻时，属于第2硬掩模的非晶硅或多晶硅140也会被蚀刻，而当非晶硅或多晶硅140全部被蚀刻时，由于在干蚀刻器件中可检测的等离子发光强度会变化，因此通过检测该等离子发光强度的变化，便可检测蚀刻的终点，而能够稳定控制柱状硅层113的高度而不取决于蚀刻率。
为了使用上述的终点检测方法，在柱状硅层干蚀刻前的非晶硅或多晶硅140的膜厚必须形成为比柱状硅层的高度还小。此外，在此时于埋没氧化膜层120上形成平面状硅层112。
参照图12，为了缓和成为沟道部的柱状硅层113的侧壁的凹凸、与去除在干蚀刻中注入有碳等的硅表面，而对柱状硅层及平面状硅层表面进行牺牲氧化，形成牺牲氧化膜123。也可在牺牲氧化前，进行牺牲氧化前洗净。此外，也可在牺牲氧化后，进行牺牲氧化膜厚测量。(图1，步骤34、35、36)。
参照图13，涂布光刻胶150，利用光刻而通过光刻胶形成源极扩散层的图案。也可在光刻后，进行重叠(overlay)误差量测、尺寸测量、检查。(图1，步骤37、38、39、40、41)。此时，通过以上述牺牲氧化而形成于柱状硅层113及平面状硅层112上的牺牲氧化膜123来保护硅表面不会受到在进行下个步骤的干蚀刻时产生的副生成物等的污染。
参照图14，以干蚀刻对平面状硅层112进行加工，分离平面状硅层112。(图1，步骤42、43)。
参照图15，去除光刻胶。也可于其后，进行使用SEM的检查、段差确认。(图1，步骤44、45、46)。
参照图16，通过杂质注入等将P或As等杂质导入至平面状硅层112表面，形成N+源极扩散层200。(图1，步骤47、48)。此时，将在柱状硅层113与平面状硅层112的牺牲氧化时形成的牺牲氧化膜123作为通过氧化膜来使用，借此，能够削减制造步骤数。此外，在进行注入时若有杂质自柱状硅层113的侧壁注入，则会成为晶体管特性变动的主要原因。因此，柱状硅柱的宽度Wp1、Wp2必须要比氮化膜130的宽度的Wn还小。其中，Wp1为柱状硅层下部的宽度，Wp2为柱状硅层上部的宽度。
此外，为了在注入时不让杂质自柱状硅层113的侧壁射入，优选为以小角度即0度至6度注入杂质。此外，在本步骤中，通过形成于柱状硅层113上的氮化硅膜130，而不会对柱状硅层113的上部进行注入。虽然优选为以0度对N+源极扩散层200进行注入，但由于之后对形成于柱状硅层113的上部的漏极扩散层进行的注入是与栅极电极自对准地形成，因此优选为给予角度进行注入。通过如上述的方式对形成于平面状硅层的源极扩散层与形成于柱状硅层上部的漏极扩散层各别进行注入，能够容易地将各自的注入条件予以最适化，故能抑制短沟道效应而能够抑制漏电流。
参照图17，进行硅表面的氧化，形成氧化膜124，以湿蚀刻使氮化膜130变细。也可在氧化前进行洗净。此外，也有在氧化后，测量膜厚。(图1，步骤49、50、51、52)。由于在图22中是使用干蚀刻去除高介电常数(high-K)栅极绝缘膜，因此本步骤必须将氮化膜130的宽度Wn制作成比硅柱113的宽度Wp1、Wp2还小。
参照图18，以使用氟酸等的湿蚀刻去除牺牲氧化膜123、氧化膜124。(图1，步骤53)
参照图19，形成HfSiO或HfSiON作为高介电常数栅极绝缘膜145。也可在绝缘膜形成前进行洗净。此外，也可在形成后，进行热处理。(图1，步骤54、55、56)。
参照图20，以埋没柱状硅层113的方式成膜金属147作为栅极导电膜。(图1，步骤57)。
参照图21，以CMP研磨金属147，将栅极导电膜顶面予以平坦化。在CMP中，将属于第1硬掩模的氮化硅膜130作为CMP的研磨阻挡件(stopper)使用，借此，能够以不错的重现性控制CMP研磨量。(图1，步骤58)。
参照图22，对属于栅极导电膜的金属147进行回蚀，借此决定栅极长度。此时，高介电常数栅极绝缘膜也被蚀刻。(图1，步骤59)。也可在金属沉积后，测量膜厚(图1，步骤60)。
参照图23，于属于栅极导电膜的金属147及硅柱113的表面成膜氧化硅膜125。通过该氧化硅膜125覆盖金属147，能够在后续步骤中不用考虑金属污染地进行处理。此外，由于保护栅极顶面不受湿处理或干处理，因此能够抑制栅极长度的变动即栅极长度的差异、与从栅极顶面对栅极绝缘膜145的破坏。(图1，步骤61)。
参照图24，成膜膜厚比所希望的栅极电极的膜厚还厚的氮化硅膜131。也可在成膜后，测量氮化膜厚。(图1，步骤62、63)。
参照图25，通过对氮化硅膜131进行回蚀形成氮化硅膜131侧墙。此时，氧化硅膜125也被蚀刻。此外，也可在蚀刻后，进行有机物去除、形状测量。(图1，步骤64、65、66)。由于氮化硅膜侧墙131的膜厚与氧化硅膜的膜厚的和会成为由金属147构成的栅极电极147所形成的栅极电极的膜厚与高介电常数栅极绝缘膜的膜厚的和，因此，通过调整氮化硅膜131的成膜膜厚及回蚀条件便能够形成具有所希望膜厚的栅极电极。
参照图26，涂布BARC层161及光刻胶160，利用光刻而通过光刻胶160形成栅极配线图案。也可在图案形成后，进行重叠误差测量、尺寸测量、检查(图1，步骤67、68、69、70、71)。
参照图27，将光刻胶160作为掩模，对BARC层161、属于栅极导电膜的金属147、及high-K栅极绝缘膜进行蚀刻，形成栅极电极147a及栅极配线图案147b，去除光刻胶及BARC层。也可在其后，进行形状测量(图1，步骤72、73、74、75、76)
参照图28，以干蚀刻或湿蚀刻去除柱状硅层113上部的氮化硅膜130、氮化硅膜侧墙131、氧化硅膜121、125、以及平面状硅层上部的氧化膜124(图1，步骤77)。
参照图29，成膜氧化硅膜127与氮化硅膜132。也可在成膜后，测量膜厚。(图1，步骤78、79、80)。
参照图30，对氮化硅膜132进行回蚀，对氧化硅膜127进行蚀刻，使N+源极扩散层200的顶面及柱状硅层113上部表面露出，以氮化硅膜133、134覆盖柱状硅层113的侧壁及栅极147侧壁。也可在蚀刻后，进行有机物去除、形状测量。(图1，步骤81、82、83)。由于栅极电极147与源极扩散层200及之后形成于柱状硅上部的N+漏极扩散层会通过该氮化膜133、134而分离，因此能够防止因硅化物所导致的栅极电极147、147与源极扩散层200及漏极扩散层的短路。此外，通过以氮化膜134覆盖柱状硅层113上部的侧壁，便能够控制自柱状硅层113的侧壁的硅化物化。当该氮化硅膜133、134为氧化硅膜时，由于会被洗净/剥离步骤或硅化物前处理中使用的氟酸所蚀刻，因此优选为氮化硅膜等不会溶于氟酸的膜。
参照图31，通过杂质注入等而将P或As等杂质导入至柱状硅层113的上部，形成N+漏极扩散层201。也可在杂质导入后，进行活化。(图1，步骤84、85)
参照图32，溅镀Ni或Co等金属膜，并通过施加热处理使源极200及漏极201表面成为金属与半导体的化合物即硅化物化，再将未反应的金属膜予以去除，借此形成漏极扩散层201上的硅化物层152、及源极扩散层200上的硅化物层153。也可在形成硅化物层前，剥离氧化膜(图1，步骤86、87、88、89)。
参照图33，成膜氮化硅膜等膜作为接触阻挡件(contact stopper)135。(图1，步骤90)。
参照图34，在成膜氧化硅膜作为层间膜126后，以CMP进行平坦化。也可在成膜后，测量膜厚。此外，也可在平坦化后，测量膜厚。此外，也可测量氮化膜厚。(图1，步骤91、92、93、94、95)。
参照图35，进行蚀刻而于柱状硅层113上部的漏极扩散层201上、栅极配线147b上及源极扩散层200上形成接触(contact)孔。在蚀刻接触孔前，进行接触掩模(contact mask)曝光。此外，也可进行尺寸测量、重叠误差量测、检查。此外，也可在接触孔形成后，进行等离子光刻胶剥离。也可在之后，进行洗净、尺寸测量、氧化膜厚测量、检查、晶片容器交换。(图1，步骤96、97、98、99、100、101、102、103、104、105、106、107、108)。
此外，由于柱状硅层上部的接触孔及栅极配线上的接触孔的蚀刻深度、与柱状硅层下部的平面状硅层上的接触孔的深度不同，因此也可进行柱状硅层上层的接触孔与栅极配线上的接触孔的层间膜的蚀刻(参照图41)，再以光刻胶162作为掩模，进行柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻，并在层间膜的蚀刻后，蚀刻接触阻挡件(参照图42)。
此外，也可进行柱状硅层上部的接触孔的层间膜的蚀刻(参照图43)，再进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻，并在层间膜的蚀刻后，蚀刻接触阻挡件(参照图44)。
通过分别进行柱状硅层上部的接触孔的层间膜的蚀刻、与栅极配线上的接触孔及柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻，也能够进行柱状硅层上部的接触孔的蚀刻条件的最适化、与栅极配线上的接触孔及柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适化。
参照图36，在将属于阻障金属(barrier metal)171的钽(Ta)或氮化钽(TaN)等成膜至接触孔后，通过溅镀或电镀成膜铜(Cu)170，再以CMP形成接触部172、173、174。也可使用钛(Ti)或氮化钛(TiN)作为阻障金属。此外，也可使用钨(W)。此外，也可使用含有铜的合金。也可在成膜后，进行背面处理、检查、热处理。此外，也可在CMP后，进行检查。(图1，步骤111、112、113、114、115)。
参照图37，成膜SiC 180(碳化硅)作为第1层配线的蚀刻阻挡件，接着成膜属于第1配线层的层间膜的低介电常数(Low-K)膜190。也可在此时，测量膜厚，进行检查。(图1，步骤116、117、118、119)。接着，图案化(patterning)第1配线层，形成第1配线层的沟图案。也可在图案化后，进行尺寸测量、重叠误差测量、检查。也可在沟图案形成后，进行等离子光刻胶剥离、检查。(图1，步骤120、121、122、123、124、125、126、127)。接着，在成膜属于阻障金属175的Ta或TaN后，通过溅镀或电镀成膜Cu 176，再以CMP形成第1层配线177、178、179。也可使用钛(Ti)或氮化钛(TiN)作为阻障金属。此外，也可使用钨(W)。此外，也可使用含有铜的合金。也可在成膜后，进行背面处理、检查、热处理。此外，也可在CMP后，进行检查。(图1，步骤128、129、130、131、132、133、134)。
也可在之后，进行氮化膜沉积、层间绝缘膜沉积、层间绝缘膜厚测量(图1，步骤135、136、137)。此外，也可进行接垫通孔掩模曝光、尺寸测量、重叠误差测量、检查、接垫通孔蚀刻、等离子光刻胶剥离、蚀刻后洗净、尺寸测量、氧化膜厚测量、检查、金属前洗净、晶片容器交换、铝沉积、背面处理、接垫铝曝光、重叠误差测量、尺寸测量、检查、接垫铝蚀刻、等离子光刻胶剥离、金属蚀刻后洗净、光学检查、SEM检查、氧化膜厚测量、绝缘膜沉积、绝缘膜厚测量、绝缘膜曝光、光学检查、绝缘膜蚀刻、等离子光刻胶剥离、绝缘膜洗净、检查、以及热处理。(图1，步骤138、139、140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、174、175、176、177)。
也可在接垫通孔之前，进行多层配线。
Claims (26)
1.一种半导体器件的制造方法，其特征在于，含有下列步骤：
(a)于衬底上形成平面状半导体层，且于所述平面状半导体层上形成柱状第1导电型半导体层的步骤；
(b)于所述柱状第1导电型半导体层下的所述平面状半导体层的一部分形成第2导电型半导体层的步骤；
(c)于所述柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属所构成的栅极电极的步骤；
(d)于所述柱状第1导电型半导体层侧壁的上部区域形成侧墙状绝缘膜且接触所述栅极电极上方的步骤；
(e)于所述栅极电极侧壁形成侧墙状绝缘膜的步骤；
(f)于所述柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；
(g)于在所述柱状第1导电型半导体层下的所述平面状半导体层的所述一部分形成的所述第2导电型半导体层上形成金属与半导体的化合物的步骤；
(h)于在所述柱状第1导电型半导体层上部形成的所述第2导电型半导体层上形成金属与半导体的化合物的步骤；
(i)于在所述柱状第1导电型半导体层下的所述平面状半导体层的所述一部分形成的所述第2导电型半导体层上形成接触部的步骤；以及
(j)于在所述柱状第1导电型半导体层上部形成的所述第2导电型半导体层上形成接触部的步骤。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，从所述柱状第1导电型半导体层的中心轴到所述平面状半导体层的端缘的长度大于：从所述柱状第1导电型半导体层的中心轴到所述柱状第1导电型半导体层的所述侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、以及形成于所述栅极电极侧壁的所述侧墙状绝缘膜的厚度的和。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，所述第1导电型半导体层为第1导电型硅层，各所述第2导电型半导体层为第2导电型硅层。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，所述第1导电型半导体层为p型硅层或无掺杂的硅层，各所述第2导电型半导体层为n型硅层。
5.如权利要求3所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，所述第1导电型半导体层为n型硅层或无掺杂的硅层，各所述第2导电型半导体层为p型硅层。
6.如权利要求3所述的半导体器件的制造方法，其特征在于，所述(a)步骤含有下列子步骤：
将用以形成所述柱状第1导电型硅层与所述平面状硅层的初期硅层形成于所述衬底上，并于所述初期硅层上形成垫氧化膜的步骤；
透过所述垫氧化膜将阈值调整用的杂质注入至所述初期硅层，并对所述初期硅层进行退火以使所述杂质活化及扩散，而将所述初期硅层的所述杂质分布予以均匀化的步骤；以及
形成在形成所述柱状第1导电型硅层时作为掩模使用的氮化硅膜的步骤。
7.如权利要求3所述的半导体器件的制造方法，其特征在于，所述(a)步骤含有下列子步骤：
将用以形成所述柱状第1导电型硅层与所述平面状硅层的初期硅层形成于所述衬底上，并于所述初期硅层上形成垫氧化膜的步骤；
形成在形成所述柱状第1导电型硅层时作为第1硬掩模使用的氮化硅膜的步骤；
于所述氮化硅膜上形成氧化硅膜的步骤；
于所述氧化硅膜上涂布光刻胶，利用光刻而通过光刻胶形成所述柱状第1导电型硅层俯视的反转形状的图案，并于所述柱状第1导电型硅层的形成部位形成贯通所述氧化硅膜的孔的步骤；
以埋没形成于所述氧化硅膜的孔的方式形成非晶硅或多晶硅膜的步骤；
以化学机械研磨将所述氧化硅膜上的所述非晶硅或多晶硅膜的一部分予以研磨去除的步骤；
以蚀刻去除所述氧化硅膜，借此形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤；
对所述非晶硅或多晶硅掩模进行牺牲氧化，而缩小所述非晶硅或多晶硅掩模的尺寸的步骤；以及
通过蚀刻去除所述非晶硅或多晶硅掩模表面的牺牲氧化硅膜的步骤。
8.如权利要求3所述的半导体器件的制造方法，其特征在于，所述(a)步骤含有下列子步骤：
将用以形成所述柱状第1导电型硅层与所述平面状硅层的初期硅层形成于衬底上，并于所述初期硅层上形成垫氧化膜的步骤；
形成在形成所述柱状第1导电型硅层时作为第1硬掩模使用的氮化硅膜的步骤；
于所述氮化硅膜上形成氧化硅膜的步骤；
于所述氧化硅膜上涂布光刻胶，利用光刻而通过所述光刻胶形成所述柱状第1导电型硅层俯视的反转形状的图案，并于所述柱状第1导电型硅层的形成部位形成贯通所述氧化硅膜的孔的步骤；以及
沉积氧化膜并回蚀所述氧化膜，借此将贯通所述氧化硅膜的孔径缩小的步骤；
以埋没形成于所述氧化硅膜的孔的方式形成非晶硅或多晶硅膜的步骤；
以化学机械研磨将所述氧化硅膜上的所述非晶硅或多晶硅膜的一部分予以研磨去除的步骤；以及
以蚀刻去除所述氧化硅膜，借此形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤。
9.如权利要求3所述的半导体器件的制造方法，其特征在于，所述(a)步骤含有下列子步骤：
使用作为所述第2硬掩模的非晶硅或多晶硅掩模，对氮化硅膜及沉积于初期硅层的垫氧化膜进行干蚀刻，形成作为第1硬掩模的氮化硅膜掩模的步骤；以及
将所述第1硬掩模及所述第2硬掩模作为掩模，以干蚀刻形成所述柱状第1导电型硅层的步骤；
并且，将作为所述第2硬掩模的非晶硅或多晶硅掩模全部予以蚀刻去除，使在干蚀刻器件中可检测的等离子发光强度变化，通过检测该等离子发光强度的变化进行干蚀刻的终点检测，而控制所述柱状第1导电型硅层的高度。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，作为所述第2硬掩模的所述非晶硅或多晶硅掩模的膜厚比所述柱状第1导电型硅层的高度小。
11.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤(b)含有下列子步骤：
为了缓和所述柱状第1导电型硅层的侧壁的成为沟道部的区域的凹凸、去除在干蚀刻中注入有碳等杂质的硅表面、及保护所述柱状第1导电型硅层不会受到在进行下个步骤的干蚀刻时产生的副生成物等的污染，而对形成于所述平面硅层上的所述柱状第1导电型硅层进行牺牲氧化而形成牺牲氧化膜的步骤；
于所述平面硅层上涂布光刻胶，利用光刻而通过所述光刻胶将要在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的图案予以形成的步骤；以及
对所述平面状硅层进行干蚀刻，形成所述柱状第1导电型硅层下的所述平面状硅层的一部分，并去除所述光刻胶的步骤。
12.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤(b)含有：将所述柱状第1导电型硅层的牺牲氧化时形成的牺牲氧化膜作为屏蔽氧化膜，通过杂质注入等杂质掺杂工序将第2导电型的杂质导入至上面有氮化硅膜掩模的所述柱状第1导电型硅层下的所述平面状硅层的所述一部分的表面，而在所述柱状第1导电型硅层下的所述平面状硅层的所述一部分形成所述第2导电型硅层。
13.如权利要求11所述的半导体器件的制造方法，其特征在于，所述柱状第1导电型硅层的柱径比作为所述第1硬掩模的所述氮化硅膜掩模的柱径小。
14.如权利要求3所述的半导体器件的制造方法，其特征在于，将在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成所述第2导电型硅层时所用的杂质注入的注入角度为0度至6度。
15.如权利要求3所述的半导体器件的制造方法，其特征在于，以未使所述杂质注入所述柱状第1导电型硅层上部的方式，在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成所述第2导电型硅层。
16.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤(c)含有下列子步骤：
对形成于所述平面状硅层上的具有氮化硅膜掩模的所述柱状第1导电型硅层的硅表面进行氧化，蚀刻所述氮化硅膜掩模，而将所述氮化硅膜掩模的柱径缩小得比所述柱状第1导电型硅层的柱径还小的步骤；
并且利用之后进行的干蚀刻去除部分高介电常数的栅极绝缘膜。
17.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤(c)含有下列子步骤：
从具有氮化硅膜掩模的柱状第1导电型半导体层、形成于所述平面状半导体层上的牺牲氧化膜、及形成有第2导电型半导体层的平面状半导体层蚀刻去除所述牺牲氧化膜，形成氧化铪膜等高介电常数的栅极绝缘膜，并以埋没所述柱状第1导电型硅层的方式形成金属膜作为栅极电极材料的步骤；以及
以化学机械研磨来研磨所述金属膜，将所述栅极电极材料顶面予以平坦化的步骤，其中，将当作所述第1硬掩模的所述氮化硅膜掩模作为所述化学机械研磨的阻挡件使用，借此抑制化学机械研磨的研磨量。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，所述步骤(c)含有下列子步骤：
通过对作为所述栅极电极材料的经平坦化的金属膜进行回蚀，使所述金属膜形成具有所希望的栅极长度的栅极电极的步骤；以及
于作为所述栅极电极材料的经回蚀的金属膜及所述柱状第1导电型硅层的顶面形成氧化硅膜的步骤，其中，通过该氧化硅膜覆盖所述金属膜，在后段步骤中能够不用考虑金属污染而进行处理，并保护所述栅极电极材料顶面不受后段步骤的湿处理或干处理，而能够抑制所述栅极长度的变动、与从所述栅极电极材料顶面对所述栅极绝缘膜的破坏。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，所述步骤(c)含有下列子步骤：
于所述氧化硅膜上将具有以所希望的所述栅极电极的膜厚与所述栅极绝缘膜的膜厚的和减去所述氧化硅膜的膜厚而得的膜厚的氮化硅膜予以形成的步骤；
通过对所述氮化硅膜与所述氧化硅膜进行回蚀而形成氧化硅膜侧墙与氮化硅膜侧墙其中，由于决定由所述金属膜所构成的所述栅极电极的膜厚与所述栅极绝缘膜的膜厚的和的所述氮化硅膜侧墙的膜厚与所述氧化硅膜侧墙的膜厚的和是通过调整形成氮化硅膜的子步骤中所形成的所述氮化硅膜的膜厚及回蚀所述氮化硅膜的子步骤中的回蚀条件而进行控制，从而能够形成所希望膜厚的栅极电极的步骤；
涂布反射防止膜层及光刻胶，利用光刻而通过所述光刻胶形成栅极配线图案的步骤；以及
将所述光刻胶作为掩模，对所述反射防止膜层、所述氧化硅膜及作为所述栅极电极材料的金属膜进行蚀刻以形成所述栅极电极及所述栅极配线的步骤；
所述步骤(d)与(e)含有下列子步骤：
以干蚀刻或湿蚀刻去除所述柱状第1导电型硅层上部的所述氮化硅膜掩模及所述氧化硅膜侧墙与所述氮化硅膜侧墙的步骤；以及
形成氧化硅膜与氮化硅膜，且对所述氮化硅膜与所述氧化硅膜进行回蚀，使在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的顶面及所述柱状第1导电型硅层的顶面露出，并于所述柱状第1导电型硅层侧壁的上部区域形成作为所述侧墙状绝缘膜的氧化硅膜侧墙与氮化硅膜侧墙且接触所述栅极电极上方，且于所述栅极电极的侧壁形成作为所述侧墙状绝缘膜的氧化硅膜侧墙与氮化硅膜侧墙的步骤；
所述步骤(f)含有：通过杂质注入等杂质掺杂工序而将第2导电型的杂质导入至所述柱状第1导电型硅层的上部，而于所述柱状第1导电型硅层上部形成所述第2导电型硅层的步骤；以及
所述步骤(g)与(h)含有：分别对所述柱状第1导电型硅层下的所述平面状硅层的一部分所形成的所述第2导电型硅层的顶面，和所述柱状第1导电型硅层的上部所形成的所述第2导电型硅层的顶面溅镀镍或钴等金属，施加热处理，并去除未反应的金属膜，，借此于在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层及在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上形成所述金属与半导体的化合物的步骤；
其中，由于通过所述氧化硅膜侧墙及所述氮化硅膜侧墙，使所述栅极电极与在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层及在所述柱状第1导电型硅层上部形成的所述第2导电型硅层分离，因此，能够防止因所述金属与半导体的化合物所导致的所述栅极电极与在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层及在所述柱状第1导电型硅层上部形成的所述第2导电型硅层间的短路；
并且，通过以所述氮化硅膜侧壁覆盖所述柱状第1导电型硅层的侧壁的上部区域，控制由所述柱状第1导电型硅层的侧壁形成金属与半导体的化合物。
20.如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤(i)与(j)含有下列子步骤：
形成氮化硅膜等膜作为接触阻挡件的步骤；
在形成氧化硅膜作为层间膜后，以化学机械研磨将所述氧化硅膜予以平坦化的步骤；
于在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层上、从所述栅极电极延伸的栅极配线上、及在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上，通过蚀刻形成接触孔的步骤。
21.如权利要求20所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜进行在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上方的所述接触孔与所述栅极配线上的所述接触孔的蚀刻步骤后，对所述层间膜的一部分进行在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述一部分上的所述接触孔的蚀刻步骤，之后，对分别对应于在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上的所述接触孔、所述栅极配线上的所述接触孔、及在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层上的所述接触孔的所述接触阻挡件进行蚀刻去除。
22.如权利要求20所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜的一部分进行在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述部分上的所述接触孔的蚀刻步骤后，对所述层间膜进行在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上方的所述接触孔与所述栅极配线上的所述接触孔的蚀刻步骤，之后，对分别对应于在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层上方的所述接触孔、所述栅极配线上的所述接触孔、及在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述部分上的所述接触孔的所述接触阻挡件进行蚀刻去除。
23.如权利要求20所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜的一部分进行在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上方的所述接触孔的蚀刻步骤后，对所述层间膜进行所述栅极配线上的所述接触孔与在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述部分上的所述接触孔的蚀刻步骤，之后，对分别对应于在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上方的所述接触孔、所述栅极配线上的所述接触孔、及在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述部分上的接触孔的接触阻挡件进行蚀刻去除。
24.如权利要求20所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜进行所述栅极配线上的所述接触孔与在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述部分上的所述接触孔的蚀刻步骤后，对所述层间膜的一部分进行在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上的所述接触孔的蚀刻步骤，之后，对分别对应于在所述柱状第1导电型硅层上部形成的所述第2导电型硅层上的所述接触孔、所述栅极配线上的所述接触孔、及在所述柱状第1导电型硅层下的所述平面状硅层的一部分形成的所述第2导电型硅层的所述部分上的所述接触孔的所述接触阻挡件进行蚀刻去除。
25.一种半导体器件，其特征在于，具备：
平面状半导体层，形成于衬底上，且该平面状半导体层形成有第2导电型半导体层，且在该第2导电型半导体层上形成有金属与半导体的化合物；
柱状第1导电型半导体层，形成于该平面状半导体层上，且该柱状第1导电型半导体层于上部形成有第2导电型半导体层，且在该第2导电型半导体层上形成有金属与半导体的化合物；
栅极绝缘膜，形成在该柱状第1导电型半导体层的周围；
栅极电极，由金属所构成，且包围该栅极绝缘膜而形成；
侧墙状绝缘膜，形成于所述柱状第1导电型半导体层的侧壁的上部区域且接触该栅极电极上方；以及
侧墙状绝缘膜，形成于所述栅极电极的侧壁。
26.如权利要求25所述的半导体器件，其特征在于，从所述柱状第1导电型半导体层的中心轴到所述平面状半导体层的端缘的长度大于：从所述柱状第1导电型半导体层的中心轴到所述柱状第1导电型半导体层的侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、以及形成于所述栅极电极侧壁的所述侧墙状绝缘膜的厚度的和。
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