JP5340180B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP5340180B2 JP5340180B2 JP2009553484A JP2009553484A JP5340180B2 JP 5340180 B2 JP5340180 B2 JP 5340180B2 JP 2009553484 A JP2009553484 A JP 2009553484A JP 2009553484 A JP2009553484 A JP 2009553484A JP 5340180 B2 JP5340180 B2 JP 5340180B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- conductivity type
- columnar
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
SGTは、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、SGTにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供することを課題とする。
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜および金属からなるゲート電極を形成する工程と、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
前記柱状の第1導電型半導体層のうち少なくとも一つは、
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする前記半導体装置の製造方法である。
平面状半導体層は平面状シリコン層であり、第1導電型半導体層は第1導電型シリコン層であり、第2導電型半導体層は第2導電型シリコン層である前記半導体装置の製造方法である。
平面状半導体層は平面状シリコン層であり、第1導電型半導体層はp型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はn型シリコン層である前記半導体装置の製造方法である。
平面状半導体層は平面状シリコン層であり、第1導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はp型シリコン層である前記半導体装置の製造方法である。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする前記半導体装置の製造方法である。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
を含むことを特徴とする前記半導体装置の製造方法である。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含むことを特徴とする前記半導体装置の製造方法である。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することを特徴とする前記半導体装置の製造方法である。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とする前記半導体装置の製造方法である。
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする前記半導体装置の製造方法である。
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
柱状の第1導電型シリコン層の柱径は、
第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする前記半導体装置の製造方法である。
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度であることを特徴とする前記半導体装置の製造方法である。
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
シリコン窒化膜マスクの柱径を、柱状の第1導電型シリコン層の柱径より小さくする工程を含み、
後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することを特徴とする前記半導体装置の製造方法である。
犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属を、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属を研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することを特徴とする前記半導体装置の製造方法である。
ゲート電極である金属をエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属および柱状の第1導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含み、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができることを特徴とする前記半導体装置の製造方法である。
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
を含み、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属からなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、シリコン酸化膜及びゲート電極である金属をエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン酸化膜とシリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、
柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする前記半導体装置の製造方法である。
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、
タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程とを含む前記半導体装置の製造方法である。
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
半導体装置であって、
基板の上に形成され、第2導電型半導体層が形成された平面状半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第2導電型半導体層が形成された柱状の第1導電型半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された柱状の第1導電型半導体層と、
該柱状の第1導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲む金属からなるゲート電極と、
該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することを特徴とする半導体装置である。
前記柱状の第1導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第1導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きい、前記記載の半導体装置である。
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜および金属からなるゲート電極を形成する工程と、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により、
ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供する。
前記柱状の第1導電型半導体層のうち少なくとも一つは、
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
金属からなるゲート電極の厚さと
ゲート絶縁膜の厚さの和は、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さの和
より大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程により、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することができる。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
柱状の第1導電型シリコン層の柱径は、
第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度度であることを特徴とすることにより、
注入時に柱状の第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
柱状の第1導電型シリコン層上部と、柱状の第1導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
シリコン窒化膜マスクの柱径を、柱状の第1導電型シリコン層の柱径より小さくする工程を含むことにより、
後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することができる。
犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属を、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属を研磨し、ゲート電極の上面を平坦化する工程と、を含むことにより、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することができる。
ゲート電極である金属をエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属および柱状の第1導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含むことにより、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
を含むことにより、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属からなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、シリコン酸化膜及びゲート電極である金属をエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン酸化膜とシリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、
柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含むことにより、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、
金属によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止でき、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、
タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程とを含むことにより、
コンタクトの低抵抗化ができる。
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
半導体装置であって、
基板の上に形成され、第2導電型半導体層が形成された平面状半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第2導電型半導体層が形成された柱状の第1導電型半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された柱状の第1導電型半導体層と、
該柱状の第1導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲む金属からなるゲート電極と、
該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層、ゲート電極、柱状の第1導電型半導体層の上部に形成した第2導電型半導体層それぞれに異なる電圧を印加でき、柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層、柱状の第1導電型半導体層の上部に形成した第2導電型半導体層を低抵抗化することができる。
前記柱状の第1導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第1導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
Si基板111上に形成されたBOX層120上に、平面状シリコン層112が形成され、平面状シリコン層112上に柱状シリコン層113が形成され、柱状シリコン層113の周囲に高誘電膜であるゲート絶縁膜145およびメタルゲート電極147が形成されている。柱状シリコン層の下部の平面状シリコン層112には、N+ソース拡散層200が形成され、柱状シリコン層の上部にはN+ドレイン拡散層201が形成されている。N+ソース拡散層200上にはコンタクト174が形成され、N+ドレイン拡散層201上にはコンタクト173が形成され、ゲート電極147aより延在するゲート配線147b上にはコンタクト172が形成されている。
Wa>Wp+Wox+Wg+Ws
ここでWaはシリコン柱113の中心から平面シリコン層112の端までの長さ、Wpはシリコン柱113の中心から側壁までの長さ、Woxはゲート絶縁膜145の厚さ、Wgはゲート電極147の幅、Wsは酸化膜サイドウォールと窒化膜サイドウォールの幅、すなわち絶縁膜の幅である。
パッドヴィアの前に、多層配線を行ってもよい。
111.Si基板
112.平面状シリコン層
113.柱状シリコン層
120.BOX層
121.パッド酸化膜
122.シリコン酸化膜
123.犠牲酸化膜
124.酸化膜
125.シリコン酸化膜
126.層間膜
127.シリコン酸化膜
128.シリコン酸化膜
129.シリコン酸化膜
130.シリコン窒化膜
131.シリコン窒化膜
132.シリコン窒化膜
133.シリコン窒化膜
134.シリコン窒化膜
135.コンタクトストッパー
140.アモルファスシリコンあるいはポリシリコン
145.high−Kゲート絶縁膜
147.メタルゲート
147a.メタルゲート電極
147b.メタルゲート配線
150.レジスト
151.シリサイド層
152.シリサイド層
153.シリサイド層
160.レジスト
161.BARC層
162.レジスト
170.Cu
171.バリアメタル
172.コンタクト
173.コンタクト
174.コンタクト
175.バリアメタル
176.Cu
177.第1層配線
178.第1層配線
179.第1層配線
200.N+ソース拡散層
201.N+ドレイン拡散層
Claims (26)
- 半導体装置の製造方法であって、
(a) 基板上に平面状半導体層を形成し、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、
(b) 柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
(c) 柱状の第1導電型半導体層の周囲にゲート絶縁膜および金属からなるゲート電極を形成する工程と、
(d) ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状にゲート電極上部と接触するように形成する工程と、
(e) ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と、
(f) 柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
(g) 柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
(h) 柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
(i) 柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
(j) 柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする請求項1に記載の半導体装置の製造方法。 - 平面状半導体層は平面状シリコン層であり、第1導電型半導体層は第1導電型シリコン層であり、第2導電型半導体層は第2導電型シリコン層である請求項1に記載の半導体装置の製造方法。
- 平面状半導体層は平面状シリコン層であり、第1導電型半導体層はp型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はn型シリコン層である請求項3に記載の半導体装置の製造方法。
- 平面状半導体層は平面状シリコン層であり、第1導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はp型シリコン層である請求項3に記載の半導体装置。
- 前記工程(a)は、
基板上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層を形成し、そして、シリコン層上にパット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
を含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記工程(a)は、
基板上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層を形成し、そして、シリコン層上にパット酸化膜を成膜する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
シリコン酸化膜上にレジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して一部を除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
アモルファスシリコンあるいはポリシリコンマスクをエッチングしての表面のシリコン酸化膜を除去する工程と、
を含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記工程(a)は、
基板上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層を形成し、そして、シリコン層上にパット酸化膜を成膜する工程と、
柱状の第1導電型シリコン層を形成時に第1のハードマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
シリコン酸化膜上にレジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して一部を除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
を含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記工程(a)は、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することを特徴とする請求項3に記載の半導体装置の製造方法。 - 第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記工程(b)は、
チャネル部となる柱状の第1導電型シリコン層の側壁の凹凸の緩和、ドライエッチング中に打ち込まれたシリコン表面の除去、及び/又は、次工程のドライエッチング時に生じる汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
平面上シリコン層にレジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、
を含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記工程(b)は、第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に第2導電型シリコン層を形成する工程を含むことを特徴とする請求項3に記載の半導体装置の製造方法。
- 柱状の第1導電型シリコン層の柱径は、第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする請求項11に記載の半導体装置の製造方法。
- 柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度であることを特徴とする請求項3に記載の半導体装置の製造方法。
- 柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に第2導電型シリコン層を形成することを特徴とする請求項1乃至14のうちいずれか一項に記載の半導体装置の製造方法。
- 前記工程(c)は、
平面状シリコン層に形成されたシリコン窒化膜マスクを用いて柱状の第1導電型シリコン層のシリコン表面の酸化を行う工程と、後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去できるように、シリコン窒化膜マスクの柱径が柱状の第1導電型シリコン層の柱径より小さくなるようにシリコン窒化膜マスクのエッチングを行う工程を含むことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記工程(c)は、
シリコン窒化膜マスクを用いて柱状の第1導電型半導体層から犠牲酸化膜をエッチングで除去し、そして第2導電型半導体層を有する平面状半導体層に形成された犠牲酸化膜をエッチングで除去し、高誘電率のゲート絶縁膜を形成し、ゲート電極として金属を、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属を研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記工程(c)は、
ゲート電極である金属をエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属および柱状の第1導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含み、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができることを特徴とする請求項17に記載の半導体装置の製造方法。 - 前記工程(c)は、
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜をシリコン酸化膜上に成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と、
を含み、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属からなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、シリコン酸化膜及びゲート電極である金属をエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、を含み、
前記工程(d)及び(c)は、
柱状の第1導電型シリコン層の上部のシリコン窒化膜マスク、シリコン窒化膜サイドウォール及びシリコン酸化膜サイドウォールをドライエッチング又はウェットエッチングにより除去し、
シリコン酸化膜とシリコン窒化膜を成膜し、シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、を含み、
前記工程(f)は、
柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程を含み、
前記工程(g)及び(h)は、
柱状の第1導電型シリコン層の下部の平面状シリコン層の部分に形成された第2導電型シリコン層の上部表面、及び、柱状の第1導電型シリコン層の上部に形成された第2導電型シリコン層の上部表面に金属膜をスパッタし、熱処理を加えることで、未反応の金属膜を除去することによって柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールによりゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする請求項18に記載の半導体装置の製造方法。 - 前記工程(i)及び(j)は、
コンタクトストッパーを成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極から延びるゲート配線上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
を含む請求項3に記載の半導体装置の製造方法。 - 前記コンタクト孔を形成する工程には、
柱状の第1導電型シリコン層の上部に形成された第2導電型シリコン層の上部のコンタクト孔及びゲート配線上のコンタクト孔の層間膜をエッチングした後、柱状シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層のコンタクト孔の層間膜をエッチングする工程を行い、
その後、柱状の第1導電型シリコン層上部に形成された第2導電型シリコン層上部のコンタクト孔と、ゲート配線上のコンタクト孔と、柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層のコンタクト孔のそれぞれに対応するコンタクトストッパーをエッチングすることが含まれることを特徴とする請求項20に記載の半導体装置の製造方法。 - 前記コンタクト孔を形成する工程には、柱状の第1導電型シリコン層下部の平面状シリコン層上に形成され第2導電型シリコン層のコンタクト孔の層間膜をエッチングする工程の後に、柱状の第1導電型シリコン層上部に形成された第2導電型シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜をエッチングする工程を行い、その後、柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層上部のコンタクト孔と、ゲート配線上のコンタクト孔と柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層上のコンタクト孔のそれぞれに対応するコンタクトストッパーをエッチングすることが含まれることを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記コンタクト孔を形成する工程には、柱状の第1導電型シリコン層上部に形成された第2導電型シリコン層の上部のコンタクト孔の層間膜をエッチングした後、ゲート配線上のコンタクト孔と、柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層のコンタクト孔の層間膜エッチング工程を行い、その後、柱状の第1導電型シリコン層上部に形成された第2導電型シリコン層上部のコンタクト孔と、ゲート配線上のコンタクト孔と、柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層のコンタクト孔にそれぞれ対応するコンタクトストッパーをエッチングする工程がふくまれることを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記コンタクト孔を形成する工程には、ゲート配線上のコンタクト孔と、柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層のコンタクト孔との層間膜エッチング工程の後、柱状の第1導電型シリコン層上部に形成された第2導電型シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、その後、柱状の第1導電型シリコン層上部に形成された第2導電型シリコン層上部のコンタクト孔と、ゲート配線上のコンタクト孔と、柱状の第1導電型シリコン層下部の平面状シリコン層に形成された第2導電型シリコン層のコンタクト孔のそれぞれに対応するコンタクトストッパーをエッチングすることが含まれることを特徴とする請求項20に記載の半導体装置の製造方法。
- 半導体装置であって、
基板の上に形成され、第2導電型半導体層が形成された平面状半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第2導電型半導体層が形成された柱状の第1導電型半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された柱状の第1導電型半導体層と、
該柱状の第1導電型半導体層の周囲にサイドウォール状に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲む金属からなるゲート電極と、
柱状の第1導電型半導体層の周囲にサイドウォール状に形成された前記ゲート絶縁膜の上部に形成され、その下部が前記ゲート電極の上部と接触しているサイドウォール状に形成された絶縁膜と、
前記ゲート電極の側壁にサイドウォール状に形成された絶縁膜と、
を具備することを特徴とする半導体装置。 - 前記柱状の第1導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第1導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜の厚さと、
の和より大きい、請求項25に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009553484A JP5340180B2 (ja) | 2008-02-15 | 2009-02-16 | 半導体装置とその製造方法 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2008/052566 WO2009110049A1 (ja) | 2008-02-15 | 2008-02-15 | 半導体装置とその製造方法 |
JPPCT/JP2008/052566 | 2008-02-15 | ||
PCT/JP2009/052558 WO2009102060A1 (ja) | 2008-02-15 | 2009-02-16 | 半導体装置とその製造方法 |
JP2009553484A JP5340180B2 (ja) | 2008-02-15 | 2009-02-16 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009102060A1 JPWO2009102060A1 (ja) | 2011-06-16 |
JP5340180B2 true JP5340180B2 (ja) | 2013-11-13 |
Family
ID=49679232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009553484A Active JP5340180B2 (ja) | 2008-02-15 | 2009-02-16 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5340180B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05326952A (ja) * | 1992-05-21 | 1993-12-10 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH07321228A (ja) * | 1994-05-26 | 1995-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002299636A (ja) * | 2001-03-28 | 2002-10-11 | Korea Electronics Telecommun | 垂直型チャネルを有する超微細mosトランジスタ及びその製造方法 |
JP2004349291A (ja) * | 2003-05-20 | 2004-12-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006294995A (ja) * | 2005-04-13 | 2006-10-26 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
JP2007520883A (ja) * | 2004-01-22 | 2007-07-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 垂直型fin−fetmosデバイス |
-
2009
- 2009-02-16 JP JP2009553484A patent/JP5340180B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05326952A (ja) * | 1992-05-21 | 1993-12-10 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH07321228A (ja) * | 1994-05-26 | 1995-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002299636A (ja) * | 2001-03-28 | 2002-10-11 | Korea Electronics Telecommun | 垂直型チャネルを有する超微細mosトランジスタ及びその製造方法 |
JP2004349291A (ja) * | 2003-05-20 | 2004-12-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007520883A (ja) * | 2004-01-22 | 2007-07-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 垂直型fin−fetmosデバイス |
JP2006294995A (ja) * | 2005-04-13 | 2006-10-26 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2009102060A1 (ja) | 2011-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6002310B2 (ja) | 半導体装置の製造方法 | |
JP5622335B2 (ja) | 半導体装置の製造方法 | |
JP4577592B2 (ja) | 半導体装置の製造方法 | |
US8178399B1 (en) | Production method for semiconductor device | |
WO2009102062A1 (ja) | 半導体装置及びその製造方法 | |
JP6014726B2 (ja) | 半導体装置及びその製造方法 | |
WO2009102060A1 (ja) | 半導体装置とその製造方法 | |
JP5632055B2 (ja) | 半導体装置及びその製造方法 | |
JP5779702B2 (ja) | 半導体装置及びその製造方法 | |
JP5356260B2 (ja) | 半導体装置及びその製造方法 | |
JP5340180B2 (ja) | 半導体装置とその製造方法 | |
JP5356258B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110916 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110927 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130709 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130731 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130806 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5340180 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |