JP5632055B2 - 半導体装置及びその製造方法 - Google Patents
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半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きい、前記記載の半導体装置の製造方法である。
ゲート電極の厚さは、ゲートの上部且つ柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きい、前記記載の半導体装置の製造方法である。
平面状半導体層は平面状シリコン層であり、第1導電型半導体層は第1導電型シリコン層であり、第2導電型半導体層は第2導電型シリコン層である、前記記載の半導体装置の製造方法である。
平面状半導体層は平面状シリコン層であり、第1導電型半導体層はp型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はn型シリコン層である、前記記載の半導体装置の製造方法である。
平面状半導体層は平面状シリコン層であり、第1導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はp型シリコン層である、前記記載の半導体装置の製造方法である。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含む、前記記載の半導体装置の製造方法である。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
を含む、前記記載の半導体装置の製造方法である。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含む、前記記載の半導体装置の製造方法である。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御する、前記記載の半導体装置の製造方法である。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さい、前記記載の半導体装置の製造方法である。
チャネル部となる柱状の第1導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、を含む前記記載の半導体装置の製造方法である。
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。
柱状の第1導電型シリコン層の柱径は、第1のハードマスクであるシリコン窒化膜マスクの柱径より小さい、前記記載の半導体装置の製造方法である。
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度である、前記記載の半導体装置の製造方法である。
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制する、前記記載の半導体装置の製造方法である。
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制する、前記記載の半導体装置の製造方法である。
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程と
を含み、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、シリコン窒化膜をエッチバックして、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン窒化膜サイドウォールによりゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御する、前記記載の半導体装置の製造方法である。
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程と、を含む前記記載の半導体装置の製造方法である。
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。
半導体装置であって、
基板の上に形成され、第2導電型半導体層が形成された平面状半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第2導電型半導体層が形成された柱状の第1導電型半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された柱状の第1導電型半導体層と、
該柱状の第1導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することを特徴とする半導体装置である。
前記柱状の第1導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第1導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きい、前記記載の半導体装置である。
前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きい、前記記載の半導体装置である。
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供する。
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
ゲート電極の厚さは、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さ
より大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程により、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することができる。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
チャネル部となる柱状の第1導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
柱状の第1導電型シリコン層の柱径は、
第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度であることを特徴とすることにより、
注入時に柱状の第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
柱状の第1導電型シリコン層上部と、柱状の第1導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程により、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程により、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、
柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止でき、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、
タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程により、コンタクトの低抵抗化ができる。
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
半導体装置であって、
基板の上に形成され、第2導電型半導体層が形成された平面状半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第2導電型半導体層が形成された柱状の第1導電型半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された柱状の第1導電型半導体層と、
該柱状の第1導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層、ゲート電極、柱状の第1導電型半導体層の上部に形成した第2導電型半導体層それぞれに異なる電圧を印加でき、柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層、ゲート電極、柱状の第1導電型半導体層の上部に形成した第2導電型半導体層を低抵抗化することができる。
前記柱状の第1導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第1導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
Si基板111上に形成されたBOX層120上に、平面状シリコン層112が形成され、平面状シリコン層112上に柱状シリコン層113が形成され、柱状シリコン層113の周囲にゲート絶縁膜124およびゲート電極141が形成されている。柱状シリコン層113の下部の平面状シリコン層112には、N+ソース拡散層200が形成され、柱状シリコン層113の上部にはN+ドレイン拡散層201が形成されている。N+ソース拡散層200上にはコンタクト174が形成され、N+ドレイン拡散層201上にはコンタクト173が形成され、ゲート電極141aより延在するゲート配線141b上にはコンタクト172が形成されている。
図36は図35(a)のカットラインB−B'に沿ったの断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイド153を形成することが必要である。そのため、平面シリコン層112にシリサイドを形成するためには以下の条件が必要である。
Wa>Wp+Wox+Wg+Ws 式(1)
ここでWaはシリコン柱113の中心から平面シリコン層112の端までの長さ、Wpはシリコン柱113の中心から側壁までの長さ、Woxはゲート酸化膜124の厚さ、Wgはゲート電極141の幅、Wsは窒化膜サイドウォール133の幅、すなわち絶縁膜の幅である。
図37は図35(a)のカットラインB−B'に沿った断面図である。ゲート電極141を低抵抗化するためにはゲート電極141にシリサイド151を形成することが必要である。そのため、ゲート電極141にシリサイド151を形成するためには以下の条件が必要である。
Wg>Ws 式(2)
ここでWgはゲート電極141の幅、Wsは窒化膜サイドウォール134の幅、すなわち絶縁膜の幅である。上記条件を満たす構造を用いることにより、ソース、ドレイン、ゲートの寄生抵抗を低減し、オン電流を大きくすることができる。
N+ソース拡散層をGND電位に接続し、N+ドレイン拡散層をVcc電位に接続し、ゲート電極に0〜Vccの電位を与えることにより上記SGTはトランジスタ動作を行う。
また、柱状シリコン層の上部に形成されるN+拡散層がN+ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるN+拡散層がN+ドレイン拡散層でもよい。
この後、図38を参照して、酸化膜129を堆積し、
図39を参照して、酸化膜129をエッチバックを行うことで、シリコン酸化膜122を貫通するホールの径を小さくすることもできる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコンあるいはポリシリコン140の膜厚Tn(図10)が、柱状シリコン層の高さTpより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層120上に平面状シリコン層112を形成する。
また、注入時に柱状シリコン層113の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜130の幅であるWnよりも柱状シリコン柱の幅Wp1,Wp2は小さいことが必須である。ただし、Wp1は、柱状シリコン層下部の幅、Wp2は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層113の側壁から不純物が打ち込まれないために、小さい角度、すなわち0度〜6度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層113上に形成されるシリコン窒化膜130により、柱状シリコン層113の上部への注入は行われない。N+ソース拡散層200への注入は0°であることが好ましいが、後に柱状シリコン層113の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
ウェットエッチングを用いて窒化膜を除去する場合、エッチング前に、酸化を行い、ゲート電極表面に酸化膜を形成し、その後、窒化膜のウェットエッチングを行うことが望ましい。
このシリコン窒化膜133,134がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。
柱状シリコン層を囲むゲート電極上141にシリサイド層151が形成されることにより、ゲート電極141の寄生抵抗が減少する。ゲート電極141上にシリサイド層151が形成されるためには、ゲート電極141の膜厚Wgとシリコン窒化膜134の膜厚Wsの膜厚において、Wg>Wsとなっており、ゲート電極141の表面が露出していればよい。
また、図40を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング深さと、柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング深さが異なるため、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜のエッチングを行い、図41を参照して、レジスト162をマスクにして、柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。また、図42を参照して、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、
図43を参照して、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、
層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい(図1ステップ134、135、136)。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、SEM検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい(図1ステップ137、138、139、140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、174、175、176)。
パッドヴィアの前に、多層配線を行ってもよい。
上述したように、
本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と、
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供する。
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
ゲート電極の厚さは、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程により、
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することができる。
第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
チャネル部となる柱状の第1導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
柱状の第1導電型シリコン層の柱径は、
第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度であることを特徴とすることにより、
注入時に柱状の第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
柱状の第1導電型シリコン層上部と、柱状の第1導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程により、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程により、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止でき、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、
タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程により、コンタクトの低抵抗化ができる。
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
半導体装置であって、
基板の上に形成され、第2導電型半導体層が形成された平面状半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第2導電型半導体層が形成された柱状の第1導電型半導体層であって、該第2導電型半導体層に金属と半導体との化合物が形成された柱状の第1導電型半導体層と、
該柱状の第1導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層、ゲート電極、柱状の第1導電型半導体層の上部に形成した第2導電型半導体層それぞれに異なる電圧を印加でき、柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層、ゲート電極、柱状の第1導電型半導体層の上部に形成した第2導電型半導体層を低抵抗化することができる。
前記柱状の第1導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第1導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
111.Si基板
112.平面状シリコン層
113.柱状シリコン層
120.BOX層
121.パッド酸化膜
122.シリコン酸化膜
123.犠牲酸化膜
124.ゲート絶縁膜
125.シリコン酸化膜
126.層間膜
128.シリコン酸化膜
129.シリコン酸化膜
130.シリコン窒化膜
131.シリコン窒化膜
132.シリコン窒化膜
133.シリコン窒化膜
134.シリコン窒化膜
135.コンタクトストッパー
140.アモルファスシリコンあるいはポリシリコン
141.アモルファスシリコンあるいはポリシリコン(ゲート電極)
141a.ゲート電極
141b.ゲート配線
150.レジスト
151.シリサイド層
152.シリサイド層
152.シリサイド層
160.レジスト
161.BARC層
162.レジスト
170.Cu
171.バリアメタル
172.コンタクト
173.コンタクト
174.コンタクト
175.バリアメタル
176.Cu
177.第1層配線
178.第1層配線
179.第1層配線
180.エッチングストッパー
190.第1配線層の層間膜
200.N+ソース拡散層
201.N+ドレイン拡散層
Claims (24)
- 半導体装置の製造方法であって、基板上に、平面状半導体層が形成され、平面状半導体層上に柱状の第1導電型半導体層を形成する工程と、柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第1導電型半導体層の上部側壁に、絶縁膜をサイドウォール状
に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きい、請求項1に記載の半導体装置の製造方法。 - ゲート電極の厚さは、ゲートの上部且つ柱状の第1導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きい、請求項1又は請求項2に記載の半導体装置の製造方法。
- 平面状半導体層は平面状シリコン層であり、第1導電型半導体層は第1導電型シリコン層であり、第2導電型半導体層は第2導電型シリコン層である、請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 平面状半導体層は平面状シリコン層であり、第1導電型半導体層はp型シリコン層また
は、ノンドープのシリコン層であり、第2導電型半導体層はn型シリコン層である、請求項4に記載の半導体装置の製造方法。 - 平面状半導体層は平面状シリコン層であり、第1導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はp型シリコン層である、請求項4に記載の半導体装置の製造方法。
- 基板上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含む、請求項1乃至6のうちいずれか一項に記載の半導体装置の製造方法。 - 基板上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリ
コンあるいはポリシリコンマスクの寸法を縮小する工程と、
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
を含む、請求項1乃至7のうちいずれか一項に記載の半導体装置の製造方法。 - 基板上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含む、請求項1乃至8のうちいずれか一項に記載の半導体装置の製造方法。 - 第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
前記柱状の第1導電型シリコン層をドライエッチングにより形成する工程において、第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御する、請求項1乃至9のうちいずれか一項に記載の半導体装置の製造方法。 - 第2のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さい、請求項1乃至10のうちいずれか一項に記載の半導体装置の製造方法。
- チャネル部となる柱状の第1導電型シリコン層の側壁の凹凸の緩和、ドライエッチング中に打ち込まれたシリコン表面の除去、及び/又は、次工程のドライエッチング時に生じる汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、を含む請求項1乃至11のうちいずれか一項に記載の半導体装置の製造方法。 - 前記第1導電型シリコン層を犠牲酸化する工程を更に備え、前記第1導電型シリコン層の犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成する、請求項4乃至9又は請求項12のうちいずれか一項に記載の半導体装置の製造方法。
- 柱状の第1導電型シリコン層の柱径は、第1のハードマスクであるシリコン窒化膜マスクの柱径より小さい、請求項1乃至13のうちいずれか一項に記載の半導体装置の製造方法。
- 柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度である、請求項4乃至9、12又は13のうちいずれか一項に記載の半導体装置の製造方法。
- 柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成する、請求項4乃至9、12又は13のうちいずれか一項に記載の半導体装置の製造方法。
- 犠牲酸化膜をエッチングで除去し、ゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制する、請求項13のうちいずれか一項に記載の半導体装置の製造方法。 - ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつき及び/又はゲート上面からのゲート絶縁膜へのダメージを抑制する、請求項1乃至17のうちいずれか一項に記載の半導体装置の製造方法。 - 所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程と
を含み、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、シリコン窒化膜をエッチバックして、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第1導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
金属膜をスパッタし、熱処理を加えることで、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン窒化膜サイドウォールによりゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第1導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御する、請求項1乃至18のいずれか一項に記載の半導体装置の製造方法。 - コンタクトストッパーを成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にバリアメタルを成膜後、メタルを成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、バリアメタルを成膜後、メタルを成膜して、化学機械研磨によって第1層配線を形成する工程と、を含む
請求項1乃至19のいずれか一項に記載の半導体装置の製造方法。 - 柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする請求項20に記載の半導体装置の製造方法。 - 柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする請求項20に記載の半導体装置の製造方法。 - 柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする請求項20に記載の半導体装置の製造方法。 - ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする請求項20に記載の半導体装置の製造方法。
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JP6378826B2 (ja) | 2015-04-06 | 2018-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Sgtを有する柱状半導体装置と、その製造方法 |
KR102179281B1 (ko) * | 2016-11-25 | 2020-11-18 | 주식회사 원익아이피에스 | 박막 증착 장치, 이를 포함하는 기판 처리 시스템 및 박막 증착 방법 |
CN113451133B (zh) * | 2020-03-26 | 2023-03-28 | 中芯国际集成电路制造(天津)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3173094B2 (ja) * | 1992-01-23 | 2001-06-04 | ソニー株式会社 | Mosトランジスタの製造方法 |
US6191446B1 (en) * | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
CN100570894C (zh) * | 2004-01-22 | 2009-12-16 | 国际商业机器公司 | 垂直鳍片场效应晶体管mos器件 |
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