JP5356260B2 - 半導体装置及びその製造方法 - Google Patents

Description

この発明は、半導体装置及びその製造方法に関するものである。

半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。

特開平２−７１５５６号公報 特開平２−１８８９６６号公報 特開平３−１４５７６１号公報

ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。

従来のＭＯＳトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。一方、ＳＧＴにおいては、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。

ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。

ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。そこで、本発明は、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを目的とする。

本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きい、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
ゲート電極の厚さは、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きい、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はp型シリコン層である、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含む、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
を含む、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含む、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御する、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さい、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、を含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の柱径は、第１のハードマスクであるシリコン窒化膜マスクの柱径より小さい、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度である、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制する、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制する、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程と
を含み、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン窒化膜サイドウォールによりゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御する、前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程と、を含む前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記記載の半導体装置の製造方法である。

また、本発明の好ましい態様では、
半導体装置であって、
基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することを特徴とする半導体装置である。

また、本発明の好ましい態様では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第１導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きい、前記記載の半導体装置である。

また、本発明の好ましい態様では、
前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きい、前記記載の半導体装置である。

本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。

また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。

また、本発明では、
ゲート電極の厚さは、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さ
より大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。

また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。

また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。

また、本発明では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。

また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。

また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。

また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。

また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。

また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程により、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。

また、本発明では、
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制することができる。

また、本発明では、
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程により、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。

また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程により、コンタクトの低抵抗化ができる。

また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
半導体装置であって、
基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層それぞれに異なる電圧を印加でき、柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層を低抵抗化することができる。

また、本発明では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第１導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。

また、本発明では、
前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。

図３５（ａ）は、本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図３５（ｂ）は、図３５（ａ）のカットラインＡ−Ａ'に沿った断面図（ｂ）である。以下に図３５を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。
Ｓｉ基板１１１上に形成されたＢＯＸ層１２０上に、平面状シリコン層１１２が形成され、平面状シリコン層１１２上に柱状シリコン層１１３が形成され、柱状シリコン層１１３の周囲にゲート絶縁膜１２４およびゲート電極１４１が形成されている。柱状シリコン層１１３の下部の平面状シリコン層１１２には、Ｎ＋ソース拡散層２００が形成され、柱状シリコン層１１３の上部にはＮ＋ドレイン拡散層２０１が形成されている。Ｎ＋ソース拡散層２００上にはコンタクト１７４が形成され、Ｎ＋ドレイン拡散層２０１上にはコンタクト１７３が形成され、ゲート電極１４１aより延在するゲート配線１４１ｂ上にはコンタクト１７２が形成されている。
図３６は図３５（ａ）のカットラインＢ−Ｂ'に沿ったの断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイド１５３を形成することが必要である。そのため、平面シリコン層１１２にシリサイドを形成するためには以下の条件が必要である。
Ｗａ＞Ｗｐ＋Ｗｏｘ＋Ｗｇ＋Ｗｓ 式（１）
ここでWaはシリコン柱１１３の中心から平面シリコン層１１２の端までの長さ、Wpはシリコン柱１１３の中心から側壁までの長さ、Woxはゲート酸化膜１２４の厚さ、Wgはゲート電極１４１の幅、Wsは窒化膜サイドウォール１３３の幅、すなわち絶縁膜の幅である。
図３７は図３５（ａ）のカットラインＢ−Ｂ'に沿った断面図である。ゲート電極１４１を低抵抗化するためにはゲート電極１４１にシリサイド１５１を形成することが必要である。そのため、ゲート電極１４１にシリサイド１５１を形成するためには以下の条件が必要である。
Ｗｇ＞Ｗｓ 式（２）
ここでＷｇはゲート電極１４１の幅、Ｗｓは窒化膜サイドウォール１３４の幅、すなわち絶縁膜の幅である。上記条件を満たす構造を用いることにより、ソース、ドレイン、ゲートの寄生抵抗を低減し、オン電流を大きくすることができる。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。
また、柱状シリコン層の上部に形成されるＮ＋拡散層がＮ＋ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるＮ＋拡散層がＮ＋ドレイン拡散層でもよい。

以下に本発明のＳＧＴを形成するための製造方法の一例を図１〜図３５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１は、本発明のＳＧＴを形成するための製造工程であり、図２〜図３５は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。

図２を参照して、Ｓｉ基板上１１１にＢＯＸ層１２０が形成され、ＢＯＸ層１２０上にシリコン層１１０が形成されたＳＯＩ基板を用いて、ＳＯＩ層１１０上にパッド酸化膜１２１を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある（図１ステップ１、２、３、４、５）。

図２を参照して、パッド酸化膜１２１越しにＳＯＩ層にしきい値調整用の不純物注入を行う。続いて不純物の活性化及び拡散のためにアニールを行い、ＳＯＩ層の不純物分布を均一化する。次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。（図１ステップ６、７）

図３を参照して、第１のハードマスクであるシリコン窒化膜１３０成膜し、続いてシリコン酸化膜１２２を成膜する。シリコン窒化膜形成後、窒化膜厚測定を行うこともある。また、シリコン酸化膜形成後、シリコン酸化膜厚測定を行うこともある（図１ステップ８、９、１０、１１）。

図４を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜１２２を貫通するホールをドライエッチングにより形成する。リソグラフィ後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある（図１ステップ１２、１３、１４、１５、１６、１７、１８、１９）。
この後、図３８を参照して、酸化膜１２９を堆積し、
図３９を参照して、酸化膜１２９をエッチバックを行うことで、シリコン酸化膜１２２を貫通するホールの径を小さくすることもできる。

図５を参照して、アモルファスシリコンあるいはポリシリコン１４０をシリコン酸化膜１２２に形成されたホールを埋め込むように成膜する。アモルファスシリコンあるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある（図１ステップ２０、２１、２２）。

図６を参照して、ＣＭＰ（化学機械研磨）によりシリコン酸化膜１２２上のアモルファスシリコンあるいはポリシリコン１４０を研磨して除去する。研磨後、膜厚を測定することもある（図１ステップ２３、２４）。

図７を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜１２２を除去することにより、後工程の柱状シリコン層のドライエッチング時に第２のハードマスクとなるアモルファスシリコンあるいはポリシリコン１４０を形成する（図１ステップ２５）。

図８を参照して、アモルファスシリコンあるいはポリシリコン１４０を犠牲酸化し、シリコン酸化膜１２８を形成し、アモルファスシリコンあるいはポリシリコンの寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい（図１ステップ２６、２７、２８）。この犠牲酸化により、図１１で形成される柱状シリコン層１１３の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。

図９を参照して、アモルファスシリコンあるいはポリシリコン１４０表面のシリコン酸化膜１２８をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する（図１ステップ２９）。

図１０を参照して、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクとして、ドライエッチングにより第１のハードマスクであるシリコン窒化膜１３０及びパッド酸化膜１２１をエッチングする（図１ステップ３０、３１）。

図１１を参照して、第１のハードマスクであるシリコン窒化膜１３０及び第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクにして、柱状シリコン層１１３をドライエッチングにより形成する。エッチング後、有機物除去、ＳＥＭを用いた検査、段差確認を行ってもよい（図１ステップ３２、３３、３４、３５）。ドライエッチング時には、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０もエッチングされ、アモルファスシリコンあるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコンあるいはポリシリコン１４０の膜厚Ｔｎ（図１０）が、柱状シリコン層の高さＴｐより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層１２０上に平面状シリコン層１１２を形成する。

図１２を参照して、チャネル部となる柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層１１３及び平面状シリコン層１１２表面を犠牲酸化し、犠牲酸化膜１２３を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい（図１ステップ３６、３７、３８）。

図１３を参照して、レジスト１５０を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ３９、４０、４１、４２、４３）。このときに、柱状シリコン層１１３及び平面状シリコン層１１２上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。

図１４を参照して、平面状シリコン層１１２をドライエッチングにより加工して、平面状シリコン層１１２を分離する。（図１ステップ４４、４５）

図１５を参照して、レジストを除去する。その後、ＳＥＭによる検査、段差確認を行ってもよい（図１ステップ４６、４７、４８）。

図１６を参照して、不純物注入等により平面状シリコン層１１２表面にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２００を形成する（図１ステップ４９、５０）。このときに、柱状シリコン層１１３、平面状シリコン層１１２の犠牲酸化時に形成された犠牲酸化膜１２３をスルー酸化膜として使用することで、製造工程数を削減することができる。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜１３０の幅であるWnよりも柱状シリコン柱の幅Wp1,Wp2は小さいことが必須である。ただし、Ｗｐ₁は、柱状シリコン層下部の幅、Ｗｐ₂は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれないために、小さい角度、すなわち０度〜６度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層１１３上に形成されるシリコン窒化膜１３０により、柱状シリコン層１１３の上部への注入は行われない。N+ソース拡散層２００への注入は０°であることが好ましいが、後に柱状シリコン層１１３の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。

図１７を参照して、犠牲酸化膜１２３をフッ酸などによるウェットエッチングで除去し、ゲート絶縁膜１２４としてシリコン酸化膜やシリコン酸窒化膜を形成する。ゲート絶縁膜形成前に、ゲート形成前洗浄を行ってもよい。また、絶縁膜形成後、膜厚測定を行ってもよい（図１ステップ５１、５２、５３、５４）。

図１８を参照して、ゲート導電膜としてアモルファスシリコンあるいはポリシリコン１４１を、柱状シリコン層１１３を埋め込むように成膜する。成膜後、膜厚を測定してもよい（図１ステップ５５、５６）。

図１９を参照して、ＣＭＰ（化学機械研磨）によりアモルファスシリコンあるいはポリシリコン１４１を研磨し、ゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクであるシリコン窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる（図１ステップ５７）。

図２０を参照して、ゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１をエッチバックすることにより、ゲート長を決定する（図１ステップ５８）。

図２１を参照して、ゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１表面を酸化して、アモルファスシリコンあるいはポリシリコン１４１表面にシリコン酸化膜１２５を形成する。酸化前に、洗浄を行ってもよい（図１ステップ５９、６０）。このシリコン酸化膜１２５により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜１２４へのダメージを抑制することができる。

図２２を参照して、所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜１３１を成膜する。成膜後、膜厚を測定してもよい（図１ステップ６１、６２）。

図２３を参照して、シリコン窒化膜１３１をエッチバックすることによりシリコン窒化膜１３１サイドウォールを形成する。このとき、シリコン酸化膜１２５もエッチングされる。エッチバック後、有機物除去を行ってもよい。また、形状測定を行ってもよい（図１ステップ６３、６４、６５）。シリコン窒化膜サイドウォール１３１の膜厚がゲート電極の膜厚となるため、シリコン窒化膜１３１の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができる。

図２４を参照して、ＢＡＲＣ層１６１及びレジスト１６０を塗布し、リソグラフィーを用いてレジスト１６０によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ６６、６７、６８、６９、７０）。

図２５を参照して、レジスト１６０をマスクとして、ＢＡＲＣ層１６１及びゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１をエッチングして、ゲート電極１４１a及びゲート配線１４１ｂを形成し、レジスト及びBARC層を除去する。エッチング後、寸法測定を行ってもよい（図１ステップ７１、７２、７３、７４、７５）。

図２６を参照して、柱状シリコン１１３上部のシリコン窒化膜１３０及びシリコン窒化膜サイドウォール１３１及びシリコン酸化膜１２１、１２５、平面状シリコン層上部の酸化膜１２４をドライエッチングもしくはウェットエッチングにより除去する（図１ステップ７６）。ドライエッチングでシリコン窒化膜を除去後、ウェットエッチングによりシリコン酸化膜を除去することで、ゲート絶縁膜へのダメージを抑制することもできる。
ウェットエッチングを用いて窒化膜を除去する場合、エッチング前に、酸化を行い、ゲート電極表面に酸化膜を形成し、その後、窒化膜のウェットエッチングを行うことが望ましい。

図２７を参照して、シリコン窒化膜１３２を成膜する。成膜前に、洗浄を行ってもよい。また、成膜後、膜厚を測定してもよい（図１ステップ７７、７８、７９）。

図２８を参照して、シリコン窒化膜１３２をエッチバックして、N+ソース拡散層２００の上面および柱状シリコン１１３上部の表面を露出させ、柱状シリコン層１１３の側壁およびゲート１４１側壁をシリコン窒化膜１３３，１３４、すなわち絶縁膜サイドウォールで覆う。エッチング後、有機物除去を行ってもよい。また、形状を測定してもよい（図１ステップ８０、８１、８２）。この窒化膜１３３，１３４によりゲート電極１４１とソース拡散層２００及び柱状シリコン上部に後に形成されるN＋ドレイン拡散層が分離されるため、シリサイドによるゲート電極１４１とソース拡散層２００及びドレイン拡散層のショートを防止できる。また、柱状シリコン１１３上部の側壁を窒化膜１３４で覆うことにより、柱状シリコン層１１３の側壁からのシリサイド化を制御することができる。
このシリコン窒化膜１３３，１３４がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。

図２９を参照して、不純物注入等により柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層２０１を形成する（図１ステップ８３、８４）。

図３０を参照して、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソース２００表面及びドレイン２０１表面を、金属と半導体の化合物により構成することすなわちシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層２０１上のシリサイド層１５２、およびソース拡散層２００上のシリサイド層１５３を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい（図１ステップ８５、８６、８７、８８）。
柱状シリコン層を囲むゲート電極上１４１にシリサイド層１５１が形成されることにより、ゲート電極１４１の寄生抵抗が減少する。ゲート電極１４１上にシリサイド層１５１が形成されるためには、ゲート電極１４１の膜厚Ｗｇとシリコン窒化膜１３４の膜厚Ｗｓの膜厚において、Ｗｇ＞Ｗｓとなっており、ゲート電極１４１の表面が露出していればよい。

図３１を参照して、コンタクトストッパー１３５としてシリコン窒化膜等を成膜する（図１ステップ８９）。

図３２を参照して、層間膜１２６としてシリコン酸化膜を成膜後、ＣＭＰにより平坦化する。成膜後、シリコン酸化膜厚を測定してもよい。また、ＣＭＰ後、シリコン酸化膜厚、シリコン窒化膜厚を測定してもよい（図１ステップ９０、９１、９２、９３、９４）。

図３３を参照して、柱状シリコン層１１３上部のドレイン拡散層２０１上、ゲート配線１４１ｂ上およびソース拡散層２００上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ９５、９６、９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７）。
また、図４０を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング深さと、柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング深さが異なるため、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜のエッチングを行い、図４１を参照して、レジスト１６２をマスクにして、柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。また、図４２を参照して、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、
図４３を参照して、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、
層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

図３４を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１０８、１０９、１１０、１１１、１１２、１１３、１１４）。

図３５を参照して、第１層配線のエッチングストッパーとしてＳｉＣ（炭化ケイ素）１８０を成膜し、続いて第１配線層の層間膜であるＬｏｗ−ｋ膜１９０を成膜する。このとき、膜厚を測定し、検査をしてもよい（図１ステップ１１５、１１６、１１７、１１８）。続いて、第１層配線をパターニングして、第１配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい（図１ステップ１１９、１２０、１２１、１２２、１２３、１２４、１２５、１２６）。続いて、バリアメタル１７５であるＴａやＴａＮを成膜後、Ｃｕ１７６をスパッタやめっきにより成膜して、ＣＭＰによって第１層配線１７７、１７８、１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１２７、１２８、１２９、１３０、１３１、１３２、１３３）。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい（図１ステップ１３４、１３５、１３６）。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、ＳＥＭ検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい（図１ステップ１３７、１３８、１３９、１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９、１６０、１６１、１６２、１６３、１６４、１６５、１６６、１６７、１６８、１６９、１７０、１７１、１７２、１７３、１７４、１７５、１７６）。
パッドヴィアの前に、多層配線を行ってもよい。

〔発明の効果〕
上述したように、
本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と、
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。

また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。

また、本発明では、
ゲート電極の厚さは、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。

また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。

また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。

また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。

また、本発明では、
チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。

また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。

また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。

また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。

また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。

また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程により、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。

また、本発明では、
ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜へのダメージを抑制することができる。

また、本発明では、
所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程により、
シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。

また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程により、コンタクトの低抵抗化ができる。

また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。

また、本発明では、
半導体装置であって、
基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層それぞれに異なる電圧を印加でき、柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層を低抵抗化することができる。

また、本発明では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第１導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。

また、本発明では、
前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。

本発明の半導体装置の製造方法 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 図３５の断面図。 図３５の断面図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。

符号の説明

１１０．シリコン層
１１１．Ｓｉ基板
１１２．平面状シリコン層
１１３．柱状シリコン層
１２０．ＢＯＸ層
１２１．パッド酸化膜
１２２．シリコン酸化膜
１２３．犠牲酸化膜
１２４．ゲート絶縁膜
１２５．シリコン酸化膜
１２６．層間膜
１２８．シリコン酸化膜
１２９．シリコン酸化膜
１３０．シリコン窒化膜
１３１．シリコン窒化膜
１３２．シリコン窒化膜
１３３．シリコン窒化膜
１３４．シリコン窒化膜
１３５．コンタクトストッパー
１４０．アモルファスシリコンあるいはポリシリコン
１４１．アモルファスシリコンあるいはポリシリコン（ゲート電極）
１４１ａ．ゲート電極
１４１ｂ．ゲート配線
１５０．レジスト
１５１．シリサイド層
１５２．シリサイド層
１５２．シリサイド層
１６０．レジスト
１６１．ＢＡＲＣ層
１６２．レジスト
１７０．Ｃｕ
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．Ｃｕ
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
１８０．エッチングストッパー
１９０．第１配線層の層間膜
２００．Ｎ＋ソース拡散層
２０１．Ｎ＋ドレイン拡散層

Claims (27)

1. 半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
   柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
   柱状の第１導電型半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
   ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
   ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
   柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
   柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
   柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
   ゲートに金属と半導体の化合物を形成する工程と、
   柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
   柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
   柱状の第１導電型半導体層の中心から側壁までの長さと、
   ゲート絶縁膜の厚さと、
   ゲート電極の厚さと、
   ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
   の和より大きい、請求項１に記載の半導体装置の製造方法。
3. ゲート電極の厚さは、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きい、請求項１又は請求項２に記載の半導体装置の製造方法。
4. 平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
5. 平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である、請求項４に記載の半導体装置の製造方法。
6. 平面状半導体層は平面状シリコン層であり、第１導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はp型シリコン層である、請求項４に記載の半導体装置の製造方法。
7. 基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
   パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
   柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含む、請求項１乃至６のうちいずれか一項に記載の半導体装置の製造方法。
8. 基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
   柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
   シリコン窒化膜上にシリコン酸化膜を形成する工程と、
   レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
   アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
   化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
   エッチングにより、シリコン酸化膜を除去することにより、第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
   アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
   アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
   を含む、請求項１乃至７のうちいずれか一項に記載の半導体装置の製造方法。
9. 基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
   柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
   シリコン窒化膜上にシリコン酸化膜を形成する工程と、
   レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
   酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
   を含む、請求項１乃至８のうちいずれか一項に記載の半導体装置の製造方法。
10. 第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
    第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
    を含み、
    第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御する、請求項１乃至９のうちいずれか一項に記載の半導体装置の製造方法。
11. 第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さい、請求項１乃至１０のうちいずれか一項に記載の半導体装置の製造方法。
12. チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和、ドライエッチング中に打ち込まれたシリコン表面の除去、及び／又は、次工程のドライエッチング時に生じる汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
    レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
    平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程と、を含む請求項１乃至１１のうちいずれか一項に記載の半導体装置の製造方法。
13. 第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、請求項１乃至１２のうちいずれか一項に記載の半導体装置の製造方法。
14. 柱状の第１導電型シリコン層の柱径は、第１のハードマスクであるシリコン窒化膜マスクの柱径より小さい、請求項１乃至１３のうちいずれか一項に記載の半導体装置の製造方法。
15. 柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度である、請求項１乃至１４のうちいずれか一項に記載の半導体装置の製造方法。
16. 柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成する、請求項１乃至１５のうちいずれか一項に記載の半導体装置の製造方法。
17. 犠牲酸化膜をエッチングで除去し、ゲート絶縁膜を形成し、ゲート電極としてアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
    化学機械研磨によりアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
    を含み、
    化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制する、請求項１乃至１６のうちいずれか一項に記載の半導体装置の製造方法。
18. ゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
    ゲート電極であるアモルファスシリコンあるいはポリシリコン表面を酸化し、アモルファスシリコンあるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
    を含み、
    このシリコン酸化膜により、後工程において行われるウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつき及び／又はゲート上面からのゲート絶縁膜へのダメージを抑制する、請求項１乃至１７のうちいずれか一項に記載の半導体装置の製造方法。
19. 所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜を成膜する工程と、
    シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングすることによりシリコン窒化膜サイドウォールを形成する工程と
    を含み、
    シリコン窒化膜サイドウォールの膜厚がゲート電極の膜厚となるため、シリコン窒化膜の成膜の膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
    反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
    レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線パターンを形成する工程と、
    柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
    シリコン窒化膜を成膜し、シリコン窒化膜をエッチバックして、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、ゲート絶縁膜を介してシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
    柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
    金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
    を含み、
    シリコン窒化膜サイドウォールによりゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
    柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御する、請求項１乃至１８のいずれか一項に記載の半導体装置の製造方法。
20. コンタクトストッパーを成膜する工程と、
    層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
    柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
    コンタクト孔にバリアメタルを成膜後、メタルを成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
    第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
    第１層配線をパターニングして、第１配線層の溝パターンを形成し、バリアメタルを成膜後、メタルを成膜して、化学機械研磨によって第１層配線を形成する工程と、を含む請求項１乃至１９のいずれか一項に記載の半導体装置の製造方法。
21. 柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
    柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
    コンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
22. 柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
    柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
    コンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
23. 柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
    ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔と
    ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
24. ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
    柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔と
    ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
25. 半導体装置であって、
    基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
    該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
    該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
    該ゲート絶縁膜を囲むゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
    該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
    を具備することを特徴とする半導体装置。
26. 前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
    前記柱状の第１導電型半導体層の中心から側壁までの長さと、
    前記ゲート絶縁膜の厚さと、
    前記ゲート電極の厚さと、
    前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
    の和より大きい、請求項２５に記載の半導体装置。
27. 前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きい、請求項２５又は請求項２６に記載の半導体装置。

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