WO2009102060A1 - 半導体装置とその製造方法 - Google Patents

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WO2009102060A1
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columnar
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layer
forming
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Fujio Masuoka
Tomohiko Kudo
Shintaro Arai
Hiroki Nakamura
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Unisantis Electronics (Japan) Ltd.
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • SGT Surrounding Gate Transistor
  • the SGT provides a channel region so as to surround the side surface of the columnar semiconductor, a large gate width is realized in a small occupied area. That is, it is required to flow a large on-current in a small occupied area. Since a large on-current flows, it is difficult to apply a desired voltage to the source, drain, and gate when the resistance of the source, drain, and gate is high. Therefore, an SGT manufacturing method including a design for reducing the resistance of the source, drain, and gate is required. In addition, since a large on-current flows, it is necessary to reduce the contact resistance.
  • a gate is formed by depositing a gate material, transferring a gate pattern to a resist on a substrate by lithography, and etching the gate material. That is, in the conventional MOS transistor, the gate length is designed by the gate pattern.
  • the gate length is not designed by the gate pattern, but is designed by the manufacturing method, so that the variation in the gate length and the gate length is determined by the manufacturing method.
  • SGT needs to reduce the manufacturing cost like a conventional MOS transistor. Therefore, it is required to reduce the number of manufacturing processes.
  • the post-process after forming the metal gate must always be a manufacturing process that considers metal contamination by the metal gate.
  • a method of manufacturing a semiconductor device the step of forming a planar semiconductor layer on an oxide film formed on a substrate and forming a columnar first conductivity type semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a gate insulating film and a gate electrode made of metal around the columnar first conductive semiconductor layer; Forming an insulating film in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in a columnar shape above the gate; A step of forming an insulating film on the side wall of the gate in a sidewall shape, a step of forming a second conductivity type semiconductor layer on top of the columnar first conductivity type semiconductor layer, Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conduct
  • At least one of the columnar first conductive semiconductor layers is: The length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; The method for manufacturing the semiconductor device is characterized in that the sum is greater than.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is a first conductivity type silicon layer
  • the second conductivity type semiconductor layer is a second conductivity type silicon layer.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is a p-type silicon layer or a non-doped silicon layer
  • the second conductivity type semiconductor layer is an n-type silicon layer. Is the method.
  • the planar semiconductor layer is a planar silicon layer
  • the first conductivity type semiconductor layer is an n-type silicon layer or a non-doped silicon layer
  • the second conductivity type semiconductor layer is a p-type silicon layer. Is the method.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer; Impurity implantation for threshold adjustment is performed on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer through the pad oxide film, and annealing is performed for impurity activation and diffusion.
  • the method of manufacturing a semiconductor device includes a step of forming a silicon nitride film that is used as a mask when forming the columnar first conductivity type silicon layer.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Forming amorphous silicon or polysilicon so as to fill holes formed in the silicon oxide film; Polishing and removing the amorphous silicon or polysilicon of the silicon oxide film by chemical mechanical polishing; By removing the silicon oxide film by etching, Forming
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Depositing an oxide film and performing etch back to reduce the diameter of the hole penetrating the silicon oxide film;
  • a method for manufacturing the semiconductor device comprising:
  • amorphous silicon or polysilicon mask as the second hard mask as a mask
  • etching the silicon nitride film and the pad oxide film by dry etching to form a silicon nitride film mask as the first hard mask Forming a columnar first conductivity type silicon layer by dry etching using the first hard mask and the second hard mask as a mask
  • Including The amorphous silicon or polysilicon mask that is the second hard mask is all etched, and the plasma emission intensity that can be detected by the dry etching apparatus changes. By detecting this change in plasma emission intensity,
  • the semiconductor device manufacturing method is characterized in that end point detection is performed and the height of the columnar first conductivity type silicon layer is controlled.
  • the thickness of the amorphous silicon or polysilicon mask which is the second hard mask is smaller than the height of the columnar first conductivity type silicon layer.
  • the columnar shape is due to the relief of unevenness on the side wall of the columnar substitutional conductivity type silicon layer that becomes the channel part, the removal of the silicon surface in which carbon or the like is implanted during dry etching, and contamination of by-products generated during the next dry etching.
  • the method for manufacturing a semiconductor device includes a step of dry-etching the planar silicon layer to form a planar silicon layer below the columnar first conductivity type silicon layer and removing the resist.
  • impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • a method of manufacturing a semiconductor device comprising: forming a second conductivity type silicon layer formed on the planar silicon layer.
  • the column diameter of the columnar first conductivity type silicon layer is The semiconductor device manufacturing method is characterized in that it is smaller than a column diameter of a silicon nitride film mask which is a first hard mask.
  • the implantation angle of the impurity implantation used for forming the second conductivity type silicon layer formed in the planar silicon layer below the columnar first conductivity type silicon layer is 0 to 6 degrees. It is a manufacturing method.
  • the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer is formed without implanting impurities into the upper portion of the columnar first conductivity type semiconductor layer.
  • the gate insulating film having a high dielectric constant is removed by dry etching performed later.
  • Etching back the metal that is the gate electrode to form a gate electrode having a desired gate length A step of forming a silicon oxide film on the surface of the metal and the columnar first conductivity type silicon layer as the gate electrode; Including With this silicon oxide film, the metal is covered so that it can be processed without considering metal contamination in the subsequent process, and the gate upper surface is protected from wet processing or dry processing, and the gate length variation or gate insulation from the gate upper surface is protected.
  • the semiconductor device manufacturing method is characterized in that damage to the film can be suppressed.
  • BARC layer antireflection film layer
  • the compounding of a metal and a semiconductor from the side wall of the columnar first conductivity type silicon layer is controlled by covering the side wall of the upper portion of the columnar first conductivity type silicon layer with a silicon nitride film. It is a manufacturing method.
  • a silicon nitride film or the like as a contact stopper; A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; On the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer, on the gate electrode, and on the second conductivity type silicon layer formed on the top of the columnar first conductivity type silicon layer And a step of forming a contact hole by etching, After forming a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper Forming a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a barrier metal such as tantalum (Ta),
  • the contact hole on the columnar silicon layer and the contact hole on the gate wiring After the interlayer film etching process of the contact hole on the columnar silicon layer and the contact hole on the gate wiring, Perform the interlayer film etching process of the contact hole on the planar silicon layer under the columnar silicon layer, Thereafter, the contact hole on the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the contact hole on the planar silicon layer below the columnar silicon layer are etched.
  • the contact hole on the planar silicon layer below the columnar silicon layer After the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer, Perform an interlayer etching process between the contact hole on the top of the columnar silicon layer and the contact hole on the gate wiring, Thereafter, the contact hole on the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the contact hole on the planar silicon layer below the columnar silicon layer are etched.
  • the contact hole on the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the contact hole on the planar silicon layer below the columnar silicon layer are etched.
  • the contact hole on the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the contact hole on the planar silicon layer below the columnar silicon layer are etched.
  • a semiconductor device A planar semiconductor layer formed on a substrate and having a second conductivity type semiconductor layer formed thereon, wherein the second conductivity type semiconductor layer is a planar semiconductor layer in which a compound of a metal and a semiconductor is formed; A columnar first conductive type semiconductor layer formed on the planar semiconductor layer and having a second conductive type semiconductor layer formed thereon, wherein a compound of a metal and a semiconductor is formed on the second conductive type semiconductor layer.
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: A length from the center to the side wall of the columnar first conductive semiconductor layer; A thickness of the gate insulating film; The thickness of the gate electrode; The insulating film formed in a sidewall shape on the side wall of the gate electrode; The semiconductor device as described above, which is larger than the sum of
  • a method of manufacturing a semiconductor device the step of forming a planar semiconductor layer on an oxide film formed on a substrate and forming a columnar first conductivity type semiconductor layer on the planar semiconductor layer; Forming a second conductivity type semiconductor layer in a planar semiconductor layer below the columnar first conductivity type semiconductor layer; Forming a gate insulating film and a gate electrode made of metal around the columnar first conductive semiconductor layer; Forming an insulating film in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in a columnar shape above the gate; A step of forming an insulating film on the side wall of the gate in a sidewall shape, a step of forming a second conductivity type semiconductor layer on top of the columnar first conductivity type semiconductor layer, Forming a metal-semiconductor compound in a second conductive semiconductor layer formed in a planar semiconductor layer below the columnar first conductive semiconductor layer; Forming a compound of a metal and a semiconductor in a second conductivity type
  • At least one of the columnar first conductive semiconductor layers is: The length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: The length from the center of the columnar first conductivity type semiconductor layer to the side wall; The thickness of the gate insulating film, The thickness of the gate electrode, The thickness of the insulating film formed in a sidewall shape on the side wall of the gate; By being greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • the sum of the thickness of the gate electrode made of metal and the thickness of the gate insulating film is By being larger than the sum of the thicknesses of the insulating films formed in a sidewall shape on the upper side wall of the first conductive type semiconductor layer in the upper part of the columnar shape, Metal and semiconductor compounds can be formed on the gate electrode, The resistance of the gate electrode can be reduced.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer; Impurity implantation for threshold adjustment is performed on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer through the pad oxide film, and annealing is performed for impurity activation and diffusion.
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, Forming amorphous silicon or polysilicon so as to fill holes formed in the silicon oxide film; Polishing and removing the amorphous silicon or polysilicon of the silicon oxide film by chemical mechanical polishing; By removing the silicon oxide film by etching, Forming an amorphous silicon oxide film by
  • a silicon layer for forming a columnar first conductivity type silicon layer and a planar silicon layer is formed on the oxide film formed on the substrate, Forming a pad oxide film on the silicon layer forming the columnar first conductivity type silicon layer and the planar silicon layer, and forming a silicon nitride film used as a mask when forming the columnar first conductivity type silicon layer And a process of Forming a silicon oxide film on the silicon nitride film; A step of applying a resist, forming a pattern in which the columnar first conductivity type silicon layer is inverted by lithography using lithography, and forming a hole penetrating the silicon oxide film at a position where the columnar first conductivity type silicon layer is formed When, By depositing an oxide film and performing etch back to reduce the diameter of the hole penetrating the silicon oxide film, By reducing the column diameter of the columnar first conductivity type silicon layer formed later, the short channel effect of the transistor can be suppressed and the leakage current can be reduced.
  • amorphous silicon or polysilicon mask as the second hard mask as a mask, etching the silicon nitride film and the pad oxide film by dry etching to form a silicon nitride film mask as the first hard mask;
  • a step of forming a columnar first conductivity type silicon layer by dry etching By using the first hard mask and the second hard mask as a mask, a step of forming a columnar first conductivity type silicon layer by dry etching, The amorphous silicon or polysilicon mask that is the second hard mask is all etched, and the plasma emission intensity that can be detected by the dry etching apparatus changes. By detecting this change in plasma emission intensity, The end point can be detected, and the height of the columnar first conductivity type silicon layer can be controlled.
  • the thickness of the amorphous silicon or polysilicon mask as the second hard mask is smaller than the height of the columnar first conductivity type silicon layer, the end point of dry etching can be detected.
  • the columnar shape is due to the relief of unevenness on the side wall of the columnar substitutional conductivity type silicon layer that becomes the channel part, the removal of the silicon surface in which carbon or the like is implanted during dry etching, and contamination of by-products generated during the next dry etching.
  • Sacrificial oxidation of the formed columnar first conductivity type silicon layer to protect the first conductivity type silicon layer Applying a resist and forming a pattern of a second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer by lithography using lithography; Including a step of dry etching the planar silicon layer to form a planar silicon layer below the columnar first conductivity type silicon layer and removing the resist; Since the oxide film formed by sacrificial oxidation is used as the first conductive type silicon layer protective film, the number of manufacturing steps can be reduced and the manufacturing cost can be reduced.
  • the present invention Using the sacrificial oxide film formed during the sacrificial oxidation of the first conductivity type silicon layer as a through oxide film, impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • impurities of the second conductivity type are introduced into the surface of the planar silicon layer by impurity implantation or the like, and the lower portion of the columnar first conductivity type silicon layer is introduced.
  • the column diameter of the columnar first conductivity type silicon layer is By being smaller than the column diameter of the silicon nitride film mask which is the first hard mask, Impurities can be prevented from being implanted from the side walls of the first conductivity type silicon layer during implantation.
  • the impurity implantation angle used for forming the second conductivity type silicon layer formed in the planar silicon layer below the columnar first conductivity type silicon layer is 0 ° to 6 °, Impurities can be prevented from being implanted from the side wall of the columnar first conductivity type silicon layer during implantation.
  • the present invention By forming a second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer without implanting impurities into the upper portion of the columnar first conductivity type semiconductor layer, Since the implantation conditions of the upper part of the columnar first conductivity type silicon layer and the planar silicon layer below the columnar first conductivity type silicon layer can be easily optimized, the short channel effect can be suppressed and the leakage current can be suppressed. it can.
  • Etching back the metal that is the gate electrode to form a gate electrode having a desired gate length A step of forming a silicon oxide film on the surface of the metal and the columnar first conductivity type silicon layer as the gate electrode;
  • the metal is covered so that it can be processed without considering metal contamination in the subsequent process, and the gate upper surface is protected from wet processing or dry processing, and the gate length variation or gate insulation from the gate upper surface is protected. Damage to the film can be suppressed.
  • BARC layer An antireflection film layer
  • Forming a silicon nitride film or the like as a contact stopper A step of planarizing by chemical mechanical polishing after forming a silicon oxide film as an interlayer film; On the second conductivity type silicon layer formed on the planar silicon layer below the columnar first conductivity type silicon layer, on the gate electrode, and on the second conductivity type silicon layer formed on the top of the columnar first conductivity type silicon layer And a step of forming a contact hole by etching, After forming a barrier metal such as tantalum (Ta), tantalum nitride (TaN), titanium (Ti), or titanium nitride (TiN) in the contact hole, a metal such as tungsten (W), copper (Cu), or an alloy containing copper Forming a contact plug by chemical mechanical polishing, forming a film by sputtering or plating, and Forming a first layer wiring etching stopper such as silicon carbide (SiC), and subsequently forming a low dielectric constant film
  • the interlayer film etching process of the contact hole on the columnar silicon layer and the contact hole on the gate wiring Perform the interlayer film etching process of the contact hole on the planar silicon layer under the columnar silicon layer, After that, by etching the contact holes on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer, Optimization of etching conditions for contact holes on the pillar-shaped silicon layer and contact holes on the gate wiring, It is also possible to optimize the etching conditions for the contact holes on the planar silicon layer below the columnar silicon layer.
  • the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer After the interlayer etching process of the contact hole on the planar silicon layer below the columnar silicon layer, Perform an interlayer etching process between the contact hole on the top of the columnar silicon layer and the contact hole on the gate wiring, After that, by etching the contact holes on the upper part of the columnar silicon layer, the contact hole on the gate wiring, and the contact stopper on the planar silicon layer below the columnar silicon layer, Optimization of etching conditions for contact holes on the pillar-shaped silicon layer and contact holes on the gate wiring, It is also possible to optimize the etching conditions for the contact holes on the planar silicon layer below the columnar silicon layer.
  • a semiconductor device A planar semiconductor layer formed on a substrate and having a second conductivity type semiconductor layer formed thereon, wherein the second conductivity type semiconductor layer is a planar semiconductor layer in which a compound of a metal and a semiconductor is formed; A columnar first conductive type semiconductor layer formed on the planar semiconductor layer and having a second conductive type semiconductor layer formed thereon, wherein a compound of a metal and a semiconductor is formed on the second conductive type semiconductor layer.
  • the length from the center of the columnar first conductivity type semiconductor layer to the end of the planar semiconductor layer is: A length from the center to the side wall of the columnar first conductive semiconductor layer; A thickness of the gate insulating film; The thickness of the gate electrode; The insulating film formed in a sidewall shape on the side wall of the gate electrode; Is greater than the sum of A compound of a metal and a semiconductor can be formed on the second conductive semiconductor layer formed on the planar semiconductor layer below the columnar first conductive semiconductor layer, The resistance of the second conductive semiconductor layer formed in the planar semiconductor layer below the columnar first conductive semiconductor layer can be reduced.
  • FIG. 37 (a) is a plan view of an NMOS SGT formed using the present invention
  • FIG. 37 (b) is a cross-sectional view taken along the cut line AA ′ of FIG. 37 (a).
  • An NMOS SGT formed using the present invention will be described below with reference to FIG.
  • a planar silicon layer 112 is formed on the BOX layer 120 formed on the Si substrate 111
  • a columnar silicon layer 113 is formed on the planar silicon layer 112, and a high dielectric film is formed around the columnar silicon layer 113.
  • a gate insulating film 145 and a metal gate electrode 147 are formed.
  • N + source diffusion layer 200 is formed on the planar silicon layer 112 below the columnar silicon layer, and an N + drain diffusion layer 201 is formed on the columnar silicon layer.
  • a contact 174 is formed on the N + source diffusion layer 200, a contact 173 is formed on the N + drain diffusion layer 201, and a contact 172 is formed on the gate wiring 147b extending from the gate electrode 147a.
  • FIG. 38 is a cross-sectional view taken along the cut line BB ′ of FIG.
  • Wa is the length from the center of the silicon pillar 113 to the end of the planar silicon layer 112
  • Wp is the length from the center of the silicon pillar 113 to the side wall
  • Wox is the thickness of the gate insulating film 145
  • Wg is the gate electrode 147.
  • Ws is the width of the oxide film sidewall and the nitride film sidewall, that is, the width of the insulating film.
  • the SGT operates as a transistor by connecting the N + source diffusion layer to the GND potential, connecting the N + drain diffusion layer to the Vcc potential, and applying a potential of 0 to Vcc to the gate electrode.
  • the N + diffusion layer formed on the columnar silicon layer may be an N + source diffusion layer
  • the N + diffusion layer formed on the planar silicon layer below the columnar silicon layer may be an N + drain diffusion layer.
  • FIG. 1 shows a manufacturing process for forming the SGT of the present invention
  • FIGS. 2 to 37 show an example of manufacturing the SGT according to the present invention.
  • (A) is a plan view
  • (b) is a cross-sectional view along A-A ′.
  • pad oxide film 121 is formed on SOI layer 110 using an SOI substrate in which BOX layer 120 is formed on Si substrate 111 and silicon layer 110 is formed on BOX layer 120. .
  • lot formation may be performed, laser mark formation may be performed, and pad oxide film cleaning may be performed. Further, the pad oxide film thickness may be measured after the pad oxidation (steps 1, 2, 3, 4, 5 in FIG. 1).
  • Impurity implantation for threshold adjustment may be performed on the SOI layer through the pad oxide film, annealing may be performed for impurity activation and diffusion, and the impurity distribution in the SOI layer may be made uniform. At this time, the number of manufacturing steps can be reduced by using a pad oxide film formed as a through oxide film at the time of impurity implantation in order to relieve stress between the silicon nitride film and silicon formed in the next process. And manufacturing costs can be reduced.
  • a silicon nitride film 130 as a first hard mask is formed, and then a silicon oxide film 122 is formed.
  • the nitride film thickness may be measured.
  • the oxide film thickness may be measured after the silicon oxide film is deposited (steps 6, 7, 8, and 9 in FIG. 1).
  • a resist is applied, a pattern is formed by inverting the columnar silicon layer with lithography using lithography, and a hole penetrating the silicon oxide film 122 is formed at a position where the columnar silicon layer is formed by dry etching. .
  • Dimensional measurement and inspection may be performed after lithography. Further, cleaning may be performed after etching (steps 10, 11, 12, 13, 14, 15, 16, and 17 in FIG. 1).
  • an oxide film 129 is deposited, and referring to FIG. 41, the oxide film 129 is etched back to reduce the diameter of the hole penetrating the silicon oxide film 122. it can.
  • amorphous silicon or polysilicon 140 is formed so as to fill holes formed in silicon oxide film 122. Cleaning may be performed before depositing amorphous silicon or polysilicon. In addition, the film thickness may be measured after deposition (steps 18, 19, and 20 in FIG. 1).
  • amorphous silicon or polysilicon 140 on silicon oxide film 122 is polished and removed by CMP (chemical mechanical polishing). After polishing, the film thickness may be measured (steps 21 and 22 in FIG. 1).
  • the silicon oxide film 122 is removed by wet etching using hydrofluoric acid or the like, or by dry etching, so that amorphous silicon or poly silicon serving as a second hard mask at the time of dry etching of the columnar silicon layer in a later process is obtained. Silicon 140 is formed. (Step 23 in FIG. 1)
  • amorphous silicon or polysilicon 140 is sacrificial oxidized to form silicon oxide film 128, and the dimensions of amorphous silicon or polysilicon are reduced.
  • cleaning before sacrificial oxidation may be performed.
  • the film thickness may be measured after oxidation (steps 24, 25, and 26 in FIG. 1).
  • the silicon oxide film 128 on the surface of amorphous silicon or polysilicon 140 is removed by wet etching using hydrofluoric acid or dry etching. (Step 27 in FIG. 1).
  • silicon nitride film 130 and pad oxide film 121 as the first hard mask are etched by dry etching using amorphous silicon or polysilicon 140 as the second hard mask as a mask. (Steps 28 and 29 in FIG. 1).
  • columnar silicon layer 113 is formed by dry etching using silicon nitride film 130 as the first hard mask and amorphous silicon or polysilicon 140 as the second hard mask as a mask. After etching, organic matter removal, inspection using SEM, and step confirmation may be performed (steps 30, 31, 32, and 33 in FIG. 1). During dry etching, the amorphous silicon or polysilicon 140, which is the second hard mask, is also etched. When all of the amorphous silicon or polysilicon 140 is etched, the plasma emission intensity that can be detected by the dry etching apparatus changes. Therefore, by detecting the change in the plasma emission intensity, the end point of etching can be detected, and the height of the columnar silicon layer 113 can be stably controlled regardless of the etching rate.
  • the film thickness of amorphous silicon or polysilicon 140 before the columnar silicon layer dry etching needs to be smaller than the height of the columnar silicon layer.
  • the planar silicon layer 112 is formed on the buried oxide film layer 120.
  • the surface of the columnar silicon layer and the planar silicon layer are used to alleviate the unevenness of the side wall of the columnar silicon layer 113 serving as a channel portion and to remove the silicon surface into which carbon or the like is implanted during dry etching.
  • Sacrificial oxidation is performed to form a sacrificial oxide film 123.
  • cleaning before sacrificial oxidation may be performed.
  • the sacrificial oxide film thickness may be measured after the sacrificial oxidation (steps 34, 35, and 36 in FIG. 1).
  • a resist 150 is applied, and a pattern of the source diffusion layer is formed from the resist using lithography.
  • overlay error measurement, dimension measurement, and inspection may be performed (steps 37, 38, 39, 40, and 41 in FIG. 1).
  • the sacrificial oxide film 123 formed by the above-described sacrificial oxidation on the columnar silicon layer 113 and the planar silicon layer 112 protects the silicon surface from contamination such as by-products generated during the next dry etching.
  • planar silicon layer 112 is processed by dry etching, and planar silicon layer 112 is separated. (FIG. 1, steps 42 and 43)
  • step confirmation may be performed (steps 44, 45, and 46 in FIG. 1).
  • impurities such as P and As are introduced into the surface of planar silicon layer 112 by impurity implantation or the like to form N + source diffusion layer 200 (steps 47 and 48 in FIG. 1).
  • the number of manufacturing steps can be reduced by using the sacrificial oxide film 123 formed during the sacrificial oxidation of the columnar silicon layer 113 and the planar silicon layer 112 as a through oxide film.
  • the transistor characteristics may fluctuate. Therefore, it is essential that the widths Wp1 and pWp2 of the columnar silicon pillars are smaller than Wn which is the width of the nitride film 130.
  • Wp1 is the width of the lower part of the columnar silicon layer
  • Wp2 is the width of the upper part of the columnar silicon layer.
  • the impurities are not implanted from the side wall of the columnar silicon layer 113 at the time of implantation, it is preferable to implant the impurities at a small angle, that is, 0 to 6 degrees.
  • the silicon nitride film 130 formed on the columnar silicon layer 113 is not implanted into the upper portion of the columnar silicon layer 113.
  • the implantation into the N + source diffusion layer 200 is preferably 0 °, but the implantation into the drain diffusion layer, which will be formed later on the columnar silicon layer 113, is formed in a self-aligned manner with the gate electrode. It is preferable to inject it.
  • the silicon surface is oxidized to form oxide film 124, and nitride film 130 is thinned by wet etching. Cleaning may be performed before oxidation. In addition, the film thickness may be measured after oxidation. (Steps 49, 50, 51, 52 in FIG. 1). This step is for removing the high-K gate insulating film using dry etching in FIG. 22, and the width Wn of the nitride film 130 needs to be smaller than the widths Wp1 and Wp2 of the silicon pillar 113.
  • sacrificial oxide film 123 and oxide film 124 are removed by wet etching using hydrofluoric acid or the like. (Step 53 in FIG. 1)
  • HfSiO and HfSiON are formed as high-K gate insulating film 145. Cleaning may be performed before forming the insulating film. Further, heat treatment may be performed after the formation (steps 54, 55, and 56 in FIG. 1).
  • metal 147 is formed as a gate conductive film so as to embed columnar silicon layer 113. (Step 57 in FIG. 1)
  • metal 147 is polished by CMP to planarize the upper surface of the gate conductive film.
  • CMP by using the silicon nitride film 130, which is the first hard mask, as a CMP stopper, the CMP polishing amount can be controlled with good reproducibility. (Step 58 in FIG. 1)
  • the gate length is determined by etching back metal 147 which is a gate conductive film.
  • the high-K gate insulating film is also etched (step 59 in FIG. 1).
  • the film thickness may be measured after metal deposition (step 60 in FIG. 1).
  • a silicon oxide film 125 is formed on the surfaces of metal 147 and silicon pillar 113 which are gate conductive films. By covering the metal 147 with the silicon oxide film 125, it can be processed without considering metal contamination in a later process. In addition, since the gate upper surface is protected from wet processing or dry processing, variation in gate length, that is, variation in gate length and damage to the gate insulating film 145 from the gate upper surface can be suppressed. (FIG. 1, step 61)
  • a silicon nitride film 131 thicker than the desired gate electrode is formed. After film formation, the nitride film thickness may be measured (steps 62 and 63 in FIG. 1).
  • silicon nitride film 131 is etched back to form silicon nitride film 131 sidewalls.
  • the silicon oxide film 125 is also etched.
  • organic substance removal and shape measurement may be performed (steps 64, 65, 66 in FIG. 1). Since the sum of the thickness of the silicon nitride film sidewall 131 and the thickness of the silicon oxide film is the sum of the thickness of the gate electrode formed of the gate electrode 147 made of the metal 147 and the thickness of the high-K gate insulating film.
  • a gate electrode having a desired film thickness can be formed.
  • BARC layer 161 and resist 160 are applied, and a gate wiring pattern is formed by resist 160 using lithography. After pattern formation, overlay error measurement, dimension measurement, and inspection may be performed (steps 67, 68, 69, 70, 71 in FIG. 1).
  • BARC layer 161 gate conductive film metal 147, and high-K gate insulating film are etched to form gate electrode 147a and gate wiring pattern 147b. And the BARC layer is removed. Thereafter, shape measurement may be performed (steps 72, 73, 74, 75, and 76 in FIG. 1).
  • silicon nitride film 130 and silicon nitride film sidewall 131 and silicon oxide films 121 and 125 on columnar silicon 113, and oxide film 124 on a planar silicon layer are removed by dry etching or wet etching (see FIG. 28).
  • a silicon oxide film 127 and a silicon nitride film 132 are formed. After film formation, the film thickness may be measured (steps 78, 79, and 80 in FIG. 1).
  • silicon nitride film 132 is etched back, silicon oxide film 127 is etched to expose the upper surface of N + source diffusion layer 200 and the upper surface of columnar silicon 113, and the sidewall and gate of columnar silicon layer 113. 147 side walls are covered with silicon nitride films 133 and 134. After etching, organic matter removal and shape measurement may be performed (steps 81, 82, and 83 in FIG. 1). Since the nitride films 133 and 134 separate the gate electrode 147, the source diffusion layer 200, and the N + drain diffusion layer formed later on the columnar silicon, the gate electrodes 147, 147, the source diffusion layer 200, and the drain diffusion layer made of silicide are separated. Can be prevented.
  • the silicon nitride films 133 and 134 are silicon oxide films, they are etched by hydrofluoric acid used for cleaning / peeling process and silicide pretreatment, so that the silicon nitride films 133 and 134 are films not soluble in hydrofluoric acid such as silicon nitride films. Preferably there is.
  • an impurity such as P or As is introduced into the upper portion of columnar silicon layer 113 by impurity implantation or the like, and N + drain diffusion layer 201 is formed. Activation may be performed after the introduction of impurities (steps 84 and 85 in FIG. 1).
  • a metal film such as Ni or Co is sputtered, and heat treatment is applied to make the surface of source 200 drain 201 a silicide of a metal and a semiconductor, that is, silicidation, thereby removing the unreacted metal film.
  • a silicide layer 152 on the diffusion layer 201 and a silicide layer 153 on the source diffusion layer 200 are formed.
  • the oxide film may be removed (steps 86, 87, 88, 89 in FIG. 1).
  • a silicon nitride film or the like is formed as contact stopper 135. (Step 90 in FIG. 1)
  • a silicon oxide film is formed as interlayer film 126, it is planarized by CMP. After film formation, the film thickness may be measured. Further, the film thickness may be measured after planarization. Further, the nitride film thickness may be measured (steps 91, 92, 93, 94, 95 in FIG. 1).
  • contact holes are formed by etching on drain diffusion layer 201 above columnar silicon layer 113, on gate wiring 147b, and on source diffusion layer 200. Before etching the contact hole, contact mask exposure is performed. Further, dimension measurement, overlay error measurement, and inspection may be performed. Further, after the contact hole is formed, the plasma resist is peeled off. Thereafter, cleaning may be performed, and dimension measurement, oxide film thickness measurement, inspection, and wafer container replacement may be performed (FIG. 1 steps 96, 97, 98, 99, 100, 101, 102, 103, 104, 105, 106, 107, 108).
  • the etching depth of the contact hole on the columnar silicon layer and the contact hole on the gate wiring is different from the etching depth of the contact hole on the planar silicon layer below the columnar silicon layer.
  • the interlayer film between the contact hole on the silicon layer and the contact hole on the gate wiring is etched.
  • the interlayer between the contact holes on the planar silicon layer below the columnar silicon layer is masked using the resist 162 as a mask.
  • the contact stopper may be etched after the film is etched and the interlayer film is etched.
  • the interlayer film of the contact hole on the upper part of the columnar silicon layer is etched, and the contact hole on the gate wiring and the contact on the planar silicon layer below the columnar silicon layer are referred to with reference to FIG.
  • the contact stopper may be etched after the interlayer film of the hole is etched and the interlayer film is etched.
  • the upper part of the pillar-shaped silicon layer is etched by separately etching the interlayer film in the contact hole above the pillar-shaped silicon layer and the interlayer film in the contact hole on the planar silicon layer below the pillar-shaped silicon layer and the contact hole on the gate wiring. It is also possible to optimize the etching conditions for the contact holes and the etching conditions for the contact holes on the gate wiring and the contact holes on the planar silicon layer below the columnar silicon layer.
  • tantalum (Ta), tantalum nitride (TaN) or the like, which is barrier metal 171 is formed in the contact hole, and then copper (Cu) 170 is formed by sputtering or plating, and contact 172 is formed by CMP. , 173, 174.
  • Titanium (Ti) or titanium nitride (TiN) may be used as the barrier metal.
  • tungsten (W) may be used.
  • an alloy containing copper may be used.
  • backside treatment, inspection, and heat treatment may be performed. Further, inspection may be performed after CMP (steps 111, 112, 113, 114, and 115 in FIG. 1).
  • SiC 180 (silicon carbide) is formed as an etching stopper for the first layer wiring, and subsequently, a Low-k film 190 which is an interlayer film of the first wiring layer is formed.
  • the film thickness may be measured and inspected (steps 116, 117, 118, and 119 in FIG. 1).
  • the first layer wiring is patterned to form a groove pattern of the first wiring layer. After patterning, dimension measurement, overlay error measurement, and inspection may be performed. After forming the groove pattern, the plasma resist may be stripped and inspected (steps 120, 121, 122, 123, 124, 125, 126, 127 in FIG. 1).
  • first layer wirings 177, 178, 179 are formed by CMP.
  • Titanium (Ti) or titanium nitride (TiN) may be used as the barrier metal.
  • tungsten (W) may be used.
  • an alloy containing copper may be used.
  • backside treatment, inspection, and heat treatment may be performed. In addition, inspection may be performed after CMP (steps 128, 129, 130, 131, 132, 133, and 134 in FIG. 1).
  • nitride film deposition, interlayer insulating film deposition, and interlayer insulating film thickness measurement may be performed (steps 135, 136, and 137 in FIG. 1).
  • Multi-layer wiring may be performed before the pad via.
  • the manufacturing method of the semiconductor device of this invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • FIG. 38 is a cross-sectional view of FIG.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • A-A 'sectional process drawing showing a manufacturing example of a semiconductor device according to the present invention The top view which shows the manufacture example of the semiconductor device which concerns on this invention.
  • Silicide layer 153 Silicide layer 160. Resist 161. BARC layer 162. Resist 170. Cu 171. Barrier metal 172. Contact 173. Contact 174. Contact 175. Barrier metal 176. Cu 177. First layer wiring 178. First layer wiring 179. First layer wiring 200. N + source diffusion layer 201. N + drain diffusion layer

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Abstract

　ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、平面状半導体層に第１の第２導電型半導体層を形成する工程と、第１導電型半導体層の周囲にゲート絶縁膜及び金属からなるゲート電極を形成する工程と、ゲートの上部且つ第１導電型半導体層の上部側壁、及びゲート電極の側壁に絶縁膜をサイドウォール状に形成する工程と、第１導電型半導体層の上部に第２の第２導電型半導体層を形成する工程と、第１及び第２の第２導電型半導体層とゲート電極に金属と半導体の化合物を形成する工程と、第１及び第２の第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする。

Description

半導体装置とその製造方法
この発明は、半導体装置とその製造方法に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。
従来のＭＯＳトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。
ＳＧＴは、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。
ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。
ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
特開平２－７１５５６ 特開平２－１８８９６６ 特開平３－１４５７６１
そこで、ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。
本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜および金属からなるゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
また、本発明の好ましい態様では、
前記柱状の第１導電型半導体層のうち少なくとも一つは、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と、
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
シリコン窒化膜マスクの柱径を、柱状の第１導電型シリコン層の柱径より小さくする工程を含み、
後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属を、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属を研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート電極である金属をエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属および柱状の第１導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含み、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
を含み、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属からなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、シリコン酸化膜及びゲート電極である金属をエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン酸化膜とシリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含む前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
半導体装置であって、
基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲む金属からなるゲート電極と、
該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することを特徴とする半導体装置である。
また、本発明の好ましい態様では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第１導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きい、前記記載の半導体装置である。
本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜および金属からなるゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により、
ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供する。
また、本発明では、
前記柱状の第１導電型半導体層のうち少なくとも一つは、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
金属からなるゲート電極の厚さと
ゲート絶縁膜の厚さの和は、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さの和
より大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、
ゲート電極を低抵抗化することができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、
シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
シリコン窒化膜マスクの柱径を、柱状の第１導電型シリコン層の柱径より小さくする工程を含むことにより、
後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することができる。
また、本発明では、
犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属を、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属を研磨し、ゲート電極の上面を平坦化する工程と、を含むことにより、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することができる。
また、本発明では、
ゲート電極である金属をエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属および柱状の第１導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含むことにより、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
また、本発明では、
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
を含むことにより、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属からなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、シリコン酸化膜及びゲート電極である金属をエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン酸化膜とシリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含むことにより、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含むことにより、
コンタクトの低抵抗化ができる。
また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
半導体装置であって、
基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
該ゲート絶縁膜を囲む金属からなるゲート電極と、
該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
を具備することにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、ゲート電極、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層それぞれに異なる電圧を印加でき、柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層、柱状の第１導電型半導体層の上部に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
前記柱状の第１導電型半導体層の中心から側壁までの長さと、
前記ゲート絶縁膜の厚さと、
前記ゲート電極の厚さと、
前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
の和より大きいことにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
図３７（ａ）は本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図３７（ｂ）は、図３７（ａ）のカットラインＡ－Ａ'に沿った断面図である。以下に図３７を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。
Ｓｉ基板１１１上に形成されたＢＯＸ層１２０上に、平面状シリコン層１１２が形成され、平面状シリコン層１１２上に柱状シリコン層１１３が形成され、柱状シリコン層１１３の周囲に高誘電膜であるゲート絶縁膜１４５およびメタルゲート電極１４７が形成されている。柱状シリコン層の下部の平面状シリコン層１１２には、Ｎ＋ソース拡散層２００が形成され、柱状シリコン層の上部にはＮ＋ドレイン拡散層２０１が形成されている。Ｎ＋ソース拡散層２００上にはコンタクト１７４が形成され、Ｎ＋ドレイン拡散層２０１上にはコンタクト１７３が形成され、ゲート電極１４７aより延在するゲート配線１４７ｂ上にはコンタクト１７２が形成されている。
図３８は図３７（ｂ）のカットラインＢ－Ｂ'に沿ったの断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイドを形成することが必要である。そのため、平面シリコン層１１２にシリサイドを形成するためには以下の条件が必要である。
Ｗａ＞Ｗｐ＋Ｗｏｘ＋Ｗｇ＋Ｗｓ
ここでＷａはシリコン柱１１３の中心から平面シリコン層１１２の端までの長さ、Ｗｐはシリコン柱１１３の中心から側壁までの長さ、Ｗｏｘはゲート絶縁膜１４５の厚さ、Ｗｇはゲート電極１４７の幅、Ｗｓは酸化膜サイドウォールと窒化膜サイドウォールの幅、すなわち絶縁膜の幅である。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０～Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。また、柱状シリコン層の上部に形成されるＮ＋拡散層がＮ＋ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるＮ＋拡散層がＮ＋ドレイン拡散層でもよい。
以下に本発明のＳＧＴを形成するための製造方法の一例を図１～図３７を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１は、本発明のＳＧＴを形成するための製造工程であり、図２～図３７は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ－Ａ’の断面図を示している。
図２を参照して、Ｓｉ基板上１１１にＢＯＸ層１２０が形成され、ＢＯＸ層１２０上にシリコン層１１０が形成されたＳＯＩ基板を用いて、ＳＯＩ層１１０上にパッド酸化膜１２１を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある（図１ステップ１、２、３、４、５）。
パッド酸化膜越しにＳＯＩ層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、ＳＯＩ層の不純物分布を均一化してもよい。このとき、次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることもできる。
図３を参照して、第１のハードマスクであるシリコン窒化膜１３０成膜し、続いてシリコン酸化膜１２２を成膜する。シリコン窒化膜成膜後、窒化膜厚測定を行うこともある。また、シリコン酸化膜堆積後、酸化膜厚測定を行うこともある（図１ステップ６、７、８、９）。
図４を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜１２２を貫通するホールをドライエッチングにより形成する。リソグラフィー後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある（図１ステップ１０、１１、１２、１３、１４、１５、１６、１７）。この後、図４０を参照して、酸化膜１２９を堆積し、図４１を参照して、酸化膜１２９をエッチバックを行うことで、シリコン酸化膜１２２を貫通するホールの径を小さくすることもできる。
図５を参照して、アモルファスシリコンあるいはポリシリコン１４０をシリコン酸化膜１２２に形成されたホールを埋め込むように成膜する。アモルファスシリコンあるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある（図１ステップ１８、１９、２０）。
図６を参照して、ＣＭＰ（化学機械研磨）によりシリコン酸化膜１２２上のアモルファスシリコンあるいはポリシリコン１４０を研磨して除去する。研磨後、膜厚を測定することもある（図１ステップ２１、２２）。
図７を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜１２２を除去することにより、後工程の柱状シリコン層のドライエッチング時に第２のハードマスクとなるアモルファスシリコンあるいはポリシリコン１４０を形成する。（図１ステップ２３）
図８を参照して、アモルファスシリコンあるいはポリシリコン１４０を犠牲酸化し、シリコン酸化膜１２８を形成し、アモルファスシリコンあるいはポリシリコンの寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい（図１ステップ２４、２５、２６）。この犠牲酸化により、後工程で形成される柱状シリコン層の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。
図９を参照して、アモルファスシリコンあるいはポリシリコン１４０表面のシリコン酸化膜１２８をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する。（図１ステップ２７）。
図１０を参照して、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクとして、ドライエッチングにより第１のハードマスクであるシリコン窒化膜１３０及びパッド酸化膜１２１をエッチングする。（図１ステップ２８、２９）。
図１１を参照して、第１のハードマスクであるシリコン窒化膜１３０及び第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクにして、柱状シリコン層１１３をドライエッチングにより形成する。エッチング後、有機物除去、ＳＥＭを用いた検査、段差確認を行ってもよい（図１ステップ３０、３１、３２、３３）。ドライエッチング時には、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０もエッチングされ、アモルファスシリコンあるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコンあるいはポリシリコン１４０の膜厚が、柱状シリコン層の高さより小さく形成されている必要がある。また、このときに埋め込み酸化膜層１２０上に平面状シリコン層１１２を形成する。
図１２を参照して、チャネル部となる柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層及び平面状シリコン層表面を犠牲酸化し、犠牲酸化膜１２３を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい（図１ステップ３４、３５、３６）。
図１３を参照して、レジスト１５０を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ３７、３８、３９、４０、４１）。このときに、柱状シリコン層１１３及び平面状シリコン層１１２上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。
図１４を参照して、平面状シリコン層１１２をドライエッチングにより加工して、平面状シリコン層１１２を分離する。（図１ステップ４２、４３）
図１５を参照して、レジストを除去する。その後、ＳＥＭによる検査、段差確認を行ってもよい（図１ステップ４４、４５、４６）。
図１６を参照して、不純物注入等により平面状シリコン層１１２表面にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２００を形成する（図１ステップ４７、４８）。このときに、柱状シリコン層１１３、平面状シリコン層１１２の犠牲酸化時に形成された犠牲酸化膜１２３をスルー酸化膜として使用することで、製造工程数を削減することができる。また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜１３０の幅であるWｎよりも柱状シリコン柱の幅Ｗｐ１, Ｗｐ２は小さいことが必須である。ただし、Ｗｐ１は、柱状シリコン層下部の幅、Ｗｐ２は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれないために、小さい角度、すなわち０度～６度で不純物を注入することが好ましい。また、本工程においては柱状シリコン層１１３上に形成されるシリコン窒化膜１３０により、柱状シリコン層１１３の上部への注入は行われない。Ｎ＋ソース拡散層２００への注入は０°であることが好ましいが、後に柱状シリコン層１１３の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易にの最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
図１７を参照して、シリコン表面の酸化をし、酸化膜１２４を形成し、窒化膜１３０をウェットエッチングにより細らせる。酸化前に洗浄を行うこともある。また、酸化後、膜厚を測定することもある。（図１ステップ４９、５０、５１、５２）。この工程は図２２においてドライエッチングを用いてｈｉｇｈ－Ｋゲート絶縁膜を除去するためであり、窒化膜１３０の幅Ｗｎがシリコン柱１１３の幅Ｗｐ１,Ｗｐ２より小さくする必要がある。
図１８を参照して、犠牲酸化膜１２３、酸化膜１２４をフッ酸などによるウェットエッチングで除去する。（図１ステップ５３）
図１９を参照して、ｈｉｇｈ－Ｋゲート絶縁膜１４５としてＨｆＳｉＯやＨｆＳｉＯＮを形成する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、熱処理を行ってもよい（図１ステップ５４、５５、５６）。
図２０を参照して、ゲート導電膜としてメタル１４７を、柱状シリコン層１１３を埋め込むように成膜する。（図１ステップ５７）
図２１を参照して、ＣＭＰによりメタル１４７を研磨し、ゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクであるシリコン窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。（図１ステップ５８）
図２２を参照して、ゲート導電膜であるメタル１４７をエッチバックすることにより、ゲート長を決定する。このとき、ｈｉｇｈ－Ｋゲート絶縁膜もエッチングされる（図１ステップ５９）。メタル堆積後に、膜厚を測定してもよい（図１ステップ６０）。
図２３を参照して、ゲート導電膜であるメタル１４７およびシリコン柱１１３の表面にシリコン酸化膜１２５を成膜する。このシリコン酸化膜１２５により、メタル１４７が覆われることにより後工程においてメタル汚染を考慮することなく処理できる。また、ウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜１４５へのダメージを抑制することができる。（図１ステップ６１）
図２４を参照して、所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜１３１を成膜する。成膜後、窒化膜厚を測定してもよい（図１ステップ６２、６３）。
図２５を参照して、シリコン窒化膜１３１をエッチバックすることによりシリコン窒化膜１３１サイドウォールを形成する。このとき、シリコン酸化膜１２５もエッチングされる。また、エッチング後、有機物除去、形状測定を行ってもよい（図１ステップ６４、６５、６６）。シリコン窒化膜サイドウォール１３１の膜厚とシリコン酸化膜の膜厚の和がメタル１４７からなるゲート電極１４７で形成されるゲート電極の膜厚とｈｉｇｈ－Ｋゲート絶縁膜の膜厚の和となるため、シリコン窒化膜１３１の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
図２６を参照して、ＢＡＲＣ層１６１及びレジスト１６０を塗布し、リソグラフィーを用いてレジスト１６０によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差測定、寸法測定、検査を行ってもよい（図１ステップ６７、６８、６９、７０、７１）。
図２７を参照して、レジスト１６０をマスクとして、ＢＡＲＣ層１６１、ゲート導電膜であるメタル１４７、及びｈｉｇｈ－Ｋゲート絶縁膜をエッチングして、ゲート電極１４７a及びゲート配線パターン１４７ｂを形成し、レジスト及びBARC層を除去する。その後、形状測定を行ってもよい（図１ステップ７２、７３、７４、７５、７６）。
図２８を参照して、柱状シリコン１１３上部のシリコン窒化膜１３０及びシリコン窒化膜サイドウォール１３１及びシリコン酸化膜１２１、１２５、平面状シリコン層上部の酸化膜１２４をドライエッチングもしくはウェットエッチングにより除去する（図１ステップ７７）。
図２９を参照して、シリコン酸化膜１２７とシリコン窒化膜１３２を成膜する。成膜後、膜厚を測定してもよい（図１ステップ７８、７９、８０）。
図３０を参照して、シリコン窒化膜１３２をエッチバックし、シリコン酸化膜１２７をエッチングし、N+ソース拡散層２００の上面および柱状シリコン１１３上部の表面を露出させ、柱状シリコン層１１３の側壁およびゲート１４７側壁をシリコン窒化膜１３３，１３４で覆う。エッチング後、有機物除去、形状測定を行ってもよい（図１ステップ８１、８２、８３）。この窒化膜１３３，１３４によりゲート電極１４７とソース拡散層２００及び柱状シリコン上部に後に形成されるN＋ドレイン拡散層が分離されるため、シリサイドによるゲート電極１４７、１４７とソース拡散層２００及びドレイン拡散層のショートを防止できる。また、柱状シリコン１１３上部の側壁を窒化膜１３４で覆うことにより、柱状シリコン層１１３の側壁からのシリサイド化を制御することができる。このシリコン窒化膜１３３，１３４がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。
図３１を参照して、不純物注入等により柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層２０１を形成する。不純物導入後、活性化を行ってもよい（図１ステップ８４、８５）。
図３２を参照して、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソース２００ドレイン２０１表面を金属と半導体の化合物すなわちシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層２０１上のシリサイド層１５２、およびソース拡散層２００上のシリサイド層１５３を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい（図１ステップ８６、８７、８８、８９）。
図３３を参照して、コンタクトストッパー１３５としてシリコン窒化膜等を成膜する。（図１ステップ９０）
図３４を参照して、層間膜１２６としてシリコン酸化膜を成膜後、ＣＭＰにより平坦化する。成膜後、膜厚を測定してもよい。また、平坦化後、膜厚を測定してもよい。また、窒化膜厚を測定してもよい（図１ステップ９１、９２、９３、９４、９５）。
図３５を参照して、柱状シリコン層１１３上部のドレイン拡散層２０１上、ゲート配線１４７ｂ上およびソース拡散層２００上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ９６，９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８）。
また、図４１を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング深さと、柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング深さが異なるため、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜のエッチングを行い、図４２を参照して、レジスト１６２をマスクにして、柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
また、図４３を参照して、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、図４４を参照して、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
図３６を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）などを成膜後、銅（Ｃｕ）１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１１１、１１２、１１３、１１４、１１５）。
図３７を参照して、第１層配線のエッチングストッパーとしてＳｉＣ１８０（炭化ケイ素）を成膜し、続いて第１配線層の層間膜であるＬｏｗ－ｋ膜１９０を成膜する。このとき、膜厚を測定し、検査をしてもよい（図１ステップ１１６、１１７、１１８、１１９）。続いて、第１層配線をパターニングして、第１配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい（図１ステップ１２０，１２１、１２２、１２３、１２４、１２５、１２６、１２７）。続いて、バリアメタル１７５であるＴａやＴａＮを成膜後、Ｃｕ１７６をスパッタやめっきにより成膜して、ＣＭＰによって第１層配線１７７，１７８，１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１２８，１２９、１３０、１３１、１３２、１３３、１３４）。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい（図１ステップ１３５，１３６、１３７）。また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、ＳＥＭ検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい（図１ステップ１３８，１３９、１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９、１６０、１６１、１６２、１６３、１６４、１６５、１６６、１６７、１６８、１６９、１７０、１７１、１７２、１７３、１７４、１７５、１７６、１７７）。
パッドヴィアの前に、多層配線を行ってもよい。
本発明の半導体装置の製造方法。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 図３７の断面図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ－Ａ’断面工程図。
符号の説明
１１０．シリコン層
１１１．Ｓｉ基板
１１２．平面状シリコン層
１１３．柱状シリコン層
１２０．ＢＯＸ層
１２１．パッド酸化膜
１２２．シリコン酸化膜
１２３．犠牲酸化膜
１２４．酸化膜
１２５．シリコン酸化膜
１２６．層間膜
１２７．シリコン酸化膜
１２８．シリコン酸化膜
１２９．シリコン酸化膜
１３０．シリコン窒化膜
１３１．シリコン窒化膜
１３２．シリコン窒化膜
１３３．シリコン窒化膜
１３４．シリコン窒化膜
１３５．コンタクトストッパー
１４０．アモルファスシリコンあるいはポリシリコン
１４５．ｈｉｇｈ－Ｋゲート絶縁膜
１４７．メタルゲート
１４７ａ．メタルゲート電極
１４７ｂ．メタルゲート配線
１５０．レジスト
１５１．シリサイド層
１５２．シリサイド層
１５３．シリサイド層
１６０．レジスト
１６１．ＢＡＲＣ層
１６２．レジスト
１７０．Ｃｕ
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．Ｃｕ
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
２００．Ｎ＋ソース拡散層
２０１．Ｎ＋ドレイン拡散層

Claims (26)

  1. 　半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面状半導体層上に柱状の第１導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の周囲にゲート絶縁膜および金属からなるゲート電極を形成する工程と、
    　ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
    　ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
    　柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    　ゲートに金属と半導体の化合物を形成する工程と、
    　柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
    　柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 　前記柱状の第１導電型半導体層のうち少なくとも一つは、
    　柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
    　柱状の第１導電型半導体層の中心から側壁までの長さと、
    　ゲート絶縁膜の厚さと、
    　ゲート電極の厚さと、
    　ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
    　の和より大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である請求項１又は２に記載の半導体装置の製造方法。
  4. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である請求項３に記載の半導体装置の製造方法。
  5. 　平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である請求項３に記載の半導体装置。
  6. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    　柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    　パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする請求項１乃至５のうちいずれか一項に記載の半導体装置の製造方法。
  7. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    　柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    　アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
    　化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
    　エッチングにより、シリコン酸化膜を除去することにより、
    　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
    　アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
    　アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
    を含むことを特徴とする請求項１乃至６のうちいずれか一項に記載の半導体装置の製造方法。
  8. 　基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    　柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
    　柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    　酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
    を含むことを特徴とする請求項１乃至７のうちいずれか一項に記載の半導体装置の製造方法。
  9. 　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
    　第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
    を含み、
    　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする請求項１乃至８のうちいずれか一項に記載の半導体装置の製造方法。
  10. 　第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする請求項１乃至９のうちいずれか一項に記載の半導体装置の製造方法。
  11. 　チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
    　レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
    　平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする請求項１乃至１０のうちいずれか一項に記載の半導体装置の製造方法。
  12. 　第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする請求項１乃至１１のうちいずれか一項に記載の半導体装置の製造方法。
  13. 　柱状の第１導電型シリコン層の柱径は、
    　第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする請求項１乃至１２のうちいずれか一項に記載の半導体装置の製造方法。
  14. 、
    　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度～６度であることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置の製造方法。
  15. 　柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする請求項１乃至１４のうちいずれか一項に記載の半導体装置の製造方法。
  16. 　シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
    　シリコン窒化膜マスクの柱径を、柱状の第１導電型シリコン層の柱径より小さくする工程を含み、
    　後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することを特徴とする請求項１乃至１５のうちいずれか一項に記載の半導体装置の製造方法。
  17. 　犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属を、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
    　化学機械研磨により金属を研磨し、ゲート電極の上面を平坦化する工程と、
    を含み、
    　化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することを特徴とする請求項１乃至１６のうちいずれか一項に記載の半導体装置の製造方法。
  18. 　ゲート電極である金属をエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
    　ゲート電極である金属および柱状の第１導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
    を含み、
    　このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができることを特徴とする請求項１乃至１７のいずれか一項に記載の半導体装置の製造方法。
  19. 　また、本発明の好ましい態様では、
    　所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
    　シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
    を含み、
    　シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属からなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
    　反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
    　レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、シリコン酸化膜及びゲート電極である金属をエッチングして、ゲート電極及びゲート配線を形成する工程と、
    　柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
    　シリコン酸化膜とシリコン窒化膜を成膜し、
    　シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
    　ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
    　不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
    　ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
    　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
    　柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
    　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
    を含み、
    　シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
    　ゲート電極と
    　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
    　金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
    　柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする請求項１乃至１８のうちいずれか一項に記載の半導体装置の製造方法。
  20. 　コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
    　層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
    　柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
    　コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
    　炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
    　第１層配線をパターニングして、第１配線層の溝パターンを形成し、
    　タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含む請求項１乃至１９のいずれか一項に記載の半導体装置の製造方法。
  21. 　柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
    　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
    　コンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  22. 　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
    　柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    　柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
    　コンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  23. 　柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
    　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔と
    　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  24. 　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
    　柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
    　その後、柱状シリコン層上部のコンタクト孔と
    　ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  25. 　半導体装置であって、
    　基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
    　該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
    　該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
    　該ゲート絶縁膜を囲む金属からなるゲート電極と、
    　該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
    を具備することを特徴とする半導体装置。
  26. 　前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
    　前記柱状の第１導電型半導体層の中心から側壁までの長さと、
    　前記ゲート絶縁膜の厚さと、
    　前記ゲート電極の厚さと、
    　前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
    の和より大きい、請求項２５に記載の半導体装置。
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