JP5622335B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置とその製造方法に関するものである。
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
ＳＧＴは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むＳＧＴの製造方法が必要となる。また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。
従来のＭＯＳトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のＭＯＳトランジスタにおいて、ゲート長はゲートパターンにより設計される。
ＳＧＴは、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、ＳＧＴにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
ＳＧＴにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。
ＳＧＴは従来のＭＯＳトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。
ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
特開平２−７１５５６ 特開平２−１８８９６６ 特開平３−１４５７６１
そこで、ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することを課題とする。
本発明の１態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜および金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極の厚さと
ゲート絶縁膜の厚さの和は、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さ
より大きいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート絶縁膜およびゲート電極の金属の膜厚は、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより、小さいことを特徴とする前記記載の半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
シリコン窒化膜マスクの柱径を、柱状の第１導電型シリコン層の柱径より小さくする工程を含み、
後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属とアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属とアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート電極である金属とアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属とアモルファスシリコンあるいはポリシリコンおよび柱状の第１導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含み、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
を含み、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属とアモルファスシリコンあるいはポリシリコンからなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、シリコン酸化膜及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン酸化膜とシリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含む前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
を特徴とする前記半導体装置の製造方法である。
本発明では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第１導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の周囲にゲート絶縁膜および金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極を形成する工程と、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
ゲートに金属と半導体の化合物を形成する工程と、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上にコンタクトを形成する工程と、
柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により、
ゲート電極にメタルを用い、メタル汚染を考慮した製造工程を含み、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるＳＧＴの製造方法を提供することができる。
また、本発明では、
柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第１導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層を低抵抗化することができる。
また、本発明では、
金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極の厚さと
ゲート絶縁膜の厚さの和は、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さ
より大きいことにより、
ゲート電極に金属と半導体の化合物を形成することができ、ゲート電極を低抵抗化することができる。
また、本発明では、
ゲート絶縁膜およびゲート電極の金属の膜厚は、
ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより、小さいことを特徴とすることにより、
ゲート電極の金属による汚染を防ぐことを可能とする。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第１導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程により、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することができる。
また、本発明では、
第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第１導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
柱状の第１導電型シリコン層の柱径は、
第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とすることにより、
注入時に柱状の第１導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することにより、
柱状の第１導電型シリコン層上部と、柱状の第１導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、
シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
シリコン窒化膜マスクの柱径を、柱状の第１導電型シリコン層の柱径より小さくする工程を含むことにより、
後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することができる。
また、本発明では、
犠牲酸化膜をエッチングで除去し、ハフニウムオキサイドなどの高誘電率のゲート絶縁膜を形成し、ゲート電極として金属とアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨により金属とアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、を含むことにより、
化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することができる。
また、本発明では、
ゲート電極である金属とアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
ゲート電極である金属とアモルファスシリコンあるいはポリシリコンおよび柱状の第１導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
を含むことにより、
このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動やゲート上面からのゲート絶縁膜へのダメージを抑制することができる。
また、本発明では、
所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程と
を含むことにより、
シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属とアモルファスシリコンあるいはポリシリコンからなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができ、
反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、シリコン酸化膜及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線を形成する工程と、
柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン酸化膜とシリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、
ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）等の金属膜をスパッタし、熱処理を加えることで、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、
柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含むことにより、
シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより
ゲート電極と
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止でき、
柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素（ＳｉＣ）などの第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
第１層配線をパターニングして、第１配線層の溝パターンを形成し、
タンタル（Ｔａ）や窒化タンタル（ＴａＮ）や、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）といったバリアメタルを成膜後、タングステン（Ｗ）や銅（Ｃｕ）及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第１層配線を形成する工程とを含むことにより、
コンタクトの低抵抗化ができる。
また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすることにより、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
柱状シリコン層下部の平面状シリコン層上のコンタクト孔の
コンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング条件の最適化と、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
また、本発明では、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
その後、柱状シリコン層上部のコンタクト孔と
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
により、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
本発明の半導体装置の製造方法。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 図３７の断面図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すＡ−Ａ’断面工程図。
図３７（ａ）は本発明を用いて形成されたＮＭＯＳ ＳＧＴの平面図であり、図３７（ｂ）は、図３７（ａ）のカットラインＡ−Ａ'に沿った断面図である。以下に図３７を参照して、本発明を用いて形成されたＮＭＯＳ ＳＧＴについて説明する。
Ｓｉ基板１１１上に形成されたＢＯＸ層１２０上に、平面状シリコン層１１２が形成され、平面状シリコン層１１２上に柱状シリコン層１１３が形成され、柱状シリコン層１１３の周囲に高誘電膜であるゲート絶縁膜１４５およびメタルゲート電極１４７とアモルファスシリコンもしくはポリシリコンゲート電極１４１が形成されている。柱状シリコン層の下部の平面状シリコン層１１２には、Ｎ＋ソース拡散層２００が形成され、柱状シリコン層の上部にはＮ＋ドレイン拡散層２０１が形成されている。Ｎ＋ソース拡散層２００上にはコンタクト１７４が形成され、Ｎ＋ドレイン拡散層２０１上にはコンタクト１７３が形成され、ゲート電極１４１aより延在するゲート配線１４１ｂ上にはコンタクト１７２が形成されている。
図３８は図３７（ａ）のカットラインＢ−Ｂ'に沿った断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイドを形成することが必要である。そのため、平面シリコン層１１２にシリサイドを形成するためには以下の条件が必要である。
Ｗａ＞Ｗｐ＋Ｗｏｘ＋Ｗｇ＋Ｗｓ
ここでＷａはシリコン柱１１３の中心から平面シリコン層１１２の端までの長さ、Ｗｐはシリコン柱１１３の中心から側壁までの長さ、Ｗｏｘはゲート絶縁膜１４５の厚さ、Ｗｇはゲート電極１４１の幅、Ｗｓは酸化膜サイドウォールと窒化膜サイドウォールの幅、すなわち絶縁膜の幅である。
また、ゲート電極１４１を低抵抗化するためにはゲート電極１４１にシリサイド１５１を形成することが必要である。そのため、ゲート電極１４１にシリサイド１５１を形成するためには以下の条件が必要である。
Ｗｇ＋Ｗｏｘ＞Ｗｓ 式（２）
ここでＷｇはゲート電極１４１の幅、Ｗｏｘはゲート絶縁膜の厚さ、Ｗｓは酸化膜サイドウォールと窒化膜サイドウォールの幅、すなわち絶縁膜の幅である。上記条件を満たす構造を用いることにより、ソース、ドレイン、ゲートの寄生抵抗を低減し、オン電流を大きくすることができる。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。また、柱状シリコン層の上部に形成されるＮ＋拡散層がＮ＋ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるＮ＋拡散層がＮ＋ドレイン拡散層でもよい。
以下に本発明のＳＧＴを形成するための製造方法の一例を図１〜図３７を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図１は、本発明のＳＧＴを形成するための製造工程であり、図２〜図３５は、この発明に係るＳＧＴの製造例を示している。（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
図２を参照して、Ｓｉ基板上１１１にＢＯＸ層１２０が形成され、ＢＯＸ層１２０上にシリコン層１１０が形成されたＳＯＩ基板を用いて、ＳＯＩ層１１０上にパッド酸化膜１２１を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある（図１ステップ１、２、３、４、５）。
パッド酸化膜越しにＳＯＩ層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、ＳＯＩ層の不純物分布を均一化してもよい。このとき、次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることもできる。
図３を参照して、第１のハードマスクであるシリコン窒化膜１３０を成膜し、続いてシリコン酸化膜１２２を成膜する。シリコン窒化膜成膜後、窒化膜厚測定を行うこともある。また、シリコン酸化膜堆積後、酸化膜厚測定を行うこともある（図１ステップ６、７、８、９）。
図４を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜１２２を貫通するホールをドライエッチングにより形成する。リソグラフィー後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある（図１ステップ１０、１１、１２、１３、１４、１５、１６、１７）。この後、図３９を参照して、酸化膜１２９を堆積し、図４０を参照して、酸化膜１２９をエッチバックを行うことで、シリコン酸化膜１２２を貫通するホールの径を小さくすることもできる。
図５を参照して、アモルファスシリコンあるいはポリシリコン１４０をシリコン酸化膜１２２に形成されたホールを埋め込むように成膜する。アモルファスシリコンあるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある（図１ステップ１８、１９、２０）。
図６を参照して、ＣＭＰ（化学機械研磨）によりシリコン酸化膜１２２上のアモルファスシリコンあるいはポリシリコン１４０を研磨して除去する。研磨後、膜厚を測定することもある（図１ステップ２１、２２）。
図７を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜１２２を除去することにより、後工程の柱状シリコン層のドライエッチング時に第２のハードマスクとなるアモルファスシリコンあるいはポリシリコン１４０を形成する。（図１ステップ２３）
図８を参照して、アモルファスシリコンあるいはポリシリコン１４０を犠牲酸化し、シリコン酸化膜１２８を形成し、アモルファスシリコンあるいはポリシリコンの寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい（図１ステップ２４、２５、２６）。この犠牲酸化により、後工程で形成される柱状シリコン層の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。
図９を参照して、アモルファスシリコンあるいはポリシリコン１４０表面のシリコン酸化膜１２８をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する（図１ステップ２７）。
図１０を参照して、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクとして、ドライエッチングにより第１のハードマスクであるシリコン窒化膜１３０及びパッド酸化膜１２１をエッチングする（図１ステップ２８、２９）。
図１１を参照して、第１のハードマスクであるシリコン窒化膜１３０及び第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０をマスクにして、柱状シリコン層１１３をドライエッチングにより形成する。エッチング後、有機物除去、ＳＥＭを用いた検査、段差確認を行ってもよい（図１ステップ３０、３１、３２、３３）。ドライエッチング時には、第２のハードマスクであるアモルファスシリコンあるいはポリシリコン１４０もエッチングされ、アモルファスシリコンあるいはポリシリコン１４０が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層１１３の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコンあるいはポリシリコン１４０の膜厚が、柱状シリコン層の高さより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層１２０上に平面状シリコン層１１２を形成する。
図１２を参照して、チャネル部となる柱状シリコン層１１３の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層及び平面状シリコン層表面を犠牲酸化し、犠牲酸化膜１２３を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい（図１ステップ３４、３５、３６）。
図１３を参照して、レジスト１５０を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい（図１ステップ３７、３８、３９、４０、４１）。このときに、柱状シリコン層１１３及び平面状シリコン層１１２上には上記の犠牲酸化により形成された犠牲酸化膜１２３により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。
図１４を参照して、平面状シリコン層１１２をドライエッチングにより加工して、平面状シリコン層１１２を分離する（図１ステップ４２、４３）。
図１５を参照して、レジストを除去する。その後、ＳＥＭによる検査、段差確認を行ってもよい（図１ステップ４４、４５、４６）。
図１６を参照して、不純物注入等により平面状シリコン層１１２表面にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２００を形成する（図１ステップ４７、４８）。このときに、柱状シリコン層１１３、平面状シリコン層１１２の犠牲酸化時に形成された犠牲酸化膜１２３をスルー酸化膜として使用することで、製造工程数を削減することができる。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜１３０の幅であるＷｎよりも柱状シリコン柱の幅Ｗｐ１,Ｗｐ２は小さいことが必須である。ただし、Ｗｐ１は、柱状シリコン層下部の幅、Ｗｐ２は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層１１３の側壁から不純物が打ち込まれないために、小さい角度、すなわち０度〜６度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層１１３上に形成されるシリコン窒化膜１３０により、柱状シリコン層１１３の上部への注入は行われない。Ｎ＋ソース拡散層２００への注入は０度であることが好ましいが、後に柱状シリコン層１１３の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
図１７を参照して、シリコン表面の酸化をし、酸化膜１２４を形成し、窒化膜１３０をウェットエッチングにより細らせる。酸化前に洗浄を行うこともある。また、酸化後、膜厚を測定することもある。（図１ステップ４９、５０、５１、５２）。この工程は図２２においてドライエッチングを用いてｈｉｇｈ−Ｋゲート絶縁膜を除去するためであり、窒化膜１３０の幅Ｗｎがシリコン柱１１３の幅Ｗｐ１,Ｗｐ２より小さくする必要がある。
図１８を参照して、犠牲酸化膜１２３、酸化膜１２４をフッ酸などによるウェットエッチングで除去する（図１ステップ５３）。
図１９を参照して、ｈｉｇｈ−Ｋゲート絶縁膜１４５としてＨｆＳｉＯやＨｆＳｉＯＮを形成する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、熱処理を行ってもよい（図１ステップ５４、５５、５６）。
図２０を参照して、ゲート導電膜としてメタル１４７とアモルファスシリコンあるいはポリシリコン１４１を、柱状シリコン層１１３を埋め込むように成膜する。アモルファスシリコンあるいはポリシリコン堆積後に、膜厚を測定してもよい（図１ステップ５７、５８、５９）。メタルをアモルファスシリコンあるいはポリシリコンで覆い、メタルとアモルファスシリコンあるいはポリシリコンの積層構造とすることで、従来用いられてきたアモルファスシリコンあるいはポリシリコン用の装置を用いることができる。
図２１を参照して、ＣＭＰによりメタル１４７とアモルファスシリコンあるいはポリシリコン１４１を研磨し、ゲート導電膜の上面を平坦化する。ＣＭＰにおいて、第１のハードマスクであるシリコン窒化膜１３０をＣＭＰのストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる（図１ステップ６０）。
図２２を参照して、ゲート導電膜であるメタル１４７とアモルファスシリコンあるいはポリシリコン１４１をエッチバックすることにより、ゲート長を決定する。このとき、ｈｉｇｈ−Ｋゲート絶縁膜もエッチングされる（図１ステップ６１）。
図２３を参照して、ゲート導電膜であるメタル１４７とアモルファスシリコンあるいはポリシリコン１４１およびシリコン柱１１３の表面にシリコン酸化膜１２５を成膜する。このシリコン酸化膜１２５により、メタル１４７が覆われることにより後工程においてメタル汚染を考慮することなく処理できる。また、ウェット処理またはドライ処理からゲート上面が保護されるため、ゲート長の変動、つまりゲート長のばらつきやゲート上面からのゲート絶縁膜１４５へのダメージを抑制することができる（図１ステップ６２）。
図２４を参照して、メタルの膜厚より厚く、所望のゲート電極の膜厚より厚い膜厚のシリコン窒化膜１３１を成膜する。成膜後、窒化膜厚を測定してもよい（図１ステップ６３、６４）。
図２５を参照して、シリコン窒化膜１３１をエッチバックすることによりシリコン窒化膜１３１サイドウォールを形成する。このとき、シリコン酸化膜１２５もエッチングされる。また、エッチング後、有機物除去、形状測定を行ってもよい（図１ステップ６５、６６、６７）。シリコン窒化膜サイドウォール１３１の膜厚とシリコン酸化膜の膜厚の和がメタル１４７とアモルファスシリコンあるいはポリシリコンからなるゲート電極１４１で形成されるゲート電極の膜厚とｈｉｇｈ−Ｋゲート絶縁膜の膜厚の和となるため、シリコン窒化膜１３１の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができる。
図２６を参照して、ＢＡＲＣ層１６１及びレジスト１６０を塗布し、リソグラフィーを用いてレジスト１６０によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差測定、寸法測定、検査を行ってもよい（図１ステップ６８、６９、７０、７１、７２）。
図２７を参照して、レジスト１６０をマスクとして、ＢＡＲＣ層１６１、ゲート導電膜であるアモルファスシリコンあるいはポリシリコン１４１、ゲート導電膜であるメタル１４７、及びｈｉｇｈ−Ｋゲート絶縁膜をエッチングして、ゲート電極１４１a及びゲート配線１４１ｂを形成し、レジスト及びＢＡＲＣ層を除去する。その後、形状測定を行ってもよい（図１ステップ７３、７４、７５、７６、７７、７８）。
図２８を参照して、柱状シリコン１１３上部のシリコン窒化膜１３０及びシリコン窒化膜サイドウォール１３１及びシリコン酸化膜１２１、１２５、平面状シリコン層上部の酸化膜１２４をドライエッチングもしくはウェットエッチングにより除去する（図１ステップ７９）。ドライエッチングでシリコン窒化膜を除去後、ウェットエッチングによりシリコン酸化膜を除去することで、ゲート絶縁膜へのダメージを抑制することもできる。
図２９を参照して、シリコン酸化膜１２７とシリコン窒化膜１３２を成膜する。成膜後、膜厚を測定してもよい（図１ステップ８０、８１、８２）。
図３０を参照して、シリコン窒化膜１３２をエッチバックし、シリコン酸化膜１２７をエッチングし、Ｎ＋ソース拡散層２００の上面および柱状シリコン１１３上部の表面を露出させ、柱状シリコン層１１３の側壁およびゲート１４１側壁をシリコン窒化膜１３３，１３４、すなわち絶縁膜サイドウォールで覆う。エッチング後、有機物除去、形状測定を行ってもよい（図１ステップ８３、８４、８５）。この窒化膜１３３，１３４によりゲート電極１４１とソース拡散層２００及び柱状シリコン上部に後に形成されるＮ＋ドレイン拡散層が分離されるため、シリサイドによるゲート電極１４７、１４１とソース拡散層２００及びドレイン拡散層のショートを防止できる。また、ゲート絶縁膜およびゲート電極の金属の膜厚を、この絶縁膜サイドウォールの厚さより小さくすることにより、この後の工程におけるゲート電極の金属による汚染を防ぐことを可能とする。
また、柱状シリコン１１３上部の側壁を窒化膜１３４で覆うことにより、柱状シリコン層１１３の側壁からのシリサイド化を制御することができる。
このシリコン窒化膜１３３，１３４がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。
図３１を参照して、不純物注入等により柱状シリコン層１１３の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層２０１を形成する。不純物導入後、活性化を行ってもよい（図１ステップ８６、８７）。
図３２を参照して、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソース２００ドレイン２０１表面を金属と半導体の化合物すなわちシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層２０１上のシリサイド層１５２、およびソース拡散層２００上のシリサイド層１５３を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい（図１ステップ８８、８９、９０、９１）。
柱状シリコン層を囲むゲート電極上１４１にシリサイド層１５１が形成されることにより、ゲート電極１４１の寄生抵抗が減少する。ゲート電極１４１上にシリサイド層１５１が形成されるためには、ゲート電極１４１の膜厚Ｗｇとゲート絶縁膜の膜厚Ｗｏｘと、シリコン酸化膜とシリコン窒化膜の膜厚Ｗｓの膜厚において、Ｗｇ＋Ｗｏｘ＞Ｗｓとなっており、ゲート電極１４１の表面が露出していればよい。
図３３を参照して、コンタクトストッパー１３５としてシリコン窒化膜等を成膜する（図１ステップ９２）。
図３４を参照して、層間膜１２６としてシリコン酸化膜を成膜後、ＣＭＰにより平坦化する。成膜後、膜厚を測定してもよい。また、平坦化後、膜厚を測定してもよい。また、窒化膜厚を測定してもよい（図１ステップ９３、９４、９５、９６、９７）。
図３５を参照して、柱状シリコン層１１３上部のドレイン拡散層２０１上、ゲート配線１４１ｂ上およびソース拡散層２００上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい（図１ステップ９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０）。
また、図４１を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔のエッチング深さと、柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング深さが異なるため、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜のエッチングを行い、
図４２を参照して、レジスト１６２をマスクにして、柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
また、図４３を参照して、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、
図４４を参照して、ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを行い、
層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
図３６を参照して、コンタクト孔にバリアメタル１７１であるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）、などを成膜後、銅（Ｃｕ）１７０をスパッタやめっきにより成膜して、ＣＭＰによってコンタクト１７２、１７３、１７４を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１１１、１１２、１１３、１１４、１１５、１１６、１１７）。
図３７を参照して、第１層配線のエッチングストッパーとしてＳｉＣ（炭化ケイ素）１８０を成膜し、続いて第１配線層の層間膜であるＬｏｗ−ｋ膜１９０を成膜する。このとき、膜厚を測定し、検査をしてもよい（図１ステップ１１８、１１９、１２０、１２１）。続いて、第１層配線をパターニングして、第１配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい（図１ステップ１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９）。続いて、バリアメタル１７５であるＴａやＴａＮを成膜後、Ｃｕ１７６をスパッタやめっきにより成膜して、ＣＭＰによって第１層配線１７７，１７８，１７９を形成する。バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いてもよい。また、タングステン（Ｗ）を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、ＣＭＰ後、検査を行ってもよい（図１ステップ１３０、１３１、１３２、１３３、１３４、１３５、１３６）。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい（図１ステップ１３７、１３８、１３９）。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、ＳＥＭ検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい（図１ステップ１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９、１６０、１６１、１６２、１６３、１６４、１６５、１６６、１６７、１６８、１６９、１７０、１７１、１７２、１７３、１７４、１７５、１７６、１７７、１７８、１７９）。
パッドヴィアの前に、多層配線を行ってもよい。
１１０．シリコン層
１１１．Ｓｉ基板
１１２．平面状シリコン層
１１３．柱状シリコン層
１２０．ＢＯＸ層
１２１．パッド酸化膜
１２２．シリコン酸化膜
１２３．犠牲酸化膜
１２４．酸化膜
１２５．シリコン酸化膜
１２６．層間膜
１２７．シリコン酸化膜
１２８．シリコン酸化膜
１２９．シリコン酸化膜
１３０．シリコン窒化膜
１３１．シリコン窒化膜
１３２．シリコン窒化膜
１３３．シリコン窒化膜
１３４．シリコン窒化膜
１３５．コンタクトストッパー
１４０．アモルファスシリコンあるいはポリシリコン
１４１．アモルファスシリコンあるいはポリシリコン（ゲート電極）
１４１ａ．ゲート電極
１４１ｂ．ゲート配線
１４５．ｈｉｇｈ−Ｋゲート絶縁膜
１４７．メタル
１５０．レジスト
１５１．シリサイド層
１５２．シリサイド層
１５３．シリサイド層
１６０．レジスト
１６１．ＢＡＲＣ層
１６２．レジスト
１７０．Ｃｕ
１７１．バリアメタル
１７２．コンタクト
１７３．コンタクト
１７４．コンタクト
１７５．バリアメタル
１７６．Ｃｕ
１７７．第１層配線
１７８．第１層配線
１７９．第１層配線
２００．Ｎ＋ソース拡散層
２０１．Ｎ＋ドレイン拡散層

Claims (30)

  1. 半導体装置の製造方法であって、
    基板上に、平面状半導体層が形成され、前記平面上半導体層上に
    柱状の第１導電型半導体層を形成する工程と、
    柱状の第１導電型半導体層の下部の平面状半導体層に第２導電型半導体層を形成する工程と、
    柱状の第１導電型半導体層の周囲にゲート絶縁膜および金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極を形成する工程と、
    ゲートの上部且つ柱状の第１導電型半導体層の上部側壁に、絶縁膜をサイドウォール状に形成する工程と、
    ゲートの側壁に絶縁膜をサイドウォール状に形成する工程と
    柱状の第１導電型半導体層の上部に第２導電型半導体層を形成する工程と、
    柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    柱状の第１導電型半導体層の上部に形成した第２導電型半導体層に金属と半導体の化合物を形成する工程と、
    ゲートに金属と半導体の化合物を形成する工程と、
    柱状の第１導電型半導体層の下部の平面状半導体層に形成した第２導電型半導体層上に
    コンタクトを形成する工程と、
    柱状の第１導電型半導体層の上部に形成した第２導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  2. 柱状の第１導電型半導体層の中心から平面状半導体層の端までの長さは、
    柱状の第１導電型半導体層の中心から側壁までの長さと、ゲート絶縁膜の厚さと、ゲート電極の厚さと、ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さとの和より大きいことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極の厚さと、ゲート絶縁膜の厚さの和は、ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより大きいことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. ゲート絶縁膜およびゲート電極の金属の膜厚は、
    ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより、小さいことを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体装置の製造方法。
  5. 平面状半導体層は平面状シリコン層であり、第１導電型半導体層は第１導電型シリコン層であり、第２導電型半導体層は第２導電型シリコン層である請求項１乃至４のうちいずれか一項に記載の半導体装置の製造方法。
  6. 平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｐ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｎ型シリコン層である請求項５に記載の半導体装置の製造方法。
  7. 平面状半導体層は平面状シリコン層であり、第１導電型半導体層はｎ型シリコン層または、ノンドープのシリコン層であり、第２導電型半導体層はｐ型シリコン層である請求項５に記載の半導体装置の製造方法。
  8. 半導体装置の製造方法であって、
    基板上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    パット酸化膜越しに、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
    柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする請求項１乃至７のうちいずれか一項に記載の半導体装置の製造方法。
  9. 基板上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
    柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    アモルファスシリコンあるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
    化学機械研磨によりシリコン酸化膜のアモルファスシリコンあるいはポリシリコンを研磨して除去する工程と、
    エッチングにより、シリコン酸化膜を除去することにより第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクを形成する工程と、
    アモルファスシリコンあるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコンあるいはポリシリコンマスクの寸法を縮小する工程と、
    アモルファスシリコンあるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と、
    を含むことを特徴とする請求項１乃至８のうちいずれか一項に記載の半導体装置の製造方法。
  10. 基板上に、柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
    柱状の第１導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
    柱状の第１導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
    シリコン窒化膜上にシリコン酸化膜を形成する工程と、
    レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層を反転したパターンを形成し、柱状の第１導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
    酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
    を含むことを特徴とする請求項１乃至９のうちいずれか一項に記載の半導体装置の製造方法。
  11. 第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第１のハードマスクであるシリコン窒化膜マスクを形成する工程と、
    第１のハードマスク及び第２のハードマスクをマスクとして、柱状の第１導電型シリコン層をドライエッチングにより形成する工程と、
    を含み、
    第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第１導電型シリコン層の高さを制御することを特徴とする請求項１乃至１０のうちいずれか一項に記載の半導体装置の製造方法。
  12. 第２のハードマスクであるアモルファスシリコンあるいはポリシリコンマスクの厚さは、柱状の第１導電型シリコン層の高さより小さいことを特徴とする請求項１乃至１１のうちいずれか一項に記載の半導体装置の製造方法。
  13. チャネル部となる柱状の第１導電型シリコン層の側壁の凹凸の緩和、ドライエッチング中に打ち込まれたシリコン表面の除去、及び／又は、次工程のドライエッチング時に生じる汚染から柱状の第１導電型シリコン層を保護するため、形成された柱状の第１導電型シリコン層を犠牲酸化する工程と、
    レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層のパターンを形成する工程と、
    平面状シリコン層をドライエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする請求項１乃至１２のうちいずれか一項に記載の半導体装置の製造方法。
  14. 第１導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として平面状シリコン層表面に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 柱状の第１導電型シリコン層の柱径は、第１のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする請求項１乃至１４のうちいずれか一項に記載の半導体装置の製造方法。
  16. 柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層形成に用いる不純物注入の注入角は、０度〜６度であることを特徴とする請求項５乃至１５のいずれか一項に記載の半導体装置の製造方法。
  17. 柱状の第１導電型半導体層の上部に不純物を注入せず、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成する第２導電型シリコン層を形成することを特徴とする請求項５乃至１６のうちいずれか一項に記載の半導体装置の製造方法。
  18. シリコン表面の酸化を行い、シリコン窒化膜マスクのエッチングを行い、
    シリコン窒化膜マスクの柱径を、柱状の第１導電型シリコン層の柱径より小さくする工程を含み、
    後に行われるドライエッチングを用いて高誘電率のゲート絶縁膜を除去することを特徴とする請求項１乃至１７のうちいずれか一項に記載の半導体装置の製造方法。
  19. 犠牲酸化膜をエッチングで除去し、高誘電率のゲート絶縁膜を形成し、ゲート電極として金属とアモルファスシリコンあるいはポリシリコンを、柱状の第１導電型シリコン層を埋め込むように成膜する工程と、
    化学機械研磨により金属とアモルファスシリコンあるいはポリシリコンを研磨し、ゲート電極の上面を平坦化する工程と、
    を含み、
    化学機械研磨において、第１のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨の研磨量を抑制することを特徴とする請求項１乃至１８のうちいずれか一項に記載の半導体装置の製造方法。
  20. ゲート電極である金属とアモルファスシリコンあるいはポリシリコンをエッチバックすることにより、所望のゲート長を持つゲート電極を形成する工程と、
    ゲート電極である金属とアモルファスシリコンあるいはポリシリコンおよび柱状の第１導電型シリコン層の表面にシリコン酸化膜を成膜する工程と、
    を含み、
    このシリコン酸化膜により、金属が覆われることにより後工程においてメタル汚染を考慮することなく処理でき、また、ウェット処理またはドライ処理からゲート上面が保護され、ゲート長の変動及び／又はゲート上面からのゲート絶縁膜へのダメージを抑制することができることを特徴とする請求項１乃至１９のいずれか一項に記載の半導体装置の製造方法。
  21. 所望のゲート電極の膜厚とゲート絶縁膜の膜厚の和からシリコン酸化膜の膜厚を減じた膜厚のシリコン窒化膜を成膜する工程と、
    シリコン窒化膜とシリコン酸化膜をエッチバックすることによりシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成する工程とを含み、
    シリコン窒化膜サイドウォールの膜厚とシリコン酸化膜サイドウォールの膜厚の和が金属とアモルファスシリコンあるいはポリシリコンからなるゲート電極の膜厚とゲート絶縁膜の膜厚の和となるため、シリコン窒化膜の成膜膜厚及びエッチバック条件を調整することによって、所望の膜厚のゲート電極を形成することができることを特徴とし、
    反射防止膜層（ＢＡＲＣ層）及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、レジストをマスクとして、反射防止膜層（ＢＡＲＣ層）、シリコン酸化膜及びゲート電極であるアモルファスシリコンあるいはポリシリコンをエッチングして、ゲート電極及びゲート配線を形成する工程と、
    柱状の第１導電型シリコン層上部のシリコン窒化膜及びシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールをドライエッチングもしくはウェットエッチングにより除去する工程と、
    シリコン酸化膜とシリコン窒化膜を成膜し、シリコン窒化膜をエッチバックし、シリコン酸化膜をエッチングし、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部を露出し、ゲート電極の上部且つ柱状の第１導電型シリコン層の上部側壁に、シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールを形成し、ゲート電極の側壁にシリコン酸化膜サイドウォールとシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、柱状の第１導電型シリコン層の上部に第２導電型の不純物を導入し、柱状の第１導電型シリコン層の上部に第２導電型シリコン層を形成する工程と、
    金属膜をスパッタし、熱処理を加えることで、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって、柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層と、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に金属と半導体の化合物を形成する工程と、
    を含み、
    シリコン酸化膜サイドウォールとシリコン窒化膜サイドウォールにより、
    ゲート電極と、
    柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層が分離されるため、
    金属と半導体の化合物によるゲート電極と柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層及び柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層の短絡を防止できることを特徴とし、
    柱状の第１導電型シリコン層上部の側壁をシリコン窒化膜で覆うことにより、柱状の第１導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置の製造方法。
  22. コンタクトストッパーを成膜する工程と、
    層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
    柱状の第１導電型シリコン層の下部の平面状シリコン層に形成した第２導電型シリコン層上、ゲート電極上、柱状の第１導電型シリコン層の上部に形成した第２導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
    コンタクト孔にバリアメタルを成膜後、メタルを成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
    第１層配線のエッチングストッパーを成膜し、続いて第１配線層の層間膜である低誘電率膜を成膜する工程と、
    第１層配線をパターニングして、第１配線層の溝パターンを形成し、
    バリアメタルを成膜後、メタルを成膜して、化学機械研磨によって第１層配線を形成する工程とを含むことを特徴とする請求項５乃至２１のいずれか一項に記載の半導体装置の製造方法。
  23. 柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程の後、
    柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と
    柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２２のいずれか一項に記載の半導体装置の製造方法。
  24. 柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後に、
    柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすることを特徴とする請求項１乃至２２のいずれか一項に記載の半導体装置の製造方法。
  25. 柱状シリコン層上部のコンタクト孔の層間膜エッチング工程の後、
    ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔と
    ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２２のいずれか一項に記載の半導体装置の製造方法。
  26. ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜エッチング工程の後、
    柱状シリコン層上部のコンタクト孔の層間膜エッチング工程を行い、
    その後、柱状シリコン層上部のコンタクト孔と
    ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のコンタクトストッパーをエッチングすること
    を特徴とする請求項１乃至２２のいずれか一項に記載の半導体装置の製造方法。_
  27. 半導体装置であって、
    基板の上に形成され、第２導電型半導体層が形成された平面状半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された平面状半導体層と、
    該平面状半導体層の上に形成され、上部に第２導電型半導体層が形成された柱状の第１導電型半導体層であって、該第２導電型半導体層に金属と半導体との化合物が形成された柱状の第１導電型半導体層と、
    該柱状の第１導電型半導体層の周囲に形成されたゲート絶縁膜と、
    該ゲート絶縁膜を囲む金属とアモルファスシリコンあるいはポリシリコンの積層構造からなるゲート電極であって、金属と半導体との化合物が形成されたゲート電極と、
    該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁に、サイドウォール状に形成されるとともに、前記ゲート電極の側壁にサイドウォール状に形成された、絶縁膜と、
    を具備することを特徴とする半導体装置。
  28. 前記柱状の第１導電型半導体層の中心から前記平面状半導体層の端までの長さが、
    前記柱状の第１導電型半導体層の中心から側壁までの長さと、
    前記ゲート絶縁膜の厚さと、
    前記ゲート電極の厚さと、
    前記ゲート電極の側壁にサイドウォール状に形成された前記絶縁膜と、
    の和より大きい、請求項２７に記載の半導体装置。
  29. 前記ゲート電極の厚さが、該ゲート電極の上部であって前記柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成された前記絶縁膜の厚さより大きい、請求項２７又は請求項２８に記載の半導体装置。
  30. ゲート絶縁膜およびゲート電極の金属の膜厚は、
    ゲートの上部且つ柱状の第１導電型半導体層の上部側壁にサイドウォール状に形成した絶縁膜の厚さより、小さいことを特徴とする請求項２７乃至２９のうちいずれか一項に記載の半導体装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8188537B2 (en) 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
CN102956488B (zh) * 2011-08-23 2015-02-04 上海华虹宏力半导体制造有限公司 功率晶体管的制作方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
JP5752810B2 (ja) * 2012-05-17 2015-07-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
CN111517272B (zh) * 2020-04-01 2023-07-04 上海华虹宏力半导体制造有限公司 电极的制备方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US583067A (en) * 1897-05-25 Process of working horn
JPS6113661A (ja) * 1984-06-29 1986-01-21 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH06268173A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH098290A (ja) * 1995-06-20 1997-01-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1079482A (ja) * 1996-08-09 1998-03-24 Rai Hai 超高密度集積回路
DE19746901C2 (de) * 1997-10-23 1999-08-12 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
US6229161B1 (en) * 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
JP4078721B2 (ja) * 1998-08-24 2008-04-23 ソニー株式会社 半導体装置とその製造方法
JP2002026009A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
JP2003046080A (ja) * 2001-07-27 2003-02-14 Toshiba Corp 半導体装置及びその製造方法
JP2003045187A (ja) * 2001-08-02 2003-02-14 Mitsubishi Electric Corp 半導体記憶装置
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
JP4343571B2 (ja) * 2002-07-31 2009-10-14 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004071777A (ja) * 2002-08-06 2004-03-04 Fujitsu Ltd 有機絶縁膜の作製方法、半導体装置の製造方法、及びｔｆｔ基板の製造方法
US7138685B2 (en) * 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
JP2004349291A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置およびその製造方法
US6855582B1 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
JP4254430B2 (ja) * 2003-08-07 2009-04-15 ソニー株式会社 半導体装置の製造方法
KR100537103B1 (ko) * 2003-12-27 2005-12-16 동부아남반도체 주식회사 수직형 트랜지스터의 제조방법
CN100570894C (zh) * 2004-01-22 2009-12-16 国际商业机器公司 垂直鳍片场效应晶体管mos器件
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
JP2006210828A (ja) * 2005-01-31 2006-08-10 Fujitsu Ltd 半導体装置とその製造方法
JP4151976B2 (ja) * 2005-02-25 2008-09-17 株式会社東芝 半導体装置
KR100673105B1 (ko) * 2005-03-31 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법
JP5017795B2 (ja) * 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法

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