JPH1079482A - 超高密度集積回路 - Google Patents
超高密度集積回路Info
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- JPH1079482A JPH1079482A JP8242502A JP24250296A JPH1079482A JP H1079482 A JPH1079482 A JP H1079482A JP 8242502 A JP8242502 A JP 8242502A JP 24250296 A JP24250296 A JP 24250296A JP H1079482 A JPH1079482 A JP H1079482A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ＤＲＡＭなどのアレイにおいて、高密度化とパ
フォーマンスの向上を図る。 【解決手段】不等方性エッチング、側壁スペーサ、ＲＩ
Ｅの組合せで相対的に浅いトレンチと深いトレンチを形
成し、メモリセルのための埋込みビットライン（ＢＢ
Ｌ）セル構造と、ＤＲＡＭのアクセス・トランジスタ、
ＳＲＡＭ、周辺ＣＭＯＳなどのための埋込みゲート・ト
ランジスタ（ＢＧＴ）を形成する。各トランジスタは同
じゲートとチャネル長でシングルチップ上に集積するこ
とができる。ビットライン１２はメタル、ポリシリコ
ン、またはポリサイドからなり、上部とサイドのコンタ
クトであるため、５０％近いミスアラインメントでも影
響を受けない。ワードラインはゲートの側壁ポリシリコ
ン９とメタル２９からなり、垂直位置が十分低くなって
いるためビットラインと短絡することがない。
フォーマンスの向上を図る。 【解決手段】不等方性エッチング、側壁スペーサ、ＲＩ
Ｅの組合せで相対的に浅いトレンチと深いトレンチを形
成し、メモリセルのための埋込みビットライン（ＢＢ
Ｌ）セル構造と、ＤＲＡＭのアクセス・トランジスタ、
ＳＲＡＭ、周辺ＣＭＯＳなどのための埋込みゲート・ト
ランジスタ（ＢＧＴ）を形成する。各トランジスタは同
じゲートとチャネル長でシングルチップ上に集積するこ
とができる。ビットライン１２はメタル、ポリシリコ
ン、またはポリサイドからなり、上部とサイドのコンタ
クトであるため、５０％近いミスアラインメントでも影
響を受けない。ワードラインはゲートの側壁ポリシリコ
ン９とメタル２９からなり、垂直位置が十分低くなって
いるためビットラインと短絡することがない。
Description
【発明の詳細な説明】
【０００１】発明の分野
本発明は一般的には半導体デバイスの構造、相互接続方
法、および製造方法に関し、より具体的には超高密度メ
モリ・アレイとその製造方法に関する。 発明の背景 MOS 集積回路技術は非常に短期間の間に長足の進歩を遂
げている。特に、半導体メモリが従来の磁気コア・メモ
リに取って代わってからの、この２０年間の間に集積密
度の進歩は非常に急速な速度で向上している。ＭＯＳラ
ンダムアクセスメモリ（random access memory - RAM）
デバイスは新世代の製造技術の開発に非常に重要な役割
を果たしている。これはメモリ・デバイスが高い規則性
をもっており、そのことが新しい処理技術を開発する上
で大きな利点となっているためである。さらに、メモリ
・デバイスには非常に大きなマーケットが存在し、大量
の資源の投資を可能にしたことも、研究開発の競争力を
非常に強いものにした。ＲＡＭの開発によってもたらさ
れた製造技術は様々な製品にも応用されている。 【０００２】ＲＡＭには、ダイナミックＲＡＭとスタチ
ックＲＡＭがある。ダイナミックＲＡＭ（ＤＲＡＭ）は
電荷をキャパシタ（コンデンサ）に蓄積してデータをス
トアし、スタチックＲＡＭ（ＳＲＡＭ）はラッチを使用
してデータをストアしている。ＣＭＯＳでは、ラッチは
２つの交差結合インバータで作られているのが普通であ
る。１トランジスタ（１−Ｔ）ＤＲＡＭセルは、セル面
積が小さいために高密度メモリ・アレイでは非常に魅力
的になっている。ＤＲＡＭとＳＲＡＭはどちらも、コン
ピュータ・システムにおいても、データ処理システムの
進歩を支える上でもキー・コンポーネントとなってい
る。 【０００３】新世代コンピュータで高速化を要求するア
プリケーションは、その速度向上を効率よく利用するた
めにメモリ・サイズの増加を要求している。メモリ・サ
イズを増加するために低密度チップを追加すると、シス
テムの信頼性に好ましくない影響を与えることになる。
このような理由から、ＤＲＡＭ設計者は新規セル設計で
セルを小型化することに努力している。パフォーマンス
と信頼性の向上に加えて、セルを小型化すると、システ
ム全体が小型化し、低価格になり、軽量化することにな
る。 【０００４】高密度ＤＲＡＭを実現するために、多くの
主要半導体メーカは、世界各国において非常に競争力の
あるセル構造の革新に着手している。トレンチキャパシ
タ（trench capacitor）セルやスタックドキャパシタ
（stacked capacitor ）セルなどのメモリ・セルはいく
つかがすでに開発されている。これらのセルをこれ以上
ダウンサイジング化しても、２５６メガビット以上にす
るために必要なセル面積と蓄積キャパシタンスはほとん
ど満足されない。１−Ｆ（フィーチャ・サイズ）セル、
２−Ｆセル、および４−Ｆセルと名づけられた、いくつ
かの新規３次元メモリ・セルは第２の発明で提案されて
いる。これらは、セル・サイズを信じられないほどに、
最低限１−４個のリソグラフィック角までに小型化し、
セル・リークのない大容量化することを可能にしてい
る。比較を目的に、次表は世界各国で最も先進的なＤＲ
ＡＭセルを示している。会社名 DRAMセル セル・サイズ （最低限リソグラフィック角の数） Fujitsu Ltd. ３次元スタックド 17.6 キャパシタ・セル IBM 商用 16Mb DRAMセル 16.5 Mitsubishi 新規スタックド 14.4 Electric Corp. キャパシタ・セル （デュアルセルプレート） NEC Corp. ビットライン上 14.4 キャパシタ・セル （半球粒度蓄積ノード付） 13.4 Hitachi Ltd. 新規スタックドキャパシタ DRAMセル（ビットライン 構造上蓄積キャパシタを 特徴） IBM 埋込みトレンチDRAMセル 10.8 （トレンチ・テクノロジ上に 自己整列エピタキシを利用） Toshiba Corp. 非対称スタックドトレンチ 9.6 キャパシタ・セル Toshiba Corp. 拡散ソース／ドレインMOSFET 8.0 （選択的シリコン成長を利用） Toshiba Corp. 周囲ゲートトランジスタ・セル 7.2 Hui Lai ４−Ｆセル 4.0 Hui Lai ２−Ｆセル 2.0 Hui Lai １−Ｆセル 1.0 上表から明らかなように、第２発明における新規のＤＲ
ＡＭセルは、世界各国の全セルの中でセル面積が最小に
なっている。このことは大きな利点をもたらすことにな
る。例えば、４−Ｆセルを使用すると、６４メガビット
ＤＲＡＭの製造のために従来の光リソグラフィック・テ
クノロジを応用し、０．６μｍの設計ルールを緩和する
ことが可能である。これに対して、SEMATECH社や他の企
業は、設計ルールが０．３５μｍである６４メガビット
ＤＲＡＭの製造のために深層ｕｖまたは位相シフト・テ
クノロジを使用する必要があった。６４メガビットＤＲ
ＡＭの設計ルール（０．３５μｍ）を使用すると、４−
Ｆセルは２５６メガビットＤＲＡＭのセル面積（０．５
μｍ2 ）を達成することができる。１−Ｆセルと２−Ｆ
セルについては、これらは多重ギガビットＤＲＡＭ用に
使用することができる。従って、新規のセルはギガビッ
トＤＲＡＭ時代の道を開くことが可能になるであろう。
そうすれば、半導体メモリ・デバイスはコンピュータに
おいて回転ディスク媒体（ディスク・ドライブ）に取っ
て代わり、新しいコンピュータ革命をもたらすことにな
るであろう。また、これは、他の新製品と新技術の開発
にもつながることになる。例えば、言語翻訳デバイス、
インテリジェント・デバイス、高精細インタラクティブ
ＴＶ、高精細ビデオ受信装置／レコーダ、および記憶シ
ステムは大量のメモリを必要としている。ハイレベル言
語翻訳デバイスが実現されれば、人々は多数の言語を修
得するために時間を費やす必要がなくなり、米国外のビ
ジネス機会がより多く発生することになり、世界各国の
人々はより緊密に、より親しく、より効率的に働くこと
になる。 【０００５】ＤＲＡＭセルによると、最高密度のメモリ
・アレイが得られるが、ＳＲＡＭの方が高速で、動作余
裕度が広く、信頼性が高く、使いやすくなっている。メ
ガビットＳＲＡＭでは、セル・サイズを小さくし、供給
電圧（Ｖcc）を減少すると、「ハイ」でストアするセル
・ノードのレベルは低下することになる。そのために、
セル動作安定性は重要な問題となっている。この問題を
解決する１つの方法は、駆動トランジスタとアクセス・
トランジスタとのサイズ比率（（ＷD ／ＬD ）（ＷA ／
ＬA ））を大きくしてセル比率（ｂD ／ｂA ）を大きく
することである。しかし、これはセル・サイズを小さく
することと矛盾するために、メガビットＳＲＡＭには不
適当である。最近では、別の解決方法が開発されてい
る。多結晶シリコンＴＦＴ（薄膜トランジスタ）負荷が
多結晶シリコン（ポリＳi ）抵抗の代わりに使用され
て、セル・ノードの充電電流を高くし、漏れ電流を低く
している。しかし、ポリＳi 薄膜トランジスタのオン／
オフ電流のレベルは、６４メガビット以上のＳＲＡＭで
は上記問題を解決するには十分でない。単結晶シリコン
・トランジスタを前記ポリＳi トランジスタの代わりに
使用すれば、オン／オフ電流の問題は解決することがで
きる。しかし、単結晶シリコン・トランジスタは、ポリ
Ｓi ＴＦＴ負荷が単結晶シリコン・トランジスタ上にス
タックされてセル面積を小さくしているために、メガビ
ットＳＲＡＭの従来セル構造では負荷として使用するこ
とはできない。単結晶シリコン・トランジスタを負荷と
して使用するためには、すべてのトランジスタを同じレ
ベルで作る必要があるが、そうすると、セル面積が大に
なり、集積回路の密度が低下することになる。幸いなこ
とに、第２発明は新規のセル構造を使用してこの非常に
困難な問題を解決している。新規の構造によれば、世界
で最小のセル・サイズを実現してＳＲＡＭを高密度化
し、世界で最大のＷ／Ｌ比率を実現して耐ノイズ性を高
くするだけでなく、単結晶シリコン・トランジスタをス
タックド・ポリＳi トランジスタの代わりに負荷として
使用するので、トランジスタ特性が良好化してオン／オ
フ電流の問題を解決することができる。比較目的のため
に、次表は世界で最も先進的なＳＲＡＭセルを示してい
る。会社名 DRAMセル セル・サイズ （最低限リソグラフィック角の数） Philips 0.5 μｍバルク 100.8 Research Lab. フル CMOS 6-T セル （完全オーバラップ接点 実装） Motorola Inc. 0.5 μｍ BiCMOSセル 100.0 トリプルポリ Si 4-T セル Texas 0.5 μｍ BiCMOSセル 92.0 Instruments （垂直 NMOS ドライバ実装） Mitsubishi 大セル比・低ノード・ 63.9 Electric Corp. リーク 16Mb SRAM （リングゲートトランジスタ 使用） 0.35μｍ、レトログレードツィン ウェル、４倍ポリＳｉ、 ダブルメタル、スタックド・ ポリ Si PMOS Fujitsu Ltd. スプリットワードライン・ 54.5 セル（ポリシリコン側壁 接点使用） 0.4 μｍ、ツィンウェル、 ４倍ポリ、ダブルメタル、 スタックド・ポリ Si PMOS Hitachi Ltd. 5.9 μｍ2 超低出力SRAMセル 48.1 （新規位相シフト・リソグラフィ 使用） 0.35μｍ、トリプルウェル、 ４倍ポリ Si 、ダブルメタル、 スタックドポリSi PMOS Hitachi Ltd. 0.6 μｍスタックドポリSi 47.2 PMOSセル NEC Corp. 16Mb SRAM セル（自己調整 45.0 接点プロセス、0.4 μｍ 設計ルール使用） Hui Lai 全単結晶Si 6-Tセル 40.0 SRAMプロセスはDRAMと CMOSロジック回路プロセス と完全に互換性がある 第２発明の３番目の大きな利点は、新規のデバイス構
造、相互接続方法およびプロセス技術がメモリ・アレイ
を高密度化する要求とロジック回路を高性能化する要求
を同時に満足するので、メモリ回路（ＤＲＡＭとＳＲＡ
Ｍ）を同じチップ上にＣＭＯＳロジック回路と一緒に集
積化できることである。革新的なことは、メモリ・デバ
イスとロジック回路を統合化した新しいクラスの到来に
より、現在よりもはるかに効率的に情報を並列に探索で
きることである。第２に、設計の「ボトルネック」（つ
まり、フォンノイマン・アーキテクチャ）の欠点が解消
される。第３に、一般に認められていることは、次の１
０年間にイメージ（画像）信号や他の配列信号を処理す
るには、今日のスーパコンピュータより１０００倍に高
速化されたコンピュータが将来必要になることである。
このような必要から、コンピュータ科学者は、大規模マ
ルチプロセッサ・ネットワークの分野に力を注ぎ、超並
列プロセッサ・アレイを通して高速化しようとしてい
る。しかし、クロックスピードとデータレートはオフチ
ップ通信の要求条件で設定されていることがよくある。
第２発明によれば、提案されているデバイス構造と相互
接続方法を使用すると、世界で最高密度の集積回路が得
られるので、数百のマイクロプロセッサとメモリ・チッ
プの機能を、シングルチップに集積化することができ
る。このようにすると、チップ相互間の長い伝達ライン
を駆動する必要のあるチップ間通信が除去されることに
なる。従って、「超並列」ラップトップ・スーパコンピ
ュータの速度は、世界各国で提案されている他のどのコ
ンピュータの速度も凌駕することになる。 【０００６】第２発明の第４の大きな利点は、メモリ回
路とロジック回路はどちらも超高密度化できることであ
る。例えば、新規の全加算器（full adder）のレイアウ
ト面積は、同一設計ルールをもつ従来の全加算器のそれ
よりも約８倍小さくなっている。 発明の概要 本発明の主目的は、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）アレイ、スタチックランダムアクセスメ
モリ（ＳＲＡＭ）アレイ、およびロジック回路を含む超
高密度集積回路を、新規の半導体デバイス構造、相互接
続方法および製造方法を使用して製造することである。
これは、ゲート電極材料をどのようにパターン成形する
と、超高密度集積回路をインテリジェントに実現できる
かのキーになっている。埋込みゲート構造を使用するこ
とも、超高密度集積回路を実現する別の理由になってい
る。埋込みゲート・トランジスタ（Buried Gate Transi
stor - BGT）は、他のどの縦形トランジスタよりもショ
ートチャネル効果が低く、信頼性が高く、デバイス均一
性がすぐれている。ＢＧＴが、どの先進的プレーナ・ト
ランジスタよりもパフォーマンスが高く（または電流駆
動性が高く）、高密度化されているのは、ＢＧＴでは、
占有面積が小さくても、実効チャネル幅が大きくなって
いるためである。第２に、リソグラフィの制約となって
いるチャネル長さの問題が解消されている。第３に、Ｂ
ＧＴは、従来のどのデバイスよりもミスアライメント
（位置合わせ誤差）に対する耐久性が高く、歩留が高く
なっている。以上の理由により、ＢＧＴは世界各国の他
のどのトランジスタよりもすぐれている。 【０００７】本発明の重要な改良は、超高密度ダイナミ
ックランダムアクセスメモリ・アレイのビットライン
が、アクセス・トランジスタとロジック・トランジスタ
を含むすべてのトランジスタの下にあり、蓄積キャパシ
タがすべてのトランジスタの上にあることである。この
ようにすると、蓄積ノードが絶縁体によって完全に包囲
されるので、トレンチからトレンチへのパンチスルー漏
れ電流がなくなることになる。蓄積ノードは多段レベル
の相互接続から構成されている。このようにすると、製
造プロセスの複雑性と困難性が軽減され、表面の不規則
性が低減する。前記新規セルは埋込みビットライン（Bu
ried Bit Line - BBL ）セルと呼ばれる。ＢＢＬアレイ
における２つの隣接蓄積ノード間の間隔は、最低限リソ
グラフィック・ライン幅よりも大幅に小さくなっている
ので、蓄積ノードは前記ＤＲＡＭアレイのほぼ全面積を
占有している。これにより、トレンチキャパシタのサイ
ズは、高さ（または深さ）が与えられているとき、最大
限度まで達している。キャパシタを大きくし、漏れ電流
を小さくすると、ソフトエラー耐久性が高くなる。最低
限４個のリソグラフィック角のセル・サイズをもつＢＢ
Ｌアレイは、最低限の４０個のリソグラフィック角のセ
ル・サイズをもつ超高密度全単結晶シリコン６−Ｔスタ
チックランダムアクセスメモリ・アレイおよび極高密度
ロジック回路と一緒に同じチップ上に集積することがで
きる。前記ＤＲＡＭのアクセス・トランジスタ、前記Ｓ
ＲＡＭの駆動、負荷およびアクセス・トランジスタ、周
辺ＣＭＯＳトランジスタおよびＣＭＯＳロジック・トラ
ンジスタはＢＧＴであり、同じゲートとチャネル長でシ
ングルチップ上に集積することができる。しかし、従来
の縦形トランジスタは、異種デバイスのすべての要求条
件を同時に満足できないので、いずれもこれを行うこと
ができない。 【０００８】超高密度集積回路の製造プロセスでは（図
７Ａ−７Ｈ１０）、選択的エッチング、エッチングのド
ーピング効果、側壁スペーサ８０、および導電層６２の
保護層６３、６４が使用されているので、また相互接続
層７５とセル・プレート２２１は同時にパターン成形さ
れているので、１４マスク・レベルは前記縦形トランジ
スタ集積回路用に完全に確保されている。このようにす
ると、縦形トランジスタの製造プロセスの複雑性が低減
され、ワイヤリング（配線）問題と、縦形トランジスタ
間に相互接続を形成するときの困難性が解決される。ま
た、図７Ａ−７Ｈ１０に示す新規プロセスは、先進的な
プレーナデバイス・プロセスよりも単純化されている。 好適実施例の説明 以下の説明では、図１Ａから図１５Ｃまでに示すよう
に、特定のＰとＮ導電形物質と領域が示されている。こ
こに示したものは例示であり、本発明の教示事項を限定
するものではない。当然に理解されるように、Ｐ形とＮ
形が反対になった構成のデバイスは、以下に説明するデ
バイスのすべての点において同等である。 第１実施例：図１Ｉ６は、本発明の実施例による４−Ｆ
セルの一種を示す平面図であり、１Ｉ６線上の断面図で
ある。 【０００９】図面において、参照符号１はｐ形シリコン
基板を示し、２はＮ＋形蓄積ノードを示し、３はｐ形本
体領域を示し、９７はｐ形チャネル領域を示し、１８は
低濃度にｐをドープした本体領域を示し、５５は浅く軽
度にｎをドープしたソースまたはドレイン・エクステン
ション領域を示し、４はｎ形ソースまたはドレインを示
し、５はＮ＋形ソースまたはドレインを示し、６は多結
晶シリコン層（プレート）を示し、７はキャシタの誘電
体を示し、８はゲート誘電体を示し、９はゲート電極ま
たはワードラインを示し、２９はワードラインの一部を
示し、１１はパッシベーション層（誘電体）を示し、１
２はビットライン（メタル）を示している。 【００１０】図１Ａ−１５Ｃの実施例において、同一参
照符号で示されている部分は図１Ｉ６の部分と同一また
は同等部分であり、変更されていない限り説明は省略す
る。図１Ａ−１Ｉ１１は、本発明の実施例に従ってメモ
リ・セルを製造するプロセスのステップを示す平面図と
断面図である。このプロセスは次のようなステップから
なっている。 【００１１】(1) まず、高濃度ｐ形ドープ層２と低濃度
ｐ形ドープ層１８が、インサイチュー（in-situ ）ドー
ピング・エピタキシ法によって高濃度ドープ・シリコン
基板１上にそれぞれ形成される（図１）。次に、層３、
４および５がイオン注入によってそれぞれ形成される
（図１Ｂ）。イオン注入で層３、４および５を形成する
ようにしたのは、この注入プロセスによると、高い均質
性が得られ、イオン・エネルギと注入量を正確に制御で
きるからである。図１Ａ−１Ｂは、層１、２、１８、
３、４および５の好ましいドーパント濃度も示してい
る。 【００１２】(2) 誘電体（Ｓi 3 Ｎ4 またはＳi Ｏ2 ）
が層５上に堆積されたあと、トレンチエッチング・マス
クとしてパターン成形される。相対的に浅いトレンチは
不等方性エッチング（anisotropic etching ）によって
食刻される。エッチング後、誘電物質（Ｓi 3 Ｎ4 また
はＳi Ｏ2 ）側壁スペーサ１６が不等方性ＲＩＥエッチ
ング（またはプラズマエッチング）によって公知の方法
で形成される（図１Ｃ）。誘電物質２７がＳi 3 Ｎ4 で
あれば、側壁スペーサ１６はＳi Ｏ2 になっている。つ
まり、誘電物質２７と側壁スペーサ１６は異種の誘電物
質からなっている。側壁スペーサ１６は選択的に除去
し、誘電物質２７は層５上に残しておくことができる。
例えば、バッファＨＦ溶液を使用すると、高いＳi Ｏ2
／（Ｓi 3Ｎ4 およびＳi ）エッチング選択性が得られ
る。Ｓi 3 Ｎ4 は、りん酸などの窒化珪素エッチング溶
液、米国特許第３，８５９，２２２号または Transene
Company Inc.が開発し、商用化している Transetch-Nを
使用することにより、選択的に除去することができる
（Transetch-N はＳi Ｏ2 またはＳi の存在下でＳi 3
Ｎ4 をエッチングする。これはフッ化物を含有せず、ア
ンダーカットを発生することなく、エッチング時間の選
択で安全余裕度が広くなっている。）側壁スペーサ１６
はシリコン・ピラーの円周を増加してキャパシタの占有
面積を大にするだけでなく、デバイスのチャネル領域を
第２の相対的に深いトレンチ・エッチングから保護す
る。従って、チャネル領域はＲＩＥ（またはプラズマエ
ッチング）による損傷が少なくなる。第２の相対的に深
いトレンチは高濃度ｐドープ基板１に食刻される。この
ようにすると、デバイスの絶縁が向上し、セル漏れ電流
が除去される。前記２不等方性トレンチ・エッチングの
キャリヤガスとして塩素または臭素を使用することは公
知である。臭素の方が好ましいのは、Ｓi ／Ｓi Ｏ2 の
エッチング選択性が高くなるからである（ＩＥＤＭ ９
１、ｐ．８３６およびＭａｎｏｓとＦｌａｍｍ著「プラ
ズマ・エッチングの紹介（Plasma etching an introduc
tion）」ｐｐ．１４６−１４８から引用）。高アスペク
ト比トレンチの側壁輪郭はほぼ垂直になっている。第２
トレンチのエッチングのあと、すべての露出シリコン表
面は、ＨＦ濃度が非常に低いＨＮＯ3 （６０％）−ＨＦ
（＜０．２％）−Ｈ2 Ｏ溶液を使用して表面を軽くエッ
チングしてクリーニングされる。この方法によると、表
面近くの損傷が少なくなり、ヘビーメタル表面の不純物
の濃度がＲＣＡクリーニングのそれの１／１０に減少す
る。軽エッチング法は、反応性イオンエッチングで形成
されたシリコン・トレンチを酸化前にクリーニングする
場合に使用される。トレンチキャパシタにおけるサーマ
ルＳi Ｏ2 のＭＯＳｃ−ｔ保存時間と欠陥密度はクリー
ニングにより大幅に改善される。軽エッチング・クリー
ニング法によると、超クリーンで損傷のない表面が得ら
れ、ＭＯＳデバイス特性が大幅に改善される（ＩＥＤＭ
８８ｐ．７２６から引用）。クリーニングのあと、キャ
パシタの誘電体７は熱酸化によって形成されるか、ある
いはトレンチの表面上に堆積されてキャパシタを形成す
る。キャパシタ誘電体７は酸化シリコン薄膜、窒化シリ
コン薄膜、または酸化シリコン薄膜と窒化シリコン薄膜
（例えば、Ｓi Ｏ2 ／Ｓi 3 Ｎ4 またはＳi Ｏ2 ／Ｎ4
／Ｓi Ｏ2 ）からなる多層薄膜、あるいは高誘電体一定
絶縁薄膜（例えば、Ｔａ2 Ｏ5 またはＢａ0.5 Ｔｉ
Ｏ3 ）にすることができる。ここで酸化物／窒化物／酸
化物がキャパシタ誘電体として好ましいのは、その信頼
性が非常に優れているためである。ＯＮＯは熱酸化物を
成長させて第１酸化薄膜を形成し、窒化シリコンを部分
的に再酸化して上部酸化物を形成する従来の方法を使用
して形成される。そのあと、キャパシタ・プレートが形
成され、ｎ形またはｐ形多結晶シリコン６が堆積され、
エッチングバックされる（図１Ｄ）。高アスペクト比ト
レンチの場合は、多結晶シリコン６はアモルファス・シ
リコンで置き換えられ、ボイドを最小限にする。高アス
ペクト比トレンチが規則性シリコンで充填されると、ボ
イドが形成され、信頼性の問題を生じることになる。ボ
イド形成にはいくつかの理由がある。トレンチは高アス
ペクト比であるために、ポリシリコンの堆積は底付近よ
りもトレンチの上方付近の方が若干高くなる。その結
果、ポリ充填時に、トレンチの上方部分は底よりも早く
閉じる傾向があるため、ボイドが形成されることにな
る。さらに、ポリシリコン粒子サイズがトレンチの寸法
と同じであると、凝集粒子はその下の充填を妨げるの
で、ボイドが形成されることになる。アモルファス・シ
リコンはボイド形成を最小限にする。アモルファス・シ
リコンは準安定性であり、規則性シリコンへの再結晶化
は堆積後のヒートサイクルによってトリガされる。 【００１３】(3) 誘電体スペーサ１６はウェットエッチ
ングにより選択的に除去され、重要なプロセス・ステッ
プがそのあとで行われる。若干傾斜回転イオン注入（sl
ightly oblique rotating ion implantation）はｎ形ド
ーパントを注入してしきい電圧を調整し、縦形ＭＯＳＦ
ＥＴの浅いソース／ドレイン・エクステンション領域を
形成するために使用される（図１Ｅ）。このプロセス・
ステップはチャネル領域９７のしきい電圧を低くし、本
体領域３のパンチスルー抵抗を高くするが、これはｐ形
ドーパント濃度が注入ｐ形ドーパントによって部分的に
補償され、チャネル領域の実効ｐ形ドーパント濃度を減
少するためである。浅いソース／ドレイン接合もパンチ
スルー現象をさらに防止し、ショートチャネル効果を減
少する。イオン注入の方向はソース／ドレイン接合の深
さに対してほぼ垂直であるので、さらに浅いソース／ド
レイン接合が従来のイオン注入よりも簡単に得ることが
できる。従来のイオン注入では、その方向がソース／ド
レイン接合の深さに対してほぼ平行になっている。本体
領域１８は低濃度でドーピングされているので、ソース
／本体およびドレイン／本体の寄生キャパシタンスは減
少している。図１Ｅ１は、デバイスの異なる領域のドー
パント濃度を示している。 【００１４】(4) ゲート酸化物８は、ＨＣｌまたはＨ2
Ｏ2 を含有する乾燥酸素の雰囲気下で８００℃で表面全
体に形成される。ゲート酸化物８の形成前に、すべての
露出シリコン表面は、ＨＦ濃度が非常に低いＨＮＯ
3 （６０％）−ＨＦ（＜０．２％）−Ｈ2 Ｏ溶液を使用
して表面を軽くエッチングすることによってクリーニン
グされる。ゲート酸化物８は、若干傾斜回転イオン注入
の前に形成できることは勿論である。ゲート酸化物８の
形成後、高濃度ｎドープ・ポリシリコン薄膜９は、ゲー
ト電極またはワードラインを形成する物質として表面全
体に堆積される。ポリシリコンはＷＳｉ2 、ＴｉＳ
ｉ2 、ＷまたはＡｌなどのシリサイドやメタルで置き換
えることも、多層構造、つまり、シリサイドとポリシリ
コンでなるポリサイド構造で置き換えることもできるこ
とは勿論である。そのあと、ポリシリコン９はゲート電
極とワードラインを形成するようにパターン成形され
る。これは、薄膜９をパターン成形して、最低限４個の
リソグラフィック角の非常に小さなセル・サイズを得る
上で非常に重要である。本発明では、いくつかの方法が
提案されている。 【００１５】a) メタル２９はＣＶＤによってウェファ
全面にわたって堆積され、エッチングバックされ、シリ
コン・ピラー・アイランドの上部にわたるポリシリコン
部分を露出する（図１Ｆ）。そのあと、図１Ｇに示すよ
うに、メタル２９は、第２マスクで選択的に不等方性プ
ラズマエッチングによってパターン成形される。選択的
エッチングによると、ポリシリコン９がエッチングされ
ないか、若干エッチングされるだけである。メタル２９
は、ゲート物質上に選択的にエッチングできる導電物質
ならば、どの導電物質で置き換えることも可能である。
図１Ｇ１−１Ｇ２は図１Ｇの同一構造の１Ｇ１と１Ｇ２
線上の断面図である。従来セルでは許容されていない
が、ミスアライメントが５０％近くであるにもかかわら
ず、新規セルはパフォーマンスが低下することがない。
図１Ｇ３−１Ｇ４に異なる断面と位置で示しているよう
に、新規セルはミスアライメントに対して高い排除性を
もっている。メタル２９がパターン成形されたあと、露
出ポリシリコン９は、ＣＦ4＋Ｏ2 、ＣＦ4 ＋Ｎ2 、Ｃ
Ｃ１Ｆ3 、Ｃｌ2 ＋Ｏ2 、ＮＦ3 ／ＨＣｌ、ＨＢｒ＋Ｃ
ｌ2 ＋ＳＦ6 、Ｃｌ2 ＋ＢＣｌ3 ＋Ｈｅ＋Ｏ2 、ＳｉＣ
ｌ4 ＋Ｃｌ2 ＋ＢＣｌ3 ＋Ｈｅ＋Ｏ2 、塩素またはフッ
素を通常の方法でエッチングガスとして使用して、選択
的に不等方性プラズマエッチングによってエッチングさ
れる。シリコン・ピラー・アイランドの上面部分のポリ
シリコン部分とポリシリコンの露出底部分は、前記プラ
ズマエッチングによって完全に除去される。他方、シリ
コン・アイランドの側壁に沿うポリシリコン部分は残さ
れているが、これは、側壁のポリシリコンがポリシリコ
ン薄膜９の厚さより高くなっているためである。残りの
部分が誘電体２７およびシリコン・ピラー・アイランド
より低くなっているのは、ポリシリコン９が誘電体２７
に有利な選択性でエッチングできるためである。メタル
２９の下のポリシリコン部分はメタル２９を保護するた
めにエッチングされていない。そのため、残りの側壁ポ
リシリコン、メタル２９の下のポリシリコン部分および
メタル２９はゲート電極とワードラインを形成している
（図１Ｈ−１Ｈ２）。メタル２９はパターン成形ポリシ
リコン９のマスクになるだけでなく、ワードラインの一
部にもなっている。これにより、ワードラインの抵抗が
小さくなっている。図１Ｈ３−１Ｈ４は、パターン成形
ワードライン・プロセス・ステップはミスアライメント
に対して高い排除性をもっていることを示している。本
発明で提案されているすべてのタイプのセルまたはデバ
イスにはこの利点があるので、以下では、この利点につ
いて再度言及することは省略する。 【００１６】b) 図１Ｈ１−１Ｈ２および１Ｈ４に示す
ように、ポリシリコン・セル・プレート６はポリシリコ
ン９のエッチング過程でエッチングされる。セル・プレ
ート６がエッチングされないようにするか、あるいは若
干だけエッチングされるようにするには、別の方法を使
用する必要がある。メタル２９はＣＶＤによってウェフ
ァ全面に堆積されたあと、シリコン・ピラー・アイラン
ドの上部上のポリシリコン部分を露出するためにエッチ
ングバックされる（図１ＪＡ）。そのあと、図１ＪＢに
示すように、ポリシリコン９とメタル２９はマスクなし
で正しい高さまでエッチングされ、そのあと、メタル２
９は第２マスクを使用して選択的に不等方性プラズマエ
ッチングによってパターン成形される（図１ＪＣ）。メ
タル２９がパターン成形されたあと、露出ポリシリコン
９はプラズマエッチングによってエッチングされる。ポ
リシリコンの露出した下部は前記プラズマエッチングに
よって完全に除去される。このようにして、残りの側壁
ポリシリコン、メタル２９の下のポリシリコン部分およ
びメタル２９はゲート電極とワードラインを形成する
（図１ＪＤ）。 【００１７】c) ポリシリコン９のパターンマスクとし
てのメタル２９は、ホトレジストまたは誘電物質（Ｓi
Ｏ2 またはＳi 3 Ｎ4 ）２０で置き換えることができる
ことは勿論である。ホトレジストまたは誘電物質２０は
ウェファ全面に堆積されたあと、シリコン・ピラー・ア
イランドの上部上のポリシリコン部分を露出するために
エッチングバックされる（図２Ｂ）。そのあと、図２Ｃ
Ａに示すように、ポリシリコン９はマスクなしで正しい
高さまで選択的にエッチングされる。次に、ホトレジス
トまたは誘電物質２０は第２マスクを使用して選択的に
不等方性エッチングによってパターン成形される（図２
ＣＢ）。例えば、Ｓi Ｏ2 は、ＣＦ4 ／Ｈ2 、ＨＦ、Ｈ
Ｂｒ、またはＣＨＦ3 をエッチングガスとして通常の方
法で使用して、選択的に、不等方性的にエッチングする
ことができる。Ｓi とＳi 3 Ｎ4は選択的エッチングに
よってエッチングされないか、若干エッチングされるだ
けである。例えば、ＣＨＦ3 ガスによると、Ｓi Ｏ2 と
Ｓi のエッチング速度比は約１０になる。Ｓi 3 Ｎ4 は
ＲＩＥモードで不等方性的にエッチングすることがで
き、Ｓi とＳi Ｏ2 の選択性が２０になる。２ソース・
ガスＣＨ2 Ｆ2 とＣＨ3 Ｆのどちらも、これらの結果が
得られる。ホトレジストまたは誘電物質２０がパターン
成形されたあと、露出ポリシリコン９はプラズマエッチ
ングによってエッチングされる。ポリシリコンの露出下
部は前記プラズマエッチングによって完全に除去される
ので、結果として、残りの側壁ポリシリコンとメタル２
９の下のポリシリコン部分はゲート電極とワードライン
を形成することになる。ワードラインの形成のあと、ホ
トレジスト２０は除去しなければならない（図２Ｃ
Ｃ）。誘電物質２０がポリシリコン９のパターンマスク
ならば、誘電物質２０は除去する必要はない。この方法
では、セル・プレート６はエッチングされない。 【００１８】d) ホトレジストまたは誘電物質２０はウ
ェファ全面に堆積されたあと、シリコン・ピラー・アイ
ランドの上部にわたるポリシリコン部分を露出するため
にエッチングバックされる（図２Ｂ）。そのあとホトレ
ジストまたは誘電物質２０は第２マスクを使用して選択
的に不等方性エッチングによってパターン成形される。
次に、露出ポリシリコン９はプラズマエッチングによっ
てエッチングされる。ポリシリコンの露出下部は前記プ
ラズマエッチングによって完全に除去される。このよう
にして、残りの側壁ポリシリコンとメタル２９の下のポ
リシリコン部分はゲート電極とワードラインを形成する
ことになる（図２Ｃ）。この方法では、セル・プレート
６の一部をエッチングすることができる。 【００１９】上記の提案方法は１つの共通点をもってい
る。すなわち、シリコン・ピラー・アイランドの上部に
わたるポリシリコン部分とシリコン・アイランドの側壁
に沿ったポリシリコンの上部は完全に除去されるのに対
し、一部の個所のセル・プレート６上のポリシリコン部
分とシリコン・ピラー・アイランドの側壁に沿ったポリ
シリコンの下部は共に残されていることである。意図し
ている目標は、ポリシリコンの下部を保護するためにあ
る種の物質を使用し、ポリシリコンの上部は無保護のま
まにしておくことである。 【００２０】(5) ゲート電極とワードラインの形成後、
厚層誘電物質（Ｓi Ｏ2 ）１１がＣＶＤによって堆積さ
れる。厚層ＣＶＤ堆積が得られたあと、厚層ホトレジス
トが堆積される。ホトレジストは通常厚層であるので、
すべての段を十分に被覆し、上面をフラットにする。プ
ラズマまたは反応性イオンエッチング・プロセスが選択
されたのは、レジストとＣＶＤ堆積を同一レートでエッ
チングするためである。表面は、すべてのレジストと堆
積の一部がエッチングで除去されるまでエッチングさ
れ、表面はフラットのままになっている（Ｓ．Ｍ．Ｓｚ
ｅ著「ＶＬＳＩテクノロジ」、１９８８、ｐ．４１５か
ら引用）。ＲＩＥエッチングバックに続いて、化学機械
的ポリッシュ（ＣＭＰ）が行われ、プレーナ化の結果を
更に向上する。ＣＭＰの特徴は、小さな隆起形状（スパ
イク）の除去率が露出領域全体にわたる除去率の平均効
果より大きいことである（ＩＥＤＭ８９，ｐ．６１参
照）。ＣＭＰによると、ウェファ全体にわたって１０％
のグローバル厚さ均質性が得られる（ＩＢＭ Ｊ． Ｒ
ｅｓ． Ｄｅｖｅｌｏｐ．，Ｖｏｌ．３４， Ｎｏ．
６， Ｎｏｖ．１９９０， ｐ．８６４参照）。 【００２１】(6) プレーナ化プロセスのあと、誘電物質
（Ｓi Ｏ2 ）は第３マスクで選択的に不等方性プラズマ
エッチングを使用して正しい深さまでエッチングされ
る。シリコン領域５はエッチングされないか、若干エッ
チングされるだけである。そのあとメタル（またはポリ
シリコン、ポリサイド）１２が堆積され、エッチングバ
ックされて、誘電物質１１の上面の余剰メタル１２が除
去されてビットラインが形成される。ここで使用される
ビットラインとビットラインコンタクトの形成方法によ
ると、マスクレベルが節減される。従来の方法では、ビ
ットラインコンタクトホールの形成とビットラインの形
成には、マスクレベルが必要になる。図１Ｉ１は図１Ｉ
の同一構造の１Ｉ１線に沿って異なる方向から見た断面
図である。従来のセルでは許されない、５０％に近いミ
スアライメントがあっても、新規のセルがその影響を受
けないのは、側壁ビットラインコンタクトが使用されて
いるためである（図１Ｉ２）。ゲート電極９はビットラ
インの垂直位置とｎドープ・ソースまたはドレイン領域
の上部よりもはるかに低くなっているので、上部とサイ
ドのビットラインコンタクトを使用すると、接触抵抗を
小さくし、コンタクトホールのミスアライメント許容誤
差をなくすことができる。言い換えれば、ゲート電極９
の位置は十分に低いために、ビットラインコンタクト
（またはビットライン）とワードライン（またはゲート
電極）が同じ水平位置にあっても、これらが短絡するこ
とはない。ＤＲＡＭセルの新規アクセス・トランジスタ
は埋込みゲート・トランジスタ（ＢＧＴ）と名づけられ
ている。従来のＳＧＴセル（K.Sunouchi他により開発さ
れた包囲ゲート・トランジスタ・セル）では、意図して
いるゲート長は第１トレンチの高さ（またはピラー・シ
リコン・アイランドの上部の高さ）と等しくなってい
る。その結果、ゲート電極はビットラインコンタクトと
同じ垂直位置になっている。ワードラインとビットライ
ンコンタクトの短絡を防止するためには、ピラー・シリ
コン・アイランドのサイズは最小限１個のリソグラフィ
ック角よりも大きくなっていなければならない。本発明
の新規セルによれば、すべてのマスクの最悪の場合のミ
スアライメントの距離が最小形状の−５０％であるの
で、コンタクトホールのミスアライメント許容誤差がな
くなるだけでなく、相対的に高い歩留りを達成すること
ができる。埋込みゲート構造は、最低限４個のリソグラ
フィック角のセル・サイズを非常に小さくすることが望
ましいとされる別の理由である。図１Ｉ３−１Ｉ５は、
それぞれ図１Ｉ２の同一構造の１Ｉ３、１Ｉ４および１
Ｉ５線に沿って、異なる方向から見た異なる断面図であ
る。図１Ｉ６−１Ｉ１１は、提案されているセルがすべ
てのマスクレベルでのミスアライメントに対して高い排
除性をもっていることを示している。図１Ｉ６−１Ｉ１
１は異なる線に沿って見た同一構造を示している。本発
明の種々の新規セルまたはデバイスはいずれもこの利点
をもっている。 【００２２】ワードライン９とセル・プレート６の寄生
キャパシタンスを減少するために、相対的に厚層の誘電
層（Ｓi Ｏ2 ）８がワードライン９とセル・プレート６
の間に形成されている（図１Ｋ）。この誘電層（Ｓi Ｏ
2 ）８は濃度向上酸化法（concentration-enhanced oxi
dation）を使用してゲート酸化層８と一緒に同時に形成
されている。この方法によると、プロセスの複雑性が増
加することがない。このプロセスは高濃度ｎドープ・ポ
リシリコン・セル・プレート６上に相対的に厚い酸化層
を成長させ、軽濃度ドープ・シリコン表面上に薄い酸化
層を成長させる。ドーパント濃度が高くなり、温度が低
くなると、濃度向上酸化の結果がそれだけ明らかになる
ことはよく知られている。セル・プレート６上の誘電層
の厚さとゲート酸化層の厚さとの比率は、ドーパント濃
度と温度によって制御することができる。 【００２３】第１実施例（図１Ａ−１Ｋ）には、従来の
デバイス構造と製造プロセスに比べて、以下に述べるよ
うな主要利点がある。 【００２４】1) 最小限４個のリソグラフィック角のセ
ル・サイズをもつ超高密度ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）アレイは、新規のセル構造と製造
プロセスで実現することが可能である。そのような理由
から、セルは４−Ｆ（フィーチャ・サイズ）セルと名づ
けられている。 【００２５】2) メタル２９はパターン成形ポリシリコ
ン９のマスクであるだけでなく、ワードライン（または
ゲート電極間の相互接続）の一部にもなっていて、ワー
ドラインの抵抗を小さくしている。 【００２６】3) ４−Ｆセルはアルファ粒子に対するソ
フトエラー抵抗を向上し、漏れ電流がセル間を流れるの
を防止している。ソフトエラー抵抗はメモリ・セル内の
デプレション領域の対角長を小さくすると向上すること
はよく知られている。このことは、セル構造の密度が高
くなると、ソフトエラー抵抗が高くなることを示唆して
いる。第２に、コレクション効率と、アルファ粒子によ
って誘起される電子−正孔対の発生は不純物濃度とその
プロフィールに依存するので、高濃度ドープ基板１と蓄
積ノード２はソフトエラー抵抗を向上する。 【００２７】4) 実際の蓄積キャパシタンスは従来のト
レンチセルでは、トレンチ側壁のドーピング濃度に依存
していることはよく知られている。ドーピング濃度が高
くなると、キャパシタンスが大きくなるので、高濃度蓄
積ノード２からは、従来のセルで得られるものよりも大
きな蓄積キャパシタンスが得られる。第２に、高濃度蓄
積ノード２はソース／ドレイン間の寄生抵抗を減少す
る。 【００２８】5) ＤＲＡＭセル面積を小さくするため
に、縦形アクセス・デバイスは、トレンチトランジスタ
・セルと周囲ゲート・トランジスタ・セルで使用されて
いる。しかし、縦形アクセス・トランジスタには、不均
質性と低パフォーマンスの欠点がある。例えば、ＳＧＴ
（K.Sunouchi他による開発）のチャネル長さは第１トレ
ンチの長さによって決まっている。しかし、チャネル長
の均質性は、プラズマエッチング・プロセス自体が不均
質性であるために制御が困難である。第２に、しきい電
圧調節は不純物濃度によってのみ達成されている。しか
し、ＢＧＴのチャネル長としきい電圧はイオン注入によ
って決まっている。注入プロセスによると、高い再現性
と均質性が得られる。イオン注入を使用する利点は不純
物の投入量、深さ、プロフィールおよび面積の均質性を
正確に制御できるので、ＢＧＴはデバイス均質性が向上
することである。これは、ＢＧＴのしきい電圧制御がイ
オン注入によって達成できるプレーナトランジスタ・テ
クノロジに匹敵している。 【００２９】6) ＢＧＴのチャネル長はイオン注入によ
って決まるので、リソグラフィによるチャネル長の制約
の問題は解消されるので、サブハーフ・ミクロンＭＯＳ
ＦＥＴを従来の光リソグラフィック法を使用して製造し
て高速化と高電流駆動性を達成することができる。ＢＧ
Ｔが従来の縦形サンドウィッチ構造（例えば、縦形ＩＧ
ＦＥＴ、ＶＭＯＳ、ＵＭＯＳおよびＳＧＴ）を使用して
いる場合、信頼性が低下し、ショートチャネル効果（Ｓ
／Ｄ接合深さが大であることに起因するジェオメトリ効
果、パンチスルー現象およびターンオフ作用を含む）を
生じる欠点がある。ソース、チャネル（または本体）お
よびドレイン領域は相互にオーバラップする関係にある
ので、ソース・チャネル間接合とドレイン・チャネル間
接合はピラー・シリコン・アイランドの全サイズを占め
ることになる。縦形ＦＥＴのＳ／Ｄ接合深さを減少する
ために、本発明が提案しているデバイスでは、浅く軽濃
度のｎドープ・ソースまたはドレイン・エクステンショ
ン領域５５が形成されている。前記領域はピラー・シリ
コン・アイランドの内周を包囲している。第２に、従来
の縦形トランジスタには、ソース・チャネル（または本
体）間とドレイン・チャネル（または本体）間の寄生ｐ
−ｎ接合キャパシタンスが大になるという欠点があり、
これは縦形サンドウィッチ構造に固有のものとなってい
る。しかし、ＢＧＴに軽濃度ｐドープ本体領域１８が存
在すると、総Ｓ／Ｄ寄生ｐ−ｎ接合キャパシタンスが減
少し、デバイス速度が向上するが、これは本体領域１８
のドーパント濃度が本体領域３のそれよりもはるかに低
いためである。 【００３０】7) ＢＧＴは、完全オーバラップＬＤＤ
（ＦＯＬＤ）ＭＯＳＦＥＴ、ソース・ドレイン間不均質
ドープ・チャネル（ＮＵＤＣ）ＭＯＳＦＥＴ、およびダ
ブル軽濃度ドープ・ドレイン（ＤＬＤＤ）ＭＯＳＦＥＴ
（図１Ｉ６と５Ｅ１）などの、最も先進的プレーナトラ
ンジスタ構造を使用することができる。プレーナＦＯＬ
Ｄ ＭＯＳＦＥＴはいくつかが製造され、特徴を備えて
いる。ＦＯＬＤデバイスが従来のＬＤＤおよびシングル
ドレイン・デバイスに比べてデバイスのパフォーマンス
と信頼性を向上することは実証済みである。ＦＯＬＤデ
バイスはゲート・ソース／ドレイン間のオーバラップ・
キャパシタンスを増加するが、Ｓ／Ｄ抵抗の減少による
電流駆動の増加は、ワイヤリング・キャパシタンスが大
きい場合、高密度デバイスでは重要である。従って、Ｆ
ＯＬＤ構造のＢＧＴはハイパフォーマンス、高信頼性の
サブハーフ・ミクロン・デバイスの応用分野に適してい
る。結論として、ＢＧＴは、他の縦形トランジスタより
もショートチャネル効果が少なく、信頼性と再現性が高
く、デバイス均質性がすぐれている。ＢＧＴが先進的プ
レーナトランジスタよりもハイパフォーマンス（または
電流駆動性が高い）で、高密度であるのは、ＢＧＴは占
有面積が小さい場合でも、実効チャネル幅が大きいため
である。第２に、リソグラフィによるチャネル長の制約
の問題は解消されている。従って、ＢＧＴは世界各国の
他のトランジスタよりも優れている。４−Ｆセルは従来
のセルよりも、セル・サイズが小さく、ソフトエラー抵
抗が高く、蓄積キャパシタンスが高く、ミスアライメン
トに対する排除性が高く、歩留りが高くなっている。 【００３１】上述した縦形デバイス構造は本体がフロー
トしているが、これはＳＯＩ ＭＯＳＦＥＴと同じであ
る。本体フロート型ＳＯＩ ＭＯＳＦＥＴは寄生バイポ
ーラ接合トランジスタ誘起ブレークダウンとラッチ現象
を受けると、ＳＯＩ−ＣＭＯＳの電力消費が大になると
考えている人がいる。しかし、電源電圧はデバイスのダ
ウンスケーリング化と共に低下の傾向にある以上、本体
フロート型デバイスの消費電力は、動作電圧が３．３Ｖ
以下であれば、寄生バイポーラ接合トランジスタ効果が
生じないので、それほど大ではない。ＳＯＩ ＭＯＳＦ
ＥＴのブレークダウン電圧は、６ボルト以上であるのが
普通であるので、このブレークダウン電圧はデバイス動
作には十分に高くなっている。第３に、ラッチ現象は、
ドレインのバイアスが高いと（〜５ボルト）起こるもの
であり、フロート本体効果の極端なケースである。しか
し、デバイス動作電圧は２５６メガビット集積回路では
３ボルト以下でなければならないことが一般に認められ
ているので、フロート本体効果は本体フロート型デバイ
スに影響することはない。 【００３２】以下において、類似の構造の特徴、プロセ
スおよび利点については、再度説明することは省略す
る。説明するとしても、簡単に言及するだけに留めるこ
とにする。 第２実施例：図２Ａ−２Ｄはフロート本体のないメモリ
・セルを製造するプロセスのステップを示す平面図およ
び断面図である。 【００３３】(1) 軽濃度ドープｐ−層１８が、まずイン
サイチュ・ドーピング・エピタキシ法によって高濃度ｐ
ドープ・シリコン基板１上に形成される。そのあと、誘
電物質（Ｓi 3 Ｎ4 またはＳi Ｏ2 ）が層１８上に堆積
され、そのあとトレンチエッチング・マスクとしてパタ
ーン成形される。相対的に深いトレンチは不等方性トレ
ンチエッチングによって高濃度ｐドープ・シリコン基板
１に食刻される。若干傾斜回転イオン注入はｎ形ドーパ
ントをシリコン・ピラー・アイランドに注入して浅い領
域１９を形成するために使用される（図２Ａ）。注入ｎ
形ドーパントの濃度は領域８のｐ形ドーパントの濃度よ
り高くなっているが、基板１のｐ形ドーパントの濃度よ
り低くなっている。 【００３４】(2) トレンチエッチングのあと、すべての
露出シリコン表面がクリーニングされ、蓄積キャパシタ
の誘電体７が形成される。そのあと、ｎ形ポリシリコン
またはアモルファス・シリコン６がトレンチに充填され
てキャパシタのプレートを形成する。そのあと、ゲート
絶縁体８が形成され、ポリシリコン９がゲート電極とワ
ードラインを形成するようにパターン成形される（図２
Ｂ、２Ｃ、２ＣＡ、２ＣＢおよび２ＣＣ）。 【００３５】(3) 誘電体２７は選択的に除去され（この
ステップは不要である）、これに続いて３イオン注入が
行われる。これらのイオン注入により、ｐドープ・チャ
ネル（または本体）領域３、軽濃度ｎドープ・ソース
（またはドレイン）領域４および高濃度ｎドープ・ソー
ス（またはドレイン）領域（またはオーミックコンタク
ト領域）５が形成される。チャネル（または本体）ドー
パント濃度は最初のイオン注入によって十分に制御され
る。最初のイオン注入におけるｐドーパントの濃度は領
域１９のｎ形ドーパントの濃度より高くなっている。チ
ャネル長は最初の２イオン注入によって正確に決められ
る（図２Ｄ）。最初のイオン注入のドーピング・プロフ
ィールの使い方が賢明であれば、チャネル長は最初のイ
オン注入だけで決めることができる（図３）。図３は、
好ましいチャネル・ドーピング・プロフィールを示して
いる。 【００３６】(4) すべての露出シリコン表面はトレンチ
エッチングが行われたあとクリーニングされ、そのあと
で蓄積キャパシタの誘電層７が形成される。そのあと、
ｎ形ドープ・ポリシリコンまたはアモルファス・シリコ
ン６がトレンチに充填され、キャパシタのプレートが形
成される。Ｓi 3 Ｎ4 １７はプラズマ強化ＣＶＤ（ＰＥ
ＣＶＤ）によって堆積され、公知のように、ＣＨ2 Ｆ2
またはＣＨ3 Ｆをエッチングガスとして使用してエッチ
ングバックされる（図５Ｄ）。シリコン領域２２とＳi
Ｏ2 側壁スペーサ２１が殆どエッチングされないのは、
ＣＨ2 Ｆ2 またはＣＨ3 Ｆによると、Ｓi 3 Ｎ4 ：Ｓi
およびＳi 3 Ｎ4 ：Ｓi Ｏ2 のエッチング速度比が約２
０：１のように高くなるからである。Ｓi 3 Ｎ4 １７は
ワードライン９とセル・プレート６間の寄生キャパシタ
ンスを減少することができる。 【００３７】(5) Ｓi Ｏ2 スペーサ２１はウェットエッ
チングによって選択的に除去され、そのあとすべての露
出シリコン表面はクリーニングされる。そのあと、ゲー
ト絶縁体８が形成され、ポリシリコン９はゲート電極と
ワードラインを形成するようにパターン成形され、その
あと複数のイオン注入が行われる。複数のイオン注入に
よりソース・ドレイン間不均質ｐ形ドープ・チャネル
（または本体）領域３１、３２および３３、軽濃度ｎド
ープ・ソース（またはドレイン）領域４および高濃度ｎ
ドープ・ソース（またはドレイン）領域５が形成され
る。不均質領域３１、３２および３３は注入のドーピン
グ・プロフィールを使用すると、最初の３回のイオン注
入によって形成することも、１回の注入だけで形成する
ことも可能である。図５ＥはＢＧＴのソース・ドレイン
間不均質ドープ・チャネル（ＮＵＤＣ）構造を示してい
る。ＮＵＤＣ ＭＯＳＦＥＴの移動度が従来のチャネル
ＭＯＳＦＥＴのそれに比べて向上していること、また、
ＮＵＤＣ ＭＯＳＦＥＴのＶthの低下も従来のチャネル
ＭＯＳＦＥＴのそれに比べて抑止されることが実証され
ている。縦形ＮＵＤＣ ＢＧＴの場合は、チャネル領域
の不均質不純物プロフィールはインサイチュ・ドーピン
グすることも、従来の注入によって容易かつ正確に制御
することもできる。一般的に、チャネルに不均質ドーピ
ングを行うと、デバイス設計の自由度が増加する。領域
３２と３３のドーパント濃度が領域３１の濃度よりも低
ければ、図５Ｅに示す構造はダブル軽濃度ドープ・ドレ
インＭＯＳＦＥＴである。ＤＬＤＤ ＭＯＳＦＥＴは電
源電圧が５ボルトで動作できるサブハーフ・ミクロンＭ
ＯＳＦＥＴにとって最も有望なデバイス構造であること
が判明している。この構造は、シリコン・ピラー・アイ
ランドの表面上の不純物プロフィールがＮ＋−Ｎ−−Ｐ
−−Ｐ−Ｐ−−Ｎ−−Ｎ＋になっている。ＤＬＤＤＭＯ
ＳＦＥＴが例えば、ドレイン持続電圧が高く、ショート
・チャネル効果が低く、電流駆動性が高く、信頼性が高
いといったように、すぐれた特性をもっていることは明
らかである。複数のイオン注入のあと、誘電層１１がＣ
ＶＤによって堆積されプレーナ化され、最終的にビット
ライン１２が形成される。複数のイオン注入は、Ｓi Ｏ
2 スペーサ２１が選択的に除去される前でも、ゲート電
極が形成される前でも、誘電層１１がプレーナ化された
あとでも、使用できることはもちろんである。図５Ｅ１
は、図５Ｅに示すセルが、ミスアライメントに対して高
い排除性をもっていることを示している。図５Ｅ２は、
図５Ｅ１に示す同一構造を５Ｅ２線に沿って別の方向か
ら見た断面図である。 【００３８】新規のデバイス構造および製造方法による
と、最低限４個のリソグラフィック角のセル・サイズを
もつ超高密度ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）アレイを形成できるだけでなく、他の従来ロジ
ック回路よりもはるかに高密度のロジック回路を実現す
ることもできる。 第３実施例：図６Ａ−６Ｋは、ロジック回路をメモリ・
アレイと一緒に集積化するプロセスのステップを示す平
面図および断面図である。ロジック回路には複数のタイ
プがあるが、すべてのロジック回路の製造方法はほとん
ど同じである。ロジック回路の例として全加算器（full
adder）を選んだのは、これが算術演算の基本ユニット
であり、複数のシステムで重要なコンポーネントとなっ
ているためである。プロセスは次のステップからなって
いる。 【００３９】(1) 軽濃度ｐ形ドープ層２０６が、まずイ
ンサイチュ・ドーピング・エピタキシ法によって高濃度
ｐドープ・シリコン基板１上に形成される。そのあと、
酸化層２２０が熱酸化またはＣＶＤによって層２０６上
に形成される。そのあと、ホトレジスト２００が堆積さ
れ、第１マスクとしてパターン成形され、続いてイオン
注入が行われる。Ｎ形ドーパント（例えば、Ｐ＋、Ａｓ
＋、またはＳｂ＋）が注入され、第１高濃度ｎドープ領
域２０１を形成する。酸化薄膜２０２は、ホトレジスト
２００を剥離することなくＬＰＤ（液相酸化堆積）法を
使用して選択的に堆積される（図６Ａ）。選択的堆積は
室温で行われ、酸化層表面だけで行われる（ＩＥＤＭ９
１，ｐ．６３７から引用）。高イオン・エネルギによる
最初の注入は高濃度ｎ形ドープ領域２０３の形成に使用
され、中イオン・エネルギによる第２注入は軽濃度ｎ形
ドープ領域２０４の形成に使用され、低イオン・エネル
ギによる第３注入は高濃度ｐ形ドープ領域２０５の形成
に使用される（図６Ｂ）。最近、Mitsubishi Electric
Corporation によれば、高濃度ドープ埋込み層は、高エ
ネルギ・イオン注入によって引き起こされる２次的欠陥
のセルフ・ゲッタリングまたは近接ゲッタリングを利用
すると、漏れ電流を増加することなく形成できることが
報告されている。第２に、領域２０１、２０３、２０４
および２０５を形成するイオン注入はデバイスのチャネ
ル領域までは達しないので、これらの層の結晶品質はあ
まり重要ではない。このプロセスでは、領域２０１、２
０３、２０４および２０５は１つのマスクだけで形成さ
れる。これらの領域は２つのマスクで形成することがで
きることはもちろんであるが、そうすると、ミスアライ
メントが生じてデバイス密度が低下することになる。Ｌ
ＰＤ酸化薄膜２０２は厚層にする必要はない。高エネル
ギをもつ注入イオンがＬＰＤ酸化薄膜２０２まで達する
としても、イオンは領域２０６にではなく領域２０１に
挿入される。 【００４０】(2) アンドープ・シリコン層１５２が領域
２０１と２０５上にエピタキシされ、そのあと、Ｓi 3
Ｎ4 が層１５２上に堆積される。Ｓi 3 Ｎ4 とアンドー
プ・シリコン層１５２は第２マスクでパターン成形され
る。パターン成形のあと、Ｓi Ｏ2 薄層２１は熱酸化に
よってシリコン表面に成長される。Ｓi Ｏ2 側壁スペー
サ２１は選択的不等方性エッチングによって形成される
（図６Ｃ）。 【００４１】(3) 異なる深さのトレンチは、第３マスク
を使用したプラズマエッチングによって領域２０１、２
０４、２０５および２０６に食刻される。１つのマスク
だけと１回のエッチングによる異なる深さのトレンチの
形成は、エッチングのドーピング効果を利用したことに
よる。トレンチが、Ｃｌ2 、Ｃｌ2 ＋Ａｒ、ＣＣｌ4＋
Ａｒ、ＣＦ3 Ｃl 、Ｓi Ｃｌ4 ＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃ
ｌ2 またはＣ2 Ｆ6 ＋Ｃｌ2 をエッチングガスとして使
用してＣｌ原子プラズマエッチングによって形成される
と、高濃度ｎドープ領域２０１のエッチング速度はアン
ドープまたは軽濃度ドープ領域２０４と２０６のそれよ
りも１５−２５倍になるのに対し、領域２０５の高濃度
ｐ形ドーパントは若干２以下の係数だけシリコン・エッ
チング速度を抑止している。Ｆ原子プラズマのドーピン
グ効果はＣｌ原子プラズマのそれより小さくなっている
ので（Ｍａｎｏｓ ａｎｄ Ｆｌａｍｍ，”Plasma etc
hing an introduction”，ｐｐ．１４８−１４９）、異
なる深さのトレンチをＣｌ原子プラズマエッチングで形
成するのが好ましく、マスクレベルを節約することがで
きる。トレンチ・エッチングのあと、すべての露出シリ
コン表面はクリーニングされ、Ｓi Ｏ2 薄膜がシリコン
表面上に成長される。このＳi Ｏ2 薄膜は漏れ電流を少
なくし、デバイス絶縁を向上する上ですぐれている。Ｓ
i Ｏ2 薄膜の成長のあと、Ｓi Ｏ2 厚層２０７がＰＥＣ
ＶＤによって堆積され、選択的不等方性エッチングによ
ってプレーナ化され、エッチングバックされてトレンチ
に充填される（図６Ｄ）。高濃度ｎドープ埋込み層２０
３と高濃度ｐドープ基板１は、アルファ粒子誘起のソフ
トエラーを減少するために使用される。異なる深さのト
レンチ、高濃度ｎドープ埋込み層２０３および高濃度ｐ
ドープ基板１の組合せはデバイス絶縁を向上し、ＣＭＯ
Ｓでラッチアップが起こるのを完全に除去する。なぜＣ
ＭＯＳにラッチアップ効果が起こるかの理由は、ＣＭＯ
Ｓにおける寄生ＮＰＮとＰＮＰバイポーラ・トランジス
タのベース・エミッタ接合が十分に順方向バイアスされ
て（ＶBE＝０．７ボルト）、漏れ電流が大きくなるため
である。０．７ボルトの順方向バイアスが従来のデバイ
ス構造で発生するのは、井戸と基板に関連する抵抗が相
対的に大きいためである。新規のデバイス構造では、高
濃度ｎドープ埋込み層２０３と高濃度ｐドープ基板１
は、それぞれ寄生ＰＮＰとＮＰＮバイポーラ・トランジ
スタのベース領域であるので、０．７ボルト順方向バイ
アスが発生することがない。第２に、高濃度ｎドープ埋
込み層２０３と高濃度ｐドープ基板１は、ＰＮＰとＮＰ
Ｎバイポーラ・トランジスタのどちらの場合も、エミッ
タ接地電流のゲインを大幅に減少することができる。従
って、ＣＭＯＳのラッチアップは新規のデバイス構造で
は完全に除去されるはずである。 【００４２】(4) Ｓi 3 Ｎ4 ２７とＳi Ｏ2 側壁スペー
サ２１は選択的に除去される。Ｎ形とｐ形ドーパントは
それぞれ、異なるイオン・エネルギと注入量を第４マス
クと共に使用して注入されて、ＮＭＯＳの相対的低のｐ
ドープ本体領域３２、相対的高のｐドープ本体領域３、
軽濃度ｎドープ・ソースまたはドレイン領域４と高濃度
ｎドープ・ソースまたはドレイン領域５が形成される。
若干傾斜回転注入はｎ形ドーパントを注入して、低しき
い電圧チャネル領域９７と浅いソース／ドレイン・エク
ステンション領域５５を形成するために使用される。Ｎ
ＭＯＳのチャネル、本体、ソースおよびドレイン領域が
形成されたあと、ＰＭＯＳの相対的低ｎドープ本体領域
３３、相対的高ｐドープ本体領域４８、軽濃度ｐドープ
・ソースまたはドレイン領域５０、高濃度ｎドープ・ソ
ースまたはドレイン領域５１、埋込みチャネル領域４９
および浅いソース／ドレイン・エクステンション領域５
７が第５マスクを使用して同じ方法で形成される。イオ
ン注入の方向はチャネル方向とほぼ平行になっているの
で、より薄い埋込みｐドープ層４９を形成して埋込みチ
ャネルＰＭＯＳのサブしきい電圧特性を向上することが
できる。これと同時に、より浅いソース／ドレイン・エ
クステンション領域５７を形成してショートチャネル効
果を減少し、パンチスルー抵抗を大きくすることができ
る。新規のデバイス構造では、領域３はＮＭＯＳのパン
チスルー抵抗を決定し、領域３２はＮＭＯＳのソース／
本体間とドレイン／本体間の寄生キャパシタンスを減少
し、領域９７はＮＭＯＳのしきい電圧を決定している。
領域４８はＰＭＯＳのパンチスルー抵抗を決定し、領域
３３はＰＭＯＳのソース／本体間とドレイン／本体間の
寄生キャパシタンスを減少し、領域４９はＰＭＯＳのし
きい電圧を決定している。縦形ＭＯＳＦＥＴのしきい電
圧はイオン注入量とエネルギだけではなく、イオン注入
角によっても決定される。イオン注入プロセスのあと、
すべての露出シリコン表面はクリーニングされる。低サ
ーマル・バジェット・ゲート絶縁体８は不純物の再分散
を最小限にするように形成される。注入不純物はゲート
絶縁体の成長期間にサーマルサイクルによって活性化さ
れる。低サーマル・バジェット・ゲート絶縁体８を形成
する方法はいくつかがある。 【００４３】(a) 約５−１０ｎｍ厚ゲート酸化層８は、
酸化前のクリーニングのあと７００−８００℃の間でＨ
Ｃｌ酸化によって形成される。酸化時に低パーセント注
入量（ボリューム比で１−９％）のＨＣｌを酸素に導入
すると、薄膜品質が向上し、酸化物に含まれるナトリウ
ムのゲッタリング剤の作用をし、他の種々デバイス・パ
ラメータが向上する。酸化時にＨＣｌを組み入れると、
酸化速度が約３０パーセント向上するので、酸化時間が
短縮化し、酸化時の不純物の再分散が減少する。 【００４４】(b) 酸化を高圧（１ａｔｍ以上の）下で行
うと、成長速度が圧力に比例して増加するので不純物の
再分散をより少なくすることができる。これは低温でゲ
ート酸化物を成長させるときに利用でき、短期間で不純
物が再分散するのを防止することができる。例えば、シ
リコンを高圧、低温スチームで酸化する場合について考
えてみる。１０ａｔｍ圧で７５０℃のとき、３０ｎｍ厚
酸化物は３０分で成長できる。時間、温度、および加圧
圧力はすべて、厚さを決定する変数である。このような
手法はＭＯＳダイナミックＲＡＭの製造プロセスで薄層
のゲート酸化膜を成長するために応用されている。８０
０℃、２５ａｔｍで成長された１５ｎｍ厚高圧ドライ酸
化物の結果は、ブレークダウン電界が１３．６ＭＶ／ｃ
ｍであることを示し、これは１ａｔｍコントロール・グ
ループよりも約１０％高くなっている。同じ温度と圧力
のとき、成長速度は１ｎｍ／ｍｉｎが達成されている。
ホウ素不純物は８００℃のとき１５分でわずか３．９ｎ
ｍ厚に拡散している。このプロセスによると、良好なデ
バイス特性が得られる。 【００４５】(c) ゲート酸化層８は急速熱酸化方式でも
数秒で成長する。不純物は十分に時間がなくても拡散す
る。 【００４６】(d) サーマル／ＣＶＤスタックド・ゲート
絶縁体の使用が可能である。サーマル／ＣＶＤスタック
ド・ゲート絶縁体は、従来のサーマル・ゲート酸化物に
比べて、しきい電圧分散の原因となるプロセス誘起のデ
バイス性能低下を大幅に低減すると共に、欠陥密度とイ
ンタフェース・ステート密度を低く保っている。 【００４７】ゲート絶縁層８が形成されたあと、高濃度
ｎドープ・ポリシリコン・シリコン９が堆積され、第６
マスクを使用してゲート電極とワードラインを形成する
ようにパターン成形される。図６Ｅはデバイス間の相互
接続が形成される前の全加算器レイアウトの平面断面図
を示している。図６Ｅ１はレイアウトの平面図と全加算
器回路の比較図である。図６Ｅ２はＤＲＡＭアレイの平
面図と６Ｅ２ライン上の断面図である。新規構造の理解
を容易にするために、図６Ｅ３は、図６Ｅ２に示す同一
構造を６Ｅ３線に沿って別の方向から見た断面図を示し
ている。 【００４８】上記提案ＰＭＯＳはｎドープ・ポリシリコ
ン・ゲート電極をもつ埋込みチャネル・デバイスであ
る。デュアル・ポリシリコン・ゲート（ｎドープ・ゲー
トとｐドープ・ゲート）をもつ表面チャネルＮＭＯＳと
ＰＭＯＳはどちらも、次のプロセスで製造することがで
きる。アンドープ・ポリシリコン薄膜９がまず堆積さ
れ、パターン成形されたあと、イオン注入が行われる。
高濃度ｎドープ・ポリシリコン・ゲートと高濃度ｎドー
プ・ソース／ドレイン領域５は同時イオン注入によって
形成される。高濃度ｐドープ・ポリシリコン・ゲートと
高濃度ｐドープ・ソース／ドレイン領域５１は別の同時
イオン注入によって形成される。 【００４９】(5) ゲート電極とワードラインが形成され
たあと、誘電層（Ｓi Ｏ2 ）１１がＰＥＣＶＤによって
堆積され、プレーナ化される。誘電層１１は第７マスク
を使用して、選択的不等方性プラズマエッチングにより
正しい深さまでエッチングされる。シリコン領域５と５
１はエッチングされないか、若干エッチングされるだけ
である。そのあと、ポリシリコン（単結晶シリコンまた
はポリサイド）２０８が堆積され、エッチングバックさ
れて、誘電層１１の上面上の余剰ポリシリコン２０８が
除去され、第１レベル相互接続が形成される（図６
Ｆ）。図６Ｆ１は図６Ｆに示す同一構造を６Ｆ１線に沿
って別の方向から見た断面図である。回路レイアウトを
理解する上で重要な、ポリシリコン・ゲート電極、ワー
ドライン、およびその他の導電ラインを分かりやすく示
すために、誘電層１１は図６Ｆと６Ｆ１の平面図には示
されていない。 【００５０】(6) 誘電層（Ｓi Ｏ2 ）がＰＥＣＶＤによ
ってポリシリコン２０８上に堆積され、プレーナ化さ
れ、そのあと異なる深さのコンタクトホールが形成され
る。異なる深さのコンタクトホールは、第８マスクを使
用し、ＣＦ4 ＋Ｈ2 、ＨＦ、ＨＢｒまたはＣＨＦ3 をエ
ッチングガスとして使用して選択的不等方性エッチング
で形成される。例えば、ＣＨＦ3 ガスを使用すると、Ｓ
i Ｏ2 とＳi のエッチング速度比は約１０になる。従っ
て、選択的エッチングによると、Ｓi Ｏ2 （誘電層１
１、２０７、２１２）だけがエッチングされ、ポリシリ
コン２０８と単結晶シリコン領域５、５１、２０１、２
０５はエッチングされないか、若干エッチングされるだ
けである。選択的エッチングによると、少なくとも３つ
の異なる深さのコンタクトホールが得られる。つまり、
ポリシリコン２０８へのコンタクトホール、単結晶シリ
コン領域２０１と２０５へのコンタクトホール、および
ポリシリコン・ゲートまたはワードラインへのコンタク
トホールである（図６Ｇ、６Ｇ１および６Ｇ２）。この
ステップでは、新規デバイス構造を製造するとき２マス
クレベルが節減される。そのあと、ポリシリコン、ポリ
サイドまたはメタル２０９（例えば、Ｗ、ＡｌまたはＡ
ｌ合金）がコンタクトホールに充填される。次に、第２
レベル相互接続（ポリシリコン、ポリサイドまたはメタ
ルからなる）が第９マスクを使用して形成される。図６
Ｇは全加算器回路の第２レベル相互接続を示している。
図６Ｇ１と６Ｇ２は、製造プロセスのこのステージにお
ける異なる６Ｇ１と６Ｇ２線に沿ったＤＲＡＭアレイの
平面断面図である。ポリシリコン・ゲート電極、ワード
ライン、ビットライン、ポリシリコン２０８、その他の
導電ラインを分かりやすくするために、誘電層１１と２
１２は図６Ｇ、６Ｇ１および６Ｇ２に示されていない。
誘電層２０７の上にある誘電（非導電物質）層は、構造
の平面図に示されている。以下では、これについて言及
することは省略する。 (7) 第３レベル・コンタクトホール２３０と相互接続
（ポリシリコン、ポリサイドまたはメタルからなる）は
それぞれ第１０および第１１マスクを使用して形成され
る（図６Ｈ）。全加算器は製造プロセスのこの時点で製
造されている。図６Ｈ１は製造プロセスのこの時点での
ＤＲＡＭアレイの平面図と６Ｈ１線に沿った断面図を示
している。 【００５１】(8) そのあと、ＤＲＡＭアレイのエリアに
あるポリシリコン２０８上の誘電物質（Ｓi Ｏ2 ）２１
２、２１３、２１５は、第１２マスク２１６を使用して
選択的エッチングにより完全に除去される。誘電層（Ｓ
i Ｏ2 ）１１は適当な深さまで部分的にエッチングする
ことも可能である。選択的エッチングによると、ポリシ
リコン２０８はエッチングされないか、若干エッチング
されるだけである（図６Ｉ）。 【００５２】(9) 誘電物質２１２、２１３、２１５が除
去されたあと、ｎドープ・ポリシリコン厚層２１８がウ
ェファ全面にわたって堆積され、プレーナ化され、エッ
チング・バックされる。ウェファ全体にわたるグローバ
ル厚さ均一性は１０％である必要がある。そのあとＳi
3 Ｎ4 ２１６が堆積され、第１３マスクを使用してパタ
ーン成形される。そのあと、Ｓi 3 Ｎ4 ２１７が堆積さ
れ、側壁スペーサに対し不等方性的にエッチングされる
（図６Ｊ）。２側壁スペーサ２１７間の間隔は、最小リ
ソグラフィック・ライン幅よりはるかに狭くなってい
る。図６Ｊ１は製造プロセスのこのステージでの平面図
を示している。 【００５３】(10) ポリシリコン２１８と２０８はＳi
3 Ｎ4 ２１６と２１７をマスクとして使用して選択的に
エッチングされる。選択的エッチングにより、エッチン
グは誘電層１１で中止する。エッチングのあと、誘電物
質（Ｓi 3 Ｎ4 ）２１６と２１７は選択的に除去され
る。誘電物質（Ｓi Ｏ2 ）２１５、２１３、２１２およ
び１１は選択的エッチングによりエッチングされない。
キャパシタの誘電層２２４が形成される。酸化物／窒化
物／酸化物がキャパシタ誘電体として好ましいのは、そ
の信頼性がすぐれているためである。そのあと、キャパ
シタ・プレートを形成するために、蓄積ノード間の非常
に狭い間隙を埋めるためのｎ形またはｐ形ドープ・アモ
ルファス・シリコン２１１が堆積され、プレーナ化され
る。アモルファス・シリコンは、後続のアニーリングに
よって規則的ポリシリコンに再結晶化される。アモルフ
ァス・シリコン（またはポリシリコン）２２１は第１４
マスクでパターン成形される。そのあと、誘電物質（Ｓ
i Ｏ2 ）２２２がＰＥＣＶＤによって堆積される。第１
レベルのグローバルメタル相互接続コンタクトホールと
相互接続２６０は第１５マスクと第１６マスクを使用し
て形成される（図６Ｋ）。第２レベルのグローバルメタ
ル相互接続コンタクトホールと相互接続は第１７マスク
と第１８マスクを使用して形成される。なお、このステ
ップは図示されていない。最上部の２レベル・グローバ
ルメタル相互接続は第２レベル相互接続２１０および第
３レベル相互接続２１４で置き換えることができること
はもちろんである。このようにすると、製造プロセス全
体の複雑性は１４マスクレベルに減少するので、蓄積キ
ャパシタのセル・プレートの上には相互接続がなくなる
ことになる。蓄積キャパシタは、ポリシリコン２０８と
誘電層２１２、２１３、２１５の高さを変更することに
よって、異なるレベルのＤＲＡＭの要求条件を満足する
大きさにすることが可能である。新規のＤＲＡＭセルの
最も重要な特徴は、ビットラインがすべてのトランジス
タ（アクセス・トランジスタとロジック・トランジスタ
を含む）の下にあり、蓄積キャパシタがすべてのトラン
ジスタの上にあることである。その結果として得られた
新規セルは埋込みビットライン（ＢＢＬ）セルと名づけ
られている。トレンチセルの最も重大な問題はトレンチ
からトレンチまでのパンチスルー漏れ電流である。しか
し、セル漏れ電流は、誘電体（または絶縁体）がＢＢＬ
セルの蓄積ノードを完全に包囲しているので大幅に減少
している。ＢＢＬセルのサイズがトレンチセルのサイズ
より小さくすることができ、ＢＢＬセルの蓄積キャパシ
タがトレンチセルのそれより大きくすることができるの
は、トレンチセルにおける必要なトレンチ間の間隔が
０．６μｍの大きさになっているのに対し、ＢＢＬセル
におけるトレンチ間の必要な間隔が０．１μｍより小さ
くなっているからである。領域２０６のドーパント濃度
を減少すると、ビットライン２０１と領域２０６間の寄
生ｐ−ｎ接合キャパシタンスが大幅に減少する。 【００５４】図７Ａ−７Ｈ１０は、図６Ａ−６Ｋの構造
とプロセスに基づく改良構造とプロセスを示している。
図７Ａ−７Ｈ１０に示すように、メモリ回路（ＳＲＡＭ
とＤＲＡＭアレイ）はＣＭＯＳロジック回路（全加算
器、ＣＭＯＳフリップフロップ、ＣＭＯＳ ＮＡＮＤお
よびＣＭＯＳインバータチェイン）と一緒にシングルチ
ップ上に集積されている。インバータ、ＮＡＮＤ、ＮＯ
Ｒおよび伝達ゲートは、ロジック回路を作るときの最も
基本的な素子である。ＮＯＲ構造はＮＡＮＤ構造と非常
によく似ているので図示されてない。伝達ゲートはＣＭ
ＯＳフリップフロップに示されている。全加算器とフリ
ップフロップは共に重要なロジック回路である。図７Ａ
−７Ｈ１０に示す回路の製造プロセスは、すべての種類
の回路の製造を十分に示している。プロセスは次のステ
ップからなっている。 【００５５】(1) 軽濃度ｐ形ドープ層２０６がまずイン
サイチュ・ドーピング・エピタキシ法によって高濃度ｐ
ドープ・シリコン基板１上に形成される（図７Ａ）。 【００５６】(2) ４つの領域２０１、２０３、２０４お
よび２０５は、１つのマスクだけを使用してトリプル・
イオン注入によって形成される。第１マスク２２１の正
しい高さを選択すると、最初の注入における高イオン・
エネルギをもつドーパントはマスク２２１を通り抜けて
高濃度ｎドープ領域２０１が形成される。露出シリコン
域では、最初の注入のドーパントは一定深さのシリコン
層を通り抜けて高濃度ｎドープ領域２０３を形成するの
で、領域２０１と２０３は最初の注入によって同時に形
成される。中イオン・エネルギによる２番目の注入の目
的は軽濃度ｎ形ドープ領域２０４を形成することであ
り、低エネルギの３番目の注入の目的は高濃度ｐ形ドー
プ領域２０５を形成することである（図７Ｂ）。低およ
び中イオン・エネルギのドーパントはマスク２２１を通
り抜けることができない。 【００５７】(3) アンドープ・シリコン層１５２は領域
２０１上にエピタキシされ、そのあと、Ｓi 3 Ｎ4 ２７
が層１５２上に堆積される。Ｓi 3 Ｎ4 とアンドープ・
シリコン層１５２は第２マスクでパターン成形される。
パターン化のあと、Ｓi Ｏ2薄層２１はパターン成形後
の酸化によってシリコン表面上に成長される。Ｓi Ｏ2
側壁スペーサ２１は選択的不等方性エッチングによって
形成される。異なる深さのトレンチはエッチングのドー
プ効果を利用して第３マスクで食刻される。トレンチの
エッチングのあと、すべての露出シリコン表面はクリー
ニングされ、Ｓi Ｏ2 薄膜がシリコン表面上に成長され
る。厚層Ｓi Ｏ2 ２０７はＰＥＣＶＤによって堆積さ
れ、選択的不等方性エッチングによってプレーナ化され
エッチングバックされて、トレンチに充填される。Ｓi
3 Ｎ4 ２７とＳi Ｏ2 側壁スペーサ２１は選択的に除去
される。Ｎ形とｐ形ドーパントは異なるイオン・エネル
ギと注入量を使用して第４マスクで注入され、ＮＭＯＳ
相対的低ｐドープ本体領域３２、相対的高ｐドープ本体
領域３、軽濃度ｎドープ・ソースまたはドレイン領域４
および高濃度ｎ形ソースまたはドレイン領域５を形成す
る。若干傾斜回転注入はｎ形ドーパントを注入するため
に使用されるので、低しきい電圧チャネル領域９７と浅
いソース／ドレイン・エクステンション領域５５が形成
される。ＮＭＯＳのチャネル、本体、ソースおよびドレ
イン領域が形成されたあと、ＰＭＯＳの相対低ｎドープ
本体領域３３、相対的高ｐドープ本体領域４８、軽濃度
ｐドープ・ソースまたはドレイン領域５０、高濃度ｎド
ープ・ソースまたはドレイン領域５１、埋込みチャネル
領域４９および浅いソース／ドレイン・エクステンショ
ン領域５７が第５マスクによる類似方法を使用して形成
される。イオン注入プロセスのあと、すべての露出シリ
コン表面はクリーニングされる。低サーマル・バジェッ
ト・ゲート絶縁体８は、不純物の再分散を最小限にする
ように形成される。注入不純物は、注入のあとサーマル
・サイクルによって活性化される。ゲート絶縁体８が形
成されたあと、高濃度ｎドープ・ポリシリコン・シリコ
ン９が堆積され、ゲート電極とワードラインを形成する
ように第６マスクでパターン成形される。図７Ｃはデバ
イス間の相互接続が形成される前のＳＲＡＭアレイ・レ
イアウトの平面断面図を示している。図７Ｃ１は、ＳＲ
ＡＭアレイとＳＲＡＭセル回路のレイアウトを比較して
示す平面図である。図７Ｃ２は全加算器の平面図と７Ｃ
２線に沿った断面図を示している。図７Ｃ３はＤＲＡＭ
アレイの平面図と７Ｃ３線に沿った断面図を示してい
る。図７Ｃ４はＣＭＯＳフリップフロップ・レイアウト
の平面図、７Ｃ４線に沿った断面図、およびＣＭＯＳフ
リップフロップ回路を示している。新規構造の理解を容
易にするために、図７Ｃ５は図７Ｃ４に示す同一構造を
７Ｃ５線に沿って別の方向から見た断面図を示してい
る。図７Ｃ６はＣＭＯＳ ＮＡＮＤレイアウトの平面
図、７Ｃ６線に沿った断面図およびＣＭＯＳ ＮＡＮＤ
回路を示している。図７Ｃ７は図７Ｃ６に示す同一構造
を７Ｃ７線に沿って別の方向から見た断面図である。Ｐ
ＭＯＳのサイズは図７Ｃ６と７Ｃ７に示すＮＭＯＳのそ
れより大きくなっている。ＰＭＯＳとＮＭＯＳとの
（（Ｗp／Ｌp ）／（ＷN ／ＬN ）は２である。これに
より、ＰＭＯＳはＮＭＯＳと同じ電流駆動性をもつこと
になる。図７Ｃ８は最小ＰＭＯＳサイズをもつＣＭＯＳ
ＮＡＮＤを示している。 【００５８】(4) ゲート電極とワードラインが形成され
たあと、Ｓi 3 Ｎ4 薄膜８０が堆積され選択的におよび
不等方性的にエッチングされ、通常の方法によって側壁
スペーサ８０が形成される。側壁スペーサ８０の形成
は、高密度回路を達成し、製造プロセスの複雑性を低減
する上で非常に重要なプロセス・ステップである。これ
は、図６Ａ−６Ｋに示す構造とプロセスをベースにした
主要な改良である。そのあと、Ｓi Ｏ2 １１がＰＥＣＶ
Ｄによって堆積され、プレーナ化されたあと、選択的不
等方性プラズマエッチングが行われる。選択的エッチン
グによると、ＳiＯ2 （誘電物質１１と２０７）だけが
エッチングされ、シリコン（領域５、９、５１、２０
１、２０５）とＳi 3 Ｎ4 ８０はエッチングされない
か、若干エッチングされるだけである。第７マスクを使
用する選択的エッチングは５つの異なる深さのコンタク
トホール６１（図７Ｄ−７Ｄ１０）を形成する。５つの
異なる深さのコンタクトホールは、ＮＭＯＳとＰＭＯＳ
のソースまたはドレイン領域５と５１の上部と側壁コン
タクト、ゲート電極またはワードライン９の上部と側壁
コンタクト、およびＮＭＯＳとＰＭＯＳのソースまたは
ドレイン領域２０１と２０５の上部と側壁コンタクトを
含んでいる。この選択的エッチングでは４マスクレベル
が節減される。そのあと、ポリシリコン（単結晶シリコ
ン、ポリサイドまたは耐熱メタル）６１が堆積され、エ
ッチングバックされて誘電層１１の上面上の余剰ポリシ
リコン６１が除去される。ポリシリコン６１はコンタク
トマテリアルとしてだけでなく、相互接続としても使用
される。そのあと、ポリシリコン（単結晶シリコン、ポ
リサイドまたは耐熱メタル）６２が堆積され、Ｓi 3 Ｎ
4 ６３がポリシリコン６２上に堆積される。ポリシリコ
ン６２とＳi 3 Ｎ4 ６３は第４マスクを使用して同時に
パターン成形され、第１レベル相互接続を形成する。Ｓ
i 3 Ｎ4 薄膜６４が堆積され、不等方性的にエッチング
され、通常の方法によって側壁スペーサ６４を形成する
（図７Ｄ−７Ｄ１）。図７Ｄ−７Ｄ１０は、それぞれ製
造プロセスのこのステージにおけるＳＲＡＭ、全加算
器、ＤＲＡＭ、フリップフロップ、インバータ・チェイ
ンおよびＮＡＮＤレイアウトを示している。 (5) Ｓi Ｏ2 ６６はＰＥＣＤＶによって堆積され、プレ
ーナ化されたあと、選択的不等方性プラズマエッチング
が行われる。選択的エッチングによると、ＳiＯ2 （絶
縁物質１１、６６、２０７）だけがエッチングされ、シ
リコン（領域５、９、５１、２０１、２０５）とＳi 3
Ｎ4 （絶縁物質６３、６４、８０）はエッチングされな
いか、若干エッチングされるだけである。第９マスクに
よる選択的エッチングは６つの異なる深さのコンタクト
ホール６７を形成する（図７Ｅ−７Ｅ１１）。６つの異
なる深さのコンタクトホールはポリシリコン６１のコン
タクト（図７Ｅ４−７Ｅ１１）、ＮＭＯＳとＰＭＯＳの
ソースまたはドレイン領域５と５１の上部と側壁コンタ
クト（図７Ｅ１と７Ｅ３−７Ｅ５）、ゲート電極とワー
ドライン９の上部と側壁コンタクト（図７Ｅ−７Ｅ
２）、ＮＭＯＳとＰＭＯＳのソースまたはドレイン領域
２０１と２０５の上部と側壁コンタクト（図７Ｅ３）を
含んでいる。この選択的エッチングによると、５マスク
レベルが省かれる。そのあと、ポリシリコン（単結晶シ
リコン、ポリサイドまたは耐熱メタル）６７が堆積さ
れ、エッチングバックされて、誘電層６６の上面上の余
剰ポリシリコン６７を除去する。Ｓi 3 Ｎ4 ６３と６４
はＳi Ｏ2 の選択的エッチング時にポリシリコン６２と
６１を保護し、ポリシリコン６７、６２および６１が短
絡しないようにする。図７Ｅと７Ｅ１に示すように、２
つの交差インバータが非常に小さな面積に形成されてい
る。超高密度ＳＲＡＭアレイを実現するときのキーとな
る、側壁スペーサ６４の厚さは第１レベル相互接続６２
と第２レベル・コンタクト・マテリアル６７間の間隔だ
けを決めることができる。そのあと、ポリシリコン（単
結晶シリコン、ポリサイドまたは耐熱メタル）７３が堆
積され、第１０マスクでパターン形成され第２レベル相
互接続を形成する。図７Ｅ−７Ｅ１１はそれぞれ製造プ
ロセスのこのステージでのＳＲＡＭ、全加算器、ＤＲＡ
Ｍ、フリップフロップおよびＮＡＮＤレイアウトを示し
ている。図７Ｅ６、７Ｅ６、７Ｅ８、７Ｅ９および７Ｅ
１１はＮＡＮＤの種々レイアウトを示している。 【００５９】(6) Ｓi Ｏ2 ７６はＰＥＣＶＤによって堆
積され、プレーナ化されたあと、選択的不等方性プラズ
マエッチングが行われる。選択的エッチングによると、
ＳiＯ2 （誘電物質７６、６６、１１）だけがエッチン
グされ、ポリシリコン、ポリサイドまたはメタル（領域
７３、６７、６１）とＳi 3 Ｎ4 （誘電物質６４、６
３）は若干エッチングされるだけである。第１１マスク
による選択的エッチングは４つの異なる深さのコンタク
トホール７４を形成する（図７Ｆ）。４つの異なる深さ
のコントロールホールはポリシリコン６１、６７および
７３の上部と側壁コンタクトを含んでいる。この選択的
エッチングでは３マスクレベルが節減される。そのあ
と、ポリシリコン（単結晶シリコン、ポリサイドまたは
耐熱メタル）７４は堆積され、エッチング・バックされ
て誘電層７６の上面上の余剰ポリシリコン７４が除去さ
れ、そのあと、ポリシリコン（単結晶シリコン、ポリサ
イドまたは耐熱メタル）７５が堆積される。そのあと誘
電物質（Ｓi Ｏ2 またはＳi 3Ｎ4 ）２１６がポリシリ
コン７５上に堆積され、第１２マスクでパターン形成さ
れ、そのあと誘電物質（Ｓi Ｏ2 またはＳi 3 Ｎ4 ）２
１７が堆積され、側壁スペーサに対して不等方性的にエ
ッチングされる（図７Ｆ）。２側壁スペーサ２１７間の
間隔は最小リソグラフィック・ライン幅よりも大幅に狭
くなっている。図７Ｆ１は製造プロセスのこのステージ
の平面図を示している。 【００６０】(7) ポリシリコン７５、７４、７３、６
７、および６１は誘電物質（Ｓi Ｏ2またはＳi
3 Ｎ4 ）２１６、２１７をマスクとして使用して選択的
にエッチングされる。エッチングのあと、誘電物質２１
６、２１７は選択的に除去される。キャパシタの誘電層
２２４が形成される。酸化物／窒化物／酸化物がキャパ
シタ誘電体として好ましいのは、信頼性がすぐれている
ためである。キャパシタ・プレートを形成するためのｎ
形またはｐ形ドープ・アモルファス・シリコン２２１が
堆積され、蓄積ノードの非常に狭い間隔に充填されるよ
うにパターン成形される。アモルファス・シリコンは後
続のアニーリング（図７Ｇ）によって規則的ポリシリコ
ンに再結晶化される。 【００６１】(8) アモルファス・シリコン（またはポリ
シリコン）２２１とポリシリコン７５は第１３マスクで
同時にパターン成形されるので、マスクレベルを省いて
いる。ポリシリコン２２１はＤＲＡＭアレイのエリアで
セル・プレートとして使用される。ポリシリコン２２１
と７５の組合せはロジック回路のエリアで第３レベル相
互接続として使用される。ポリシリコン７５、７４、７
３、６７および６１はロジック回路のエリアで複数レベ
ル相互接続として使用され、他方では、ＤＲＡＭアレイ
のエリアで蓄積ノードとして使用される。これは、図６
Ａ−６Ｋに示す構造とプロセスに基づく最も重要な改良
である。図６Ｊに示す厚層ポリシリコン２１８は堆積
し、プレーナ化する必要はない。従って、厚層ポリシリ
コン２１８はウェファ全面にわたるグローバル厚さ均一
性が１０％になるようにプレーナ化する必要がない。そ
のあと、誘電物質（Ｓi Ｏ2 ）２２２がＰＥＣＶＤによ
って堆積される。第１レベルのグローバル・メタル相互
接続コンタクトホール２２３と相互接続２６０は第１４
マスクと第１５マスクで形成される（図７Ｈ）。第２レ
ベルのグローバル・メタル相互接続コンタクトホールと
相互接続は第１６マスクと第１７マスクで形成される。
なお、このステップは図示されていない。蓄積キャパシ
タはポリシリコン６１、６７、７３、７４および７５の
高さを変更することにより、異なるレベルＤＲＡＭの要
件を満足するだけの大きさにすることが可能である。図
７Ｈ１は、最低限４０個のリソグラフィック角のセル・
サイズをもつ、世界で最小のＳＲＡＭセル・レイアウト
の平面図である。図７Ｈ２−７Ｈ３はそれぞれ、図７Ｈ
１に示す同一構造の７Ｈ２と７Ｈ３線に沿った異なる断
面図を示している。図７Ｈ４−７Ｈ１０はそれぞれ全加
算器、フリップフロップおよびＮＡＮＤ構造の平面断面
図を示している。 【００６２】第３実施例（図６Ａ−７Ｈ１０）は、従来
のデバイス構造と製造プロセスに比べて次のような主要
利点をもっている。 【００６３】1) 最低限４個のリソグラフィック角のセ
ル・サイズをもつ超高密度ＤＲＡＭアレイ、最低限４０
個のリソグラフィック角のセル・サイズをもつ最高密度
全単結晶シリコン６−Ｔ ＳＲＡＭアレイ、および極高
密度ロジック回路は同一チップ上に集積されている。チ
ャネル幅と長さの比（Ｗ／Ｌ）が４より大である新規デ
バイスは、すべてのデバイス内の最小面積に作ることが
できるので、このデバイスは高密度集積回路と高速集積
回路の両方に適している。 【００６４】2) ビットラインはトランジスタの下にあ
るので、蓄積ノードはトランジスタ上に作ることができ
る。このようにすると、絶縁体が蓄積ノードを完全に包
囲するのでトレンチ間のパンチスルー漏れ電流がなくな
る。 【００６５】3) ２隣接蓄積ノード間の間隔は最小リソ
グラフィック・ライン幅よりも大幅に小さくなっている
ので、蓄積ノードはＤＲＡＭアレイのほぼ全面積を占有
している。これにより、トレンチキャパシタのサイズは
トレンチの高さ（または深さ）が与えられているとき、
最大限度までに達することになる。キャパシタが大きく
漏れ電流が小さいと、ソフトエラーに対する抵抗が高く
なる。 【００６６】4) ＤＲＡＭの蓄積ノードは複数レベルの
相互接続からなっているので、表面の不規則性が少なく
なり、製造プロセスの複雑性が低減している。 【００６７】5) 選択的エッチング、エッチングのドー
ピング効果、側壁スペーサ（Ｓi 3Ｎ4 ）８０、ポリシ
リコン６２の保護層（Ｓi 3 Ｎ4 ）６３と６４が使用さ
れ、ポリシリコン７５と２２１は同時にパターン成形さ
れるので、１４マスクレベルが節約され、縦形トランジ
スタ集積回路用に使用することができる。この改良によ
り、縦形トランジスタの製造プロセスの複雑性が低減さ
れ、縦形トランジスタ間の相互接続の形成を困難にして
いるワイヤリング問題が解決される。図７Ａ−７Ｈ１０
に新規プロセスは先進的なプレーナ・デバイス・プロセ
スよりも単純化されている。例えば、高密度プレーナ・
トランジスタＳＲＡＭの４重または５重レベル・ポリシ
リコンは２重レベル・メタルと２３マスクレベルを必要
としている。しかるに、新規プロセスでは、単一レベル
から複数レベル・メタルまでのメタルと１７マスクレベ
ルが使用されている。 【００６８】6) 本実施例を説明する上で明確化すべき
主要点は、ＤＲＡＭのアクセス・トランジスタ、ＳＲＡ
Ｍの駆動、ロードおよびアクセス・トランジスタ、周辺
ＣＭＯＳトランジスタおよびＣＭＯＳロジック・トラン
ジスタが縦形トランジスタであり、ゲートとチャネル長
を同じにして同一チップ上に集積できることである。し
かし、複数のデバイス、特に従来のデバイスは異種デバ
イスのすべての要件を同時に満足することができないの
で、特定の縦形トランジスタだけがこの集積化を行うこ
とが可能になっている。例えば、ＤＲＡＭのアクセス・
トランジスタは低漏れ電流を必要としている。ショート
チャネル効果の影響を受けているデバイスはアクセス・
トランジスタにすることができない。アクセス・トラン
ジスタは緩和されたチャネル長を必要としている。他
方、周辺トランジスタとロジック・トランジスタは高速
化と高駆動力を得るためにショートチャネル長を必要と
している。従来の縦形ＭＯＳＦＥＴはどれも、この問題
を解決することができない。第２に、ＶＭＯＳ、ＵＭＯ
Ｓ、および縦形ＩＧＦＥＴなどの、従来の縦形ＭＯＳＦ
ＥＴは、チャネル長に対して垂直のドーピング・プロフ
ィールが均一であるので、ＣＭＯＳ回路にハイパフォー
マンス埋込みチャネルＰＭＯＳを形成することができな
い。チャネル領域は、従来の縦形ＭＯＳＦＥＴでは本体
領域と同じドーピング濃度になっているので、チャネル
領域のしきい電圧が高くなり、パンチスルー抵抗が低く
なっている。これはデバイス動作上許されないことであ
る。従来の縦形サンドウィッチＭＯＳＦＥＴは、デバイ
スのダウンサイジング化と共にソース／ドレイン接合の
深さが大きくなっているため、ショートチャネル効果の
影響を受けているが、これは、浅く軽濃度ドープ・ソー
ス／ドレイン・エクステンション領域が従来の縦形ＭＯ
ＳＦＥＴには存在しないためである。さらに、従来の縦
形ＭＯＳＦＥＴは不均質性の影響を受けやすくなってい
る。最後に、非常に重要なことは、縦形トランジスタの
ワイヤリング問題が、相互接続の新規製造プロセスを特
徴とする本発明以前は解決できなかったことである。上
記の議論において、縦形ＭＯＳＦＥＴの使用が最新の集
積回路で普及していないことも、主要な理由の１つであ
る。本発明による新規縦形トランジスタは、従来の縦形
トランジスタのすべての欠点を解決している。世界各国
のどのプレーナ・トランジスタよりも、また、他のどの
縦形トランジスタよりも優れている。将来の超高密度集
積回路の最も有望な候補となっている。 【００６９】図７Ａ−７Ｈ１０に示す構造とプロセスに
基づく新規ＤＲＡＭ構造は図８Ａ−８Ｊに示されている
が、図から明らかなように、ＤＲＡＭの蓄積キャパシタ
・サイズがさらに大きくなっている。 【００７０】(1) ポリシリコン（ポリサイドまたは耐熱
メタル）７５が堆積されたあと（図７Ｆ）、Ｓi Ｏ2 薄
膜２５１がポリシリコン７５上に堆積される。ポリシリ
コン（ポリサイドまたは耐熱メタル）２５２はＳi Ｏ2
薄膜２５１上に堆積される。そのあと、Ｓi Ｏ2 ２５１
とポリシリコン２５２が反復的にそのように層化される
（図８Ａ）。誘電物質（Ｓi Ｏ2 ）２５０が堆積され、
パターン成形され、誘電物質（Ｓi 3 Ｎ4 ）２５３が堆
積され、側壁スペーサを形成するように不等方性的にエ
ッチングされる（図８Ｂ）。図８Ｂ１は図８Ｂに示す構
造の平面図である。Ｓi Ｏ2 ２５１、ポリシリコン２５
２と７５は誘電物質２５０（Ｓi Ｏ2 ）と側壁スペーサ
（Ｓi 3 Ｎ4 ）をマスクとして使用して不等方性的にエ
ッチングされる。誘電物質２５０（Ｓi Ｏ2 ）の下にあ
ってエッチングしてはならないポリシリコン２５２の部
分を保護するために、誘電物質２５０（Ｓi Ｏ2 ）の厚
さは複数レベル誘電薄膜２５１（Ｓi Ｏ2 ）の総厚さよ
りも大きくなっている。なお、これは図示されていな
い。次に、アルモファス・シリコン２５４が堆積され、
狭幅のトレンチに充填するように選択的エッチングによ
ってエッチングバックされる（図８Ｃ）。アルモファス
・シリコン２５４は、堆積後にヒートサイクルによって
規則的ポリシリコンに再結晶化することができる。 【００７１】(2) 残存誘電物質２５０（Ｓi Ｏ2 ）は選
択的ウェットエッチングによって除去される（図８
Ｄ）。例えば、ふっ化水素酸（ＨＦ）はＳi Ｏ2 を腐食
するが、Ｓi とＳi 3 Ｎ4 は室温では影響を受けずに残
っている。誘電物質２５０が除去されたあと、誘電物質
（Ｓi 3 Ｎ4 ）２５５が堆積され、側壁スペーサを形成
するように不等方性的にエッチングされる（図８Ｅ）。
図８Ｅ１は図８Ｅに示す構造の平面図である。 【００７２】(3) Ｓi Ｏ2 とポリシリコン２５２は側壁
スペーサ（Ｓi 3 Ｎ4 ）２５３、２５５をマスクとして
使用して不等方性的にエッチングされる。このエッチン
グはポリシリコン７５を通り抜けない。側壁スペーサ
（Ｓi 3 Ｎ4 ）２５３、２５５は部分的にエッチングす
ることも可能である。Ｓi Ｏ2 ２５１は選択的ウェット
・エッチングにより除去される（図８Ｆ）。そのあと、
ポリシリコン７５、７４、７３、６７および６１は選択
的に不等方性的にエッチングされる。誘電物質（Ｓi 3
Ｎ4 とＳi Ｏ2 ）８０、７６、６６および１１はエッチ
ングされない（図８Ｇ）。このプロセスの順序は非常に
重要である。そうすれば、Ｓi Ｏ2 ２５１とポリシリコ
ン２５２を最初にエッチングし、そのあとでＳi Ｏ2 を
除去し、最後にポリシリコン７５、７４、７３、６７、
６１を最後にエッチングすることができる。このプロセ
スの順序にすると、Ｓi Ｏ2 ７６、６６、１１はＳi Ｏ
2 ２５１がウェットエッチングで除去されるとき除去さ
れることがない。 【００７３】(4) ポリシリコン７５、７４、７３、６７
および６１がエッチングされたあと、誘電物質（Ｓi 3
Ｎ4 ）２５３および２５５の残存部分は、微小なプラズ
マエッチングによって選択的に除去される。誘電物質
（Ｓi Ｏ2 ）７６、６６および１１は選択的エッチング
によるためエッチングされない。誘電物質（Ｓi
3 Ｎ4）８０は２つの理由で完全には除去されない。１
つは、エッチング速度は高アスペクト比のトレンチの上
部付近の方が底部付近よりも早いためであり、これは、
反応物がトレンチの底部へ向かう速度が遅くなり、生成
物がトレンチの底部から離れる速度も遅くなることによ
る。第２は、誘電物質（Ｓi 3 Ｎ4 ）２５３と２５５
は、誘電物質（Ｓi 3 Ｎ4 ）２５３と２５５の大部分が
トレンチのエッチング時にすでにエッチングされている
ので微小なプラズマエッチングだけで完全に除去できる
からである。そのあと、キャパシタの誘電層２２４が形
成される。酸化物／窒化物／酸化物がキャパシタ誘電層
として好ましいのは、その信頼性が優れているためであ
る。そのあと、ｎ形またはｐ形ドープ・アモルファス・
シリコン２２１は堆積され、蓄積ノード間の狭幅間隔に
充填されるようにプレーナ化され、キャパシタ・プレー
トを形成する。アモルファス・シリコンは、後続のアニ
ーリング（図８Ｈ）によって規則的ポリシリコンに再結
晶化される。 【００７４】(5) アモルファス・シリコン（またはポリ
シリコン）２２１とポリシリコン７５、２５２および２
５４はマスクを使用して同時にパターン化される。これ
によりマスクレベルが節約される。ポリシリコン２２１
はＤＲＡＭアレイのエリアでセル・プレートとして使用
される。ポリシリコン２５４、２５２、２２１および７
５の組合せはロジック回路のエリアで第３レベル相互接
続として使用される。ポリシリコン２５４、２２１、７
５、７４、７３、６７および６１はロジック回路のエリ
アで複数レベル相互接続として使用されると共に、ＤＲ
ＡＭアレイのエリアで蓄積ノードとして使用される。そ
のあと、誘電物質（Ｓi Ｏ2 ）２２２がＰＥＣＶＤによ
って堆積される。最後に、グローバル・メタル相互接続
２６０とコンタクトホール２２３が形成される（図８
Ｊ）。 【００７５】複数層２５２はサブリソグラフィック・コ
ンタクトホールでポリシリコン２５４によって相互接続
され、ＤＲＡＭセル（または蓄積ノード）はサブリソグ
ラフィック形状によって分離されるので、図８Ａ−８Ｊ
に示す新規セルはＳＩＣセル（サブリソグラフィック相
互接続と絶縁セル）と名づけられている。ＳＩＣセル
は、トレンチセルまたはスタックドキャパシタ・セルの
場合よりもその蓄積電極を占める表面積が大であり、ト
レンチキャパシタ・セルよりもセル漏れ電流が少なく、
ソフトエラー抵抗が高くなっている。 【００７６】新規のＤＲＡＭ構造とプロセスが図８Ｋ−
８Ｎに提案されているが、同図には、図７Ａ−７Ｈ１０
に示すタイプのＤＲＡＭの蓄積キャパシタ・サイズを大
きくする方法が示されている。 【００７７】(1) ポリシリコン（ポリサイドまたは耐熱
メタル）７５が堆積されたあと（図７Ｆ）、誘電物質
（Ｓi Ｏ2 ）２１６が堆積され、パターン成形される。
そのあと、誘電物質（Ｓi 3 Ｎ4 ）２１７が堆積され、
側壁スペーサを形成するように不等方性的にエッチング
される。誘電物質２１６と２１７は異なる物質であるこ
とが必要である。ポリシリコン７５は誘電物質２１６
（Ｓi Ｏ2 ）と側壁スペーサ（Ｓi 3 Ｎ4 ）２１７をマ
スクとして使用して不等方性的にエッチングされる（図
８Ｋ）。 【００７８】(2) ポリシリコン７５がエッチングされた
あと、ＤＲＡＭアレイのエリアの誘電物質（Ｓi Ｏ2 ）
が第１３マスクを使用して選択的に局所的に除去される
（図８Ｌ）。誘電物質（Ｓi Ｏ2 ）が選択的にエッチン
グされている間、誘電物質（Ｓi 3 Ｎ4 ）２１７とポリ
シリコン７５はエッチングされない。図８Ｌ１は、図８
Ｌに示す構造の平面図である。 【００７９】(3) ポリシリコン７５、７４、７３、６７
および６１は残存誘電物質２１６（Ｓi Ｏ2 ）と側壁ス
ペーサ（Ｓi 3 Ｎ4 ）２１７をマスクとして使用して不
等方性的に選択的にエッチングされる（図８Ｍ）。エッ
チング・プロセスは２ステップで行われるため、異なる
深さのトレンチが形成される。深い方のトレンチは異な
る蓄積ノード間を絶縁するために使用される。浅い方の
トレンチは蓄積ノードの面積を増加するために使用され
る。この２ステップ・エッチング・プロセスが使用され
ないと、トレンチ・エッチングは高濃度ｎドープ・ソー
ス／ドレイン領域５を通り抜けて、軽濃度ドープ・ソー
ス／ドレイン領域４と本体領域３、３２まで達するおそ
れがある。トレンチ・エッチングのあと、誘電物質２１
６と２１７は選択的に除去され、そのあとキャパシタの
誘電層２２４が形成される。酸化物／窒化物／酸化物が
キャパシタ誘電層として好ましいのは、その信頼性が優
れているためである。そのあと、ｎ形またはｐ形ドープ
・アモルファス・シリコン２２１が堆積され、蓄積ノー
ド間の狭幅を充填するようにプレーナ化され、キャパシ
タ・プレートが形成される。アモルファス・シリコンは
後続のアニーリング（図８Ｍ）によって規則的ポリシリ
コンに再結晶化される。 【００８０】(4) アモルファス・シリコン（またはポリ
シリコン）２２１とポリシリコン７５は第１４マスクを
使用して同時にパターン成形される。これによりマスク
レベルが節約される。ポリシリコン２２１はＤＲＡＭア
レイのエリアでセル・プレートとして使用される。ポリ
シリコン２２１と７５の結合はロジック回路のエリアで
第３レベル相互接続として使用される。ポリシリコン７
５、７４、７３、６７および６１はロジック回路のエリ
アで複数レベル相互接続として使用されると共に、ＤＲ
ＡＭアレイのエリアで蓄積ノードとして使用される。そ
のあと、誘電物質（Ｓi Ｏ2 ）２２２はＰＥＣＶＤによ
って堆積される。グローバル・メタル相互接続コンタク
トホール２２３と相互接続２６０は第１５マスクを使用
して形成される（図８Ｎ）。 【００８１】図９Ａ−９Ｃは図７Ａ−７Ｈ１０に示す構
造とプロセスをベースとする改良構造とプロセスを示し
ている。図９Ａ−９Ｃに示すように、トレンチキャパシ
タＤＲＡＭアレイはロジック回路と一緒に集積されてい
る。プロセスは次のステップからなっている。 【００８２】(1) 高濃度ｎ形ドープ層２７３と軽濃度ｎ
形ドープ層２７０が、まずインサイチュ・ドーピング・
エピタキシ法によって高濃度ｐドープ・シリコン基板１
上に形成される（図９Ａ）。そのあと、領域２０１、２
０５、２７１、２７２および２７４がイオン注入によっ
て形成される（図９Ｂ）。 【００８３】(2) アンドープ・シリコン層１５２が領域
２０１、２０５および２７２上にエピタキシされ、その
あと、Ｓi 3 Ｎ4 ２７が層１５２上に堆積される。Ｓi
3 Ｎ4 とアンドープ・シリコン層１５２は第２マスクで
パターン成形される。パターン成形のあと、Ｓi Ｏ2 薄
層２１は熱酸化によってシリコン表面上に成長される。
Ｓi Ｏ2 側壁スペーサ２１は選択的不等方性エッチング
によって形成される（図６Ｃ）。３つの異なる深さのト
レンチはプラズマエッチングによって領域１、２０１、
２０５、２７０、２７１、２７２、２７３および２７４
に食刻される。３つの異なる深さのトレンチが１つのマ
スクと１回のエッチングで形成されるのは、エッチング
のドーピング効果によるためである。トレンチがＣ
ｌ2 、Ｃｌ2＋Ａｒ、ＣＣｌ4 ＋Ａｒ、ＣＦ3 Ｃｌ、Ｓi
Ｃｌ4 ＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃｌ2またはＣ2 Ｆ6 ＋Ｃ
ｌ2 などのガスをエッチング・ガスとして使用してＣｌ
原子プラズマエッチングで形成される場合は、高濃度ｎ
ドープ領域２０１、２７２および２７３のエッチング速
度は軽濃度ドープ領域２７０のそれよりも１５−２５倍
になっている。ｐ形ドーパントはシリコンのエッチング
速度を抑止するので、領域１、２０５、２７１および２
７４のエッチング速度は軽濃度ドープ領域２７０のそれ
より低くなっている。このプロセスでは２マスクレベル
が節約されている。トレンチ・エッチングのあと、すべ
ての露出シリコン表面はクリーニングされ、キャパシタ
の誘電層がトレンチ表面上に形成される。そのあと、ポ
リシリコンまたはアモルファス・シリコン６がウェファ
全面にわたって堆積され、プレーナ化される。シリコン
６は正しい深さまで選択的にエッチングバックされ、ト
レンチを充填して蓄積キャパシタのセル・プレートを形
成する。そのあと、Ｓi Ｏ2 厚層１７がＰＥＣＶＤによ
って堆積され、プレーナ化されたあと、選択的不等方性
エッチングによって正しい深さまでエッチングバックさ
れてトレンチを充填する（図９Ｃ）。 【００８４】以下のプロセス・ステップは図７Ａ−７Ｈ
１０に示すものと非常に似ているので、ステップを再度
引用して、図示してある。 第４実施例：図１０Ａ−１０Ｇ１は、２−Ｆ ＤＲＡＭ
セルを製造するプロセスのステップを示す平面断面図で
ある。 【００８５】(1) 高濃度ｎ形ドープ層２は、まずインサ
イチュ・ドーピング・エピタキシ法によって高濃度ｐド
ープ・シリコン基板１上に形成される。アンドープ・シ
リコン１５２は高濃度ｎ形ドープ層２上にエピタキシさ
れる。誘電物質（Ｓi 3 Ｎ4またはＳi Ｏ2 ）２７はア
ンドープ・シリコン１５２上に堆積される。誘電物質２
７、アンドープ・シリコン１５２、高濃度ｎ形ドープ層
２および基板１の一部は碁盤目レイアウトのマスク１５
０を使用してパターン成形される（図１０Ａ）。シリコ
ン・ピラーのコーナ間の間隔は設計ルールよりも狭くな
っている。この狭幅間隔はリソグラフィ・プロセスで露
出時間によって正しく制御される（図１０Ｂ）。 【００８６】(2) トレンチ・エッチングのあと、すべて
の露出シリコン表面はクリーニングされる。キャパシタ
の誘電層はトレンチ表面上に形成される。そのあと、高
濃度ｎドープ・ポリシリコンまたはアモルファス・シリ
コン６はウェファ全面に堆積され、プレーナ化される。
シリコン６は正しい深さまで選択的にエッチング・バッ
クされトレンチを充填し、蓄積キャパシタのセル・プレ
ートを形成する。そのあと、相対的に厚層のシリコンＳ
i Ｏ2 ８が高濃度ｎドープ・ポリシリコン６の表面上に
形成され、相対的に薄層のＳi Ｏ2 ８がアンドープ・シ
リコン１５２の表面上に形成され、この形成は濃度向上
酸化法を使用して同時に行われる。相対的に薄層のＳi
Ｏ2 ８はゲート絶縁として使用される。ポリシリコンま
たはアモルファス・シリコン薄膜９はウェファ全面に堆
積され、第２マスクでパターン成形される（図１０
Ｃ）。そのあと、誘電物質（Ｓi Ｏ2 ）１０が堆積さ
れ、エッチングバックされる（図１０Ｄ）。ポリシリコ
ン９はゲート電極とワードラインを形成するように不等
方性的にエッチングされ、誘電物質１０は部分的にエッ
チングすることが可能である。このためには、ポリシリ
コンと誘電物質間の選択的エッチング速度比を選択する
必要がある。誘電物質１０はポリシリコン９のうち、エ
ッチングされない底部を保護しなければならない（図１
０Ｅ）。ゲート電極とワードラインの組合せの形状は本
実施例では最も重要である。 【００８７】(3) ゲート電極とワードラインが形成され
たあと、軽濃度ｎドープ・ソース／ドレイン領域４、ｐ
ドープ・チャネルまたは本体領域３および高濃度ｎドー
プ・ソース／ドレイン領域５がイオン注入によって形成
される。ソース／ドレインおよびチャネル領域はゲート
電極とワードラインが形成される前に形成できることは
もちろんである。浅いソース／ドレイン・エクステンシ
ョン領域、低しきい電圧チャネル領域および高パンチス
ルー抵抗本体領域は図示されていない。そのあと、誘電
物質（Ｓi Ｏ2 ）１１が堆積され、正しい深さまでエッ
チングバックされ、そのあと、自己整列シリサイド（Ｔ
ｉＳｉ2 ）１６２が高濃度ｎドープ・ソース／ドレイン
領域５上に形成される。そのあと、メタル（ポリシリコ
ンまたはポリサイド）１２はウェファ全面に堆積され
る。シリサイド（ＴｉＳｉ2 ）１６３はメタル１２上に
形成される（このステップは必要でない）。そのあと、
誘電物質１５４が堆積され、パターン成形される。誘電
物質１５４のライン幅はマスク上の最小フィーチャ・サ
イズより若干小さくなっている。これはリソグラフィ・
プロセス時に露出時間によって正しく制御される。その
あと、誘電物質１５５は堆積され、側壁スペーサを形成
するように不等方性的にエッチングされる（図１０
Ｆ）。誘電物質１５４と１５５は異なる物質でなければ
ならない。図１０Ｆ１は図１０Ｆに示す同一構造を別の
１０Ｆ線に沿って見た別の断面図である。 【００８８】(4) 側壁スペーサが形成されたあと、誘電
物質１５４はウェットエッチングによって選択的に除去
される。シリサイド１６３とメタル１２は側壁スペーサ
１５５をマスクとして使用してパターン成形される。メ
タル１２がパターン成形されるとき選択的エッチングを
使用するのが好ましいとされるのは、シリサイド１６２
とシリコン５がエッチングされないか、若干エッチング
されるだけであるからである。図１０Ｇ１は図１０Ｇに
示す同一構造を別の１０Ｇ１線に沿って見た別の断面図
を示している。 【００８９】図１０Ｈ−１０Ｋは２−Ｆセルのビットラ
インを形成する別の方法を示している。このプロセスは
次のステップからなっている。 【００９０】(1) 自己整列シリサイド（ＴｉＳｉ2 ）が
形成されたあと、メタル（合金、ポリシリコンまたはポ
リサイド）１２、シリサイド１６３および誘電物質１７
０はウェファ全面に堆積され、第１ビットラインを形成
するようにパターン成形される。メタル１２がパターン
成形されるとき選択的エッチングを使用することが好ま
しい（図１０Ｈ）。 【００９１】(2) 誘電物質１７１が堆積され、側壁スペ
ーサを形成するように不等方性的にエッチングされる
（図１０Ｈ）。誘電物質１７０と１７１は異なる物質に
することが好ましいとされるのは、選択的エッチングが
使用されるとき側壁スペーサが誘電物質１７０よりも低
くなるためである（図１０Ｊ）。 【００９２】(3) 最後に、メタル（合金、ポリシリコン
またはポリサイド）１７２が堆積されエッチングバック
されて、誘電物質１７０の上面上の余剰メタル１７２を
除去して第２ビットラインを形成する（図１０Ｋ）。 【００９３】ゲート電極とワードライン９の新規レイア
ウトは、２−Ｆセルを実現する上でキーとなっている。
ゲート電極９はシリコン・ピラー・アイランドの半分を
包み込み、ゲート電極は自己整列して１つに結合され、
ワードラインを形成している（図１０Ｅ）。新規レイア
ウトは図示の構造を注意深く調べると、理解がしやすく
なる。２−Ｆセルは世界で２番目に最小のＤＲＡＭセル
である。これは０．３μｍ設計ルールの１ギガビットＤ
ＲＡＭの製造に使用されているので、これはギガビット
ＤＲＡＭ時代への道を開くものである。しかし、ミスア
ライメントを考慮に入れたときソース、チャネル（また
はゲート）およびドレイン領域が少なくとも３フィーチ
ャ・サイズを占有しなければならないので、どのプレー
ナ・アクセス・トランジスタ・セルも、最低限６個のリ
ソグラフィック角（または６フィーチャ・サイズ）より
小さくなることはないであろう。縦形トランジスタで
は、ソース、チャネル（または本体）およびドレイン領
域はオーバラップしており、１フィーチャ・サイズだけ
を占有している。ワイヤリング問題（ワードライン、ビ
ットラインおよび相互接続のレイアウトを含む）が解決
されれば、縦形トランジスタはプレーナ・トランジスタ
より絶対的優位に立つことになる。３次元化へのデバイ
ス開発が積極的に進められる傾向にある。 第５実施例：図１１Ａ−１１Ｉ１は、１−Ｆ ＤＲＡＭ
セルを製造するプロセスのステップを示す平面断面図で
ある。このプロセスは次のステップからなっている。 【００９４】(1) 高濃度ｎ形ドープ層２は、まずインサ
イチュ・ドーピング・エピタキシ法によって高濃度ｐド
ープ・シリコン基板１上に形成される。アンドープ・シ
リコン１５２は高濃度ｎ形ドープ層２にエピタキシされ
る。誘電物質（Ｓi 3 Ｎ4 ）２７はアンドープ・シリコ
ン１５２上に堆積される。誘電物質２７とアンドープ・
シリコン１５２は碁盤目レイアウトのマスク１５０でパ
ターン成形される（図１１Ａ）。シリコン・ピラーのコ
ーナ間の間隔は設計ルールより狭くなっている。狭幅間
隔はリソグラフィ・プロセス時に露出時間によって十分
に制御することができる。パターン成形のあと、Ｓi Ｏ
2 層２１は熱酸化によってシリコン表面上に成長され
る。シリコン・ピラー・アイランドの周囲は縮小されて
いる。そのあと、Ｓi Ｏ2 側壁スペーサ２１は、ＣＦ4
＋Ｈ2 、ＣＣｌ2 Ｆ2 、Ｃ4 Ｆ8 、ＨＦまたはＣＨＦ3
をエッチングガスとして通常の方法で使用して選択的不
等方性エッチングにより形成される。トレンチ・エッチ
ング・マスクＳi 3 Ｎ4 ２７はエッチングされないか、
若干エッチングされるだけである。Ｓi Ｏ2 側壁スペー
サ２１は、第２の相対的深さのトレンチ・エッチングか
らデバイスのチャネル領域を保護するだけでなく、シリ
コン・ピラー・アイランドの上方部分の水平断面面積が
最小リソグラフィック角よりも小さくなるようにする。
第２の相対的深さのトレンチ・エッチングは高濃度ｐド
ープ基板１に食刻される（図１１Ｂ）。トレンチ・エッ
チングのあと、すべての露出シリコン表面はクリーニン
グされる。そのあと、蓄積キャパシタの誘電層７が形成
される。そのあと、高濃度ｎ形ドープ・ポリシリコンま
たはアモルファス・シリコン６がトレンチに充填され、
キャパシタ・プレートを形成する。Ｓi 3 Ｎ4 ２７とＳ
i Ｏ2 側壁スペーサ２１はウェットエッチングによって
選択的に除去され、そのあとすべての露出シリコン表面
がクリーニングされる。ゲート絶縁層８が形成され、高
濃度ｎドープ・ポリシリコン９が堆積され、ポリシリコ
ン側壁ゲート電極を形成するように不等方性的にエッチ
ングされる（図１１Ｃ）。ポリシリコン側壁ゲート電極
はシリコン領域１５２により低くなっている。これはエ
ッチングのドーピング効果を利用したためである。Ｃｌ
2 、Ｃｌ2 ＋Ａｒ、ＣＣｌ4 ＋Ａｒ、ＣＦ3 Ｃｌ、Ｓｉ
Ｃｌ4＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃｌ2 またはＣ2 Ｆ6 ＋Ｃ
ｌ2 がエッチングガスとして使用される場合は、高濃度
ｎドープ・ポリシリコン９のエッチング速度はアンドー
プ・シリコン領域１５２のそれより１５−２５倍である
ので、エッチングのドーピング効果を利用することは、
本実施例では埋込みゲート・トランジスタを形成するた
めのキーとなっている。 【００９５】(2) 側壁ゲート電極が形成されたが、側壁
ゲート電極をどのようにスマートに１つに結合したらワ
ードラインを形成できるか。これは１−Ｆセルを形成す
る上で非常に重要な問題である。 【００９６】相対的に薄層の誘電物質（Ｓi 3 Ｎ4 ）薄
膜１５６がすべての露出シリコン表面上に形成される。
そのあと、相対的に厚層の誘電物質（Ｓi Ｏ2 ）が堆積
され、側壁スペーサを形成するように選択的に不等方性
的にエッチングされる。誘電物質１５６と１５７を異な
る物質にすることが好ましいとされているのは、そのよ
うにすると選択的エッチングが使用できるからである。
そのあと、高濃度ｎドープ・ポリシリコン６がアンドー
プ・シリコン１５２と誘電物質１５６、１５７をマスク
として使用してエッチングされる。Ｃｌ2 、Ｃｌ2 ＋Ａ
ｒ、ＣＣｌ4 ＋Ａｒ、ＣＦ3 Ｃｌ、ＳｉＣｌ4 ＋Ｏ2 、
ＣＦ3 Ｂｒ＋Ｃｌ2 またはＣ2 Ｆ6 ＋Ｃｌ2 をエッチン
グ・ガスとして使用して高濃度ｎドープ・ポリシリコン
６をエッチングする必要がある。そのようにすると、ア
ンドープ・シリコン１５２がエッチングされないか、若
干エッチングされるだけである（図１１Ｄ）。 【００９７】(3) 高濃度ｎドープ・ポリシリコン６がエ
ッチングされたあと、すべての露出シリコン表面はクリ
ーニングされる。そのあと、蓄積キャパシタの誘電層１
９９が形成され、高濃度ｎ形ドープ・ポリシリコンまた
はアモルファス・シリコン１４が堆積され、正しい深さ
までエッチングバックされてトレンチを充填する。相対
的に厚層のＳi Ｏ2 １６７は高濃度ｎ形ドープ・ポリシ
リコン１４上に形成され、相対的に薄層のＳi Ｏ2 １６
７はアンドープ・シリコン領域１５２上に形成され、こ
れらの形成は濃度向上酸化法を使用して行われる。誘電
層１６７はＳi3 Ｎ4 にすることも可能であることはも
ちろんである。そのあと、高濃度ｎ形ドープ・ポリシリ
コンまたはアモルファス・シリコン１５９が堆積され、
プレーナ化される。そのあと誘電物質（Ｓi Ｏ2 ）１５
４が堆積され、パターン成形される。誘電物質（Ｓi 3
Ｎ4 ）１５５は堆積され、側壁スペーサを形成するよう
に不等方性的にエッチングされる（図１１Ｅ）。 【００９８】(4) 誘電物質１５４と１５６は異なる物質
でなければならない。そうすれば、誘電物質１５４がウ
ェットエッチングによって選択的に除去されることにな
る。誘電物質１５４が除去されたあと、誘電物質（Ｓi
3 Ｎ4 ）１５８が堆積され、側壁スペーサを形成するよ
うに不等方性的にエッチングされる。高濃度ｎ形ドープ
・ポリシリコン１５９は誘電物質１５５と１５８をマス
クとして使用し、Ｃｌ2 、Ｃｌ2 ＋Ａｒ、ＣＣｌ4 ＋Ａ
ｒ、ＣＦ3 Ｃｌ、ＳｉＣｌ4 ＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃｌ
2 およびＣ2 Ｆ6 ＋Ｃｌ2 をエッチングガスとして使用
してエッチングされる。側壁スペーサ１５５、１５８を
マスクとして使用することは、サブリソグラフィック・
パターン成形を行うための重要な方法である。アンドー
プ・シリコン１５２上の薄層誘電物質（Ｓi Ｏ2 または
Ｓi 3 Ｎ4 ）１６７が上記エッチングによって除去され
るとしても、アンドープ・シリコン１５２は、プラズマ
エッチングのドーピング効果が利用されるので若干エッ
チングされるだけである。上記エッチングが誘電物質
（Ｓi 3 Ｎ4 ）１５５、１５６、１５８および誘電物質
（Ｓi Ｏ2 ）１５７に影響しないのは、Ｃｌ原子プラズ
マによると、Ｓi ：Ｓi 3 Ｎ4 またはＳi Ｏ2 の選択的
エッチング比が高くなるためである。従って、誘導物質
（Ｓi Ｏ2 ）１５７は側壁ポリシリコン・ゲート電極を
保護し、側壁ポリシリコン・ゲート電極はゲート酸化層
を保護することになる。そのあと、誘電物質（Ｓi
Ｏ2 ）１５７は選択的に不等方性的にエッチングされ
る。選択的エッチングによると、アンドープ・シリコン
１５２、高濃度ｎドープ・ポリシリコン９と１５９およ
び誘電物質（Ｓi 3 Ｎ4 ）１５５、１５６、１５８は若
干エッチングされるだけである。ポリシリコン１５９と
誘電物質１５７の２ステップ・エッチングの目的は、高
濃度ｎドープ・ポリシリコン・ゲート電極９とアンドー
プ・シリコン領域１５２が若干エッチングされるだけに
することである。図１１Ｆと１１Ｆ１は製造プロセスの
このステージにおける平面図と、異なる１１Ｆと１１Ｆ
１線に沿った２断面図を示している。高濃度ｎ形ドープ
・ポリシリコン１５９を堆積する目的は、平坦面を形成
して側壁スペーサ１５５、１５８を形成することであ
る。さらに、高濃度ｎ形ドープ・ポリシリコン１５９
は、アンドープ・シリコン１５２、誘電物質（Ｓi 3 Ｎ
4 ）１５５、１５６、１５８および誘電物質（Ｓi
Ｏ2 ）１５７上に選択的にエッチングすることも可能で
ある。図１１Ｅ、１１Ｆおよび１１Ｆ１を注意深く観察
すれば、この製造ステップの理解が容易になる。 【００９９】(5) 誘電物質（Ｓi 3 Ｎ4 ）１５６は選択
的に除去される。誘電物質１５６と１６７が同一物質で
あっても、ポリシリコン１５９が誘電物質１６７を保護
するので問題はない。高濃度ｎ形ドープ・ポリシリコン
１５９は再度堆積され、プラズマエッチングのドーピン
グ効果を利用して正しい深さまで選択的にエッチング・
バックされる。図１１Ｇと１１Ｇ１は製造プロセスのこ
のステージにおける平面図と、異なる１１Ｇと１１Ｇ１
線に沿った２断面図を示している。製造プロセスのある
時点で、側壁ゲート電極９を高濃度ｎドープ・ポリシリ
コン１５９を使用して１つに結合して、ワードラインを
形成することができる。 【０１００】(6) 誘電物質（Ｓi Ｏ2 またはＳi
3 Ｎ4 ）１６０が堆積され、側壁スペーサを形成するよ
うに不等方性的にエッチングされる。そのあと、高濃度
ｎドープ・ポリシリコン１５９はアンドープ・シリコン
領域１５２と側壁スペーサ１６０をマスクとして使用
し、プラズマエッチングのドーピング効果を利用してエ
ッチングされる。そのあと、誘電物質（Ｓi Ｏ2 ）１６
７は選択的にエッチングされる。Ｓi Ｏ2 １９８は熱酸
化によってポリシリコン１５９と１４の表面に形成され
る。ポリシリコン１４の表面上のＳi Ｏ2 １９８は不等
方性エッチングによってエッチングされる。ポリシリコ
ン１５９の表面上のＳi Ｏ2 はエッチングが不等方性で
あるので残っている（図１１Ｈ）。誘電物質１６７がＳ
i 3 Ｎ4 であれば、Ｓi Ｏ2 １９８が最初にポリシリコ
ン１５９の表面上に形成され、そのあと誘電物質１６７
がウェットエッチングによって選択的にエッチングされ
る。選択的ウェットエッチングはＳi Ｏ2 １９８を腐食
しない。図１１Ｈ１は図１１Ｈに示す同一構造を１１Ｈ
１線に沿って見た別の断面図である。 【０１０１】(7) アモルファス・シリコン１６１はウェ
ファ全面に堆積され、Ｓi Ｏ2 １９８間の狭幅間隔を充
填するようにプレーナ化され、そのあとに続いて複数の
イオン注入が行われる。複数のイオン注入は、軽濃度ｎ
ドープ・ソース／ドレイン領域４、ソース・ドレイン間
不均質ｐドープ・チャネル（または本体）領域３１、３
２、３３および高濃度ｎドープ・ソース／ドレイン領域
５を形成する。アニーリングは注入不純物を活性化し、
アモルファス・シリコンを規則性ポリシリコンに再結晶
化する。複数のイオン注入は単結晶ＭＯＳＦＥＴのソー
ス／ドレイン領域とチャネル領域を形成し、これと同時
に、Ｓi Ｏ2 １９８間に置かれているポリシリコンＭＯ
ＳＦＥＴのソース／ドレイン領域とチャネル領域を形成
する。ポリシリコンＭＯＳＦＥＴのチャネル（または本
体）領域を狭くしたことが、このデバイスがネイル・ト
ランジスタ（nail transistor - NT）と呼ばれる所以で
ある。チャネル領域が非常に狭く（０．０１μｍ2 より
小さい）、チャネル長が相対的に長いために、ＮＴの漏
れ電流は大幅に減少し、ゲート電圧制御能力が向上して
いる。そのあとシリサイド１６２がポリシリコン１６１
上に形成される。シリサイドを形成するサーマル・サイ
クルは不純物を活性化し、アモルファス・シリコンを再
結晶化する目的に利用できる。メタル１２が堆積され、
これに続いて別の種類のメタル（またはポリサイド、窒
化物、ポリシリコン、合金）１６３が堆積される。メタ
ル１６３、１２とシリサイド１６２はサブリソグラフィ
ック・パターン成形法によってパターン成形される（図
１１Ｉ）。図１１Ｉ１は図１１Ｉに示す同一構造を１１
Ｉ１線に沿って見た別の断面図である。 【０１０２】図１２に示すように、ポリシリコン６をオ
ーバエッチングすることは重要でない。 【０１０３】図１３は図１２に示す構造をベースとする
改良構造を示す図である。相違点は基板１上の誘電物質
１９９が不等方性エッチングによって除去され、ポリシ
リコン６の表面上の誘電物質１９９が残っていることで
ある。 【０１０４】デバイス・サイズが大幅に小さくなったの
で、すべての単結晶ＭＯＳＦＥＴはポリシリコン・ネイ
ル・トランジスタ（ＮＴ）で置き換えることが可能であ
る。これはネイル・トランジスタは漏れ電流が非常に低
いためである。ＮＴは複数レベル・デバイス構造を作る
ために使用することができる（図１４）。多結晶ダイヤ
モンド薄膜１６５は、プラズマ強化化学的蒸着（ＰＥＣ
ＶＤ）によって２レベル・デバイス間に形成される。多
結晶ダイヤモンド薄膜は熱伝導と電気抵抗が高くなって
いる。従って、多結晶ダイヤモンド薄膜をデバイス間の
絶縁材として使用すると、将来の超大型集積回路の電源
制限を解消することができる。非常に薄層の誘電物質１
６４をバッファ層として使用すると、異種物質間の拡散
を減少し、異レベル・デバイス間の絶縁を向上すること
ができる（このステップは不要である）。一般的に、集
積回路の開発は無制限になる。 【０１０５】図１５Ａ−１５Ｂ１は、２−Ｆ ＤＲＡＭ
アレイが図１１Ａ−１１Ｉ１に示す構造とプロセスを使
用することにより製造できることを示している。相違点
は、ポリシリコン６がエッチングされず、ネイル・トラ
ンジスタが形成されないことである。図１５Ｂおよび１
５Ｂ１を図１１Ｇおよび１１Ｇ１と比較すると、２−Ｆ
セル構造とプロセスの理解が容易になるはずである。２
−Ｆセルの主な利点は、製造プロセスが比較的単純化さ
れていることである。２−Ｆセルのビットラインの形成
には、サブリソグラフィック・パターン成形法は不要で
ある。図１５Ｃはフロート型本体のない２−Ｆセルの構
造を示している。 【０１０６】最後に、以上の説明から理解されるよう
に、本発明の精神と範囲を逸脱しない限り、種々態様の
変更が可能である。具体的には、種々の温度、寸法、ド
ーピング濃度、イオン注入量とエネルギ、エッチング物
質、デバイス・タイプ、物質の種類、およびデバイスの
幾何学形状が挙げられているが、これらは単なる例示で
ある。シリコン、Ｓi Ｏ2 またはＳi 3 Ｎ4 は他の半導
体物質や絶縁物質で置き換えることが可能である。ドー
プ・ポリシリコンと単結晶シリコン、ポリサイドまたは
メタルは抵抗率の低い他の物質、例えば、耐熱メタル、
低融点メタル（ＡｌまたはＡｌ合金）、シリサイド、窒
化物、カーバイド、ホウ酸化物、ドープ多結晶物質、ド
ープ単結晶物質、半導体物質で置き換えることが可能で
ある。
法、および製造方法に関し、より具体的には超高密度メ
モリ・アレイとその製造方法に関する。 発明の背景 MOS 集積回路技術は非常に短期間の間に長足の進歩を遂
げている。特に、半導体メモリが従来の磁気コア・メモ
リに取って代わってからの、この２０年間の間に集積密
度の進歩は非常に急速な速度で向上している。ＭＯＳラ
ンダムアクセスメモリ（random access memory - RAM）
デバイスは新世代の製造技術の開発に非常に重要な役割
を果たしている。これはメモリ・デバイスが高い規則性
をもっており、そのことが新しい処理技術を開発する上
で大きな利点となっているためである。さらに、メモリ
・デバイスには非常に大きなマーケットが存在し、大量
の資源の投資を可能にしたことも、研究開発の競争力を
非常に強いものにした。ＲＡＭの開発によってもたらさ
れた製造技術は様々な製品にも応用されている。 【０００２】ＲＡＭには、ダイナミックＲＡＭとスタチ
ックＲＡＭがある。ダイナミックＲＡＭ（ＤＲＡＭ）は
電荷をキャパシタ（コンデンサ）に蓄積してデータをス
トアし、スタチックＲＡＭ（ＳＲＡＭ）はラッチを使用
してデータをストアしている。ＣＭＯＳでは、ラッチは
２つの交差結合インバータで作られているのが普通であ
る。１トランジスタ（１−Ｔ）ＤＲＡＭセルは、セル面
積が小さいために高密度メモリ・アレイでは非常に魅力
的になっている。ＤＲＡＭとＳＲＡＭはどちらも、コン
ピュータ・システムにおいても、データ処理システムの
進歩を支える上でもキー・コンポーネントとなってい
る。 【０００３】新世代コンピュータで高速化を要求するア
プリケーションは、その速度向上を効率よく利用するた
めにメモリ・サイズの増加を要求している。メモリ・サ
イズを増加するために低密度チップを追加すると、シス
テムの信頼性に好ましくない影響を与えることになる。
このような理由から、ＤＲＡＭ設計者は新規セル設計で
セルを小型化することに努力している。パフォーマンス
と信頼性の向上に加えて、セルを小型化すると、システ
ム全体が小型化し、低価格になり、軽量化することにな
る。 【０００４】高密度ＤＲＡＭを実現するために、多くの
主要半導体メーカは、世界各国において非常に競争力の
あるセル構造の革新に着手している。トレンチキャパシ
タ（trench capacitor）セルやスタックドキャパシタ
（stacked capacitor ）セルなどのメモリ・セルはいく
つかがすでに開発されている。これらのセルをこれ以上
ダウンサイジング化しても、２５６メガビット以上にす
るために必要なセル面積と蓄積キャパシタンスはほとん
ど満足されない。１−Ｆ（フィーチャ・サイズ）セル、
２−Ｆセル、および４−Ｆセルと名づけられた、いくつ
かの新規３次元メモリ・セルは第２の発明で提案されて
いる。これらは、セル・サイズを信じられないほどに、
最低限１−４個のリソグラフィック角までに小型化し、
セル・リークのない大容量化することを可能にしてい
る。比較を目的に、次表は世界各国で最も先進的なＤＲ
ＡＭセルを示している。会社名 DRAMセル セル・サイズ （最低限リソグラフィック角の数） Fujitsu Ltd. ３次元スタックド 17.6 キャパシタ・セル IBM 商用 16Mb DRAMセル 16.5 Mitsubishi 新規スタックド 14.4 Electric Corp. キャパシタ・セル （デュアルセルプレート） NEC Corp. ビットライン上 14.4 キャパシタ・セル （半球粒度蓄積ノード付） 13.4 Hitachi Ltd. 新規スタックドキャパシタ DRAMセル（ビットライン 構造上蓄積キャパシタを 特徴） IBM 埋込みトレンチDRAMセル 10.8 （トレンチ・テクノロジ上に 自己整列エピタキシを利用） Toshiba Corp. 非対称スタックドトレンチ 9.6 キャパシタ・セル Toshiba Corp. 拡散ソース／ドレインMOSFET 8.0 （選択的シリコン成長を利用） Toshiba Corp. 周囲ゲートトランジスタ・セル 7.2 Hui Lai ４−Ｆセル 4.0 Hui Lai ２−Ｆセル 2.0 Hui Lai １−Ｆセル 1.0 上表から明らかなように、第２発明における新規のＤＲ
ＡＭセルは、世界各国の全セルの中でセル面積が最小に
なっている。このことは大きな利点をもたらすことにな
る。例えば、４−Ｆセルを使用すると、６４メガビット
ＤＲＡＭの製造のために従来の光リソグラフィック・テ
クノロジを応用し、０．６μｍの設計ルールを緩和する
ことが可能である。これに対して、SEMATECH社や他の企
業は、設計ルールが０．３５μｍである６４メガビット
ＤＲＡＭの製造のために深層ｕｖまたは位相シフト・テ
クノロジを使用する必要があった。６４メガビットＤＲ
ＡＭの設計ルール（０．３５μｍ）を使用すると、４−
Ｆセルは２５６メガビットＤＲＡＭのセル面積（０．５
μｍ2 ）を達成することができる。１−Ｆセルと２−Ｆ
セルについては、これらは多重ギガビットＤＲＡＭ用に
使用することができる。従って、新規のセルはギガビッ
トＤＲＡＭ時代の道を開くことが可能になるであろう。
そうすれば、半導体メモリ・デバイスはコンピュータに
おいて回転ディスク媒体（ディスク・ドライブ）に取っ
て代わり、新しいコンピュータ革命をもたらすことにな
るであろう。また、これは、他の新製品と新技術の開発
にもつながることになる。例えば、言語翻訳デバイス、
インテリジェント・デバイス、高精細インタラクティブ
ＴＶ、高精細ビデオ受信装置／レコーダ、および記憶シ
ステムは大量のメモリを必要としている。ハイレベル言
語翻訳デバイスが実現されれば、人々は多数の言語を修
得するために時間を費やす必要がなくなり、米国外のビ
ジネス機会がより多く発生することになり、世界各国の
人々はより緊密に、より親しく、より効率的に働くこと
になる。 【０００５】ＤＲＡＭセルによると、最高密度のメモリ
・アレイが得られるが、ＳＲＡＭの方が高速で、動作余
裕度が広く、信頼性が高く、使いやすくなっている。メ
ガビットＳＲＡＭでは、セル・サイズを小さくし、供給
電圧（Ｖcc）を減少すると、「ハイ」でストアするセル
・ノードのレベルは低下することになる。そのために、
セル動作安定性は重要な問題となっている。この問題を
解決する１つの方法は、駆動トランジスタとアクセス・
トランジスタとのサイズ比率（（ＷD ／ＬD ）（ＷA ／
ＬA ））を大きくしてセル比率（ｂD ／ｂA ）を大きく
することである。しかし、これはセル・サイズを小さく
することと矛盾するために、メガビットＳＲＡＭには不
適当である。最近では、別の解決方法が開発されてい
る。多結晶シリコンＴＦＴ（薄膜トランジスタ）負荷が
多結晶シリコン（ポリＳi ）抵抗の代わりに使用され
て、セル・ノードの充電電流を高くし、漏れ電流を低く
している。しかし、ポリＳi 薄膜トランジスタのオン／
オフ電流のレベルは、６４メガビット以上のＳＲＡＭで
は上記問題を解決するには十分でない。単結晶シリコン
・トランジスタを前記ポリＳi トランジスタの代わりに
使用すれば、オン／オフ電流の問題は解決することがで
きる。しかし、単結晶シリコン・トランジスタは、ポリ
Ｓi ＴＦＴ負荷が単結晶シリコン・トランジスタ上にス
タックされてセル面積を小さくしているために、メガビ
ットＳＲＡＭの従来セル構造では負荷として使用するこ
とはできない。単結晶シリコン・トランジスタを負荷と
して使用するためには、すべてのトランジスタを同じレ
ベルで作る必要があるが、そうすると、セル面積が大に
なり、集積回路の密度が低下することになる。幸いなこ
とに、第２発明は新規のセル構造を使用してこの非常に
困難な問題を解決している。新規の構造によれば、世界
で最小のセル・サイズを実現してＳＲＡＭを高密度化
し、世界で最大のＷ／Ｌ比率を実現して耐ノイズ性を高
くするだけでなく、単結晶シリコン・トランジスタをス
タックド・ポリＳi トランジスタの代わりに負荷として
使用するので、トランジスタ特性が良好化してオン／オ
フ電流の問題を解決することができる。比較目的のため
に、次表は世界で最も先進的なＳＲＡＭセルを示してい
る。会社名 DRAMセル セル・サイズ （最低限リソグラフィック角の数） Philips 0.5 μｍバルク 100.8 Research Lab. フル CMOS 6-T セル （完全オーバラップ接点 実装） Motorola Inc. 0.5 μｍ BiCMOSセル 100.0 トリプルポリ Si 4-T セル Texas 0.5 μｍ BiCMOSセル 92.0 Instruments （垂直 NMOS ドライバ実装） Mitsubishi 大セル比・低ノード・ 63.9 Electric Corp. リーク 16Mb SRAM （リングゲートトランジスタ 使用） 0.35μｍ、レトログレードツィン ウェル、４倍ポリＳｉ、 ダブルメタル、スタックド・ ポリ Si PMOS Fujitsu Ltd. スプリットワードライン・ 54.5 セル（ポリシリコン側壁 接点使用） 0.4 μｍ、ツィンウェル、 ４倍ポリ、ダブルメタル、 スタックド・ポリ Si PMOS Hitachi Ltd. 5.9 μｍ2 超低出力SRAMセル 48.1 （新規位相シフト・リソグラフィ 使用） 0.35μｍ、トリプルウェル、 ４倍ポリ Si 、ダブルメタル、 スタックドポリSi PMOS Hitachi Ltd. 0.6 μｍスタックドポリSi 47.2 PMOSセル NEC Corp. 16Mb SRAM セル（自己調整 45.0 接点プロセス、0.4 μｍ 設計ルール使用） Hui Lai 全単結晶Si 6-Tセル 40.0 SRAMプロセスはDRAMと CMOSロジック回路プロセス と完全に互換性がある 第２発明の３番目の大きな利点は、新規のデバイス構
造、相互接続方法およびプロセス技術がメモリ・アレイ
を高密度化する要求とロジック回路を高性能化する要求
を同時に満足するので、メモリ回路（ＤＲＡＭとＳＲＡ
Ｍ）を同じチップ上にＣＭＯＳロジック回路と一緒に集
積化できることである。革新的なことは、メモリ・デバ
イスとロジック回路を統合化した新しいクラスの到来に
より、現在よりもはるかに効率的に情報を並列に探索で
きることである。第２に、設計の「ボトルネック」（つ
まり、フォンノイマン・アーキテクチャ）の欠点が解消
される。第３に、一般に認められていることは、次の１
０年間にイメージ（画像）信号や他の配列信号を処理す
るには、今日のスーパコンピュータより１０００倍に高
速化されたコンピュータが将来必要になることである。
このような必要から、コンピュータ科学者は、大規模マ
ルチプロセッサ・ネットワークの分野に力を注ぎ、超並
列プロセッサ・アレイを通して高速化しようとしてい
る。しかし、クロックスピードとデータレートはオフチ
ップ通信の要求条件で設定されていることがよくある。
第２発明によれば、提案されているデバイス構造と相互
接続方法を使用すると、世界で最高密度の集積回路が得
られるので、数百のマイクロプロセッサとメモリ・チッ
プの機能を、シングルチップに集積化することができ
る。このようにすると、チップ相互間の長い伝達ライン
を駆動する必要のあるチップ間通信が除去されることに
なる。従って、「超並列」ラップトップ・スーパコンピ
ュータの速度は、世界各国で提案されている他のどのコ
ンピュータの速度も凌駕することになる。 【０００６】第２発明の第４の大きな利点は、メモリ回
路とロジック回路はどちらも超高密度化できることであ
る。例えば、新規の全加算器（full adder）のレイアウ
ト面積は、同一設計ルールをもつ従来の全加算器のそれ
よりも約８倍小さくなっている。 発明の概要 本発明の主目的は、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）アレイ、スタチックランダムアクセスメ
モリ（ＳＲＡＭ）アレイ、およびロジック回路を含む超
高密度集積回路を、新規の半導体デバイス構造、相互接
続方法および製造方法を使用して製造することである。
これは、ゲート電極材料をどのようにパターン成形する
と、超高密度集積回路をインテリジェントに実現できる
かのキーになっている。埋込みゲート構造を使用するこ
とも、超高密度集積回路を実現する別の理由になってい
る。埋込みゲート・トランジスタ（Buried Gate Transi
stor - BGT）は、他のどの縦形トランジスタよりもショ
ートチャネル効果が低く、信頼性が高く、デバイス均一
性がすぐれている。ＢＧＴが、どの先進的プレーナ・ト
ランジスタよりもパフォーマンスが高く（または電流駆
動性が高く）、高密度化されているのは、ＢＧＴでは、
占有面積が小さくても、実効チャネル幅が大きくなって
いるためである。第２に、リソグラフィの制約となって
いるチャネル長さの問題が解消されている。第３に、Ｂ
ＧＴは、従来のどのデバイスよりもミスアライメント
（位置合わせ誤差）に対する耐久性が高く、歩留が高く
なっている。以上の理由により、ＢＧＴは世界各国の他
のどのトランジスタよりもすぐれている。 【０００７】本発明の重要な改良は、超高密度ダイナミ
ックランダムアクセスメモリ・アレイのビットライン
が、アクセス・トランジスタとロジック・トランジスタ
を含むすべてのトランジスタの下にあり、蓄積キャパシ
タがすべてのトランジスタの上にあることである。この
ようにすると、蓄積ノードが絶縁体によって完全に包囲
されるので、トレンチからトレンチへのパンチスルー漏
れ電流がなくなることになる。蓄積ノードは多段レベル
の相互接続から構成されている。このようにすると、製
造プロセスの複雑性と困難性が軽減され、表面の不規則
性が低減する。前記新規セルは埋込みビットライン（Bu
ried Bit Line - BBL ）セルと呼ばれる。ＢＢＬアレイ
における２つの隣接蓄積ノード間の間隔は、最低限リソ
グラフィック・ライン幅よりも大幅に小さくなっている
ので、蓄積ノードは前記ＤＲＡＭアレイのほぼ全面積を
占有している。これにより、トレンチキャパシタのサイ
ズは、高さ（または深さ）が与えられているとき、最大
限度まで達している。キャパシタを大きくし、漏れ電流
を小さくすると、ソフトエラー耐久性が高くなる。最低
限４個のリソグラフィック角のセル・サイズをもつＢＢ
Ｌアレイは、最低限の４０個のリソグラフィック角のセ
ル・サイズをもつ超高密度全単結晶シリコン６−Ｔスタ
チックランダムアクセスメモリ・アレイおよび極高密度
ロジック回路と一緒に同じチップ上に集積することがで
きる。前記ＤＲＡＭのアクセス・トランジスタ、前記Ｓ
ＲＡＭの駆動、負荷およびアクセス・トランジスタ、周
辺ＣＭＯＳトランジスタおよびＣＭＯＳロジック・トラ
ンジスタはＢＧＴであり、同じゲートとチャネル長でシ
ングルチップ上に集積することができる。しかし、従来
の縦形トランジスタは、異種デバイスのすべての要求条
件を同時に満足できないので、いずれもこれを行うこと
ができない。 【０００８】超高密度集積回路の製造プロセスでは（図
７Ａ−７Ｈ１０）、選択的エッチング、エッチングのド
ーピング効果、側壁スペーサ８０、および導電層６２の
保護層６３、６４が使用されているので、また相互接続
層７５とセル・プレート２２１は同時にパターン成形さ
れているので、１４マスク・レベルは前記縦形トランジ
スタ集積回路用に完全に確保されている。このようにす
ると、縦形トランジスタの製造プロセスの複雑性が低減
され、ワイヤリング（配線）問題と、縦形トランジスタ
間に相互接続を形成するときの困難性が解決される。ま
た、図７Ａ−７Ｈ１０に示す新規プロセスは、先進的な
プレーナデバイス・プロセスよりも単純化されている。 好適実施例の説明 以下の説明では、図１Ａから図１５Ｃまでに示すよう
に、特定のＰとＮ導電形物質と領域が示されている。こ
こに示したものは例示であり、本発明の教示事項を限定
するものではない。当然に理解されるように、Ｐ形とＮ
形が反対になった構成のデバイスは、以下に説明するデ
バイスのすべての点において同等である。 第１実施例：図１Ｉ６は、本発明の実施例による４−Ｆ
セルの一種を示す平面図であり、１Ｉ６線上の断面図で
ある。 【０００９】図面において、参照符号１はｐ形シリコン
基板を示し、２はＮ＋形蓄積ノードを示し、３はｐ形本
体領域を示し、９７はｐ形チャネル領域を示し、１８は
低濃度にｐをドープした本体領域を示し、５５は浅く軽
度にｎをドープしたソースまたはドレイン・エクステン
ション領域を示し、４はｎ形ソースまたはドレインを示
し、５はＮ＋形ソースまたはドレインを示し、６は多結
晶シリコン層（プレート）を示し、７はキャシタの誘電
体を示し、８はゲート誘電体を示し、９はゲート電極ま
たはワードラインを示し、２９はワードラインの一部を
示し、１１はパッシベーション層（誘電体）を示し、１
２はビットライン（メタル）を示している。 【００１０】図１Ａ−１５Ｃの実施例において、同一参
照符号で示されている部分は図１Ｉ６の部分と同一また
は同等部分であり、変更されていない限り説明は省略す
る。図１Ａ−１Ｉ１１は、本発明の実施例に従ってメモ
リ・セルを製造するプロセスのステップを示す平面図と
断面図である。このプロセスは次のようなステップから
なっている。 【００１１】(1) まず、高濃度ｐ形ドープ層２と低濃度
ｐ形ドープ層１８が、インサイチュー（in-situ ）ドー
ピング・エピタキシ法によって高濃度ドープ・シリコン
基板１上にそれぞれ形成される（図１）。次に、層３、
４および５がイオン注入によってそれぞれ形成される
（図１Ｂ）。イオン注入で層３、４および５を形成する
ようにしたのは、この注入プロセスによると、高い均質
性が得られ、イオン・エネルギと注入量を正確に制御で
きるからである。図１Ａ−１Ｂは、層１、２、１８、
３、４および５の好ましいドーパント濃度も示してい
る。 【００１２】(2) 誘電体（Ｓi 3 Ｎ4 またはＳi Ｏ2 ）
が層５上に堆積されたあと、トレンチエッチング・マス
クとしてパターン成形される。相対的に浅いトレンチは
不等方性エッチング（anisotropic etching ）によって
食刻される。エッチング後、誘電物質（Ｓi 3 Ｎ4 また
はＳi Ｏ2 ）側壁スペーサ１６が不等方性ＲＩＥエッチ
ング（またはプラズマエッチング）によって公知の方法
で形成される（図１Ｃ）。誘電物質２７がＳi 3 Ｎ4 で
あれば、側壁スペーサ１６はＳi Ｏ2 になっている。つ
まり、誘電物質２７と側壁スペーサ１６は異種の誘電物
質からなっている。側壁スペーサ１６は選択的に除去
し、誘電物質２７は層５上に残しておくことができる。
例えば、バッファＨＦ溶液を使用すると、高いＳi Ｏ2
／（Ｓi 3Ｎ4 およびＳi ）エッチング選択性が得られ
る。Ｓi 3 Ｎ4 は、りん酸などの窒化珪素エッチング溶
液、米国特許第３，８５９，２２２号または Transene
Company Inc.が開発し、商用化している Transetch-Nを
使用することにより、選択的に除去することができる
（Transetch-N はＳi Ｏ2 またはＳi の存在下でＳi 3
Ｎ4 をエッチングする。これはフッ化物を含有せず、ア
ンダーカットを発生することなく、エッチング時間の選
択で安全余裕度が広くなっている。）側壁スペーサ１６
はシリコン・ピラーの円周を増加してキャパシタの占有
面積を大にするだけでなく、デバイスのチャネル領域を
第２の相対的に深いトレンチ・エッチングから保護す
る。従って、チャネル領域はＲＩＥ（またはプラズマエ
ッチング）による損傷が少なくなる。第２の相対的に深
いトレンチは高濃度ｐドープ基板１に食刻される。この
ようにすると、デバイスの絶縁が向上し、セル漏れ電流
が除去される。前記２不等方性トレンチ・エッチングの
キャリヤガスとして塩素または臭素を使用することは公
知である。臭素の方が好ましいのは、Ｓi ／Ｓi Ｏ2 の
エッチング選択性が高くなるからである（ＩＥＤＭ ９
１、ｐ．８３６およびＭａｎｏｓとＦｌａｍｍ著「プラ
ズマ・エッチングの紹介（Plasma etching an introduc
tion）」ｐｐ．１４６−１４８から引用）。高アスペク
ト比トレンチの側壁輪郭はほぼ垂直になっている。第２
トレンチのエッチングのあと、すべての露出シリコン表
面は、ＨＦ濃度が非常に低いＨＮＯ3 （６０％）−ＨＦ
（＜０．２％）−Ｈ2 Ｏ溶液を使用して表面を軽くエッ
チングしてクリーニングされる。この方法によると、表
面近くの損傷が少なくなり、ヘビーメタル表面の不純物
の濃度がＲＣＡクリーニングのそれの１／１０に減少す
る。軽エッチング法は、反応性イオンエッチングで形成
されたシリコン・トレンチを酸化前にクリーニングする
場合に使用される。トレンチキャパシタにおけるサーマ
ルＳi Ｏ2 のＭＯＳｃ−ｔ保存時間と欠陥密度はクリー
ニングにより大幅に改善される。軽エッチング・クリー
ニング法によると、超クリーンで損傷のない表面が得ら
れ、ＭＯＳデバイス特性が大幅に改善される（ＩＥＤＭ
８８ｐ．７２６から引用）。クリーニングのあと、キャ
パシタの誘電体７は熱酸化によって形成されるか、ある
いはトレンチの表面上に堆積されてキャパシタを形成す
る。キャパシタ誘電体７は酸化シリコン薄膜、窒化シリ
コン薄膜、または酸化シリコン薄膜と窒化シリコン薄膜
（例えば、Ｓi Ｏ2 ／Ｓi 3 Ｎ4 またはＳi Ｏ2 ／Ｎ4
／Ｓi Ｏ2 ）からなる多層薄膜、あるいは高誘電体一定
絶縁薄膜（例えば、Ｔａ2 Ｏ5 またはＢａ0.5 Ｔｉ
Ｏ3 ）にすることができる。ここで酸化物／窒化物／酸
化物がキャパシタ誘電体として好ましいのは、その信頼
性が非常に優れているためである。ＯＮＯは熱酸化物を
成長させて第１酸化薄膜を形成し、窒化シリコンを部分
的に再酸化して上部酸化物を形成する従来の方法を使用
して形成される。そのあと、キャパシタ・プレートが形
成され、ｎ形またはｐ形多結晶シリコン６が堆積され、
エッチングバックされる（図１Ｄ）。高アスペクト比ト
レンチの場合は、多結晶シリコン６はアモルファス・シ
リコンで置き換えられ、ボイドを最小限にする。高アス
ペクト比トレンチが規則性シリコンで充填されると、ボ
イドが形成され、信頼性の問題を生じることになる。ボ
イド形成にはいくつかの理由がある。トレンチは高アス
ペクト比であるために、ポリシリコンの堆積は底付近よ
りもトレンチの上方付近の方が若干高くなる。その結
果、ポリ充填時に、トレンチの上方部分は底よりも早く
閉じる傾向があるため、ボイドが形成されることにな
る。さらに、ポリシリコン粒子サイズがトレンチの寸法
と同じであると、凝集粒子はその下の充填を妨げるの
で、ボイドが形成されることになる。アモルファス・シ
リコンはボイド形成を最小限にする。アモルファス・シ
リコンは準安定性であり、規則性シリコンへの再結晶化
は堆積後のヒートサイクルによってトリガされる。 【００１３】(3) 誘電体スペーサ１６はウェットエッチ
ングにより選択的に除去され、重要なプロセス・ステッ
プがそのあとで行われる。若干傾斜回転イオン注入（sl
ightly oblique rotating ion implantation）はｎ形ド
ーパントを注入してしきい電圧を調整し、縦形ＭＯＳＦ
ＥＴの浅いソース／ドレイン・エクステンション領域を
形成するために使用される（図１Ｅ）。このプロセス・
ステップはチャネル領域９７のしきい電圧を低くし、本
体領域３のパンチスルー抵抗を高くするが、これはｐ形
ドーパント濃度が注入ｐ形ドーパントによって部分的に
補償され、チャネル領域の実効ｐ形ドーパント濃度を減
少するためである。浅いソース／ドレイン接合もパンチ
スルー現象をさらに防止し、ショートチャネル効果を減
少する。イオン注入の方向はソース／ドレイン接合の深
さに対してほぼ垂直であるので、さらに浅いソース／ド
レイン接合が従来のイオン注入よりも簡単に得ることが
できる。従来のイオン注入では、その方向がソース／ド
レイン接合の深さに対してほぼ平行になっている。本体
領域１８は低濃度でドーピングされているので、ソース
／本体およびドレイン／本体の寄生キャパシタンスは減
少している。図１Ｅ１は、デバイスの異なる領域のドー
パント濃度を示している。 【００１４】(4) ゲート酸化物８は、ＨＣｌまたはＨ2
Ｏ2 を含有する乾燥酸素の雰囲気下で８００℃で表面全
体に形成される。ゲート酸化物８の形成前に、すべての
露出シリコン表面は、ＨＦ濃度が非常に低いＨＮＯ
3 （６０％）−ＨＦ（＜０．２％）−Ｈ2 Ｏ溶液を使用
して表面を軽くエッチングすることによってクリーニン
グされる。ゲート酸化物８は、若干傾斜回転イオン注入
の前に形成できることは勿論である。ゲート酸化物８の
形成後、高濃度ｎドープ・ポリシリコン薄膜９は、ゲー
ト電極またはワードラインを形成する物質として表面全
体に堆積される。ポリシリコンはＷＳｉ2 、ＴｉＳ
ｉ2 、ＷまたはＡｌなどのシリサイドやメタルで置き換
えることも、多層構造、つまり、シリサイドとポリシリ
コンでなるポリサイド構造で置き換えることもできるこ
とは勿論である。そのあと、ポリシリコン９はゲート電
極とワードラインを形成するようにパターン成形され
る。これは、薄膜９をパターン成形して、最低限４個の
リソグラフィック角の非常に小さなセル・サイズを得る
上で非常に重要である。本発明では、いくつかの方法が
提案されている。 【００１５】a) メタル２９はＣＶＤによってウェファ
全面にわたって堆積され、エッチングバックされ、シリ
コン・ピラー・アイランドの上部にわたるポリシリコン
部分を露出する（図１Ｆ）。そのあと、図１Ｇに示すよ
うに、メタル２９は、第２マスクで選択的に不等方性プ
ラズマエッチングによってパターン成形される。選択的
エッチングによると、ポリシリコン９がエッチングされ
ないか、若干エッチングされるだけである。メタル２９
は、ゲート物質上に選択的にエッチングできる導電物質
ならば、どの導電物質で置き換えることも可能である。
図１Ｇ１−１Ｇ２は図１Ｇの同一構造の１Ｇ１と１Ｇ２
線上の断面図である。従来セルでは許容されていない
が、ミスアライメントが５０％近くであるにもかかわら
ず、新規セルはパフォーマンスが低下することがない。
図１Ｇ３−１Ｇ４に異なる断面と位置で示しているよう
に、新規セルはミスアライメントに対して高い排除性を
もっている。メタル２９がパターン成形されたあと、露
出ポリシリコン９は、ＣＦ4＋Ｏ2 、ＣＦ4 ＋Ｎ2 、Ｃ
Ｃ１Ｆ3 、Ｃｌ2 ＋Ｏ2 、ＮＦ3 ／ＨＣｌ、ＨＢｒ＋Ｃ
ｌ2 ＋ＳＦ6 、Ｃｌ2 ＋ＢＣｌ3 ＋Ｈｅ＋Ｏ2 、ＳｉＣ
ｌ4 ＋Ｃｌ2 ＋ＢＣｌ3 ＋Ｈｅ＋Ｏ2 、塩素またはフッ
素を通常の方法でエッチングガスとして使用して、選択
的に不等方性プラズマエッチングによってエッチングさ
れる。シリコン・ピラー・アイランドの上面部分のポリ
シリコン部分とポリシリコンの露出底部分は、前記プラ
ズマエッチングによって完全に除去される。他方、シリ
コン・アイランドの側壁に沿うポリシリコン部分は残さ
れているが、これは、側壁のポリシリコンがポリシリコ
ン薄膜９の厚さより高くなっているためである。残りの
部分が誘電体２７およびシリコン・ピラー・アイランド
より低くなっているのは、ポリシリコン９が誘電体２７
に有利な選択性でエッチングできるためである。メタル
２９の下のポリシリコン部分はメタル２９を保護するた
めにエッチングされていない。そのため、残りの側壁ポ
リシリコン、メタル２９の下のポリシリコン部分および
メタル２９はゲート電極とワードラインを形成している
（図１Ｈ−１Ｈ２）。メタル２９はパターン成形ポリシ
リコン９のマスクになるだけでなく、ワードラインの一
部にもなっている。これにより、ワードラインの抵抗が
小さくなっている。図１Ｈ３−１Ｈ４は、パターン成形
ワードライン・プロセス・ステップはミスアライメント
に対して高い排除性をもっていることを示している。本
発明で提案されているすべてのタイプのセルまたはデバ
イスにはこの利点があるので、以下では、この利点につ
いて再度言及することは省略する。 【００１６】b) 図１Ｈ１−１Ｈ２および１Ｈ４に示す
ように、ポリシリコン・セル・プレート６はポリシリコ
ン９のエッチング過程でエッチングされる。セル・プレ
ート６がエッチングされないようにするか、あるいは若
干だけエッチングされるようにするには、別の方法を使
用する必要がある。メタル２９はＣＶＤによってウェフ
ァ全面に堆積されたあと、シリコン・ピラー・アイラン
ドの上部上のポリシリコン部分を露出するためにエッチ
ングバックされる（図１ＪＡ）。そのあと、図１ＪＢに
示すように、ポリシリコン９とメタル２９はマスクなし
で正しい高さまでエッチングされ、そのあと、メタル２
９は第２マスクを使用して選択的に不等方性プラズマエ
ッチングによってパターン成形される（図１ＪＣ）。メ
タル２９がパターン成形されたあと、露出ポリシリコン
９はプラズマエッチングによってエッチングされる。ポ
リシリコンの露出した下部は前記プラズマエッチングに
よって完全に除去される。このようにして、残りの側壁
ポリシリコン、メタル２９の下のポリシリコン部分およ
びメタル２９はゲート電極とワードラインを形成する
（図１ＪＤ）。 【００１７】c) ポリシリコン９のパターンマスクとし
てのメタル２９は、ホトレジストまたは誘電物質（Ｓi
Ｏ2 またはＳi 3 Ｎ4 ）２０で置き換えることができる
ことは勿論である。ホトレジストまたは誘電物質２０は
ウェファ全面に堆積されたあと、シリコン・ピラー・ア
イランドの上部上のポリシリコン部分を露出するために
エッチングバックされる（図２Ｂ）。そのあと、図２Ｃ
Ａに示すように、ポリシリコン９はマスクなしで正しい
高さまで選択的にエッチングされる。次に、ホトレジス
トまたは誘電物質２０は第２マスクを使用して選択的に
不等方性エッチングによってパターン成形される（図２
ＣＢ）。例えば、Ｓi Ｏ2 は、ＣＦ4 ／Ｈ2 、ＨＦ、Ｈ
Ｂｒ、またはＣＨＦ3 をエッチングガスとして通常の方
法で使用して、選択的に、不等方性的にエッチングする
ことができる。Ｓi とＳi 3 Ｎ4は選択的エッチングに
よってエッチングされないか、若干エッチングされるだ
けである。例えば、ＣＨＦ3 ガスによると、Ｓi Ｏ2 と
Ｓi のエッチング速度比は約１０になる。Ｓi 3 Ｎ4 は
ＲＩＥモードで不等方性的にエッチングすることがで
き、Ｓi とＳi Ｏ2 の選択性が２０になる。２ソース・
ガスＣＨ2 Ｆ2 とＣＨ3 Ｆのどちらも、これらの結果が
得られる。ホトレジストまたは誘電物質２０がパターン
成形されたあと、露出ポリシリコン９はプラズマエッチ
ングによってエッチングされる。ポリシリコンの露出下
部は前記プラズマエッチングによって完全に除去される
ので、結果として、残りの側壁ポリシリコンとメタル２
９の下のポリシリコン部分はゲート電極とワードライン
を形成することになる。ワードラインの形成のあと、ホ
トレジスト２０は除去しなければならない（図２Ｃ
Ｃ）。誘電物質２０がポリシリコン９のパターンマスク
ならば、誘電物質２０は除去する必要はない。この方法
では、セル・プレート６はエッチングされない。 【００１８】d) ホトレジストまたは誘電物質２０はウ
ェファ全面に堆積されたあと、シリコン・ピラー・アイ
ランドの上部にわたるポリシリコン部分を露出するため
にエッチングバックされる（図２Ｂ）。そのあとホトレ
ジストまたは誘電物質２０は第２マスクを使用して選択
的に不等方性エッチングによってパターン成形される。
次に、露出ポリシリコン９はプラズマエッチングによっ
てエッチングされる。ポリシリコンの露出下部は前記プ
ラズマエッチングによって完全に除去される。このよう
にして、残りの側壁ポリシリコンとメタル２９の下のポ
リシリコン部分はゲート電極とワードラインを形成する
ことになる（図２Ｃ）。この方法では、セル・プレート
６の一部をエッチングすることができる。 【００１９】上記の提案方法は１つの共通点をもってい
る。すなわち、シリコン・ピラー・アイランドの上部に
わたるポリシリコン部分とシリコン・アイランドの側壁
に沿ったポリシリコンの上部は完全に除去されるのに対
し、一部の個所のセル・プレート６上のポリシリコン部
分とシリコン・ピラー・アイランドの側壁に沿ったポリ
シリコンの下部は共に残されていることである。意図し
ている目標は、ポリシリコンの下部を保護するためにあ
る種の物質を使用し、ポリシリコンの上部は無保護のま
まにしておくことである。 【００２０】(5) ゲート電極とワードラインの形成後、
厚層誘電物質（Ｓi Ｏ2 ）１１がＣＶＤによって堆積さ
れる。厚層ＣＶＤ堆積が得られたあと、厚層ホトレジス
トが堆積される。ホトレジストは通常厚層であるので、
すべての段を十分に被覆し、上面をフラットにする。プ
ラズマまたは反応性イオンエッチング・プロセスが選択
されたのは、レジストとＣＶＤ堆積を同一レートでエッ
チングするためである。表面は、すべてのレジストと堆
積の一部がエッチングで除去されるまでエッチングさ
れ、表面はフラットのままになっている（Ｓ．Ｍ．Ｓｚ
ｅ著「ＶＬＳＩテクノロジ」、１９８８、ｐ．４１５か
ら引用）。ＲＩＥエッチングバックに続いて、化学機械
的ポリッシュ（ＣＭＰ）が行われ、プレーナ化の結果を
更に向上する。ＣＭＰの特徴は、小さな隆起形状（スパ
イク）の除去率が露出領域全体にわたる除去率の平均効
果より大きいことである（ＩＥＤＭ８９，ｐ．６１参
照）。ＣＭＰによると、ウェファ全体にわたって１０％
のグローバル厚さ均質性が得られる（ＩＢＭ Ｊ． Ｒ
ｅｓ． Ｄｅｖｅｌｏｐ．，Ｖｏｌ．３４， Ｎｏ．
６， Ｎｏｖ．１９９０， ｐ．８６４参照）。 【００２１】(6) プレーナ化プロセスのあと、誘電物質
（Ｓi Ｏ2 ）は第３マスクで選択的に不等方性プラズマ
エッチングを使用して正しい深さまでエッチングされ
る。シリコン領域５はエッチングされないか、若干エッ
チングされるだけである。そのあとメタル（またはポリ
シリコン、ポリサイド）１２が堆積され、エッチングバ
ックされて、誘電物質１１の上面の余剰メタル１２が除
去されてビットラインが形成される。ここで使用される
ビットラインとビットラインコンタクトの形成方法によ
ると、マスクレベルが節減される。従来の方法では、ビ
ットラインコンタクトホールの形成とビットラインの形
成には、マスクレベルが必要になる。図１Ｉ１は図１Ｉ
の同一構造の１Ｉ１線に沿って異なる方向から見た断面
図である。従来のセルでは許されない、５０％に近いミ
スアライメントがあっても、新規のセルがその影響を受
けないのは、側壁ビットラインコンタクトが使用されて
いるためである（図１Ｉ２）。ゲート電極９はビットラ
インの垂直位置とｎドープ・ソースまたはドレイン領域
の上部よりもはるかに低くなっているので、上部とサイ
ドのビットラインコンタクトを使用すると、接触抵抗を
小さくし、コンタクトホールのミスアライメント許容誤
差をなくすことができる。言い換えれば、ゲート電極９
の位置は十分に低いために、ビットラインコンタクト
（またはビットライン）とワードライン（またはゲート
電極）が同じ水平位置にあっても、これらが短絡するこ
とはない。ＤＲＡＭセルの新規アクセス・トランジスタ
は埋込みゲート・トランジスタ（ＢＧＴ）と名づけられ
ている。従来のＳＧＴセル（K.Sunouchi他により開発さ
れた包囲ゲート・トランジスタ・セル）では、意図して
いるゲート長は第１トレンチの高さ（またはピラー・シ
リコン・アイランドの上部の高さ）と等しくなってい
る。その結果、ゲート電極はビットラインコンタクトと
同じ垂直位置になっている。ワードラインとビットライ
ンコンタクトの短絡を防止するためには、ピラー・シリ
コン・アイランドのサイズは最小限１個のリソグラフィ
ック角よりも大きくなっていなければならない。本発明
の新規セルによれば、すべてのマスクの最悪の場合のミ
スアライメントの距離が最小形状の−５０％であるの
で、コンタクトホールのミスアライメント許容誤差がな
くなるだけでなく、相対的に高い歩留りを達成すること
ができる。埋込みゲート構造は、最低限４個のリソグラ
フィック角のセル・サイズを非常に小さくすることが望
ましいとされる別の理由である。図１Ｉ３−１Ｉ５は、
それぞれ図１Ｉ２の同一構造の１Ｉ３、１Ｉ４および１
Ｉ５線に沿って、異なる方向から見た異なる断面図であ
る。図１Ｉ６−１Ｉ１１は、提案されているセルがすべ
てのマスクレベルでのミスアライメントに対して高い排
除性をもっていることを示している。図１Ｉ６−１Ｉ１
１は異なる線に沿って見た同一構造を示している。本発
明の種々の新規セルまたはデバイスはいずれもこの利点
をもっている。 【００２２】ワードライン９とセル・プレート６の寄生
キャパシタンスを減少するために、相対的に厚層の誘電
層（Ｓi Ｏ2 ）８がワードライン９とセル・プレート６
の間に形成されている（図１Ｋ）。この誘電層（Ｓi Ｏ
2 ）８は濃度向上酸化法（concentration-enhanced oxi
dation）を使用してゲート酸化層８と一緒に同時に形成
されている。この方法によると、プロセスの複雑性が増
加することがない。このプロセスは高濃度ｎドープ・ポ
リシリコン・セル・プレート６上に相対的に厚い酸化層
を成長させ、軽濃度ドープ・シリコン表面上に薄い酸化
層を成長させる。ドーパント濃度が高くなり、温度が低
くなると、濃度向上酸化の結果がそれだけ明らかになる
ことはよく知られている。セル・プレート６上の誘電層
の厚さとゲート酸化層の厚さとの比率は、ドーパント濃
度と温度によって制御することができる。 【００２３】第１実施例（図１Ａ−１Ｋ）には、従来の
デバイス構造と製造プロセスに比べて、以下に述べるよ
うな主要利点がある。 【００２４】1) 最小限４個のリソグラフィック角のセ
ル・サイズをもつ超高密度ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）アレイは、新規のセル構造と製造
プロセスで実現することが可能である。そのような理由
から、セルは４−Ｆ（フィーチャ・サイズ）セルと名づ
けられている。 【００２５】2) メタル２９はパターン成形ポリシリコ
ン９のマスクであるだけでなく、ワードライン（または
ゲート電極間の相互接続）の一部にもなっていて、ワー
ドラインの抵抗を小さくしている。 【００２６】3) ４−Ｆセルはアルファ粒子に対するソ
フトエラー抵抗を向上し、漏れ電流がセル間を流れるの
を防止している。ソフトエラー抵抗はメモリ・セル内の
デプレション領域の対角長を小さくすると向上すること
はよく知られている。このことは、セル構造の密度が高
くなると、ソフトエラー抵抗が高くなることを示唆して
いる。第２に、コレクション効率と、アルファ粒子によ
って誘起される電子−正孔対の発生は不純物濃度とその
プロフィールに依存するので、高濃度ドープ基板１と蓄
積ノード２はソフトエラー抵抗を向上する。 【００２７】4) 実際の蓄積キャパシタンスは従来のト
レンチセルでは、トレンチ側壁のドーピング濃度に依存
していることはよく知られている。ドーピング濃度が高
くなると、キャパシタンスが大きくなるので、高濃度蓄
積ノード２からは、従来のセルで得られるものよりも大
きな蓄積キャパシタンスが得られる。第２に、高濃度蓄
積ノード２はソース／ドレイン間の寄生抵抗を減少す
る。 【００２８】5) ＤＲＡＭセル面積を小さくするため
に、縦形アクセス・デバイスは、トレンチトランジスタ
・セルと周囲ゲート・トランジスタ・セルで使用されて
いる。しかし、縦形アクセス・トランジスタには、不均
質性と低パフォーマンスの欠点がある。例えば、ＳＧＴ
（K.Sunouchi他による開発）のチャネル長さは第１トレ
ンチの長さによって決まっている。しかし、チャネル長
の均質性は、プラズマエッチング・プロセス自体が不均
質性であるために制御が困難である。第２に、しきい電
圧調節は不純物濃度によってのみ達成されている。しか
し、ＢＧＴのチャネル長としきい電圧はイオン注入によ
って決まっている。注入プロセスによると、高い再現性
と均質性が得られる。イオン注入を使用する利点は不純
物の投入量、深さ、プロフィールおよび面積の均質性を
正確に制御できるので、ＢＧＴはデバイス均質性が向上
することである。これは、ＢＧＴのしきい電圧制御がイ
オン注入によって達成できるプレーナトランジスタ・テ
クノロジに匹敵している。 【００２９】6) ＢＧＴのチャネル長はイオン注入によ
って決まるので、リソグラフィによるチャネル長の制約
の問題は解消されるので、サブハーフ・ミクロンＭＯＳ
ＦＥＴを従来の光リソグラフィック法を使用して製造し
て高速化と高電流駆動性を達成することができる。ＢＧ
Ｔが従来の縦形サンドウィッチ構造（例えば、縦形ＩＧ
ＦＥＴ、ＶＭＯＳ、ＵＭＯＳおよびＳＧＴ）を使用して
いる場合、信頼性が低下し、ショートチャネル効果（Ｓ
／Ｄ接合深さが大であることに起因するジェオメトリ効
果、パンチスルー現象およびターンオフ作用を含む）を
生じる欠点がある。ソース、チャネル（または本体）お
よびドレイン領域は相互にオーバラップする関係にある
ので、ソース・チャネル間接合とドレイン・チャネル間
接合はピラー・シリコン・アイランドの全サイズを占め
ることになる。縦形ＦＥＴのＳ／Ｄ接合深さを減少する
ために、本発明が提案しているデバイスでは、浅く軽濃
度のｎドープ・ソースまたはドレイン・エクステンショ
ン領域５５が形成されている。前記領域はピラー・シリ
コン・アイランドの内周を包囲している。第２に、従来
の縦形トランジスタには、ソース・チャネル（または本
体）間とドレイン・チャネル（または本体）間の寄生ｐ
−ｎ接合キャパシタンスが大になるという欠点があり、
これは縦形サンドウィッチ構造に固有のものとなってい
る。しかし、ＢＧＴに軽濃度ｐドープ本体領域１８が存
在すると、総Ｓ／Ｄ寄生ｐ−ｎ接合キャパシタンスが減
少し、デバイス速度が向上するが、これは本体領域１８
のドーパント濃度が本体領域３のそれよりもはるかに低
いためである。 【００３０】7) ＢＧＴは、完全オーバラップＬＤＤ
（ＦＯＬＤ）ＭＯＳＦＥＴ、ソース・ドレイン間不均質
ドープ・チャネル（ＮＵＤＣ）ＭＯＳＦＥＴ、およびダ
ブル軽濃度ドープ・ドレイン（ＤＬＤＤ）ＭＯＳＦＥＴ
（図１Ｉ６と５Ｅ１）などの、最も先進的プレーナトラ
ンジスタ構造を使用することができる。プレーナＦＯＬ
Ｄ ＭＯＳＦＥＴはいくつかが製造され、特徴を備えて
いる。ＦＯＬＤデバイスが従来のＬＤＤおよびシングル
ドレイン・デバイスに比べてデバイスのパフォーマンス
と信頼性を向上することは実証済みである。ＦＯＬＤデ
バイスはゲート・ソース／ドレイン間のオーバラップ・
キャパシタンスを増加するが、Ｓ／Ｄ抵抗の減少による
電流駆動の増加は、ワイヤリング・キャパシタンスが大
きい場合、高密度デバイスでは重要である。従って、Ｆ
ＯＬＤ構造のＢＧＴはハイパフォーマンス、高信頼性の
サブハーフ・ミクロン・デバイスの応用分野に適してい
る。結論として、ＢＧＴは、他の縦形トランジスタより
もショートチャネル効果が少なく、信頼性と再現性が高
く、デバイス均質性がすぐれている。ＢＧＴが先進的プ
レーナトランジスタよりもハイパフォーマンス（または
電流駆動性が高い）で、高密度であるのは、ＢＧＴは占
有面積が小さい場合でも、実効チャネル幅が大きいため
である。第２に、リソグラフィによるチャネル長の制約
の問題は解消されている。従って、ＢＧＴは世界各国の
他のトランジスタよりも優れている。４−Ｆセルは従来
のセルよりも、セル・サイズが小さく、ソフトエラー抵
抗が高く、蓄積キャパシタンスが高く、ミスアライメン
トに対する排除性が高く、歩留りが高くなっている。 【００３１】上述した縦形デバイス構造は本体がフロー
トしているが、これはＳＯＩ ＭＯＳＦＥＴと同じであ
る。本体フロート型ＳＯＩ ＭＯＳＦＥＴは寄生バイポ
ーラ接合トランジスタ誘起ブレークダウンとラッチ現象
を受けると、ＳＯＩ−ＣＭＯＳの電力消費が大になると
考えている人がいる。しかし、電源電圧はデバイスのダ
ウンスケーリング化と共に低下の傾向にある以上、本体
フロート型デバイスの消費電力は、動作電圧が３．３Ｖ
以下であれば、寄生バイポーラ接合トランジスタ効果が
生じないので、それほど大ではない。ＳＯＩ ＭＯＳＦ
ＥＴのブレークダウン電圧は、６ボルト以上であるのが
普通であるので、このブレークダウン電圧はデバイス動
作には十分に高くなっている。第３に、ラッチ現象は、
ドレインのバイアスが高いと（〜５ボルト）起こるもの
であり、フロート本体効果の極端なケースである。しか
し、デバイス動作電圧は２５６メガビット集積回路では
３ボルト以下でなければならないことが一般に認められ
ているので、フロート本体効果は本体フロート型デバイ
スに影響することはない。 【００３２】以下において、類似の構造の特徴、プロセ
スおよび利点については、再度説明することは省略す
る。説明するとしても、簡単に言及するだけに留めるこ
とにする。 第２実施例：図２Ａ−２Ｄはフロート本体のないメモリ
・セルを製造するプロセスのステップを示す平面図およ
び断面図である。 【００３３】(1) 軽濃度ドープｐ−層１８が、まずイン
サイチュ・ドーピング・エピタキシ法によって高濃度ｐ
ドープ・シリコン基板１上に形成される。そのあと、誘
電物質（Ｓi 3 Ｎ4 またはＳi Ｏ2 ）が層１８上に堆積
され、そのあとトレンチエッチング・マスクとしてパタ
ーン成形される。相対的に深いトレンチは不等方性トレ
ンチエッチングによって高濃度ｐドープ・シリコン基板
１に食刻される。若干傾斜回転イオン注入はｎ形ドーパ
ントをシリコン・ピラー・アイランドに注入して浅い領
域１９を形成するために使用される（図２Ａ）。注入ｎ
形ドーパントの濃度は領域８のｐ形ドーパントの濃度よ
り高くなっているが、基板１のｐ形ドーパントの濃度よ
り低くなっている。 【００３４】(2) トレンチエッチングのあと、すべての
露出シリコン表面がクリーニングされ、蓄積キャパシタ
の誘電体７が形成される。そのあと、ｎ形ポリシリコン
またはアモルファス・シリコン６がトレンチに充填され
てキャパシタのプレートを形成する。そのあと、ゲート
絶縁体８が形成され、ポリシリコン９がゲート電極とワ
ードラインを形成するようにパターン成形される（図２
Ｂ、２Ｃ、２ＣＡ、２ＣＢおよび２ＣＣ）。 【００３５】(3) 誘電体２７は選択的に除去され（この
ステップは不要である）、これに続いて３イオン注入が
行われる。これらのイオン注入により、ｐドープ・チャ
ネル（または本体）領域３、軽濃度ｎドープ・ソース
（またはドレイン）領域４および高濃度ｎドープ・ソー
ス（またはドレイン）領域（またはオーミックコンタク
ト領域）５が形成される。チャネル（または本体）ドー
パント濃度は最初のイオン注入によって十分に制御され
る。最初のイオン注入におけるｐドーパントの濃度は領
域１９のｎ形ドーパントの濃度より高くなっている。チ
ャネル長は最初の２イオン注入によって正確に決められ
る（図２Ｄ）。最初のイオン注入のドーピング・プロフ
ィールの使い方が賢明であれば、チャネル長は最初のイ
オン注入だけで決めることができる（図３）。図３は、
好ましいチャネル・ドーピング・プロフィールを示して
いる。 【００３６】(4) すべての露出シリコン表面はトレンチ
エッチングが行われたあとクリーニングされ、そのあと
で蓄積キャパシタの誘電層７が形成される。そのあと、
ｎ形ドープ・ポリシリコンまたはアモルファス・シリコ
ン６がトレンチに充填され、キャパシタのプレートが形
成される。Ｓi 3 Ｎ4 １７はプラズマ強化ＣＶＤ（ＰＥ
ＣＶＤ）によって堆積され、公知のように、ＣＨ2 Ｆ2
またはＣＨ3 Ｆをエッチングガスとして使用してエッチ
ングバックされる（図５Ｄ）。シリコン領域２２とＳi
Ｏ2 側壁スペーサ２１が殆どエッチングされないのは、
ＣＨ2 Ｆ2 またはＣＨ3 Ｆによると、Ｓi 3 Ｎ4 ：Ｓi
およびＳi 3 Ｎ4 ：Ｓi Ｏ2 のエッチング速度比が約２
０：１のように高くなるからである。Ｓi 3 Ｎ4 １７は
ワードライン９とセル・プレート６間の寄生キャパシタ
ンスを減少することができる。 【００３７】(5) Ｓi Ｏ2 スペーサ２１はウェットエッ
チングによって選択的に除去され、そのあとすべての露
出シリコン表面はクリーニングされる。そのあと、ゲー
ト絶縁体８が形成され、ポリシリコン９はゲート電極と
ワードラインを形成するようにパターン成形され、その
あと複数のイオン注入が行われる。複数のイオン注入に
よりソース・ドレイン間不均質ｐ形ドープ・チャネル
（または本体）領域３１、３２および３３、軽濃度ｎド
ープ・ソース（またはドレイン）領域４および高濃度ｎ
ドープ・ソース（またはドレイン）領域５が形成され
る。不均質領域３１、３２および３３は注入のドーピン
グ・プロフィールを使用すると、最初の３回のイオン注
入によって形成することも、１回の注入だけで形成する
ことも可能である。図５ＥはＢＧＴのソース・ドレイン
間不均質ドープ・チャネル（ＮＵＤＣ）構造を示してい
る。ＮＵＤＣ ＭＯＳＦＥＴの移動度が従来のチャネル
ＭＯＳＦＥＴのそれに比べて向上していること、また、
ＮＵＤＣ ＭＯＳＦＥＴのＶthの低下も従来のチャネル
ＭＯＳＦＥＴのそれに比べて抑止されることが実証され
ている。縦形ＮＵＤＣ ＢＧＴの場合は、チャネル領域
の不均質不純物プロフィールはインサイチュ・ドーピン
グすることも、従来の注入によって容易かつ正確に制御
することもできる。一般的に、チャネルに不均質ドーピ
ングを行うと、デバイス設計の自由度が増加する。領域
３２と３３のドーパント濃度が領域３１の濃度よりも低
ければ、図５Ｅに示す構造はダブル軽濃度ドープ・ドレ
インＭＯＳＦＥＴである。ＤＬＤＤ ＭＯＳＦＥＴは電
源電圧が５ボルトで動作できるサブハーフ・ミクロンＭ
ＯＳＦＥＴにとって最も有望なデバイス構造であること
が判明している。この構造は、シリコン・ピラー・アイ
ランドの表面上の不純物プロフィールがＮ＋−Ｎ−−Ｐ
−−Ｐ−Ｐ−−Ｎ−−Ｎ＋になっている。ＤＬＤＤＭＯ
ＳＦＥＴが例えば、ドレイン持続電圧が高く、ショート
・チャネル効果が低く、電流駆動性が高く、信頼性が高
いといったように、すぐれた特性をもっていることは明
らかである。複数のイオン注入のあと、誘電層１１がＣ
ＶＤによって堆積されプレーナ化され、最終的にビット
ライン１２が形成される。複数のイオン注入は、Ｓi Ｏ
2 スペーサ２１が選択的に除去される前でも、ゲート電
極が形成される前でも、誘電層１１がプレーナ化された
あとでも、使用できることはもちろんである。図５Ｅ１
は、図５Ｅに示すセルが、ミスアライメントに対して高
い排除性をもっていることを示している。図５Ｅ２は、
図５Ｅ１に示す同一構造を５Ｅ２線に沿って別の方向か
ら見た断面図である。 【００３８】新規のデバイス構造および製造方法による
と、最低限４個のリソグラフィック角のセル・サイズを
もつ超高密度ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）アレイを形成できるだけでなく、他の従来ロジ
ック回路よりもはるかに高密度のロジック回路を実現す
ることもできる。 第３実施例：図６Ａ−６Ｋは、ロジック回路をメモリ・
アレイと一緒に集積化するプロセスのステップを示す平
面図および断面図である。ロジック回路には複数のタイ
プがあるが、すべてのロジック回路の製造方法はほとん
ど同じである。ロジック回路の例として全加算器（full
adder）を選んだのは、これが算術演算の基本ユニット
であり、複数のシステムで重要なコンポーネントとなっ
ているためである。プロセスは次のステップからなって
いる。 【００３９】(1) 軽濃度ｐ形ドープ層２０６が、まずイ
ンサイチュ・ドーピング・エピタキシ法によって高濃度
ｐドープ・シリコン基板１上に形成される。そのあと、
酸化層２２０が熱酸化またはＣＶＤによって層２０６上
に形成される。そのあと、ホトレジスト２００が堆積さ
れ、第１マスクとしてパターン成形され、続いてイオン
注入が行われる。Ｎ形ドーパント（例えば、Ｐ＋、Ａｓ
＋、またはＳｂ＋）が注入され、第１高濃度ｎドープ領
域２０１を形成する。酸化薄膜２０２は、ホトレジスト
２００を剥離することなくＬＰＤ（液相酸化堆積）法を
使用して選択的に堆積される（図６Ａ）。選択的堆積は
室温で行われ、酸化層表面だけで行われる（ＩＥＤＭ９
１，ｐ．６３７から引用）。高イオン・エネルギによる
最初の注入は高濃度ｎ形ドープ領域２０３の形成に使用
され、中イオン・エネルギによる第２注入は軽濃度ｎ形
ドープ領域２０４の形成に使用され、低イオン・エネル
ギによる第３注入は高濃度ｐ形ドープ領域２０５の形成
に使用される（図６Ｂ）。最近、Mitsubishi Electric
Corporation によれば、高濃度ドープ埋込み層は、高エ
ネルギ・イオン注入によって引き起こされる２次的欠陥
のセルフ・ゲッタリングまたは近接ゲッタリングを利用
すると、漏れ電流を増加することなく形成できることが
報告されている。第２に、領域２０１、２０３、２０４
および２０５を形成するイオン注入はデバイスのチャネ
ル領域までは達しないので、これらの層の結晶品質はあ
まり重要ではない。このプロセスでは、領域２０１、２
０３、２０４および２０５は１つのマスクだけで形成さ
れる。これらの領域は２つのマスクで形成することがで
きることはもちろんであるが、そうすると、ミスアライ
メントが生じてデバイス密度が低下することになる。Ｌ
ＰＤ酸化薄膜２０２は厚層にする必要はない。高エネル
ギをもつ注入イオンがＬＰＤ酸化薄膜２０２まで達する
としても、イオンは領域２０６にではなく領域２０１に
挿入される。 【００４０】(2) アンドープ・シリコン層１５２が領域
２０１と２０５上にエピタキシされ、そのあと、Ｓi 3
Ｎ4 が層１５２上に堆積される。Ｓi 3 Ｎ4 とアンドー
プ・シリコン層１５２は第２マスクでパターン成形され
る。パターン成形のあと、Ｓi Ｏ2 薄層２１は熱酸化に
よってシリコン表面に成長される。Ｓi Ｏ2 側壁スペー
サ２１は選択的不等方性エッチングによって形成される
（図６Ｃ）。 【００４１】(3) 異なる深さのトレンチは、第３マスク
を使用したプラズマエッチングによって領域２０１、２
０４、２０５および２０６に食刻される。１つのマスク
だけと１回のエッチングによる異なる深さのトレンチの
形成は、エッチングのドーピング効果を利用したことに
よる。トレンチが、Ｃｌ2 、Ｃｌ2 ＋Ａｒ、ＣＣｌ4＋
Ａｒ、ＣＦ3 Ｃl 、Ｓi Ｃｌ4 ＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃ
ｌ2 またはＣ2 Ｆ6 ＋Ｃｌ2 をエッチングガスとして使
用してＣｌ原子プラズマエッチングによって形成される
と、高濃度ｎドープ領域２０１のエッチング速度はアン
ドープまたは軽濃度ドープ領域２０４と２０６のそれよ
りも１５−２５倍になるのに対し、領域２０５の高濃度
ｐ形ドーパントは若干２以下の係数だけシリコン・エッ
チング速度を抑止している。Ｆ原子プラズマのドーピン
グ効果はＣｌ原子プラズマのそれより小さくなっている
ので（Ｍａｎｏｓ ａｎｄ Ｆｌａｍｍ，”Plasma etc
hing an introduction”，ｐｐ．１４８−１４９）、異
なる深さのトレンチをＣｌ原子プラズマエッチングで形
成するのが好ましく、マスクレベルを節約することがで
きる。トレンチ・エッチングのあと、すべての露出シリ
コン表面はクリーニングされ、Ｓi Ｏ2 薄膜がシリコン
表面上に成長される。このＳi Ｏ2 薄膜は漏れ電流を少
なくし、デバイス絶縁を向上する上ですぐれている。Ｓ
i Ｏ2 薄膜の成長のあと、Ｓi Ｏ2 厚層２０７がＰＥＣ
ＶＤによって堆積され、選択的不等方性エッチングによ
ってプレーナ化され、エッチングバックされてトレンチ
に充填される（図６Ｄ）。高濃度ｎドープ埋込み層２０
３と高濃度ｐドープ基板１は、アルファ粒子誘起のソフ
トエラーを減少するために使用される。異なる深さのト
レンチ、高濃度ｎドープ埋込み層２０３および高濃度ｐ
ドープ基板１の組合せはデバイス絶縁を向上し、ＣＭＯ
Ｓでラッチアップが起こるのを完全に除去する。なぜＣ
ＭＯＳにラッチアップ効果が起こるかの理由は、ＣＭＯ
Ｓにおける寄生ＮＰＮとＰＮＰバイポーラ・トランジス
タのベース・エミッタ接合が十分に順方向バイアスされ
て（ＶBE＝０．７ボルト）、漏れ電流が大きくなるため
である。０．７ボルトの順方向バイアスが従来のデバイ
ス構造で発生するのは、井戸と基板に関連する抵抗が相
対的に大きいためである。新規のデバイス構造では、高
濃度ｎドープ埋込み層２０３と高濃度ｐドープ基板１
は、それぞれ寄生ＰＮＰとＮＰＮバイポーラ・トランジ
スタのベース領域であるので、０．７ボルト順方向バイ
アスが発生することがない。第２に、高濃度ｎドープ埋
込み層２０３と高濃度ｐドープ基板１は、ＰＮＰとＮＰ
Ｎバイポーラ・トランジスタのどちらの場合も、エミッ
タ接地電流のゲインを大幅に減少することができる。従
って、ＣＭＯＳのラッチアップは新規のデバイス構造で
は完全に除去されるはずである。 【００４２】(4) Ｓi 3 Ｎ4 ２７とＳi Ｏ2 側壁スペー
サ２１は選択的に除去される。Ｎ形とｐ形ドーパントは
それぞれ、異なるイオン・エネルギと注入量を第４マス
クと共に使用して注入されて、ＮＭＯＳの相対的低のｐ
ドープ本体領域３２、相対的高のｐドープ本体領域３、
軽濃度ｎドープ・ソースまたはドレイン領域４と高濃度
ｎドープ・ソースまたはドレイン領域５が形成される。
若干傾斜回転注入はｎ形ドーパントを注入して、低しき
い電圧チャネル領域９７と浅いソース／ドレイン・エク
ステンション領域５５を形成するために使用される。Ｎ
ＭＯＳのチャネル、本体、ソースおよびドレイン領域が
形成されたあと、ＰＭＯＳの相対的低ｎドープ本体領域
３３、相対的高ｐドープ本体領域４８、軽濃度ｐドープ
・ソースまたはドレイン領域５０、高濃度ｎドープ・ソ
ースまたはドレイン領域５１、埋込みチャネル領域４９
および浅いソース／ドレイン・エクステンション領域５
７が第５マスクを使用して同じ方法で形成される。イオ
ン注入の方向はチャネル方向とほぼ平行になっているの
で、より薄い埋込みｐドープ層４９を形成して埋込みチ
ャネルＰＭＯＳのサブしきい電圧特性を向上することが
できる。これと同時に、より浅いソース／ドレイン・エ
クステンション領域５７を形成してショートチャネル効
果を減少し、パンチスルー抵抗を大きくすることができ
る。新規のデバイス構造では、領域３はＮＭＯＳのパン
チスルー抵抗を決定し、領域３２はＮＭＯＳのソース／
本体間とドレイン／本体間の寄生キャパシタンスを減少
し、領域９７はＮＭＯＳのしきい電圧を決定している。
領域４８はＰＭＯＳのパンチスルー抵抗を決定し、領域
３３はＰＭＯＳのソース／本体間とドレイン／本体間の
寄生キャパシタンスを減少し、領域４９はＰＭＯＳのし
きい電圧を決定している。縦形ＭＯＳＦＥＴのしきい電
圧はイオン注入量とエネルギだけではなく、イオン注入
角によっても決定される。イオン注入プロセスのあと、
すべての露出シリコン表面はクリーニングされる。低サ
ーマル・バジェット・ゲート絶縁体８は不純物の再分散
を最小限にするように形成される。注入不純物はゲート
絶縁体の成長期間にサーマルサイクルによって活性化さ
れる。低サーマル・バジェット・ゲート絶縁体８を形成
する方法はいくつかがある。 【００４３】(a) 約５−１０ｎｍ厚ゲート酸化層８は、
酸化前のクリーニングのあと７００−８００℃の間でＨ
Ｃｌ酸化によって形成される。酸化時に低パーセント注
入量（ボリューム比で１−９％）のＨＣｌを酸素に導入
すると、薄膜品質が向上し、酸化物に含まれるナトリウ
ムのゲッタリング剤の作用をし、他の種々デバイス・パ
ラメータが向上する。酸化時にＨＣｌを組み入れると、
酸化速度が約３０パーセント向上するので、酸化時間が
短縮化し、酸化時の不純物の再分散が減少する。 【００４４】(b) 酸化を高圧（１ａｔｍ以上の）下で行
うと、成長速度が圧力に比例して増加するので不純物の
再分散をより少なくすることができる。これは低温でゲ
ート酸化物を成長させるときに利用でき、短期間で不純
物が再分散するのを防止することができる。例えば、シ
リコンを高圧、低温スチームで酸化する場合について考
えてみる。１０ａｔｍ圧で７５０℃のとき、３０ｎｍ厚
酸化物は３０分で成長できる。時間、温度、および加圧
圧力はすべて、厚さを決定する変数である。このような
手法はＭＯＳダイナミックＲＡＭの製造プロセスで薄層
のゲート酸化膜を成長するために応用されている。８０
０℃、２５ａｔｍで成長された１５ｎｍ厚高圧ドライ酸
化物の結果は、ブレークダウン電界が１３．６ＭＶ／ｃ
ｍであることを示し、これは１ａｔｍコントロール・グ
ループよりも約１０％高くなっている。同じ温度と圧力
のとき、成長速度は１ｎｍ／ｍｉｎが達成されている。
ホウ素不純物は８００℃のとき１５分でわずか３．９ｎ
ｍ厚に拡散している。このプロセスによると、良好なデ
バイス特性が得られる。 【００４５】(c) ゲート酸化層８は急速熱酸化方式でも
数秒で成長する。不純物は十分に時間がなくても拡散す
る。 【００４６】(d) サーマル／ＣＶＤスタックド・ゲート
絶縁体の使用が可能である。サーマル／ＣＶＤスタック
ド・ゲート絶縁体は、従来のサーマル・ゲート酸化物に
比べて、しきい電圧分散の原因となるプロセス誘起のデ
バイス性能低下を大幅に低減すると共に、欠陥密度とイ
ンタフェース・ステート密度を低く保っている。 【００４７】ゲート絶縁層８が形成されたあと、高濃度
ｎドープ・ポリシリコン・シリコン９が堆積され、第６
マスクを使用してゲート電極とワードラインを形成する
ようにパターン成形される。図６Ｅはデバイス間の相互
接続が形成される前の全加算器レイアウトの平面断面図
を示している。図６Ｅ１はレイアウトの平面図と全加算
器回路の比較図である。図６Ｅ２はＤＲＡＭアレイの平
面図と６Ｅ２ライン上の断面図である。新規構造の理解
を容易にするために、図６Ｅ３は、図６Ｅ２に示す同一
構造を６Ｅ３線に沿って別の方向から見た断面図を示し
ている。 【００４８】上記提案ＰＭＯＳはｎドープ・ポリシリコ
ン・ゲート電極をもつ埋込みチャネル・デバイスであ
る。デュアル・ポリシリコン・ゲート（ｎドープ・ゲー
トとｐドープ・ゲート）をもつ表面チャネルＮＭＯＳと
ＰＭＯＳはどちらも、次のプロセスで製造することがで
きる。アンドープ・ポリシリコン薄膜９がまず堆積さ
れ、パターン成形されたあと、イオン注入が行われる。
高濃度ｎドープ・ポリシリコン・ゲートと高濃度ｎドー
プ・ソース／ドレイン領域５は同時イオン注入によって
形成される。高濃度ｐドープ・ポリシリコン・ゲートと
高濃度ｐドープ・ソース／ドレイン領域５１は別の同時
イオン注入によって形成される。 【００４９】(5) ゲート電極とワードラインが形成され
たあと、誘電層（Ｓi Ｏ2 ）１１がＰＥＣＶＤによって
堆積され、プレーナ化される。誘電層１１は第７マスク
を使用して、選択的不等方性プラズマエッチングにより
正しい深さまでエッチングされる。シリコン領域５と５
１はエッチングされないか、若干エッチングされるだけ
である。そのあと、ポリシリコン（単結晶シリコンまた
はポリサイド）２０８が堆積され、エッチングバックさ
れて、誘電層１１の上面上の余剰ポリシリコン２０８が
除去され、第１レベル相互接続が形成される（図６
Ｆ）。図６Ｆ１は図６Ｆに示す同一構造を６Ｆ１線に沿
って別の方向から見た断面図である。回路レイアウトを
理解する上で重要な、ポリシリコン・ゲート電極、ワー
ドライン、およびその他の導電ラインを分かりやすく示
すために、誘電層１１は図６Ｆと６Ｆ１の平面図には示
されていない。 【００５０】(6) 誘電層（Ｓi Ｏ2 ）がＰＥＣＶＤによ
ってポリシリコン２０８上に堆積され、プレーナ化さ
れ、そのあと異なる深さのコンタクトホールが形成され
る。異なる深さのコンタクトホールは、第８マスクを使
用し、ＣＦ4 ＋Ｈ2 、ＨＦ、ＨＢｒまたはＣＨＦ3 をエ
ッチングガスとして使用して選択的不等方性エッチング
で形成される。例えば、ＣＨＦ3 ガスを使用すると、Ｓ
i Ｏ2 とＳi のエッチング速度比は約１０になる。従っ
て、選択的エッチングによると、Ｓi Ｏ2 （誘電層１
１、２０７、２１２）だけがエッチングされ、ポリシリ
コン２０８と単結晶シリコン領域５、５１、２０１、２
０５はエッチングされないか、若干エッチングされるだ
けである。選択的エッチングによると、少なくとも３つ
の異なる深さのコンタクトホールが得られる。つまり、
ポリシリコン２０８へのコンタクトホール、単結晶シリ
コン領域２０１と２０５へのコンタクトホール、および
ポリシリコン・ゲートまたはワードラインへのコンタク
トホールである（図６Ｇ、６Ｇ１および６Ｇ２）。この
ステップでは、新規デバイス構造を製造するとき２マス
クレベルが節減される。そのあと、ポリシリコン、ポリ
サイドまたはメタル２０９（例えば、Ｗ、ＡｌまたはＡ
ｌ合金）がコンタクトホールに充填される。次に、第２
レベル相互接続（ポリシリコン、ポリサイドまたはメタ
ルからなる）が第９マスクを使用して形成される。図６
Ｇは全加算器回路の第２レベル相互接続を示している。
図６Ｇ１と６Ｇ２は、製造プロセスのこのステージにお
ける異なる６Ｇ１と６Ｇ２線に沿ったＤＲＡＭアレイの
平面断面図である。ポリシリコン・ゲート電極、ワード
ライン、ビットライン、ポリシリコン２０８、その他の
導電ラインを分かりやすくするために、誘電層１１と２
１２は図６Ｇ、６Ｇ１および６Ｇ２に示されていない。
誘電層２０７の上にある誘電（非導電物質）層は、構造
の平面図に示されている。以下では、これについて言及
することは省略する。 (7) 第３レベル・コンタクトホール２３０と相互接続
（ポリシリコン、ポリサイドまたはメタルからなる）は
それぞれ第１０および第１１マスクを使用して形成され
る（図６Ｈ）。全加算器は製造プロセスのこの時点で製
造されている。図６Ｈ１は製造プロセスのこの時点での
ＤＲＡＭアレイの平面図と６Ｈ１線に沿った断面図を示
している。 【００５１】(8) そのあと、ＤＲＡＭアレイのエリアに
あるポリシリコン２０８上の誘電物質（Ｓi Ｏ2 ）２１
２、２１３、２１５は、第１２マスク２１６を使用して
選択的エッチングにより完全に除去される。誘電層（Ｓ
i Ｏ2 ）１１は適当な深さまで部分的にエッチングする
ことも可能である。選択的エッチングによると、ポリシ
リコン２０８はエッチングされないか、若干エッチング
されるだけである（図６Ｉ）。 【００５２】(9) 誘電物質２１２、２１３、２１５が除
去されたあと、ｎドープ・ポリシリコン厚層２１８がウ
ェファ全面にわたって堆積され、プレーナ化され、エッ
チング・バックされる。ウェファ全体にわたるグローバ
ル厚さ均一性は１０％である必要がある。そのあとＳi
3 Ｎ4 ２１６が堆積され、第１３マスクを使用してパタ
ーン成形される。そのあと、Ｓi 3 Ｎ4 ２１７が堆積さ
れ、側壁スペーサに対し不等方性的にエッチングされる
（図６Ｊ）。２側壁スペーサ２１７間の間隔は、最小リ
ソグラフィック・ライン幅よりはるかに狭くなってい
る。図６Ｊ１は製造プロセスのこのステージでの平面図
を示している。 【００５３】(10) ポリシリコン２１８と２０８はＳi
3 Ｎ4 ２１６と２１７をマスクとして使用して選択的に
エッチングされる。選択的エッチングにより、エッチン
グは誘電層１１で中止する。エッチングのあと、誘電物
質（Ｓi 3 Ｎ4 ）２１６と２１７は選択的に除去され
る。誘電物質（Ｓi Ｏ2 ）２１５、２１３、２１２およ
び１１は選択的エッチングによりエッチングされない。
キャパシタの誘電層２２４が形成される。酸化物／窒化
物／酸化物がキャパシタ誘電体として好ましいのは、そ
の信頼性がすぐれているためである。そのあと、キャパ
シタ・プレートを形成するために、蓄積ノード間の非常
に狭い間隙を埋めるためのｎ形またはｐ形ドープ・アモ
ルファス・シリコン２１１が堆積され、プレーナ化され
る。アモルファス・シリコンは、後続のアニーリングに
よって規則的ポリシリコンに再結晶化される。アモルフ
ァス・シリコン（またはポリシリコン）２２１は第１４
マスクでパターン成形される。そのあと、誘電物質（Ｓ
i Ｏ2 ）２２２がＰＥＣＶＤによって堆積される。第１
レベルのグローバルメタル相互接続コンタクトホールと
相互接続２６０は第１５マスクと第１６マスクを使用し
て形成される（図６Ｋ）。第２レベルのグローバルメタ
ル相互接続コンタクトホールと相互接続は第１７マスク
と第１８マスクを使用して形成される。なお、このステ
ップは図示されていない。最上部の２レベル・グローバ
ルメタル相互接続は第２レベル相互接続２１０および第
３レベル相互接続２１４で置き換えることができること
はもちろんである。このようにすると、製造プロセス全
体の複雑性は１４マスクレベルに減少するので、蓄積キ
ャパシタのセル・プレートの上には相互接続がなくなる
ことになる。蓄積キャパシタは、ポリシリコン２０８と
誘電層２１２、２１３、２１５の高さを変更することに
よって、異なるレベルのＤＲＡＭの要求条件を満足する
大きさにすることが可能である。新規のＤＲＡＭセルの
最も重要な特徴は、ビットラインがすべてのトランジス
タ（アクセス・トランジスタとロジック・トランジスタ
を含む）の下にあり、蓄積キャパシタがすべてのトラン
ジスタの上にあることである。その結果として得られた
新規セルは埋込みビットライン（ＢＢＬ）セルと名づけ
られている。トレンチセルの最も重大な問題はトレンチ
からトレンチまでのパンチスルー漏れ電流である。しか
し、セル漏れ電流は、誘電体（または絶縁体）がＢＢＬ
セルの蓄積ノードを完全に包囲しているので大幅に減少
している。ＢＢＬセルのサイズがトレンチセルのサイズ
より小さくすることができ、ＢＢＬセルの蓄積キャパシ
タがトレンチセルのそれより大きくすることができるの
は、トレンチセルにおける必要なトレンチ間の間隔が
０．６μｍの大きさになっているのに対し、ＢＢＬセル
におけるトレンチ間の必要な間隔が０．１μｍより小さ
くなっているからである。領域２０６のドーパント濃度
を減少すると、ビットライン２０１と領域２０６間の寄
生ｐ−ｎ接合キャパシタンスが大幅に減少する。 【００５４】図７Ａ−７Ｈ１０は、図６Ａ−６Ｋの構造
とプロセスに基づく改良構造とプロセスを示している。
図７Ａ−７Ｈ１０に示すように、メモリ回路（ＳＲＡＭ
とＤＲＡＭアレイ）はＣＭＯＳロジック回路（全加算
器、ＣＭＯＳフリップフロップ、ＣＭＯＳ ＮＡＮＤお
よびＣＭＯＳインバータチェイン）と一緒にシングルチ
ップ上に集積されている。インバータ、ＮＡＮＤ、ＮＯ
Ｒおよび伝達ゲートは、ロジック回路を作るときの最も
基本的な素子である。ＮＯＲ構造はＮＡＮＤ構造と非常
によく似ているので図示されてない。伝達ゲートはＣＭ
ＯＳフリップフロップに示されている。全加算器とフリ
ップフロップは共に重要なロジック回路である。図７Ａ
−７Ｈ１０に示す回路の製造プロセスは、すべての種類
の回路の製造を十分に示している。プロセスは次のステ
ップからなっている。 【００５５】(1) 軽濃度ｐ形ドープ層２０６がまずイン
サイチュ・ドーピング・エピタキシ法によって高濃度ｐ
ドープ・シリコン基板１上に形成される（図７Ａ）。 【００５６】(2) ４つの領域２０１、２０３、２０４お
よび２０５は、１つのマスクだけを使用してトリプル・
イオン注入によって形成される。第１マスク２２１の正
しい高さを選択すると、最初の注入における高イオン・
エネルギをもつドーパントはマスク２２１を通り抜けて
高濃度ｎドープ領域２０１が形成される。露出シリコン
域では、最初の注入のドーパントは一定深さのシリコン
層を通り抜けて高濃度ｎドープ領域２０３を形成するの
で、領域２０１と２０３は最初の注入によって同時に形
成される。中イオン・エネルギによる２番目の注入の目
的は軽濃度ｎ形ドープ領域２０４を形成することであ
り、低エネルギの３番目の注入の目的は高濃度ｐ形ドー
プ領域２０５を形成することである（図７Ｂ）。低およ
び中イオン・エネルギのドーパントはマスク２２１を通
り抜けることができない。 【００５７】(3) アンドープ・シリコン層１５２は領域
２０１上にエピタキシされ、そのあと、Ｓi 3 Ｎ4 ２７
が層１５２上に堆積される。Ｓi 3 Ｎ4 とアンドープ・
シリコン層１５２は第２マスクでパターン成形される。
パターン化のあと、Ｓi Ｏ2薄層２１はパターン成形後
の酸化によってシリコン表面上に成長される。Ｓi Ｏ2
側壁スペーサ２１は選択的不等方性エッチングによって
形成される。異なる深さのトレンチはエッチングのドー
プ効果を利用して第３マスクで食刻される。トレンチの
エッチングのあと、すべての露出シリコン表面はクリー
ニングされ、Ｓi Ｏ2 薄膜がシリコン表面上に成長され
る。厚層Ｓi Ｏ2 ２０７はＰＥＣＶＤによって堆積さ
れ、選択的不等方性エッチングによってプレーナ化され
エッチングバックされて、トレンチに充填される。Ｓi
3 Ｎ4 ２７とＳi Ｏ2 側壁スペーサ２１は選択的に除去
される。Ｎ形とｐ形ドーパントは異なるイオン・エネル
ギと注入量を使用して第４マスクで注入され、ＮＭＯＳ
相対的低ｐドープ本体領域３２、相対的高ｐドープ本体
領域３、軽濃度ｎドープ・ソースまたはドレイン領域４
および高濃度ｎ形ソースまたはドレイン領域５を形成す
る。若干傾斜回転注入はｎ形ドーパントを注入するため
に使用されるので、低しきい電圧チャネル領域９７と浅
いソース／ドレイン・エクステンション領域５５が形成
される。ＮＭＯＳのチャネル、本体、ソースおよびドレ
イン領域が形成されたあと、ＰＭＯＳの相対低ｎドープ
本体領域３３、相対的高ｐドープ本体領域４８、軽濃度
ｐドープ・ソースまたはドレイン領域５０、高濃度ｎド
ープ・ソースまたはドレイン領域５１、埋込みチャネル
領域４９および浅いソース／ドレイン・エクステンショ
ン領域５７が第５マスクによる類似方法を使用して形成
される。イオン注入プロセスのあと、すべての露出シリ
コン表面はクリーニングされる。低サーマル・バジェッ
ト・ゲート絶縁体８は、不純物の再分散を最小限にする
ように形成される。注入不純物は、注入のあとサーマル
・サイクルによって活性化される。ゲート絶縁体８が形
成されたあと、高濃度ｎドープ・ポリシリコン・シリコ
ン９が堆積され、ゲート電極とワードラインを形成する
ように第６マスクでパターン成形される。図７Ｃはデバ
イス間の相互接続が形成される前のＳＲＡＭアレイ・レ
イアウトの平面断面図を示している。図７Ｃ１は、ＳＲ
ＡＭアレイとＳＲＡＭセル回路のレイアウトを比較して
示す平面図である。図７Ｃ２は全加算器の平面図と７Ｃ
２線に沿った断面図を示している。図７Ｃ３はＤＲＡＭ
アレイの平面図と７Ｃ３線に沿った断面図を示してい
る。図７Ｃ４はＣＭＯＳフリップフロップ・レイアウト
の平面図、７Ｃ４線に沿った断面図、およびＣＭＯＳフ
リップフロップ回路を示している。新規構造の理解を容
易にするために、図７Ｃ５は図７Ｃ４に示す同一構造を
７Ｃ５線に沿って別の方向から見た断面図を示してい
る。図７Ｃ６はＣＭＯＳ ＮＡＮＤレイアウトの平面
図、７Ｃ６線に沿った断面図およびＣＭＯＳ ＮＡＮＤ
回路を示している。図７Ｃ７は図７Ｃ６に示す同一構造
を７Ｃ７線に沿って別の方向から見た断面図である。Ｐ
ＭＯＳのサイズは図７Ｃ６と７Ｃ７に示すＮＭＯＳのそ
れより大きくなっている。ＰＭＯＳとＮＭＯＳとの
（（Ｗp／Ｌp ）／（ＷN ／ＬN ）は２である。これに
より、ＰＭＯＳはＮＭＯＳと同じ電流駆動性をもつこと
になる。図７Ｃ８は最小ＰＭＯＳサイズをもつＣＭＯＳ
ＮＡＮＤを示している。 【００５８】(4) ゲート電極とワードラインが形成され
たあと、Ｓi 3 Ｎ4 薄膜８０が堆積され選択的におよび
不等方性的にエッチングされ、通常の方法によって側壁
スペーサ８０が形成される。側壁スペーサ８０の形成
は、高密度回路を達成し、製造プロセスの複雑性を低減
する上で非常に重要なプロセス・ステップである。これ
は、図６Ａ−６Ｋに示す構造とプロセスをベースにした
主要な改良である。そのあと、Ｓi Ｏ2 １１がＰＥＣＶ
Ｄによって堆積され、プレーナ化されたあと、選択的不
等方性プラズマエッチングが行われる。選択的エッチン
グによると、ＳiＯ2 （誘電物質１１と２０７）だけが
エッチングされ、シリコン（領域５、９、５１、２０
１、２０５）とＳi 3 Ｎ4 ８０はエッチングされない
か、若干エッチングされるだけである。第７マスクを使
用する選択的エッチングは５つの異なる深さのコンタク
トホール６１（図７Ｄ−７Ｄ１０）を形成する。５つの
異なる深さのコンタクトホールは、ＮＭＯＳとＰＭＯＳ
のソースまたはドレイン領域５と５１の上部と側壁コン
タクト、ゲート電極またはワードライン９の上部と側壁
コンタクト、およびＮＭＯＳとＰＭＯＳのソースまたは
ドレイン領域２０１と２０５の上部と側壁コンタクトを
含んでいる。この選択的エッチングでは４マスクレベル
が節減される。そのあと、ポリシリコン（単結晶シリコ
ン、ポリサイドまたは耐熱メタル）６１が堆積され、エ
ッチングバックされて誘電層１１の上面上の余剰ポリシ
リコン６１が除去される。ポリシリコン６１はコンタク
トマテリアルとしてだけでなく、相互接続としても使用
される。そのあと、ポリシリコン（単結晶シリコン、ポ
リサイドまたは耐熱メタル）６２が堆積され、Ｓi 3 Ｎ
4 ６３がポリシリコン６２上に堆積される。ポリシリコ
ン６２とＳi 3 Ｎ4 ６３は第４マスクを使用して同時に
パターン成形され、第１レベル相互接続を形成する。Ｓ
i 3 Ｎ4 薄膜６４が堆積され、不等方性的にエッチング
され、通常の方法によって側壁スペーサ６４を形成する
（図７Ｄ−７Ｄ１）。図７Ｄ−７Ｄ１０は、それぞれ製
造プロセスのこのステージにおけるＳＲＡＭ、全加算
器、ＤＲＡＭ、フリップフロップ、インバータ・チェイ
ンおよびＮＡＮＤレイアウトを示している。 (5) Ｓi Ｏ2 ６６はＰＥＣＤＶによって堆積され、プレ
ーナ化されたあと、選択的不等方性プラズマエッチング
が行われる。選択的エッチングによると、ＳiＯ2 （絶
縁物質１１、６６、２０７）だけがエッチングされ、シ
リコン（領域５、９、５１、２０１、２０５）とＳi 3
Ｎ4 （絶縁物質６３、６４、８０）はエッチングされな
いか、若干エッチングされるだけである。第９マスクに
よる選択的エッチングは６つの異なる深さのコンタクト
ホール６７を形成する（図７Ｅ−７Ｅ１１）。６つの異
なる深さのコンタクトホールはポリシリコン６１のコン
タクト（図７Ｅ４−７Ｅ１１）、ＮＭＯＳとＰＭＯＳの
ソースまたはドレイン領域５と５１の上部と側壁コンタ
クト（図７Ｅ１と７Ｅ３−７Ｅ５）、ゲート電極とワー
ドライン９の上部と側壁コンタクト（図７Ｅ−７Ｅ
２）、ＮＭＯＳとＰＭＯＳのソースまたはドレイン領域
２０１と２０５の上部と側壁コンタクト（図７Ｅ３）を
含んでいる。この選択的エッチングによると、５マスク
レベルが省かれる。そのあと、ポリシリコン（単結晶シ
リコン、ポリサイドまたは耐熱メタル）６７が堆積さ
れ、エッチングバックされて、誘電層６６の上面上の余
剰ポリシリコン６７を除去する。Ｓi 3 Ｎ4 ６３と６４
はＳi Ｏ2 の選択的エッチング時にポリシリコン６２と
６１を保護し、ポリシリコン６７、６２および６１が短
絡しないようにする。図７Ｅと７Ｅ１に示すように、２
つの交差インバータが非常に小さな面積に形成されてい
る。超高密度ＳＲＡＭアレイを実現するときのキーとな
る、側壁スペーサ６４の厚さは第１レベル相互接続６２
と第２レベル・コンタクト・マテリアル６７間の間隔だ
けを決めることができる。そのあと、ポリシリコン（単
結晶シリコン、ポリサイドまたは耐熱メタル）７３が堆
積され、第１０マスクでパターン形成され第２レベル相
互接続を形成する。図７Ｅ−７Ｅ１１はそれぞれ製造プ
ロセスのこのステージでのＳＲＡＭ、全加算器、ＤＲＡ
Ｍ、フリップフロップおよびＮＡＮＤレイアウトを示し
ている。図７Ｅ６、７Ｅ６、７Ｅ８、７Ｅ９および７Ｅ
１１はＮＡＮＤの種々レイアウトを示している。 【００５９】(6) Ｓi Ｏ2 ７６はＰＥＣＶＤによって堆
積され、プレーナ化されたあと、選択的不等方性プラズ
マエッチングが行われる。選択的エッチングによると、
ＳiＯ2 （誘電物質７６、６６、１１）だけがエッチン
グされ、ポリシリコン、ポリサイドまたはメタル（領域
７３、６７、６１）とＳi 3 Ｎ4 （誘電物質６４、６
３）は若干エッチングされるだけである。第１１マスク
による選択的エッチングは４つの異なる深さのコンタク
トホール７４を形成する（図７Ｆ）。４つの異なる深さ
のコントロールホールはポリシリコン６１、６７および
７３の上部と側壁コンタクトを含んでいる。この選択的
エッチングでは３マスクレベルが節減される。そのあ
と、ポリシリコン（単結晶シリコン、ポリサイドまたは
耐熱メタル）７４は堆積され、エッチング・バックされ
て誘電層７６の上面上の余剰ポリシリコン７４が除去さ
れ、そのあと、ポリシリコン（単結晶シリコン、ポリサ
イドまたは耐熱メタル）７５が堆積される。そのあと誘
電物質（Ｓi Ｏ2 またはＳi 3Ｎ4 ）２１６がポリシリ
コン７５上に堆積され、第１２マスクでパターン形成さ
れ、そのあと誘電物質（Ｓi Ｏ2 またはＳi 3 Ｎ4 ）２
１７が堆積され、側壁スペーサに対して不等方性的にエ
ッチングされる（図７Ｆ）。２側壁スペーサ２１７間の
間隔は最小リソグラフィック・ライン幅よりも大幅に狭
くなっている。図７Ｆ１は製造プロセスのこのステージ
の平面図を示している。 【００６０】(7) ポリシリコン７５、７４、７３、６
７、および６１は誘電物質（Ｓi Ｏ2またはＳi
3 Ｎ4 ）２１６、２１７をマスクとして使用して選択的
にエッチングされる。エッチングのあと、誘電物質２１
６、２１７は選択的に除去される。キャパシタの誘電層
２２４が形成される。酸化物／窒化物／酸化物がキャパ
シタ誘電体として好ましいのは、信頼性がすぐれている
ためである。キャパシタ・プレートを形成するためのｎ
形またはｐ形ドープ・アモルファス・シリコン２２１が
堆積され、蓄積ノードの非常に狭い間隔に充填されるよ
うにパターン成形される。アモルファス・シリコンは後
続のアニーリング（図７Ｇ）によって規則的ポリシリコ
ンに再結晶化される。 【００６１】(8) アモルファス・シリコン（またはポリ
シリコン）２２１とポリシリコン７５は第１３マスクで
同時にパターン成形されるので、マスクレベルを省いて
いる。ポリシリコン２２１はＤＲＡＭアレイのエリアで
セル・プレートとして使用される。ポリシリコン２２１
と７５の組合せはロジック回路のエリアで第３レベル相
互接続として使用される。ポリシリコン７５、７４、７
３、６７および６１はロジック回路のエリアで複数レベ
ル相互接続として使用され、他方では、ＤＲＡＭアレイ
のエリアで蓄積ノードとして使用される。これは、図６
Ａ−６Ｋに示す構造とプロセスに基づく最も重要な改良
である。図６Ｊに示す厚層ポリシリコン２１８は堆積
し、プレーナ化する必要はない。従って、厚層ポリシリ
コン２１８はウェファ全面にわたるグローバル厚さ均一
性が１０％になるようにプレーナ化する必要がない。そ
のあと、誘電物質（Ｓi Ｏ2 ）２２２がＰＥＣＶＤによ
って堆積される。第１レベルのグローバル・メタル相互
接続コンタクトホール２２３と相互接続２６０は第１４
マスクと第１５マスクで形成される（図７Ｈ）。第２レ
ベルのグローバル・メタル相互接続コンタクトホールと
相互接続は第１６マスクと第１７マスクで形成される。
なお、このステップは図示されていない。蓄積キャパシ
タはポリシリコン６１、６７、７３、７４および７５の
高さを変更することにより、異なるレベルＤＲＡＭの要
件を満足するだけの大きさにすることが可能である。図
７Ｈ１は、最低限４０個のリソグラフィック角のセル・
サイズをもつ、世界で最小のＳＲＡＭセル・レイアウト
の平面図である。図７Ｈ２−７Ｈ３はそれぞれ、図７Ｈ
１に示す同一構造の７Ｈ２と７Ｈ３線に沿った異なる断
面図を示している。図７Ｈ４−７Ｈ１０はそれぞれ全加
算器、フリップフロップおよびＮＡＮＤ構造の平面断面
図を示している。 【００６２】第３実施例（図６Ａ−７Ｈ１０）は、従来
のデバイス構造と製造プロセスに比べて次のような主要
利点をもっている。 【００６３】1) 最低限４個のリソグラフィック角のセ
ル・サイズをもつ超高密度ＤＲＡＭアレイ、最低限４０
個のリソグラフィック角のセル・サイズをもつ最高密度
全単結晶シリコン６−Ｔ ＳＲＡＭアレイ、および極高
密度ロジック回路は同一チップ上に集積されている。チ
ャネル幅と長さの比（Ｗ／Ｌ）が４より大である新規デ
バイスは、すべてのデバイス内の最小面積に作ることが
できるので、このデバイスは高密度集積回路と高速集積
回路の両方に適している。 【００６４】2) ビットラインはトランジスタの下にあ
るので、蓄積ノードはトランジスタ上に作ることができ
る。このようにすると、絶縁体が蓄積ノードを完全に包
囲するのでトレンチ間のパンチスルー漏れ電流がなくな
る。 【００６５】3) ２隣接蓄積ノード間の間隔は最小リソ
グラフィック・ライン幅よりも大幅に小さくなっている
ので、蓄積ノードはＤＲＡＭアレイのほぼ全面積を占有
している。これにより、トレンチキャパシタのサイズは
トレンチの高さ（または深さ）が与えられているとき、
最大限度までに達することになる。キャパシタが大きく
漏れ電流が小さいと、ソフトエラーに対する抵抗が高く
なる。 【００６６】4) ＤＲＡＭの蓄積ノードは複数レベルの
相互接続からなっているので、表面の不規則性が少なく
なり、製造プロセスの複雑性が低減している。 【００６７】5) 選択的エッチング、エッチングのドー
ピング効果、側壁スペーサ（Ｓi 3Ｎ4 ）８０、ポリシ
リコン６２の保護層（Ｓi 3 Ｎ4 ）６３と６４が使用さ
れ、ポリシリコン７５と２２１は同時にパターン成形さ
れるので、１４マスクレベルが節約され、縦形トランジ
スタ集積回路用に使用することができる。この改良によ
り、縦形トランジスタの製造プロセスの複雑性が低減さ
れ、縦形トランジスタ間の相互接続の形成を困難にして
いるワイヤリング問題が解決される。図７Ａ−７Ｈ１０
に新規プロセスは先進的なプレーナ・デバイス・プロセ
スよりも単純化されている。例えば、高密度プレーナ・
トランジスタＳＲＡＭの４重または５重レベル・ポリシ
リコンは２重レベル・メタルと２３マスクレベルを必要
としている。しかるに、新規プロセスでは、単一レベル
から複数レベル・メタルまでのメタルと１７マスクレベ
ルが使用されている。 【００６８】6) 本実施例を説明する上で明確化すべき
主要点は、ＤＲＡＭのアクセス・トランジスタ、ＳＲＡ
Ｍの駆動、ロードおよびアクセス・トランジスタ、周辺
ＣＭＯＳトランジスタおよびＣＭＯＳロジック・トラン
ジスタが縦形トランジスタであり、ゲートとチャネル長
を同じにして同一チップ上に集積できることである。し
かし、複数のデバイス、特に従来のデバイスは異種デバ
イスのすべての要件を同時に満足することができないの
で、特定の縦形トランジスタだけがこの集積化を行うこ
とが可能になっている。例えば、ＤＲＡＭのアクセス・
トランジスタは低漏れ電流を必要としている。ショート
チャネル効果の影響を受けているデバイスはアクセス・
トランジスタにすることができない。アクセス・トラン
ジスタは緩和されたチャネル長を必要としている。他
方、周辺トランジスタとロジック・トランジスタは高速
化と高駆動力を得るためにショートチャネル長を必要と
している。従来の縦形ＭＯＳＦＥＴはどれも、この問題
を解決することができない。第２に、ＶＭＯＳ、ＵＭＯ
Ｓ、および縦形ＩＧＦＥＴなどの、従来の縦形ＭＯＳＦ
ＥＴは、チャネル長に対して垂直のドーピング・プロフ
ィールが均一であるので、ＣＭＯＳ回路にハイパフォー
マンス埋込みチャネルＰＭＯＳを形成することができな
い。チャネル領域は、従来の縦形ＭＯＳＦＥＴでは本体
領域と同じドーピング濃度になっているので、チャネル
領域のしきい電圧が高くなり、パンチスルー抵抗が低く
なっている。これはデバイス動作上許されないことであ
る。従来の縦形サンドウィッチＭＯＳＦＥＴは、デバイ
スのダウンサイジング化と共にソース／ドレイン接合の
深さが大きくなっているため、ショートチャネル効果の
影響を受けているが、これは、浅く軽濃度ドープ・ソー
ス／ドレイン・エクステンション領域が従来の縦形ＭＯ
ＳＦＥＴには存在しないためである。さらに、従来の縦
形ＭＯＳＦＥＴは不均質性の影響を受けやすくなってい
る。最後に、非常に重要なことは、縦形トランジスタの
ワイヤリング問題が、相互接続の新規製造プロセスを特
徴とする本発明以前は解決できなかったことである。上
記の議論において、縦形ＭＯＳＦＥＴの使用が最新の集
積回路で普及していないことも、主要な理由の１つであ
る。本発明による新規縦形トランジスタは、従来の縦形
トランジスタのすべての欠点を解決している。世界各国
のどのプレーナ・トランジスタよりも、また、他のどの
縦形トランジスタよりも優れている。将来の超高密度集
積回路の最も有望な候補となっている。 【００６９】図７Ａ−７Ｈ１０に示す構造とプロセスに
基づく新規ＤＲＡＭ構造は図８Ａ−８Ｊに示されている
が、図から明らかなように、ＤＲＡＭの蓄積キャパシタ
・サイズがさらに大きくなっている。 【００７０】(1) ポリシリコン（ポリサイドまたは耐熱
メタル）７５が堆積されたあと（図７Ｆ）、Ｓi Ｏ2 薄
膜２５１がポリシリコン７５上に堆積される。ポリシリ
コン（ポリサイドまたは耐熱メタル）２５２はＳi Ｏ2
薄膜２５１上に堆積される。そのあと、Ｓi Ｏ2 ２５１
とポリシリコン２５２が反復的にそのように層化される
（図８Ａ）。誘電物質（Ｓi Ｏ2 ）２５０が堆積され、
パターン成形され、誘電物質（Ｓi 3 Ｎ4 ）２５３が堆
積され、側壁スペーサを形成するように不等方性的にエ
ッチングされる（図８Ｂ）。図８Ｂ１は図８Ｂに示す構
造の平面図である。Ｓi Ｏ2 ２５１、ポリシリコン２５
２と７５は誘電物質２５０（Ｓi Ｏ2 ）と側壁スペーサ
（Ｓi 3 Ｎ4 ）をマスクとして使用して不等方性的にエ
ッチングされる。誘電物質２５０（Ｓi Ｏ2 ）の下にあ
ってエッチングしてはならないポリシリコン２５２の部
分を保護するために、誘電物質２５０（Ｓi Ｏ2 ）の厚
さは複数レベル誘電薄膜２５１（Ｓi Ｏ2 ）の総厚さよ
りも大きくなっている。なお、これは図示されていな
い。次に、アルモファス・シリコン２５４が堆積され、
狭幅のトレンチに充填するように選択的エッチングによ
ってエッチングバックされる（図８Ｃ）。アルモファス
・シリコン２５４は、堆積後にヒートサイクルによって
規則的ポリシリコンに再結晶化することができる。 【００７１】(2) 残存誘電物質２５０（Ｓi Ｏ2 ）は選
択的ウェットエッチングによって除去される（図８
Ｄ）。例えば、ふっ化水素酸（ＨＦ）はＳi Ｏ2 を腐食
するが、Ｓi とＳi 3 Ｎ4 は室温では影響を受けずに残
っている。誘電物質２５０が除去されたあと、誘電物質
（Ｓi 3 Ｎ4 ）２５５が堆積され、側壁スペーサを形成
するように不等方性的にエッチングされる（図８Ｅ）。
図８Ｅ１は図８Ｅに示す構造の平面図である。 【００７２】(3) Ｓi Ｏ2 とポリシリコン２５２は側壁
スペーサ（Ｓi 3 Ｎ4 ）２５３、２５５をマスクとして
使用して不等方性的にエッチングされる。このエッチン
グはポリシリコン７５を通り抜けない。側壁スペーサ
（Ｓi 3 Ｎ4 ）２５３、２５５は部分的にエッチングす
ることも可能である。Ｓi Ｏ2 ２５１は選択的ウェット
・エッチングにより除去される（図８Ｆ）。そのあと、
ポリシリコン７５、７４、７３、６７および６１は選択
的に不等方性的にエッチングされる。誘電物質（Ｓi 3
Ｎ4 とＳi Ｏ2 ）８０、７６、６６および１１はエッチ
ングされない（図８Ｇ）。このプロセスの順序は非常に
重要である。そうすれば、Ｓi Ｏ2 ２５１とポリシリコ
ン２５２を最初にエッチングし、そのあとでＳi Ｏ2 を
除去し、最後にポリシリコン７５、７４、７３、６７、
６１を最後にエッチングすることができる。このプロセ
スの順序にすると、Ｓi Ｏ2 ７６、６６、１１はＳi Ｏ
2 ２５１がウェットエッチングで除去されるとき除去さ
れることがない。 【００７３】(4) ポリシリコン７５、７４、７３、６７
および６１がエッチングされたあと、誘電物質（Ｓi 3
Ｎ4 ）２５３および２５５の残存部分は、微小なプラズ
マエッチングによって選択的に除去される。誘電物質
（Ｓi Ｏ2 ）７６、６６および１１は選択的エッチング
によるためエッチングされない。誘電物質（Ｓi
3 Ｎ4）８０は２つの理由で完全には除去されない。１
つは、エッチング速度は高アスペクト比のトレンチの上
部付近の方が底部付近よりも早いためであり、これは、
反応物がトレンチの底部へ向かう速度が遅くなり、生成
物がトレンチの底部から離れる速度も遅くなることによ
る。第２は、誘電物質（Ｓi 3 Ｎ4 ）２５３と２５５
は、誘電物質（Ｓi 3 Ｎ4 ）２５３と２５５の大部分が
トレンチのエッチング時にすでにエッチングされている
ので微小なプラズマエッチングだけで完全に除去できる
からである。そのあと、キャパシタの誘電層２２４が形
成される。酸化物／窒化物／酸化物がキャパシタ誘電層
として好ましいのは、その信頼性が優れているためであ
る。そのあと、ｎ形またはｐ形ドープ・アモルファス・
シリコン２２１は堆積され、蓄積ノード間の狭幅間隔に
充填されるようにプレーナ化され、キャパシタ・プレー
トを形成する。アモルファス・シリコンは、後続のアニ
ーリング（図８Ｈ）によって規則的ポリシリコンに再結
晶化される。 【００７４】(5) アモルファス・シリコン（またはポリ
シリコン）２２１とポリシリコン７５、２５２および２
５４はマスクを使用して同時にパターン化される。これ
によりマスクレベルが節約される。ポリシリコン２２１
はＤＲＡＭアレイのエリアでセル・プレートとして使用
される。ポリシリコン２５４、２５２、２２１および７
５の組合せはロジック回路のエリアで第３レベル相互接
続として使用される。ポリシリコン２５４、２２１、７
５、７４、７３、６７および６１はロジック回路のエリ
アで複数レベル相互接続として使用されると共に、ＤＲ
ＡＭアレイのエリアで蓄積ノードとして使用される。そ
のあと、誘電物質（Ｓi Ｏ2 ）２２２がＰＥＣＶＤによ
って堆積される。最後に、グローバル・メタル相互接続
２６０とコンタクトホール２２３が形成される（図８
Ｊ）。 【００７５】複数層２５２はサブリソグラフィック・コ
ンタクトホールでポリシリコン２５４によって相互接続
され、ＤＲＡＭセル（または蓄積ノード）はサブリソグ
ラフィック形状によって分離されるので、図８Ａ−８Ｊ
に示す新規セルはＳＩＣセル（サブリソグラフィック相
互接続と絶縁セル）と名づけられている。ＳＩＣセル
は、トレンチセルまたはスタックドキャパシタ・セルの
場合よりもその蓄積電極を占める表面積が大であり、ト
レンチキャパシタ・セルよりもセル漏れ電流が少なく、
ソフトエラー抵抗が高くなっている。 【００７６】新規のＤＲＡＭ構造とプロセスが図８Ｋ−
８Ｎに提案されているが、同図には、図７Ａ−７Ｈ１０
に示すタイプのＤＲＡＭの蓄積キャパシタ・サイズを大
きくする方法が示されている。 【００７７】(1) ポリシリコン（ポリサイドまたは耐熱
メタル）７５が堆積されたあと（図７Ｆ）、誘電物質
（Ｓi Ｏ2 ）２１６が堆積され、パターン成形される。
そのあと、誘電物質（Ｓi 3 Ｎ4 ）２１７が堆積され、
側壁スペーサを形成するように不等方性的にエッチング
される。誘電物質２１６と２１７は異なる物質であるこ
とが必要である。ポリシリコン７５は誘電物質２１６
（Ｓi Ｏ2 ）と側壁スペーサ（Ｓi 3 Ｎ4 ）２１７をマ
スクとして使用して不等方性的にエッチングされる（図
８Ｋ）。 【００７８】(2) ポリシリコン７５がエッチングされた
あと、ＤＲＡＭアレイのエリアの誘電物質（Ｓi Ｏ2 ）
が第１３マスクを使用して選択的に局所的に除去される
（図８Ｌ）。誘電物質（Ｓi Ｏ2 ）が選択的にエッチン
グされている間、誘電物質（Ｓi 3 Ｎ4 ）２１７とポリ
シリコン７５はエッチングされない。図８Ｌ１は、図８
Ｌに示す構造の平面図である。 【００７９】(3) ポリシリコン７５、７４、７３、６７
および６１は残存誘電物質２１６（Ｓi Ｏ2 ）と側壁ス
ペーサ（Ｓi 3 Ｎ4 ）２１７をマスクとして使用して不
等方性的に選択的にエッチングされる（図８Ｍ）。エッ
チング・プロセスは２ステップで行われるため、異なる
深さのトレンチが形成される。深い方のトレンチは異な
る蓄積ノード間を絶縁するために使用される。浅い方の
トレンチは蓄積ノードの面積を増加するために使用され
る。この２ステップ・エッチング・プロセスが使用され
ないと、トレンチ・エッチングは高濃度ｎドープ・ソー
ス／ドレイン領域５を通り抜けて、軽濃度ドープ・ソー
ス／ドレイン領域４と本体領域３、３２まで達するおそ
れがある。トレンチ・エッチングのあと、誘電物質２１
６と２１７は選択的に除去され、そのあとキャパシタの
誘電層２２４が形成される。酸化物／窒化物／酸化物が
キャパシタ誘電層として好ましいのは、その信頼性が優
れているためである。そのあと、ｎ形またはｐ形ドープ
・アモルファス・シリコン２２１が堆積され、蓄積ノー
ド間の狭幅を充填するようにプレーナ化され、キャパシ
タ・プレートが形成される。アモルファス・シリコンは
後続のアニーリング（図８Ｍ）によって規則的ポリシリ
コンに再結晶化される。 【００８０】(4) アモルファス・シリコン（またはポリ
シリコン）２２１とポリシリコン７５は第１４マスクを
使用して同時にパターン成形される。これによりマスク
レベルが節約される。ポリシリコン２２１はＤＲＡＭア
レイのエリアでセル・プレートとして使用される。ポリ
シリコン２２１と７５の結合はロジック回路のエリアで
第３レベル相互接続として使用される。ポリシリコン７
５、７４、７３、６７および６１はロジック回路のエリ
アで複数レベル相互接続として使用されると共に、ＤＲ
ＡＭアレイのエリアで蓄積ノードとして使用される。そ
のあと、誘電物質（Ｓi Ｏ2 ）２２２はＰＥＣＶＤによ
って堆積される。グローバル・メタル相互接続コンタク
トホール２２３と相互接続２６０は第１５マスクを使用
して形成される（図８Ｎ）。 【００８１】図９Ａ−９Ｃは図７Ａ−７Ｈ１０に示す構
造とプロセスをベースとする改良構造とプロセスを示し
ている。図９Ａ−９Ｃに示すように、トレンチキャパシ
タＤＲＡＭアレイはロジック回路と一緒に集積されてい
る。プロセスは次のステップからなっている。 【００８２】(1) 高濃度ｎ形ドープ層２７３と軽濃度ｎ
形ドープ層２７０が、まずインサイチュ・ドーピング・
エピタキシ法によって高濃度ｐドープ・シリコン基板１
上に形成される（図９Ａ）。そのあと、領域２０１、２
０５、２７１、２７２および２７４がイオン注入によっ
て形成される（図９Ｂ）。 【００８３】(2) アンドープ・シリコン層１５２が領域
２０１、２０５および２７２上にエピタキシされ、その
あと、Ｓi 3 Ｎ4 ２７が層１５２上に堆積される。Ｓi
3 Ｎ4 とアンドープ・シリコン層１５２は第２マスクで
パターン成形される。パターン成形のあと、Ｓi Ｏ2 薄
層２１は熱酸化によってシリコン表面上に成長される。
Ｓi Ｏ2 側壁スペーサ２１は選択的不等方性エッチング
によって形成される（図６Ｃ）。３つの異なる深さのト
レンチはプラズマエッチングによって領域１、２０１、
２０５、２７０、２７１、２７２、２７３および２７４
に食刻される。３つの異なる深さのトレンチが１つのマ
スクと１回のエッチングで形成されるのは、エッチング
のドーピング効果によるためである。トレンチがＣ
ｌ2 、Ｃｌ2＋Ａｒ、ＣＣｌ4 ＋Ａｒ、ＣＦ3 Ｃｌ、Ｓi
Ｃｌ4 ＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃｌ2またはＣ2 Ｆ6 ＋Ｃ
ｌ2 などのガスをエッチング・ガスとして使用してＣｌ
原子プラズマエッチングで形成される場合は、高濃度ｎ
ドープ領域２０１、２７２および２７３のエッチング速
度は軽濃度ドープ領域２７０のそれよりも１５−２５倍
になっている。ｐ形ドーパントはシリコンのエッチング
速度を抑止するので、領域１、２０５、２７１および２
７４のエッチング速度は軽濃度ドープ領域２７０のそれ
より低くなっている。このプロセスでは２マスクレベル
が節約されている。トレンチ・エッチングのあと、すべ
ての露出シリコン表面はクリーニングされ、キャパシタ
の誘電層がトレンチ表面上に形成される。そのあと、ポ
リシリコンまたはアモルファス・シリコン６がウェファ
全面にわたって堆積され、プレーナ化される。シリコン
６は正しい深さまで選択的にエッチングバックされ、ト
レンチを充填して蓄積キャパシタのセル・プレートを形
成する。そのあと、Ｓi Ｏ2 厚層１７がＰＥＣＶＤによ
って堆積され、プレーナ化されたあと、選択的不等方性
エッチングによって正しい深さまでエッチングバックさ
れてトレンチを充填する（図９Ｃ）。 【００８４】以下のプロセス・ステップは図７Ａ−７Ｈ
１０に示すものと非常に似ているので、ステップを再度
引用して、図示してある。 第４実施例：図１０Ａ−１０Ｇ１は、２−Ｆ ＤＲＡＭ
セルを製造するプロセスのステップを示す平面断面図で
ある。 【００８５】(1) 高濃度ｎ形ドープ層２は、まずインサ
イチュ・ドーピング・エピタキシ法によって高濃度ｐド
ープ・シリコン基板１上に形成される。アンドープ・シ
リコン１５２は高濃度ｎ形ドープ層２上にエピタキシさ
れる。誘電物質（Ｓi 3 Ｎ4またはＳi Ｏ2 ）２７はア
ンドープ・シリコン１５２上に堆積される。誘電物質２
７、アンドープ・シリコン１５２、高濃度ｎ形ドープ層
２および基板１の一部は碁盤目レイアウトのマスク１５
０を使用してパターン成形される（図１０Ａ）。シリコ
ン・ピラーのコーナ間の間隔は設計ルールよりも狭くな
っている。この狭幅間隔はリソグラフィ・プロセスで露
出時間によって正しく制御される（図１０Ｂ）。 【００８６】(2) トレンチ・エッチングのあと、すべて
の露出シリコン表面はクリーニングされる。キャパシタ
の誘電層はトレンチ表面上に形成される。そのあと、高
濃度ｎドープ・ポリシリコンまたはアモルファス・シリ
コン６はウェファ全面に堆積され、プレーナ化される。
シリコン６は正しい深さまで選択的にエッチング・バッ
クされトレンチを充填し、蓄積キャパシタのセル・プレ
ートを形成する。そのあと、相対的に厚層のシリコンＳ
i Ｏ2 ８が高濃度ｎドープ・ポリシリコン６の表面上に
形成され、相対的に薄層のＳi Ｏ2 ８がアンドープ・シ
リコン１５２の表面上に形成され、この形成は濃度向上
酸化法を使用して同時に行われる。相対的に薄層のＳi
Ｏ2 ８はゲート絶縁として使用される。ポリシリコンま
たはアモルファス・シリコン薄膜９はウェファ全面に堆
積され、第２マスクでパターン成形される（図１０
Ｃ）。そのあと、誘電物質（Ｓi Ｏ2 ）１０が堆積さ
れ、エッチングバックされる（図１０Ｄ）。ポリシリコ
ン９はゲート電極とワードラインを形成するように不等
方性的にエッチングされ、誘電物質１０は部分的にエッ
チングすることが可能である。このためには、ポリシリ
コンと誘電物質間の選択的エッチング速度比を選択する
必要がある。誘電物質１０はポリシリコン９のうち、エ
ッチングされない底部を保護しなければならない（図１
０Ｅ）。ゲート電極とワードラインの組合せの形状は本
実施例では最も重要である。 【００８７】(3) ゲート電極とワードラインが形成され
たあと、軽濃度ｎドープ・ソース／ドレイン領域４、ｐ
ドープ・チャネルまたは本体領域３および高濃度ｎドー
プ・ソース／ドレイン領域５がイオン注入によって形成
される。ソース／ドレインおよびチャネル領域はゲート
電極とワードラインが形成される前に形成できることは
もちろんである。浅いソース／ドレイン・エクステンシ
ョン領域、低しきい電圧チャネル領域および高パンチス
ルー抵抗本体領域は図示されていない。そのあと、誘電
物質（Ｓi Ｏ2 ）１１が堆積され、正しい深さまでエッ
チングバックされ、そのあと、自己整列シリサイド（Ｔ
ｉＳｉ2 ）１６２が高濃度ｎドープ・ソース／ドレイン
領域５上に形成される。そのあと、メタル（ポリシリコ
ンまたはポリサイド）１２はウェファ全面に堆積され
る。シリサイド（ＴｉＳｉ2 ）１６３はメタル１２上に
形成される（このステップは必要でない）。そのあと、
誘電物質１５４が堆積され、パターン成形される。誘電
物質１５４のライン幅はマスク上の最小フィーチャ・サ
イズより若干小さくなっている。これはリソグラフィ・
プロセス時に露出時間によって正しく制御される。その
あと、誘電物質１５５は堆積され、側壁スペーサを形成
するように不等方性的にエッチングされる（図１０
Ｆ）。誘電物質１５４と１５５は異なる物質でなければ
ならない。図１０Ｆ１は図１０Ｆに示す同一構造を別の
１０Ｆ線に沿って見た別の断面図である。 【００８８】(4) 側壁スペーサが形成されたあと、誘電
物質１５４はウェットエッチングによって選択的に除去
される。シリサイド１６３とメタル１２は側壁スペーサ
１５５をマスクとして使用してパターン成形される。メ
タル１２がパターン成形されるとき選択的エッチングを
使用するのが好ましいとされるのは、シリサイド１６２
とシリコン５がエッチングされないか、若干エッチング
されるだけであるからである。図１０Ｇ１は図１０Ｇに
示す同一構造を別の１０Ｇ１線に沿って見た別の断面図
を示している。 【００８９】図１０Ｈ−１０Ｋは２−Ｆセルのビットラ
インを形成する別の方法を示している。このプロセスは
次のステップからなっている。 【００９０】(1) 自己整列シリサイド（ＴｉＳｉ2 ）が
形成されたあと、メタル（合金、ポリシリコンまたはポ
リサイド）１２、シリサイド１６３および誘電物質１７
０はウェファ全面に堆積され、第１ビットラインを形成
するようにパターン成形される。メタル１２がパターン
成形されるとき選択的エッチングを使用することが好ま
しい（図１０Ｈ）。 【００９１】(2) 誘電物質１７１が堆積され、側壁スペ
ーサを形成するように不等方性的にエッチングされる
（図１０Ｈ）。誘電物質１７０と１７１は異なる物質に
することが好ましいとされるのは、選択的エッチングが
使用されるとき側壁スペーサが誘電物質１７０よりも低
くなるためである（図１０Ｊ）。 【００９２】(3) 最後に、メタル（合金、ポリシリコン
またはポリサイド）１７２が堆積されエッチングバック
されて、誘電物質１７０の上面上の余剰メタル１７２を
除去して第２ビットラインを形成する（図１０Ｋ）。 【００９３】ゲート電極とワードライン９の新規レイア
ウトは、２−Ｆセルを実現する上でキーとなっている。
ゲート電極９はシリコン・ピラー・アイランドの半分を
包み込み、ゲート電極は自己整列して１つに結合され、
ワードラインを形成している（図１０Ｅ）。新規レイア
ウトは図示の構造を注意深く調べると、理解がしやすく
なる。２−Ｆセルは世界で２番目に最小のＤＲＡＭセル
である。これは０．３μｍ設計ルールの１ギガビットＤ
ＲＡＭの製造に使用されているので、これはギガビット
ＤＲＡＭ時代への道を開くものである。しかし、ミスア
ライメントを考慮に入れたときソース、チャネル（また
はゲート）およびドレイン領域が少なくとも３フィーチ
ャ・サイズを占有しなければならないので、どのプレー
ナ・アクセス・トランジスタ・セルも、最低限６個のリ
ソグラフィック角（または６フィーチャ・サイズ）より
小さくなることはないであろう。縦形トランジスタで
は、ソース、チャネル（または本体）およびドレイン領
域はオーバラップしており、１フィーチャ・サイズだけ
を占有している。ワイヤリング問題（ワードライン、ビ
ットラインおよび相互接続のレイアウトを含む）が解決
されれば、縦形トランジスタはプレーナ・トランジスタ
より絶対的優位に立つことになる。３次元化へのデバイ
ス開発が積極的に進められる傾向にある。 第５実施例：図１１Ａ−１１Ｉ１は、１−Ｆ ＤＲＡＭ
セルを製造するプロセスのステップを示す平面断面図で
ある。このプロセスは次のステップからなっている。 【００９４】(1) 高濃度ｎ形ドープ層２は、まずインサ
イチュ・ドーピング・エピタキシ法によって高濃度ｐド
ープ・シリコン基板１上に形成される。アンドープ・シ
リコン１５２は高濃度ｎ形ドープ層２にエピタキシされ
る。誘電物質（Ｓi 3 Ｎ4 ）２７はアンドープ・シリコ
ン１５２上に堆積される。誘電物質２７とアンドープ・
シリコン１５２は碁盤目レイアウトのマスク１５０でパ
ターン成形される（図１１Ａ）。シリコン・ピラーのコ
ーナ間の間隔は設計ルールより狭くなっている。狭幅間
隔はリソグラフィ・プロセス時に露出時間によって十分
に制御することができる。パターン成形のあと、Ｓi Ｏ
2 層２１は熱酸化によってシリコン表面上に成長され
る。シリコン・ピラー・アイランドの周囲は縮小されて
いる。そのあと、Ｓi Ｏ2 側壁スペーサ２１は、ＣＦ4
＋Ｈ2 、ＣＣｌ2 Ｆ2 、Ｃ4 Ｆ8 、ＨＦまたはＣＨＦ3
をエッチングガスとして通常の方法で使用して選択的不
等方性エッチングにより形成される。トレンチ・エッチ
ング・マスクＳi 3 Ｎ4 ２７はエッチングされないか、
若干エッチングされるだけである。Ｓi Ｏ2 側壁スペー
サ２１は、第２の相対的深さのトレンチ・エッチングか
らデバイスのチャネル領域を保護するだけでなく、シリ
コン・ピラー・アイランドの上方部分の水平断面面積が
最小リソグラフィック角よりも小さくなるようにする。
第２の相対的深さのトレンチ・エッチングは高濃度ｐド
ープ基板１に食刻される（図１１Ｂ）。トレンチ・エッ
チングのあと、すべての露出シリコン表面はクリーニン
グされる。そのあと、蓄積キャパシタの誘電層７が形成
される。そのあと、高濃度ｎ形ドープ・ポリシリコンま
たはアモルファス・シリコン６がトレンチに充填され、
キャパシタ・プレートを形成する。Ｓi 3 Ｎ4 ２７とＳ
i Ｏ2 側壁スペーサ２１はウェットエッチングによって
選択的に除去され、そのあとすべての露出シリコン表面
がクリーニングされる。ゲート絶縁層８が形成され、高
濃度ｎドープ・ポリシリコン９が堆積され、ポリシリコ
ン側壁ゲート電極を形成するように不等方性的にエッチ
ングされる（図１１Ｃ）。ポリシリコン側壁ゲート電極
はシリコン領域１５２により低くなっている。これはエ
ッチングのドーピング効果を利用したためである。Ｃｌ
2 、Ｃｌ2 ＋Ａｒ、ＣＣｌ4 ＋Ａｒ、ＣＦ3 Ｃｌ、Ｓｉ
Ｃｌ4＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃｌ2 またはＣ2 Ｆ6 ＋Ｃ
ｌ2 がエッチングガスとして使用される場合は、高濃度
ｎドープ・ポリシリコン９のエッチング速度はアンドー
プ・シリコン領域１５２のそれより１５−２５倍である
ので、エッチングのドーピング効果を利用することは、
本実施例では埋込みゲート・トランジスタを形成するた
めのキーとなっている。 【００９５】(2) 側壁ゲート電極が形成されたが、側壁
ゲート電極をどのようにスマートに１つに結合したらワ
ードラインを形成できるか。これは１−Ｆセルを形成す
る上で非常に重要な問題である。 【００９６】相対的に薄層の誘電物質（Ｓi 3 Ｎ4 ）薄
膜１５６がすべての露出シリコン表面上に形成される。
そのあと、相対的に厚層の誘電物質（Ｓi Ｏ2 ）が堆積
され、側壁スペーサを形成するように選択的に不等方性
的にエッチングされる。誘電物質１５６と１５７を異な
る物質にすることが好ましいとされているのは、そのよ
うにすると選択的エッチングが使用できるからである。
そのあと、高濃度ｎドープ・ポリシリコン６がアンドー
プ・シリコン１５２と誘電物質１５６、１５７をマスク
として使用してエッチングされる。Ｃｌ2 、Ｃｌ2 ＋Ａ
ｒ、ＣＣｌ4 ＋Ａｒ、ＣＦ3 Ｃｌ、ＳｉＣｌ4 ＋Ｏ2 、
ＣＦ3 Ｂｒ＋Ｃｌ2 またはＣ2 Ｆ6 ＋Ｃｌ2 をエッチン
グ・ガスとして使用して高濃度ｎドープ・ポリシリコン
６をエッチングする必要がある。そのようにすると、ア
ンドープ・シリコン１５２がエッチングされないか、若
干エッチングされるだけである（図１１Ｄ）。 【００９７】(3) 高濃度ｎドープ・ポリシリコン６がエ
ッチングされたあと、すべての露出シリコン表面はクリ
ーニングされる。そのあと、蓄積キャパシタの誘電層１
９９が形成され、高濃度ｎ形ドープ・ポリシリコンまた
はアモルファス・シリコン１４が堆積され、正しい深さ
までエッチングバックされてトレンチを充填する。相対
的に厚層のＳi Ｏ2 １６７は高濃度ｎ形ドープ・ポリシ
リコン１４上に形成され、相対的に薄層のＳi Ｏ2 １６
７はアンドープ・シリコン領域１５２上に形成され、こ
れらの形成は濃度向上酸化法を使用して行われる。誘電
層１６７はＳi3 Ｎ4 にすることも可能であることはも
ちろんである。そのあと、高濃度ｎ形ドープ・ポリシリ
コンまたはアモルファス・シリコン１５９が堆積され、
プレーナ化される。そのあと誘電物質（Ｓi Ｏ2 ）１５
４が堆積され、パターン成形される。誘電物質（Ｓi 3
Ｎ4 ）１５５は堆積され、側壁スペーサを形成するよう
に不等方性的にエッチングされる（図１１Ｅ）。 【００９８】(4) 誘電物質１５４と１５６は異なる物質
でなければならない。そうすれば、誘電物質１５４がウ
ェットエッチングによって選択的に除去されることにな
る。誘電物質１５４が除去されたあと、誘電物質（Ｓi
3 Ｎ4 ）１５８が堆積され、側壁スペーサを形成するよ
うに不等方性的にエッチングされる。高濃度ｎ形ドープ
・ポリシリコン１５９は誘電物質１５５と１５８をマス
クとして使用し、Ｃｌ2 、Ｃｌ2 ＋Ａｒ、ＣＣｌ4 ＋Ａ
ｒ、ＣＦ3 Ｃｌ、ＳｉＣｌ4 ＋Ｏ2 、ＣＦ3 Ｂｒ＋Ｃｌ
2 およびＣ2 Ｆ6 ＋Ｃｌ2 をエッチングガスとして使用
してエッチングされる。側壁スペーサ１５５、１５８を
マスクとして使用することは、サブリソグラフィック・
パターン成形を行うための重要な方法である。アンドー
プ・シリコン１５２上の薄層誘電物質（Ｓi Ｏ2 または
Ｓi 3 Ｎ4 ）１６７が上記エッチングによって除去され
るとしても、アンドープ・シリコン１５２は、プラズマ
エッチングのドーピング効果が利用されるので若干エッ
チングされるだけである。上記エッチングが誘電物質
（Ｓi 3 Ｎ4 ）１５５、１５６、１５８および誘電物質
（Ｓi Ｏ2 ）１５７に影響しないのは、Ｃｌ原子プラズ
マによると、Ｓi ：Ｓi 3 Ｎ4 またはＳi Ｏ2 の選択的
エッチング比が高くなるためである。従って、誘導物質
（Ｓi Ｏ2 ）１５７は側壁ポリシリコン・ゲート電極を
保護し、側壁ポリシリコン・ゲート電極はゲート酸化層
を保護することになる。そのあと、誘電物質（Ｓi
Ｏ2 ）１５７は選択的に不等方性的にエッチングされ
る。選択的エッチングによると、アンドープ・シリコン
１５２、高濃度ｎドープ・ポリシリコン９と１５９およ
び誘電物質（Ｓi 3 Ｎ4 ）１５５、１５６、１５８は若
干エッチングされるだけである。ポリシリコン１５９と
誘電物質１５７の２ステップ・エッチングの目的は、高
濃度ｎドープ・ポリシリコン・ゲート電極９とアンドー
プ・シリコン領域１５２が若干エッチングされるだけに
することである。図１１Ｆと１１Ｆ１は製造プロセスの
このステージにおける平面図と、異なる１１Ｆと１１Ｆ
１線に沿った２断面図を示している。高濃度ｎ形ドープ
・ポリシリコン１５９を堆積する目的は、平坦面を形成
して側壁スペーサ１５５、１５８を形成することであ
る。さらに、高濃度ｎ形ドープ・ポリシリコン１５９
は、アンドープ・シリコン１５２、誘電物質（Ｓi 3 Ｎ
4 ）１５５、１５６、１５８および誘電物質（Ｓi
Ｏ2 ）１５７上に選択的にエッチングすることも可能で
ある。図１１Ｅ、１１Ｆおよび１１Ｆ１を注意深く観察
すれば、この製造ステップの理解が容易になる。 【００９９】(5) 誘電物質（Ｓi 3 Ｎ4 ）１５６は選択
的に除去される。誘電物質１５６と１６７が同一物質で
あっても、ポリシリコン１５９が誘電物質１６７を保護
するので問題はない。高濃度ｎ形ドープ・ポリシリコン
１５９は再度堆積され、プラズマエッチングのドーピン
グ効果を利用して正しい深さまで選択的にエッチング・
バックされる。図１１Ｇと１１Ｇ１は製造プロセスのこ
のステージにおける平面図と、異なる１１Ｇと１１Ｇ１
線に沿った２断面図を示している。製造プロセスのある
時点で、側壁ゲート電極９を高濃度ｎドープ・ポリシリ
コン１５９を使用して１つに結合して、ワードラインを
形成することができる。 【０１００】(6) 誘電物質（Ｓi Ｏ2 またはＳi
3 Ｎ4 ）１６０が堆積され、側壁スペーサを形成するよ
うに不等方性的にエッチングされる。そのあと、高濃度
ｎドープ・ポリシリコン１５９はアンドープ・シリコン
領域１５２と側壁スペーサ１６０をマスクとして使用
し、プラズマエッチングのドーピング効果を利用してエ
ッチングされる。そのあと、誘電物質（Ｓi Ｏ2 ）１６
７は選択的にエッチングされる。Ｓi Ｏ2 １９８は熱酸
化によってポリシリコン１５９と１４の表面に形成され
る。ポリシリコン１４の表面上のＳi Ｏ2 １９８は不等
方性エッチングによってエッチングされる。ポリシリコ
ン１５９の表面上のＳi Ｏ2 はエッチングが不等方性で
あるので残っている（図１１Ｈ）。誘電物質１６７がＳ
i 3 Ｎ4 であれば、Ｓi Ｏ2 １９８が最初にポリシリコ
ン１５９の表面上に形成され、そのあと誘電物質１６７
がウェットエッチングによって選択的にエッチングされ
る。選択的ウェットエッチングはＳi Ｏ2 １９８を腐食
しない。図１１Ｈ１は図１１Ｈに示す同一構造を１１Ｈ
１線に沿って見た別の断面図である。 【０１０１】(7) アモルファス・シリコン１６１はウェ
ファ全面に堆積され、Ｓi Ｏ2 １９８間の狭幅間隔を充
填するようにプレーナ化され、そのあとに続いて複数の
イオン注入が行われる。複数のイオン注入は、軽濃度ｎ
ドープ・ソース／ドレイン領域４、ソース・ドレイン間
不均質ｐドープ・チャネル（または本体）領域３１、３
２、３３および高濃度ｎドープ・ソース／ドレイン領域
５を形成する。アニーリングは注入不純物を活性化し、
アモルファス・シリコンを規則性ポリシリコンに再結晶
化する。複数のイオン注入は単結晶ＭＯＳＦＥＴのソー
ス／ドレイン領域とチャネル領域を形成し、これと同時
に、Ｓi Ｏ2 １９８間に置かれているポリシリコンＭＯ
ＳＦＥＴのソース／ドレイン領域とチャネル領域を形成
する。ポリシリコンＭＯＳＦＥＴのチャネル（または本
体）領域を狭くしたことが、このデバイスがネイル・ト
ランジスタ（nail transistor - NT）と呼ばれる所以で
ある。チャネル領域が非常に狭く（０．０１μｍ2 より
小さい）、チャネル長が相対的に長いために、ＮＴの漏
れ電流は大幅に減少し、ゲート電圧制御能力が向上して
いる。そのあとシリサイド１６２がポリシリコン１６１
上に形成される。シリサイドを形成するサーマル・サイ
クルは不純物を活性化し、アモルファス・シリコンを再
結晶化する目的に利用できる。メタル１２が堆積され、
これに続いて別の種類のメタル（またはポリサイド、窒
化物、ポリシリコン、合金）１６３が堆積される。メタ
ル１６３、１２とシリサイド１６２はサブリソグラフィ
ック・パターン成形法によってパターン成形される（図
１１Ｉ）。図１１Ｉ１は図１１Ｉに示す同一構造を１１
Ｉ１線に沿って見た別の断面図である。 【０１０２】図１２に示すように、ポリシリコン６をオ
ーバエッチングすることは重要でない。 【０１０３】図１３は図１２に示す構造をベースとする
改良構造を示す図である。相違点は基板１上の誘電物質
１９９が不等方性エッチングによって除去され、ポリシ
リコン６の表面上の誘電物質１９９が残っていることで
ある。 【０１０４】デバイス・サイズが大幅に小さくなったの
で、すべての単結晶ＭＯＳＦＥＴはポリシリコン・ネイ
ル・トランジスタ（ＮＴ）で置き換えることが可能であ
る。これはネイル・トランジスタは漏れ電流が非常に低
いためである。ＮＴは複数レベル・デバイス構造を作る
ために使用することができる（図１４）。多結晶ダイヤ
モンド薄膜１６５は、プラズマ強化化学的蒸着（ＰＥＣ
ＶＤ）によって２レベル・デバイス間に形成される。多
結晶ダイヤモンド薄膜は熱伝導と電気抵抗が高くなって
いる。従って、多結晶ダイヤモンド薄膜をデバイス間の
絶縁材として使用すると、将来の超大型集積回路の電源
制限を解消することができる。非常に薄層の誘電物質１
６４をバッファ層として使用すると、異種物質間の拡散
を減少し、異レベル・デバイス間の絶縁を向上すること
ができる（このステップは不要である）。一般的に、集
積回路の開発は無制限になる。 【０１０５】図１５Ａ−１５Ｂ１は、２−Ｆ ＤＲＡＭ
アレイが図１１Ａ−１１Ｉ１に示す構造とプロセスを使
用することにより製造できることを示している。相違点
は、ポリシリコン６がエッチングされず、ネイル・トラ
ンジスタが形成されないことである。図１５Ｂおよび１
５Ｂ１を図１１Ｇおよび１１Ｇ１と比較すると、２−Ｆ
セル構造とプロセスの理解が容易になるはずである。２
−Ｆセルの主な利点は、製造プロセスが比較的単純化さ
れていることである。２−Ｆセルのビットラインの形成
には、サブリソグラフィック・パターン成形法は不要で
ある。図１５Ｃはフロート型本体のない２−Ｆセルの構
造を示している。 【０１０６】最後に、以上の説明から理解されるよう
に、本発明の精神と範囲を逸脱しない限り、種々態様の
変更が可能である。具体的には、種々の温度、寸法、ド
ーピング濃度、イオン注入量とエネルギ、エッチング物
質、デバイス・タイプ、物質の種類、およびデバイスの
幾何学形状が挙げられているが、これらは単なる例示で
ある。シリコン、Ｓi Ｏ2 またはＳi 3 Ｎ4 は他の半導
体物質や絶縁物質で置き換えることが可能である。ドー
プ・ポリシリコンと単結晶シリコン、ポリサイドまたは
メタルは抵抗率の低い他の物質、例えば、耐熱メタル、
低融点メタル（ＡｌまたはＡｌ合金）、シリサイド、窒
化物、カーバイド、ホウ酸化物、ドープ多結晶物質、ド
ープ単結晶物質、半導体物質で置き換えることが可能で
ある。
【図面の簡単な説明】
【図１Ａ】本発明の第１実施例を示す平面断面図。
【図１Ｂ】本発明の第１実施例を示す平面断面図。
【図１Ｃ】本発明の第１実施例を示す平面断面図。
【図１Ｄ】本発明の第１実施例を示す平面断面図。
【図１Ｅ】本発明の第１実施例を示す平面断面図。
【図１Ｅ１】本発明の第１実施例を示す断面図。
【図１Ｆ】本発明の第１実施例を示す平面断面図。
【図１Ｇ】本発明の第１実施例を示す平面断面図。
【図１Ｇ１】本発明の第１実施例を示す平面断面図。
【図１Ｇ２】本発明の第１実施例を示す平面断面図。
【図１Ｇ３】本発明の第１実施例を示す平面断面図。
【図１Ｇ４】本発明の第１実施例を示す平面断面図。
【図１Ｈ】本発明の第１実施例を示す平面断面図。
【図１Ｈ１】本発明の第１実施例を示す平面断面図。
【図１Ｈ２】本発明の第１実施例を示す平面断面図。
【図１Ｈ３】本発明の第１実施例を示す平面断面図。
【図１Ｈ４】本発明の第１実施例を示す平面断面図。
【図１Ｉ】本発明の第１実施例を示す平面断面図。
【図１Ｉ１】本発明の第１実施例を示す平面断面図。
【図１Ｉ２】本発明の第１実施例を示す平面断面図。
【図１Ｉ３】本発明の第１実施例を示す平面断面図。
【図１Ｉ４】本発明の第１実施例を示す平面断面図。
【図１Ｉ５】本発明の第１実施例を示す平面断面図。
【図１Ｉ６】本発明の第１実施例を示す平面断面図。
【図１Ｉ７】本発明の第１実施例を示す平面断面図。
【図１Ｉ８】本発明の第１実施例を示す平面断面図。
【図１Ｉ９】本発明の第１実施例を示す平面断面図。
【図１Ｉ１０】本発明の第１実施例を示す平面断面図。
【図１Ｉ１１】本発明の第１実施例を示す平面断面図。
【図１ＪＡ】本発明の第１実施例を示す平面断面図。
【図１ＪＢ】本発明の第１実施例を示す平面断面図。
【図１ＪＣ】本発明の第１実施例を示す平面断面図。
【図１ＪＤ】本発明の第１実施例を示す平面断面図。
【図１ＪＥ】本発明の第１実施例を示す平面断面図。
【図１Ｋ】本発明の第１実施例を示す平面断面図。
【図２Ａ】本発明の第２実施例を示す平面断面図。
【図２Ｂ】本発明の第２実施例を示す平面断面図。
【図２Ｃ】本発明の第２実施例を示す平面断面図。
【図２ＣＡ】本発明の第２実施例を示す平面断面図。
【図２ＣＢ】本発明の第２実施例を示す平面断面図。
【図２ＣＣ】本発明の第２実施例を示す平面断面図。
【図２Ｄ】本発明の第２実施例を示す平面断面図。
【図３】本発明の第２実施例を示す断面図。
【図４Ａ】本発明の第２実施例を示す断面図。
【図４Ｂ】本発明の第２実施例を示す断面図。
【図５Ａ】本発明の第２実施例を示す平面断面図。
【図５Ｂ】本発明の第２実施例を示す平面断面図。
【図５Ｃ】本発明の第２実施例を示す平面断面図。
【図５Ｄ】本発明の第２実施例を示す平面断面図。
【図５Ｅ】本発明の第２実施例を示す平面断面図。
【図５Ｅ１】本発明の第２実施例を示す平面断面図。
【図５Ｅ２】本発明の第２実施例を示す平面断面図。
【図５Ｅ３】本発明の第２実施例を示す断面図。
【図５Ｅ４】本発明の第２実施例を示す断面図。
【図５Ｅ５】本発明の第２実施例を示す断面図。
【図５Ｅ６】本発明の第２実施例を示す断面図。
【図５Ｅ７】本発明の第２実施例を示す断面図。
【図５Ｅ８】本発明の第２実施例を示す断面図。
【図５Ｅ９】本発明の第２実施例を示す断面図。
【図６Ａ】本発明の第３実施例を示す断面図。
【図６Ｂ】本発明の第３実施例を示す断面図。
【図６Ｃ】本発明の第３実施例を示す平面断面図。
【図６Ｄ】本発明の第３実施例を示す平面断面図。
【図６Ｅ】本発明の第３実施例を示す平面断面図。
【図６Ｅ１】本発明の第３実施例を示す平面図及び回路
図。 【図６Ｅ２】本発明の第３実施例を示す平面断面図。 【図６Ｅ３】本発明の第３実施例を示す平面断面図。 【図６Ｆ】本発明の第３実施例を示す平面断面図。 【図６Ｆ１】本発明の第３実施例を示す平面断面図。 【図６Ｇ】本発明の第３実施例を示す平面断面図。 【図６Ｇ１】本発明の第３実施例を示す平面断面図。 【図６Ｇ２】本発明の第３実施例を示す平面断面図。 【図６Ｈ】本発明の第３実施例を示す平面断面図。 【図６Ｈ１】本発明の第３実施例を示す平面断面図。 【図６Ｉ】本発明の第３実施例を示す断面図。 【図６Ｊ】本発明の第３実施例を示す断面図。 【図６Ｊ１】本発明の第３実施例を示す平面図。 【図６Ｋ】本発明の第３実施例を示す断面図。 【図７Ａ】本発明の第３実施例を示す平面図。 【図７Ｂ】本発明の第３実施例を示す断面図。 【図７Ｃ】本発明の第３実施例を示す平面断面図。 【図７Ｃ１】本発明の第３実施例を示す平面図及び回路
図。 【図７Ｃ２】本発明の第３実施例を示す平面断面図。 【図７Ｃ３】本発明の第３実施例を示す平面断面図。 【図７Ｃ４】本発明の第３実施例を示す平面断面図及び
回路図。 【図７Ｃ５】本発明の第３実施例を示す平面断面図。 【図７Ｃ６】本発明の第３実施例を示す平面断面図及び
回路図。 【図７Ｃ７】本発明の第３実施例を示す平面断面図。 【図７Ｃ８】本発明の第３実施例を示す平面断面図及び
回路図。 【図７Ｄ】本発明の第３実施例を示す平面断面図。 【図７Ｄ１】本発明の第３実施例を示す平面断面図。 【図７Ｄ２】本発明の第３実施例を示す平面断面図。 【図７Ｄ３】本発明の第３実施例を示す平面断面図。 【図７Ｄ４】本発明の第３実施例を示す平面断面図。 【図７Ｄ５】本発明の第３実施例を示す平面断面図。 【図７Ｄ６】本発明の第３実施例を示す平面断面図。 【図７Ｄ７】本発明の第３実施例を示す断面図及び回路
図。 【図７Ｄ８】本発明の第３実施例を示す平面断面図。 【図７Ｄ９】本発明の第３実施例を示す平面断面図。 【図７Ｄ１０】本発明の第３実施例を示す平面断面図。 【図７Ｅ】本発明の第３実施例を示す平面断面図。 【図７Ｅ１】本発明の第３実施例を示す平面断面図。 【図７Ｅ２】本発明の第３実施例を示す平面断面図。 【図７Ｅ３】本発明の第３実施例を示す平面断面図。 【図７Ｅ４】本発明の第３実施例を示す平面断面図。 【図７Ｅ５】本発明の第３実施例を示す平面断面図。 【図７Ｅ６】本発明の第３実施例を示す平面断面図。 【図７Ｅ７】本発明の第３実施例を示す平面断面図。 【図７Ｅ８】本発明の第３実施例を示す平面断面図。 【図７Ｅ９】本発明の第３実施例を示す平面断面図。 【図７Ｅ１０】本発明の第３実施例を示す平面断面図。 【図７Ｅ１１】本発明の第３実施例を示す平面断面図。 【図７Ｆ】本発明の第３実施例を示す断面図。 【図７Ｆ１】本発明の第３実施例を示す断面図。 【図７Ｇ】本発明の第３実施例を示す断面図。 【図７Ｈ】本発明の第３実施例を示す断面図。 【図７Ｈ１】本発明の第３実施例を示す平面断面図。 【図７Ｈ２】本発明の第３実施例を示す断面図。 【図７Ｈ３】本発明の第３実施例を示す断面図。 【図７Ｈ４】本発明の第３実施例を示す断面図。 【図７Ｈ５】本発明の第３実施例を示す断面図。 【図７Ｈ６】本発明の第３実施例を示す平面断面図。 【図７Ｈ７】本発明の第３実施例を示す平面断面図。 【図７Ｈ８】本発明の第３実施例を示す平面断面図。 【図７Ｈ９】本発明の第３実施例を示す平面断面図。 【図７Ｈ１０】本発明の第３実施例を示す平面断面図。 【図８Ａ】本発明の第３実施例を示す断面図。 【図８Ｂ】本発明の第３実施例を示す断面図。 【図８Ｂ１】本発明の第３実施例を示す平面図。 【図８Ｃ】本発明の第３実施例を示す断面図。 【図８Ｄ】本発明の第３実施例を示す断面図。 【図８Ｅ】本発明の第３実施例を示す断面図。 【図８Ｅ１】本発明の第３実施例を示す平面図。 【図８Ｆ】本発明の第３実施例を示す断面図。 【図８Ｇ】本発明の第３実施例を示す断面図。 【図８Ｈ】本発明の第３実施例を示す断面図。 【図８Ｉ】本発明の第３実施例を示す断面図。 【図８Ｊ】本発明の第３実施例を示す断面図。 【図８Ｋ】本発明の第３実施例を示す断面図。 【図８Ｌ】本発明の第３実施例を示す断面図。 【図８Ｌ１】本発明の第３実施例を示す平面図。 【図８Ｍ】本発明の第３実施例を示す断面図。 【図８Ｎ】本発明の第３実施例を示す断面図。 【図９Ａ】本発明の第３実施例を示す平面図。 【図９Ｂ】本発明の第３実施例を示す平面図。 【図９Ｃ】本発明の第３実施例を示す断面図。 【図１０Ａ】本発明の第４実施例を示す平面断面図。 【図１０Ｂ】本発明の第４実施例を示す平面断面図。 【図１０Ｃ】本発明の第４実施例を示す平面断面図。 【図１０Ｄ】本発明の第４実施例を示す平面断面図。 【図１０Ｅ】本発明の第４実施例を示す平面断面図。 【図１０Ｆ】本発明の第４実施例を示す平面断面図。 【図１０Ｆ１】本発明の第４実施例を示す平面断面図。 【図１０Ｇ】本発明の第４実施例を示す平面断面図。 【図１０Ｇ１】本発明の第４実施例を示す平面断面図。 【図１０Ｈ】本発明の第４実施例を示す平面断面図。 【図１０Ｉ】本発明の第４実施例を示す平面断面図。 【図１０Ｊ】本発明の第４実施例を示す平面断面図。 【図１０Ｋ】本発明の第４実施例を示す平面断面図。 【図１１Ａ】本発明の第５実施例を示す平面断面図。 【図１１Ｂ】本発明の第５実施例を示す平面断面図。 【図１１Ｃ】本発明の第５実施例を示す平面断面図。 【図１１Ｄ】本発明の第５実施例を示す平面断面図。 【図１１Ｅ】本発明の第５実施例を示す平面断面図。 【図１１Ｆ】本発明の第５実施例を示す平面断面図。 【図１１Ｆ１】本発明の第５実施例を示す平面断面図。 【図１１Ｇ】本発明の第５実施例を示す平面断面図。 【図１１Ｇ１】本発明の第５実施例を示す平面断面図。 【図１１Ｈ】本発明の第５実施例を示す平面断面図。 【図１１Ｈ１】本発明の第５実施例を示す平面断面図。 【図１１Ｉ】本発明の第５実施例を示す平面断面図。 【図１１Ｉ１】本発明の第５実施例を示す平面断面図。 【図１２】本発明の第５実施例を示す平面断面図。 【図１３】本発明の第５実施例を示す平面断面図。 【図１４】本発明の第５実施例を示す平面断面図。 【図１５Ａ】本発明の第５実施例を示す平面断面図。 【図１５Ｂ】本発明の第５実施例を示す平面断面図。 【図１５Ｂ１】本発明の第５実施例を示す平面断面図。 【図１５Ｃ】本発明の第５実施例を示す平面断面図。
図。 【図６Ｅ２】本発明の第３実施例を示す平面断面図。 【図６Ｅ３】本発明の第３実施例を示す平面断面図。 【図６Ｆ】本発明の第３実施例を示す平面断面図。 【図６Ｆ１】本発明の第３実施例を示す平面断面図。 【図６Ｇ】本発明の第３実施例を示す平面断面図。 【図６Ｇ１】本発明の第３実施例を示す平面断面図。 【図６Ｇ２】本発明の第３実施例を示す平面断面図。 【図６Ｈ】本発明の第３実施例を示す平面断面図。 【図６Ｈ１】本発明の第３実施例を示す平面断面図。 【図６Ｉ】本発明の第３実施例を示す断面図。 【図６Ｊ】本発明の第３実施例を示す断面図。 【図６Ｊ１】本発明の第３実施例を示す平面図。 【図６Ｋ】本発明の第３実施例を示す断面図。 【図７Ａ】本発明の第３実施例を示す平面図。 【図７Ｂ】本発明の第３実施例を示す断面図。 【図７Ｃ】本発明の第３実施例を示す平面断面図。 【図７Ｃ１】本発明の第３実施例を示す平面図及び回路
図。 【図７Ｃ２】本発明の第３実施例を示す平面断面図。 【図７Ｃ３】本発明の第３実施例を示す平面断面図。 【図７Ｃ４】本発明の第３実施例を示す平面断面図及び
回路図。 【図７Ｃ５】本発明の第３実施例を示す平面断面図。 【図７Ｃ６】本発明の第３実施例を示す平面断面図及び
回路図。 【図７Ｃ７】本発明の第３実施例を示す平面断面図。 【図７Ｃ８】本発明の第３実施例を示す平面断面図及び
回路図。 【図７Ｄ】本発明の第３実施例を示す平面断面図。 【図７Ｄ１】本発明の第３実施例を示す平面断面図。 【図７Ｄ２】本発明の第３実施例を示す平面断面図。 【図７Ｄ３】本発明の第３実施例を示す平面断面図。 【図７Ｄ４】本発明の第３実施例を示す平面断面図。 【図７Ｄ５】本発明の第３実施例を示す平面断面図。 【図７Ｄ６】本発明の第３実施例を示す平面断面図。 【図７Ｄ７】本発明の第３実施例を示す断面図及び回路
図。 【図７Ｄ８】本発明の第３実施例を示す平面断面図。 【図７Ｄ９】本発明の第３実施例を示す平面断面図。 【図７Ｄ１０】本発明の第３実施例を示す平面断面図。 【図７Ｅ】本発明の第３実施例を示す平面断面図。 【図７Ｅ１】本発明の第３実施例を示す平面断面図。 【図７Ｅ２】本発明の第３実施例を示す平面断面図。 【図７Ｅ３】本発明の第３実施例を示す平面断面図。 【図７Ｅ４】本発明の第３実施例を示す平面断面図。 【図７Ｅ５】本発明の第３実施例を示す平面断面図。 【図７Ｅ６】本発明の第３実施例を示す平面断面図。 【図７Ｅ７】本発明の第３実施例を示す平面断面図。 【図７Ｅ８】本発明の第３実施例を示す平面断面図。 【図７Ｅ９】本発明の第３実施例を示す平面断面図。 【図７Ｅ１０】本発明の第３実施例を示す平面断面図。 【図７Ｅ１１】本発明の第３実施例を示す平面断面図。 【図７Ｆ】本発明の第３実施例を示す断面図。 【図７Ｆ１】本発明の第３実施例を示す断面図。 【図７Ｇ】本発明の第３実施例を示す断面図。 【図７Ｈ】本発明の第３実施例を示す断面図。 【図７Ｈ１】本発明の第３実施例を示す平面断面図。 【図７Ｈ２】本発明の第３実施例を示す断面図。 【図７Ｈ３】本発明の第３実施例を示す断面図。 【図７Ｈ４】本発明の第３実施例を示す断面図。 【図７Ｈ５】本発明の第３実施例を示す断面図。 【図７Ｈ６】本発明の第３実施例を示す平面断面図。 【図７Ｈ７】本発明の第３実施例を示す平面断面図。 【図７Ｈ８】本発明の第３実施例を示す平面断面図。 【図７Ｈ９】本発明の第３実施例を示す平面断面図。 【図７Ｈ１０】本発明の第３実施例を示す平面断面図。 【図８Ａ】本発明の第３実施例を示す断面図。 【図８Ｂ】本発明の第３実施例を示す断面図。 【図８Ｂ１】本発明の第３実施例を示す平面図。 【図８Ｃ】本発明の第３実施例を示す断面図。 【図８Ｄ】本発明の第３実施例を示す断面図。 【図８Ｅ】本発明の第３実施例を示す断面図。 【図８Ｅ１】本発明の第３実施例を示す平面図。 【図８Ｆ】本発明の第３実施例を示す断面図。 【図８Ｇ】本発明の第３実施例を示す断面図。 【図８Ｈ】本発明の第３実施例を示す断面図。 【図８Ｉ】本発明の第３実施例を示す断面図。 【図８Ｊ】本発明の第３実施例を示す断面図。 【図８Ｋ】本発明の第３実施例を示す断面図。 【図８Ｌ】本発明の第３実施例を示す断面図。 【図８Ｌ１】本発明の第３実施例を示す平面図。 【図８Ｍ】本発明の第３実施例を示す断面図。 【図８Ｎ】本発明の第３実施例を示す断面図。 【図９Ａ】本発明の第３実施例を示す平面図。 【図９Ｂ】本発明の第３実施例を示す平面図。 【図９Ｃ】本発明の第３実施例を示す断面図。 【図１０Ａ】本発明の第４実施例を示す平面断面図。 【図１０Ｂ】本発明の第４実施例を示す平面断面図。 【図１０Ｃ】本発明の第４実施例を示す平面断面図。 【図１０Ｄ】本発明の第４実施例を示す平面断面図。 【図１０Ｅ】本発明の第４実施例を示す平面断面図。 【図１０Ｆ】本発明の第４実施例を示す平面断面図。 【図１０Ｆ１】本発明の第４実施例を示す平面断面図。 【図１０Ｇ】本発明の第４実施例を示す平面断面図。 【図１０Ｇ１】本発明の第４実施例を示す平面断面図。 【図１０Ｈ】本発明の第４実施例を示す平面断面図。 【図１０Ｉ】本発明の第４実施例を示す平面断面図。 【図１０Ｊ】本発明の第４実施例を示す平面断面図。 【図１０Ｋ】本発明の第４実施例を示す平面断面図。 【図１１Ａ】本発明の第５実施例を示す平面断面図。 【図１１Ｂ】本発明の第５実施例を示す平面断面図。 【図１１Ｃ】本発明の第５実施例を示す平面断面図。 【図１１Ｄ】本発明の第５実施例を示す平面断面図。 【図１１Ｅ】本発明の第５実施例を示す平面断面図。 【図１１Ｆ】本発明の第５実施例を示す平面断面図。 【図１１Ｆ１】本発明の第５実施例を示す平面断面図。 【図１１Ｇ】本発明の第５実施例を示す平面断面図。 【図１１Ｇ１】本発明の第５実施例を示す平面断面図。 【図１１Ｈ】本発明の第５実施例を示す平面断面図。 【図１１Ｈ１】本発明の第５実施例を示す平面断面図。 【図１１Ｉ】本発明の第５実施例を示す平面断面図。 【図１１Ｉ１】本発明の第５実施例を示す平面断面図。 【図１２】本発明の第５実施例を示す平面断面図。 【図１３】本発明の第５実施例を示す平面断面図。 【図１４】本発明の第５実施例を示す平面断面図。 【図１５Ａ】本発明の第５実施例を示す平面断面図。 【図１５Ｂ】本発明の第５実施例を示す平面断面図。 【図１５Ｂ１】本発明の第５実施例を示す平面断面図。 【図１５Ｃ】本発明の第５実施例を示す平面断面図。
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フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ６８１Ａ
29/78 ６８１Ｂ
9447−4Ｍ 29/78 ６５３Ｃ
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の半導体デバイスの側壁を取り巻く
導電薄膜と、溝の底のパターン成形物質の下の導電薄膜
とを含んでいることを特徴とする導電ライン。 【請求項２】 前記半導体デバイスは縦形電界効果トラ
ンジスタであることを特徴とする請求項１に記載の導電
ライン。 【請求項３】 前記導電薄膜は前記半導体デバイスの上
面部分よりも大幅に低くなっていることを特徴とする請
求項１に記載の導電ライン。 【請求項４】 前記パターン成形物質は導電性であり、
該パターン成形物質は前記導電薄膜のパターン成形マス
クであると共に、該導電ラインの抵抗を減少するために
該導電ラインの一部にもなっていることを特徴とする請
求項１に記載の導電ライン。 【請求項５】 前記導電薄膜と前記パターン成形物質は
前記半導体デバイスの上面部分よりも大幅に低くなって
いることを特徴とする請求項４に記載の導電ライン。 【請求項６】 第１半導体と、 前記第１半導体上の第２半導体と、 前記第２半導体上の第３高濃度ドープ半導体と、 該第１半導体上の第４半導体と、 前記第４半導体上の第５高濃度ドープ半導体と、 該第２半導体、該第３半導体、該第４半導体、および前
記第５半導体を複数の領域に分割する誘電体と、 該第３半導体上と該第５半導体上にそれぞれ実装された
複数の半導体デバイスと、 前記複数の半導体デバイスの側壁を取り巻く導電薄膜
と、溝の底のパターン成形物質の下の導電薄膜とを含ん
でいる複数の導電ラインとを備えていることを特徴とす
る基本構造。 【請求項７】 一部のエリアにおける前記誘電体の垂直
方向の寸法は異なっていることを特徴とする請求項６に
記載の基本構造。 【請求項８】 前記導電薄膜は前記半導体デバイスの上
面部分よりも大幅に低くなっていることを特徴とする請
求項６に記載の導電ライン。 【請求項９】 前記第１半導体は高濃度にドーピングさ
れていることを特徴とする請求項６に記載の基本構造。 【請求項１０】 前記第２半導体は軽濃度にドーピング
されていることを特徴とする請求項６に記載の基本構
造。 【請求項１１】 請求項６の前記第４半導体は、相対的
に高濃度ドープ半導体と相対的に低濃度ドープ半導体を
さらに含んでいる。 【請求項１２】 前記第２半導体と前記第５半導体は前
記第１半導体と同じ導電形をもち、前記第３半導体と前
記第４半導体は該第１半導体と反対の導電形をもってい
ることを特徴とする請求項６に記載の基本構造。 【請求項１３】 最低限４個のリソグラフィック角のセ
ル・サイズをもつ超高密度ダイナミックランダムアクセ
スメモリ・アレイ、最低限４０個のリソグラフィック角
のセル・サイズをもつ超高密度完全単結晶半導体６−Ｔ
スタチックランダムアクセスメモリ・アレイ、および極
高密度ロジック回路を製造することを特徴とする請求項
６に記載の基本構造。 【請求項１４】 第１半導体と、 前記第１半導体上の第２半導体と、 前記第２半導体上の第３半導体と、 前記第２半導体上の第４半導体と、 前記第４半導体上の第５半導体と、 該第２半導体上の第６半導体と、 前記第６半導体上の第７半導体と、 該第２半導体、該第３半導体、該第４半導体、該第５半
導体、該第６半導体、および前記第７半導体を複数の領
域に分割する包囲物質と、 該第３半導体、該第５半導体、および該第７半導体上に
それぞれ実装された複数の半導体デバイスと、 前記複数の半導体デバイスの側壁を取り巻く導電薄膜
と、溝の底のパターン成形物質の下の導電薄膜とを含ん
でいる複数の導電ラインとを備えていることを特徴とす
る基本構造。 【請求項１５】 一部のエリアにおける前記包囲物質の
垂直方向の寸法は異なっていることを特徴とする請求項
１４に記載の基本構造。 【請求項１６】 請求項１４の前記包囲物質は、薄層の
絶縁薄膜と、誘電体と、第８半導体とをさらに含んでい
る。 【請求項１７】 前記誘電体は前記第８半導体上にある
ことを特徴とする請求項１６に記載の包囲物質。 【請求項１８】 前記導電薄膜は前記半導体デバイスの
上面部分よりも大幅に低くなっていることを特徴とする
請求項１４に記載の基本構造。 【請求項１９】 前記第１半導体は高濃度にドーピング
されていることを特徴とする請求項１４に記載の基本構
造。 【請求項２０】 前記第２半導体は高濃度にドーピング
されていることを特徴とする請求項１４に記載の基本構
造。 【請求項２１】 前記第３半導体は高濃度にドーピング
されていることを特徴とする請求項１４に記載の基本構
造。 【請求項２２】 請求項１４の前記第４半導体は、相対
的に高濃度ドープ半導体と相対的に低濃度ドープ半導体
をさらに含んでいる。 【請求項２３】 前記第５半導体と前記第７半導体は高
濃度にドーピングされ、前記第６半導体は低濃度にドー
ピングされていることを特徴とする請求項１４に記載の
基本構造。 【請求項２５】 前記第４半導体と前記第７半導体は前
記第１半導体と同じ導電形をもち、前記第２、第３、第
５および第６半導体は該第１半導体と反対の導電形をも
っていることを特徴とする請求項１３に記載の基本構
造。 【請求項２６】 最低限４個のリソグラフィック角のセ
ル・サイズをもつ超高密度ダイナミックランダムアクセ
スメモリ・アレイ、最低限４０個のリソグラフィック角
のセル・サイズをもつ超高密度完全単結晶半導体６−Ｔ
スタチックランダムアクセスメモリ・アレイ、および極
高密度ロジック回路を製造することを特徴とする請求項
１３に記載の基本構造。 【請求項２７】 半導体アイランドのほぼ半分を取り巻
く導電薄膜と、 １つに結合されて導電ラインを形成するようにセルフア
ライメント（自己整列）された複数の導電薄膜と、 前記導電薄膜と前記半導体アイランド間の薄層誘電薄膜
とを備えていることを特徴とする基本構造。 【請求項２８】 前記導電薄膜は前記半導体アイランド
の上面部分よりも大幅に低くなっていることを特徴とす
る請求項２７に記載の基本構造。 【請求項２９】 半導体アイランドを取り巻いていて、
相互間が切り離されている導電薄膜と、 前記導電薄膜と前記半導体アイランド間の薄層誘電薄膜
と、 該導電薄膜を取り巻く誘電体と、 導電材料とを備え、該導電材料の１つは前記２導電薄膜
を接続して導電ラインを形成し、相互間が切り離されて
いることを特徴とする基本構造。 【請求項３０】 前記導電薄膜と前記導電材料は前記半
導体アイランドの上面部分よりも大幅に低くなっている
ことを特徴とする請求項２９に記載の基本構造。 【請求項３１】 基板と、 キャパシタのセル・プレートと誘電体によって取り囲ま
れた複数の蓄積ノードと、 複数の半導体デバイスと、 前記半導体デバイスの側壁を取り巻く導電薄膜と、溝の
底のパターン成形物質の下の導電薄膜とを含んでいる複
数のワードラインと、 複数のビットラインとを備えていることを特徴とする超
高密度ダイナミックランダムアクセスメモリ・アレイ。 【請求項３２】 前記ビットラインの一部の部分は前記
半導体デバイス上にあり、ビットラインの他の部分は該
半導体デバイスの側壁に接着されていることを特徴とす
る請求項３１に記載の超高密度ダイナミックランダムア
クセスメモリ・アレイ。 【請求項３３】 前記導電薄膜は前記ビットラインより
も大幅に低くなっていることを特徴とする請求項３１に
記載の超高密度ダイナミックランダムアクセスメモリ・
アレイ。 【請求項３４】 前記パターン成形物質は導電性であ
り、該パターン成形物質は前記導電薄膜のパターン成形
マスクであると共に、前記ワードラインの抵抗を減少す
るために該ワードラインの一部でもあることを特徴とす
る請求項３１に記載の超高密度ダイナミックランダムア
クセスメモリ・アレイ。 【請求項３５】 前記導電薄膜と前記パターン成形物質
は前記ビットラインよりも大幅に低くなっていることを
特徴とする請求項３４に記載の超高密度ダイナミックラ
ンダムアクセスメモリ・アレイ。 【請求項３６】 前記半導体デバイスの能動領域の水平
断面の面積は最低限１つのリソグラフィック角より小さ
く、前記蓄積ノードの水平断面の面積は最低限１つのリ
ソグラフィック角より大きいことを特徴とする請求項３
１に記載の超高密度ダイナミックランダムアクセスメモ
リ・アレイ。 【請求項３７】 前記基板と蓄積ノードは、高濃度ドー
プ半導体であることを特徴とする請求項３１に記載の超
高密度ダイナミックランダムアクセスメモリ・アレイ。 【請求項３８】 請求項３１の超高密度ダイナミックラ
ンダムアクセスメモリ・アレイは、前記導電薄膜と前記
セル・プレート間の誘電体をさらに含む。 【請求項３９】 前記半導体デバイスのチャネル長とし
きい電圧はイオン注入によって決定されることを特徴と
する請求項３１に記載の超高密度ダイナミックランダム
アクセスメモリ・アレイ。 【請求項４０】 前記半導体デバイスのチャネル長は２
つのイオン注入によって決定されることを特徴とする請
求項３１に記載の超高密度ダイナミックランダムアクセ
スメモリ・アレイ。 【請求項４１】 前記半導体デバイスのチャネル長は前
記イオン注入のドーピング・プロフィールが使用される
とき１つのイオン注入によってのみ決定されることを特
徴とする請求項３１に記載の超高密度ダイナミックラン
ダムアクセスメモリ・アレイ。 【請求項４２】 前記導電薄膜は、前記半導体デバイス
の浅いソースとドレイン・エクステンション領域を形成
するためにドーピング・マスクとして使用されることを
特徴とする請求項３１に記載の超高密度ダイナミックラ
ンダムアクセスメモリ・アレイ。 【請求項４３】 前記蓄積ノードはピラー形状であるこ
とを特徴とする請求項３１に記載の超高密度ダイナミッ
クランダムアクセスメモリ・アレイ。 【請求項４４】 前記蓄積ノードはチューブ形状である
ことを特徴とする請求項３１に記載の超高密度ダイナミ
ックランダムアクセスメモリ・アレイ。 【請求項４５】 前記チューブ形状の蓄積ノードの外面
と内面のドーピング濃度は異なることを特徴とする請求
項３１に記載の超高密度ダイナミックランダムアクセス
メモリ・アレイ。 【請求項４６】 アクセス・トランジスタとロジック・
トランジスタを含むすべてのトランジスタの下の超高密
度ダイナミックランダムアクセスメモリ・アレイのビッ
ト・ライン。 【請求項４７】 多段レベル相互接続およびコンタクト
材料から作られている超高密度ダイナミックランダムア
クセスメモリ・アレイの蓄積ノード。 【請求項４８】 絶縁材料によって完全に包囲されてい
ることを特徴とする請求項４７の蓄積ノード。 【請求項４９】 前記ダイナミックランダムアクセスメ
モリ・アレイのほぼ全面積を占めていることを特徴とす
る請求項４７の蓄積ノード。 【請求項５０】 前記隣り合う２蓄積ノード間の間隔は
最小限のリソグラフィック・ライン幅よりも大幅に小さ
いことを特徴とする請求項４７に記載の蓄積ノード。 【請求項５１】 前記蓄積ノードはピラー形状であるこ
とを特徴とする請求項４７に記載の蓄積ノード。 【請求項５２】 前記蓄積ノードはチューブ形状である
ことを特徴とする請求項４７に記載の蓄積ノード。 【請求項５３】 多段レベル相互接続材料から作られて
いることを特徴とする超高密度ダイナミックランダムア
クセスメモリ・アレイの蓄積ノード。 【請求項５４】 多段レベル・コンタクト材料から作ら
れていることを特徴とする超高密度ダイナミックランダ
ムアクセスメモリ・アレイの蓄積ノード。 【請求項５５】 多段レベル相互接続およびコンタクト
材料から作られていることを特徴とする超高密度ダイナ
ミックランダムアクセスメモリ・アレイの蓄積ノードの
部分。 【請求項５６】 多段レベル相互接続材料から作られて
いることを特徴とする超高密度ダイナミックランダムア
クセスメモリ・アレイの蓄積ノードの部分。 【請求項５７】 多段レベル・コンタクト材料から作ら
れていることを特徴とする超高密度ダイナミックランダ
ムアクセスメモリ・アレイの蓄積ノードの部分。 【請求項５８】 縦形電界効果トランジスタの高濃度ド
ープ・ソース領域とドレイン領域間で不均一である水平
ドーピング・プロフィールと垂直ドーピング・プロフィ
ール。 【請求項５９】 相対的に低ドーピング本体領域と、相
対的に高ドーピング本体領域と、相対的に低ドーピング
・チャネル領域と、前記高濃度ドープ・ソースとドレイ
ン領域間の浅いソースとドレイン・エクステンション領
域とを含んでいることを特徴とする請求項５９の縦形電
界効果トランジスタ。 【請求項６０】 相対的に低ドーピング本体領域と、相
対的に高ドーピング本体領域と、相対的に低ドーピング
埋込みチャネル領域と、前記高濃度ドープ・ソースとド
レイン領域間の浅いソースとドレイン・エクステンショ
ン領域とを含んでいることを特徴とする請求項５９の縦
形電界効果トランジスタ。 【請求項１７４】 基板と、前記基板上に堆積された複
数の半導体アイランドと、 前記複数の半導体アイランドを取り巻く導電薄膜であっ
て、該導電薄膜は複数の導電ラインを形成するようにパ
ターン成形されているものと、 パターン成形物質であって、該パターン成形物質は導電
性であり、該パターン成形物質は該導電薄膜のパターン
成形マスクであるだけでなく、前記複数の導電ラインの
各々の抵抗を減少するために該複数の導電ラインの各々
の一部でもあるものと、 該導電薄膜と前記複数の半導体アイランドの各々の間の
絶縁薄膜とを備えていることを特徴とする基本構造。 【請求項１７５】 前記複数の半導体アイランドは複数
の縦形電界効果トランジスタであって、前記導電薄膜は
該複数の縦形電界効果トランジスタの各々のゲート電極
であると共に、該複数の縦形電界効果トランジスタのソ
ースとドレイン・エクステンション領域のドーピング・
マスクでもあることを特徴とする請求項１７４に記載の
基本構造。 【請求項１７６】 請求項１７４の基本構造は、さらに
ダイナミックランダムアクセスメモリ・アレイを形成す
る。 【請求項１７７】 請求項１７４の基本構造は、さらに
スタチックランダムアクセスメモリ・アレイを形成す
る。 【請求項１８０】 半導体アイランドを取り囲む導電薄
膜と、 前記導電薄膜と前記半導体アイランド間の誘電薄膜とを
備え、 該半導体アイランドは縦形電界効果トランジスタであ
り、該導電薄膜は該縦形電界効果トランジスタのゲート
電極であり、前記誘電薄膜は該縦形電界効果トランジス
タのゲート絶縁体であり、 水平ドーピング・プロフィールと垂直ドーピング・プロ
フィールは、共に該縦形電界効果トランジスタの高濃度
ドープ・ソースとドレイン領域間で均一でないことを特
徴とする基本構造。 【請求項１８１】 低ドーピング本体領域と、高ドーピ
ング本体領域と、低ドーピング・チャネル領域と、前記
高濃度ドープ・ソースとドレイン領域間のソースおよび
ドレイン・エクステンション領域とを含んでいる請求項
１８０の縦形電界効果トランジスタ。 【請求項１８２】 低ドーピング本体領域と、高ドーピ
ング本体領域と、低ドーピング埋込みチャネル領域と、
前記高濃度ドープ・ソースとドレイン領域間のソースお
よびドレイン・エクステンション領域とを含んでいる請
求項１８０の縦形電界効果トランジスタ。 【請求項１８３】 ダイナミックランダムアクセスメモ
リ・アレイをさらに形成している請求項１８０の縦形電
界効果トランジスタ。 【請求項１８４】 スタチックランダムアクセスメモリ
・アレイをさらに形成している請求項１８０の縦形電界
効果トランジスタ。 【請求項１８５】 基板と、 前記基板上に堆積された複数の半導体アイランドと、 前記複数の半導体アイランドを取り囲む導電薄膜であっ
て、該導電薄膜は複数の導電ラインを形成するようにパ
ターン成形されているものと、 ダイナミックランダムアクセスメモリ・アレイであっ
て、該ダイナミックランダムアクセスメモリ・アレイは
複数の異なるドーピング濃度の蓄積ノードを含んでいる
ものと、 該導電薄膜と該複数の半導体アイランドの各々の間の絶
縁薄膜とを備えていることを特徴とする基本構造。 【請求項１８６】 基板と、 前記基板上に堆積された複数の半導体アイランドと、 前記複数の半導体アイランドを取り囲む導電薄膜であっ
て、該導電薄膜は複数の導電ラインを形成するようにパ
ターン成形されているものと、 ダイナミックランダムアクセスメモリ・アレイであっ
て、該ダイナミックランダムアクセスメモリ・アレイは
複数のチューブ形状の蓄積ノードを含んでおり、該複数
のチューブ形状の蓄積ノードの各々は複数の異なるドー
ピング濃度の半導体を含んでいるものと、 該導電薄膜と該複数の半導体アイランドの各々の間の絶
縁薄膜とを備えていることを特徴とする基本構造。 【請求項１８７】 基板と、 前記基板上に堆積された複数の半導体アイランドと、 該基板上に堆積された複数の導電薄膜であって、 該複数の導電薄膜は前記複数の半導体アイランドの各々
を３６０度未満にわたって取り囲んでおり、 セルフアライメントされた該複数の導電薄膜は複数の導
電ラインを形成するように１つに結合されており、 前記複数の導電ラインは相互に分離されているものと、 該複数の導電薄膜の各々と該複数の半導体アイランドの
間の絶縁薄膜であって、 該複数の半導体アイランドの各々は縦形電界効果トラン
ジスタを含んでおり、 該複数の導電薄膜の各々は前記縦形電界効果トランジス
タのゲート電極であり、 前記絶縁薄膜は該縦形電界効果トランジスタのゲート絶
縁体であり、 水平ドーピング・プロフィールと垂直ドーピング・プロ
フィールは共に該縦形電界効果トランジスタの高濃度ド
ープ・ソースとドレイン領域間で均一になっていないも
のとを備えていることを特徴とする基本構造。 【請求項１８８】 請求項１８７の縦形電界効果トラン
ジスタは、低ドーピング本体領域と、高ドーピング本体
領域と、低ドーピング・チャネル領域と、高濃度ドープ
・ソースとドレイン領域の間のソースとドレイン・エク
ステンション領域とを含んでいる。 【請求項１８９】 請求項１８７の縦形電界効果トラン
ジスタは、低ドーピング本体領域と、高ドーピング本体
領域と、低ドーピング埋込みチャネル領域と、高濃度ド
ープ・ソースとドレイン領域の間のソースとドレイン・
エクステンション領域とを含んでいる。 【請求項１９０】 基板と、 前記基板上に堆積された複数の半導体アイランドと、 該基板上に堆積された複数の導電薄膜であって、 前記複数の導電薄膜の各々は前記複数の半導体アイラン
ドの各々を３６０度未満にわたって取り巻いており、 セルフアライメントされた該複数の電導薄膜は複数の導
電ラインを形成するように１つに結合されており、 前記複数の導電ラインは相互に分離されているものと、 該複数の導電薄膜の各々と該半導体アイランドの各々の
間の絶縁薄膜と、 ダイナミックランダムアクセスメモリ・アレイであっ
て、 該複数の導電ラインは前記ダイナミックランダムアクセ
スメモリ・アレイのワード・ラインであるものと、 パターン成形物質であって、 前記パターン成形物質は導電性であり、該パターン成形
物質は該複数の導電薄膜のパターン成形マスクであると
共に、前記ワード・ラインの抵抗を減少するために該ワ
ードラインの各々の一部にもなっているものとを備えて
いることを特徴とする基本構造。 【請求項１９１】 前記ダイナミックランダムアクセス
メモリ・アレイは、複数のビットラインと半導体デバイ
スを含んでいることを特徴とする請求項１９０に記載の
基本構造。 【請求項１９２】 前記複数のビットラインの一部の部
分は前記半導体アイランド上にあり、該複数のビットラ
インの他の部分は該複数の半導体アイランドの側壁に接
着していることを特徴とする請求項１９１に記載の基本
構造。 【請求項１９３】 前記ダイナミックランダムアクセス
メモリ・アレイは複数の２レベル・ビットラインを含ん
でいることを特徴とする請求項１９０に記載の基本構
造。 【請求項１９４】 基板と、 前記基板上に堆積された複数の半導体アイランドと、 該基板上に堆積された複数の導電薄膜であって、 前記複数の導電薄膜の各々は前記複数の半導体アイラン
ドの各々を３６０度未満にわたって取り巻いており、 セルフアライメントされた該複数の電導薄膜は複数の導
電ラインを形成するように１つに結合されており、 前記複数の導電ラインは相互に分離されているものと、 該複数の導電薄膜の各々と該半導体アイランドの各々の
間の絶縁薄膜と、 パターン成形物質であって、 前記パターン成形物質は導電性であり、該パターン成形
物質は該複数の導電薄膜のパターン成形マスクであると
共に、前記複数の導電ラインの抵抗を減少するために該
複数の導電ラインの各々の一部にもなっているものとを
備えていることを特徴とする基本構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242502A JPH1079482A (ja) | 1996-08-09 | 1996-08-09 | 超高密度集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242502A JPH1079482A (ja) | 1996-08-09 | 1996-08-09 | 超高密度集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079482A true JPH1079482A (ja) | 1998-03-24 |
Family
ID=17090058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242502A Pending JPH1079482A (ja) | 1996-08-09 | 1996-08-09 | 超高密度集積回路 |
Country Status (1)
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