CN102956488B - 功率晶体管的制作方法 - Google Patents
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Abstract
本发明公开了一种功率晶体管的制作方法，本发明方法通过在栅多晶硅顶部形成的绝缘介质层、以及绝缘介质层侧面形成的侧壁介质层作为承压区刻蚀的硬掩膜，减少了正面工艺所需要的掩膜版的数量，能提高芯片内晶体管的密度。本发明方法通过在P型阱区中刻蚀形成一沟槽并在沟槽内部填充P型多晶硅层和N型多晶硅层、并对P型多晶硅层和N型多晶硅层进行退火推进形成纵向分布的源极和背栅接触区，能提高器件的抗闩锁的能力，还有利于获得更小的导通电阻、更低的饱和压降和更大的电流驱动能力的功率器件。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种功率晶体管的制作方法。
背景技术
在功率和高压器件的应用中，希望晶体管的导通电阻更小、饱和压降更低、电流驱动能力更大，如何能在一定的芯片面积内集成更多的器件就显得尤为重要。但不同掩膜版之间的对准偏差，使得器件尺寸无法按需求而缩小，而更精准的光刻技术使得制造成本昂贵，不利于量产。此外，阱区的空穴电流达到一定程度时，会抬高阱区电位，使得源-阱结势垒下降，造成寄生双极晶体管的开启，栅极此时便无法控制电流开关，发生闩锁效应。
发明内容
本发明所要解决的技术问题是提供一种功率晶体管的制作方法，能减少正面工艺所需要的掩膜版的数量、提高芯片内晶体管的密度，能减少P型阱区的空穴的积累、提高抗闩锁的能力，能获得更小的导通电阻、更低的饱和压降和更大的电流驱动能力的功率晶体管器件。
为解决上述技术问题，本发明提供的功率晶体管的制作方法包括如下步骤：
步骤一、在N型承压区的表面由下往上依次形成栅氧化层、栅多晶硅和绝缘介质层；采用光刻刻蚀对所述绝缘介质层和所述栅多晶硅进行刻蚀形成栅极。
步骤二、以所述绝缘介质层为第一掩膜进行离子注入形成P型阱并对所述P型阱进行退火推进，推进到所述栅多晶硅底部的部分所述P型阱组成沟道区。
步骤三、在所述绝缘介质层的侧面形成侧墙介质层；以所述绝缘介质层和所述侧墙介质层为第二掩膜进行刻蚀并形成沟槽，所述刻蚀的刻蚀深度小于所述P型阱的深度、所述沟槽的底部处于所述P型阱中。
步骤四、在所述沟槽淀积P型多晶硅，所述P型多晶硅未将所沟槽填满；再在所述沟槽淀积N型多晶硅，所述N型多晶硅位于所述P型多晶硅顶部并将所述沟槽完全填满。
步骤五、进行第二次退火推进形成纵向分布的源极和背栅接触区，所述源极由所述N型多晶硅扩散形成、所述背栅接触区由所述P型多晶硅扩散形成。
步骤六、形成金属接触；所述源极和所述背栅接触区的金属接触为同一金属接触、且该金属接触是先形成一穿过所述N型多晶硅并进入到P型多晶硅的接触孔后再填入金属形成。
进一步的改进是，步骤一中所述N型承压区为外延层、或直拉单晶硅、或区熔单晶硅；所述N型承压区的掺杂杂质为磷或砷，掺杂杂质的体浓度为1.0E13cm-3～1.0E16cm-3。
进一步的改进是，步骤一中所述绝缘介质层的组成材料为氧化硅、氮化硅或氮氧化硅，厚度为0.5μm～2μm。
进一步的改进是，步骤二中所述P型阱的离子注入的杂质为硼或氟化硼，注入剂量为1.0E13cm-2～1.0E14cm-2；所述P型阱的退火温度为1000℃～1200℃。
进一步的改进是，步骤三中所述侧墙介质层的组成材料为氧化硅、氮化硅或氮氧化硅，厚度为0.5μm～1μm；所述沟槽的宽度为0.5μm以上、所述沟槽的深度为1μm。
进一步的改进是，步骤四中所述P型多晶硅的掺杂杂质为硼或氟化硼、体浓度为1.0E18cm-3～1.0E21cm-3；所述N型多晶硅的掺杂杂质为磷或砷、体浓度为1.0E19cm-3～1.0E21cm-3；所述P型多晶硅和所述N型多晶硅的厚度分别为所述沟槽的深度的1/2。
进一步的改进是，步骤五中所述第二次退火推进的温度为1000℃～1200℃、时间为30分钟～60分钟。
进一步的改进是，所述功率晶体管为一种硅基器件，或者所述功率晶体管为一种化合物半导体器件。
进一步的改进是，所述功率晶体管为纵向双扩散场效应晶体管；或者，所述功率晶体管为绝缘栅双极晶体管。
本发明方法通过在栅多晶硅顶部形成的绝缘介质层、以及绝缘介质层侧面形成的侧壁介质层作为承压区刻蚀的硬掩膜，减少了正面工艺所需要的掩膜版的数量，能提高芯片内晶体管的密度。本发明方法形成的纵向分布的源极和背栅接触区能提高器件的抗闩锁的能力，有利于获得更小的导通电阻、更低的饱和压降和更大的电流驱动能力的功率器件。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是本发明实施例方法流程图；
图2-图7是本发明实施例方法的各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例方法流程图；如图2至图7所示是本发明实施例方法的各步骤中的器件结构示意图。本发明实施例功率晶体管的制作方法包括如下步骤：
步骤一、如图2所示，在N型承压区101的表面由下往上依次形成栅氧化层103、栅多晶硅104和绝缘介质层105；采用光刻刻蚀对所述绝缘介质层105和所述栅多晶硅104进行刻蚀形成所述栅极。
所述隔离型功率晶体管能为一种硅基器件、或者为一种化合物半导体器件。所述隔离型功率晶体管为硅基器件时，所述N型承压区101为硅外延层、或直拉单晶硅、或区熔单晶硅。所述隔离型功率晶体管为化合物半导体器件时，所述N型承压区101为化合物半导体外延层。所述N型承压区101的掺杂杂质为磷或砷，掺杂杂质的体浓度为1.0E13cm-3～1.0E16cm-3。
所述绝缘介质层105的组成材料为氧化硅、氮化硅或氮氧化硅，厚度为0.5μm～2μm。
步骤二、如图3所示，以所述绝缘介质层105为第一掩膜进行离子注入形成P型阱102并对所述P型阱102进行退火推进，推进到所述栅多晶硅104底部的部分所述P型阱102组成沟道区。
所述P型阱102的离子注入的杂质为硼或氟化硼，注入剂量为1.0E13cm-2～1.0E14cm-2；所述P型阱102的退火温度为1000℃～1200℃。
步骤三、如图4所示，在所述绝缘介质层105的侧面形成侧墙介质层106；以所述绝缘介质层105和所述侧墙介质层106为第二掩膜进行刻蚀并形成沟槽，所述刻蚀的刻蚀深度小于所述P型阱102的深度、所述沟槽的底部处于所述P型阱102中。
所述侧墙介质层106的组成材料为氧化硅、氮化硅或氮氧化硅，厚度为0.5μm～1μm；所述沟槽的宽度为0.5μm以上、所述沟槽的深度为1μm。
步骤四、如图5所示，在所述沟槽淀积P型多晶硅107，所述P型多晶硅107未将所沟槽填满；再在所述沟槽淀积N型多晶硅108，所述N型多晶硅108位于所述P型多晶硅107顶部并将所述沟槽完全填满。
所述P型多晶硅107的掺杂杂质为硼或氟化硼、体浓度为1.0E18cm-3～1.0E21cm-3；所述N型多晶硅108的掺杂杂质为磷或砷、体浓度为1.0E19cm-3～1.0E21cm-3；所述P型多晶硅107和所述N型多晶硅108的厚度分别为所述沟槽的深度的1/2。
步骤五、如图6所示，去除所述侧墙介质层106；进行第二次退火推进形成纵向分布的源极110和背栅接触区109，所述源极110由所述N型多晶硅108扩散形成、所述背栅接触区109由所述P型多晶硅107扩散形成。所述第二次退火推进的温度为1000℃～1200℃、时间为30分钟～60分钟。
步骤六、如图7所示，形成金属接触111；所述源极110和所述背栅接触区109的金属接触为同一金属接触、且该金属接触是先形成一穿过所述N型多晶硅108并进入到P型多晶硅107的接触孔后再填入金属形成，该接触孔不能穿过所述P型多晶硅107。
所述隔离型功率晶体管能为纵向双扩散场效应晶体管或者绝缘栅双极晶体管等。所述纵向双扩散场效应晶体管和所述绝缘栅双极晶体管的正面工艺步骤都相同，都是采用本发明实施例的步骤一到步骤六所示的步骤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (9)
1.一种功率晶体管的制作方法，其特征在于，包括如下步骤：
步骤一、在N型承压区的表面由下往上依次形成栅氧化层、栅多晶硅和绝缘介质层；采用光刻刻蚀对所述绝缘介质层和所述栅多晶硅进行刻蚀形成栅极；
步骤二、以所述绝缘介质层为第一掩膜进行离子注入形成P型阱并对所述P型阱进行退火推进，推进到所述栅多晶硅底部的部分所述P型阱组成沟道区；
步骤三、在所述绝缘介质层的侧面形成侧墙介质层；以所述绝缘介质层和所述侧墙介质层为第二掩膜进行刻蚀并形成沟槽，所述刻蚀的刻蚀深度小于所述P型阱的深度、所述沟槽的底部处于所述P型阱中；
步骤四、在所述沟槽淀积P型多晶硅，所述P型多晶硅未将所沟槽填满；再在所述沟槽淀积N型多晶硅，所述N型多晶硅位于所述P型多晶硅顶部并将所述沟槽完全填满；
步骤五、进行第二次退火推进形成纵向分布的源极和背栅接触区，所述源极由所述N型多晶硅扩散形成、所述背栅接触区由所述P型多晶硅扩散形成；
步骤六、形成金属接触；所述源极和所述背栅接触区的金属接触为同一金属接触、且该金属接触是先形成一穿过所述N型多晶硅并进入到P型多晶硅的接触孔后再填入金属形成。
2.如权利要求1所述的功率晶体管的制作方法，其特征在于：步骤一中所述N型承压区为外延层、或直拉单晶硅、或区熔单晶硅；所述N型承压区的掺杂杂质为磷或砷，掺杂杂质的体浓度为1.0E13cm-3～1.0E16cm-3。
3.如权利要求1所述的功率晶体管的制作方法，其特征在于：步骤一中所述绝缘介质层的组成材料为氧化硅、氮化硅或氮氧化硅，厚度为0.5μm～2μm。
4.如权利要求1所述的功率晶体管的制作方法，其特征在于：步骤二中所述P型阱的离子注入的杂质为硼或氟化硼，注入剂量为1.0E13cm-2～1.0E14cm-2；所述P型阱的退火温度为1000℃～1200℃。
5.如权利要求1所述的功率晶体管的制作方法，其特征在于：步骤三中所述侧墙介质层的组成材料为氧化硅、氮化硅或氮氧化硅，厚度为0.5μm～1μm；所述沟槽的宽度为0.5μm以上、所述沟槽的深度为1μm。
6.如权利要求1所述的功率晶体管的制作方法，其特征在于：步骤四中所述P型多晶硅的掺杂杂质为硼或氟化硼、体浓度为1.0E18cm-3～1.0E21cm-3；所述N型多晶硅的掺杂杂质为磷或砷、体浓度为1.0E19cm-3～1.0E21cm-3；所述P型多晶硅和所述N型多晶硅的厚度分别为所述沟槽的深度的1/2。
7.如权利要求1所述的功率晶体管的制作方法，其特征在于：步骤五中所述第二次退火推进的温度为1000℃～1200℃、时间为30分钟～60分钟。
8.如权利要求1所述的功率晶体管的制作方法，其特征在于：所述功率晶体管为一种硅基器件，或者所述功率晶体管为一种化合物半导体器件。
9.如权利要求1所述的功率晶体管的制作方法，其特征在于：所述功率晶体管为纵向双扩散场效应晶体管；或者，所述功率晶体管为绝缘栅双极晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102956488B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101946331A (zh) * | 2008-02-15 | 2011-01-12 | 日本优尼山帝斯电子株式会社 | 半导体器件的制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5422252B2 (ja) * | 2009-04-23 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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