CN101946331B - 半导体器件的制造方法 - Google Patents
半导体器件的制造方法 Download PDFInfo
- Publication number
- CN101946331B CN101946331B CN200980105302.2A CN200980105302A CN101946331B CN 101946331 B CN101946331 B CN 101946331B CN 200980105302 A CN200980105302 A CN 200980105302A CN 101946331 B CN101946331 B CN 101946331B
- Authority
- CN
- China
- Prior art keywords
- silicon layer
- conductivity type
- column
- film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 271
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 143
- 229910052751 metal Inorganic materials 0.000 claims abstract description 103
- 239000002184 metal Substances 0.000 claims abstract description 103
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 83
- 229920005591 polysilicon Polymers 0.000 claims abstract description 83
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 79
- 150000001875 compounds Chemical class 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 700
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 503
- 229910052710 silicon Inorganic materials 0.000 claims description 503
- 239000010703 silicon Substances 0.000 claims description 503
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 102
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 102
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 101
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 101
- 238000005530 etching Methods 0.000 claims description 95
- 230000003647 oxidation Effects 0.000 claims description 52
- 238000007254 oxidation reaction Methods 0.000 claims description 52
- 229920002120 photoresistant polymer Polymers 0.000 claims description 44
- 239000011229 interlayer Substances 0.000 claims description 41
- 239000012535 impurity Substances 0.000 claims description 40
- 230000004888 barrier function Effects 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 claims description 32
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 238000001259 photo etching Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims description 15
- 238000000576 coating method Methods 0.000 claims description 15
- 238000009826 distribution Methods 0.000 claims description 15
- 238000003475 lamination Methods 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000000227 grinding Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000008676 import Effects 0.000 claims description 7
- 238000007747 plating Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 5
- 238000000265 homogenisation Methods 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 claims 7
- 239000007888 film coating Substances 0.000 claims 2
- 238000009501 film coating Methods 0.000 claims 2
- 239000007943 implant Substances 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 43
- 239000010949 copper Substances 0.000 description 16
- 238000007689 inspection Methods 0.000 description 15
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 238000005457 optimization Methods 0.000 description 13
- 239000010936 titanium Substances 0.000 description 12
- 238000002347 injection Methods 0.000 description 11
- 239000007924 injection Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 230000008021 deposition Effects 0.000 description 9
- 238000005259 measurement Methods 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000003292 glue Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 239000001996 bearing alloy Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000005416 organic matter Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- YCISZOVUHXIOFY-HKXOFBAYSA-N Halopredone acetate Chemical compound C1([C@H](F)C2)=CC(=O)C(Br)=C[C@]1(C)[C@]1(F)[C@@H]2[C@@H]2CC[C@](OC(C)=O)(C(=O)COC(=O)C)[C@@]2(C)C[C@@H]1O YCISZOVUHXIOFY-HKXOFBAYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明的半导体器件的制造方法包括下列步骤：于平面状半导体层上形成柱状的第1导电型半导体层；于平面状半导体层形成第2导电型半导体层；于第1导电型半导体层周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极；于栅极上部和第1导电型半导体层上部侧壁将第2和第1绝缘膜形成侧墙状；于栅极侧壁将第2和第1绝缘膜形成侧墙状；于第1导电型半导体层上部形成第2导电型半导体层；于平面状半导体层的第2导电型半导体层、第1导电型半导体层上部的第2导电型半导体层及栅极形成金属与半导体的化合物；于平面状半导体层的第2导电型半导体层上及第1导电型半导体层上部的第2导电型半导体层上形成接触部。
Description
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路，尤其是使用MOS晶体管的集成电路，已迈入高集成化。随着高集成化，使用于其中的MOS晶体管已微细化达纳米领域。但随MOS晶体管的微细化的进展，产生了难以抑制漏电流(leak current)，且为了确保必须的电流量的需求而使得电路的占有面积无法缩小的问题。为了解决如上所述的问题，使源极、栅极、漏极配置于垂直于衬底的方向，且使栅极环绕柱状半导体层的构造的Surrounding Gate Transistor(环绕栅极晶体管，SGT)已有提出(例如，专利文献1、专利文献2、专利文献3)。
由于SGT是以环绕柱状半导体的侧面的方式设置沟道区域，故可于较小的占有面积内实现较大的栅极宽度。即，要求于较小的占有面积流动较大的导通电流。而为了流动较大的导通电流，若源极、漏极、栅极的电阻高，则于源极、漏极、栅极会变得难以施加所期望的电压。因此，变得需要包括用以使源极、漏极、栅极低电阻化的设计的SGT制造方法。此外，由于流动有较大的导通电流，故接触部也需要低电阻化。
于以往的MOS晶体管中，栅极是通过将栅极材沉积，以光刻法将栅极图案转印于衬底上的光刻胶且将栅极材蚀刻而形成。即，于以往的MOS晶体管中，栅极长度是通过栅极图案来设计。
SGT由于柱状半导体的侧面为沟道区域，故对于衬底垂直地流过电流。即，于SGT中，栅极长度并不由栅极图案来设计，而是依制造方法来设计，因此会因制造方法而决定栅极长度和栅极长度的不均。
于SGT中，为了抑制随着微细化而产生的漏电流的增大，而要求将柱状半导体的直径缩小。此外，可通过进行源极、漏极的最适化而抑制短沟道效应且抑制漏电流的制造方法及有其需要。
SGT是与以往的MOS晶体管相同地有降低制造成本的需要。因此，要求减少制造步骤数。
通过栅极电极采用金属而不采用多晶硅，故可抑制空乏化，且使栅极电极低电阻化。但是，已形成金属栅极的后续步骤却成为需要将因金属栅极而造成的金属污染不断纳入考虑的制造步骤。
(专利文献1)日本国特开平2-71556号公报
(专利文献2)日本国特开平2-188966号公报
(专利文献3)日本国特开平3-145761号公报。
发明内容
(发明所欲解决的问题)
因此，本发明的目的即为提供一种SGT的制造方法，其包括于栅极电极使用金属，并已考虑金属污染的制造步骤；且可得到具有使源极、漏极、栅极低电阻化的所需构造、所期望的栅极长度、源极、漏极形状与柱状半导体的直径的SGT制造方法。
(解决问题的手段)
本发明的一实施方式，是一种半导体器件的制造方法，具有：
在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形成柱状第1导电型半导体层的步骤；
于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；
于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极的步骤；
于栅极的上部且柱状第1导电型半导体层的上部侧壁，将绝缘膜形成侧墙状的步骤；
于栅极的侧壁将绝缘膜形成侧墙状的步骤；
于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；
在柱状第1导电型半导体层下部的平面状半导体层所形成的第2导电型半导体层形成金属与半导体的化合物的步骤；
在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的化合物的步骤；
于栅极形成金属与半导体的化合物的步骤；
在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上形成接触部的步骤；及
在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步骤。
此外，于本发明的优选实施方式中，从柱状第1导电型半导体层的中心至平面状半导体层的边缘的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。
此外，于本发明的优选实施方式中，由金属和非晶硅或多晶硅的积层构造构成的栅极电极的厚度、与栅极绝缘膜的厚度的和，比在栅极的上部且为柱状第1导电型半导体层的上部侧壁形成为侧墙状的绝缘膜的厚度更大。
此外，于本发明的优选实施方式中，栅极绝缘膜及栅极电极的金属的膜厚，比在栅极的上部且为柱状第1导电型半导体层的上部侧壁形成为侧墙状的绝缘膜的厚度更小。
此外，于本发明的优选实施方式中，平面状半导体层为平面状硅层，第1导电型半导体层为第1导电型硅层，第2导电型半导体层为第2导电型硅层。
此外，于本发明的优选实施方式中，平面状半导体层为平面状硅层，第1导电型半导体层为p型硅层或无掺杂的硅层，第2导电型半导体层为n型硅层。
此外，于本发明的优选实施方式中，平面状半导体层为平面状硅层，第1导电型半导体层为n型硅层或无掺杂的硅层，第2导电型半导体层为p型硅层。
此外，本发明的优选实施方式包括：
于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，
在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；
通过垫氧化膜，于形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用的杂质注入，为了杂质的活化及扩散而进行退火，将形成有柱状第1导电型硅层和平面状硅层的硅层的杂质分布均一化的步骤；及
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。
此外，本发明的优选实施方式包括：
于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，
在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；
将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤；
通过化学机械研磨而将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤；
通过以蚀刻将氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤；
将非晶硅或多晶硅掩模牺牲氧化，而将非晶硅或多晶硅掩模的尺寸予以缩小的步骤；及
将非晶硅或多晶硅掩模表面的氧化硅膜藉蚀刻予以去除的步骤。
此外，本发明的优选实施方式包括：
于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，
在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；及
沉积氧化膜，且进行回蚀，借此使贯通所述氧化硅膜的通孔的径缩小的步骤。
此外，本发明的优选实施方式包括：
将为第2硬掩模的非晶硅或多晶硅掩模作为掩模，而以干蚀刻将氮化硅膜及垫氧化膜蚀刻，而形成为第1硬掩模的氮化硅膜掩模的步骤；及
将第1硬掩模及第2硬掩模作为掩模，而将柱状第1导电型硅层通过干蚀刻予以形成的步骤；
而且作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻，于干蚀刻器件中可检测的等离子体发射强度会变化，通过检测该等离子体发射强度的变化，以进行干蚀刻的终点检测，而控制柱状第1导电型硅层的高度。
此外，本发明的一优选实施方式中；作为第2硬掩模的非晶硅或多晶硅掩模的厚度，比柱状第1导电型硅层的高度更小。
此外，本发明的优选实施方式包括：
为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入了碳等的硅表面、以及从后续步骤的干蚀刻时所产生的副生成物等的污染中保护柱状第1导电型硅层，而将形成的柱状第1导电型硅层予以牺牲氧化的步骤；
涂布光刻胶，利用光刻法而通过光刻胶将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；及
干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层，且将光刻胶去除的步骤。
此外，本发明的一优选实施方式中，将于第1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为穿透氧化膜而通过杂质注入等方式而于平面状硅层表面导入第2导电型的杂质，而将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
此外，在本发明的优选实施方式中，柱状第1导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的柱径更小。
此外，在本发明的优选实施方式中，在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层形成中所使用的杂质注入的注入角为0度至6度。
此外，在本发明的优选实施方式中，不在柱状第1导电型半导体层的上部注入杂质，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
此外，在本发明的优选的实施方式中，包括：进行硅表面的氧化、进行氮化硅膜掩模的蚀刻、且使氮化硅膜掩模的柱径比柱状第1导电型硅层的柱径更小的步骤；
而且，使用于之后进行的干蚀刻而将高介电常数的栅极绝缘膜去除。
此外，在本发明的优选实施方式中，包括：
以蚀刻将牺牲氧化膜去除，形成二氧化铪(HfO2)等高介电常数的栅极绝缘膜，且作为栅极电极而将金属与非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜的步骤；及
以化学机械研磨来研磨金属与非晶硅或多晶硅，而将栅极电极的上表面平坦化的步骤；
而且，于化学机械研磨中，通过将为第1硬掩模的氮化硅膜作为化学机械研磨的阻挡层而使用，即可重现性佳地抑制化学机械研磨的研磨量。
此外，在本发明的优选的实施方式中，包括：
通过将为栅极电极的金属与非晶硅或多晶硅进行回蚀，而形成具有所期望的栅极长度的栅极电极的步骤；及
在为栅极电极的金属与非晶硅或多晶硅及柱状第1导电型硅层的表面成膜氧化硅膜的步骤；
而且，通过该氧化硅膜而使金属被覆盖，即可于后续步骤中进行处理而不需考虑金属污染，且由于可在湿处理或干处理中保护栅极上表面，即可抑制栅极长度的变动和从栅极上表面而来的对栅极绝缘膜的损伤。
此外，在本发明的优选的实施方式中，包括：
将从所期望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚所得的膜厚的氮化硅膜予以成膜的步骤；及
通过将氮化硅膜与氧化硅膜回蚀而形成氧化硅膜侧墙与氮化硅膜侧墙的步骤；
由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和，会成为金属与非晶硅或多晶硅所构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和，故通过调整氮化硅膜的成膜膜厚及回蚀条件，即可形成所期望的膜厚的栅极电极；
该半导体器件的制造方法还包括：
涂布反射防止膜层(BARC层)及光刻胶，利用光刻法而通过光刻胶形成栅极配线图案，以光刻胶作为掩模，将反射防止膜层(BARC层)、氧化硅膜、及作为栅极电极的非晶硅或多晶硅蚀刻，而形成栅极电极及栅极配线的步骤；
将柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙通过干蚀刻或湿蚀刻予以去除的步骤；
将氧化硅膜与氮化硅膜成膜，回蚀氮化硅膜，蚀刻氧化硅膜，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，将氧化硅膜侧墙与氮化硅膜侧墙形成于栅极电极的上部和柱状第1导电型硅层的上部侧壁，且于栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即形成绝缘膜侧墙的步骤；
通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质，而于柱状第1导电型硅层的上部形成第2导电型硅层的步骤；及
通过溅镀镍(Ni)或钴(Co)等金属膜、且施加热处理，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成于柱状第1导电型硅层上部的第2导电型硅层的表面进行金属与半导体的化合物化，且去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的第2导电型硅层上，形成金属与半导体的化合物的步骤；而，
而通过氧化硅膜侧墙与氮化硅膜侧墙，使栅极电极和
形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的第2导电型硅层分离；故
可防止因金属与半导体的化合物所导致的栅极电极、与形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型硅层之间的短路；
而且，通过将柱状第1导电型硅层上部的侧壁以氮化硅膜覆盖，而控制从柱状第1导电型硅层的侧壁而来的金属与半导体的化合物化。
此外，在本发明的优选实施方式中，包括：
将氮化硅膜等予以成膜作为接触阻挡层的步骤；
成膜氧化硅膜作为层间膜后，以化学机械研磨将其平坦化的步骤；
于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、形成在柱状第1导电型硅层的上部的第2导电型硅层上，通过蚀刻而形成接触孔的步骤；
于接触孔将钽(Ta)或氮化钽(TaN)或钛(Ti)或氮化钛(TiN)等阻障金属予以成膜后，将钨(W)、或铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成接触插塞的步骤；
将碳化硅(SiC)等第1层配线的蚀刻阻挡层予以成膜，且接着将作为第1配线层的层间膜的低介电常数膜成膜的步骤；及
图案化第1层配线，且形成第1配线层的沟图案，将钽(Ta)或氮化钽(TaN)、或钛(Ti)或氮化钛(TiN)等阻障金属予以成膜后，将钨(W)、或铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成第1层配线的步骤。
此外，在本发明的优选实施方式中，
在柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤后，进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻。
此外，在本发明的优选实施方式中，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻。
此外，在本发明的优选实施方式中，在柱状硅层上部的接触孔的层间膜蚀刻步骤后，进行栅极配线上的接触孔、与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻。
此外，在本发明的优选的实施方式中，在栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔的层间膜蚀刻步骤；之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻。
(发明效果)
本发明是一种半导体器件的制造方法，具有：
在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形成柱状第1导电型半导体层的步骤；
于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；
于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极的步骤；
于栅极的上部且柱状第1导电型半导体层的上部侧壁，将绝缘膜形成侧墙状的步骤；
于栅极的侧壁将绝缘膜形成侧墙状的步骤；
于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；
在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层形成金属与半导体的化合物的步骤；
在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的化合物的步骤；
于栅极形成金属与半导体的化合物的步骤；
在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上形成接触部的步骤；及
在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步骤。
借此，可以提供一种SGT的制造方法，
包括于栅极电极使用金属且经考虑金属污染的制造步骤；
且可获得源极、漏极、栅极的低电阻化所需的构造和所期望的栅极长度、源极、漏极形状、以及柱状半导体的直径。
此外，于本发明中，从柱状第1导电型半导体层的中心至平面状半导体层的边缘的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。
借此，可于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物，而能将形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层予以低电阻化。
此外，于本发明中，由金属和非晶硅或多晶硅的积层构造构成的栅极电极的厚度、与栅极绝缘膜的厚度的和，
比在栅极的上部且为柱状第1导电型半导体层的上部侧壁的形成为侧墙状的绝缘膜的厚度更大。
借此，可于栅极电极形成金属与半导体的化合物，而能使栅极电极低电阻化。
此外，于本发明中，栅极绝缘膜及栅极电极的金属的膜厚，比于栅极的上部且为柱状第1导电型半导体层的上部侧壁的形成为侧墙状的绝缘膜的厚度更小。
借此，可防止因栅极电极的金属所导致的污染。
此外，本发明包括：
于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，
在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；
通过垫氧化膜，于形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用的杂质注入，为了杂质的活化及扩散而进行退火，将形成有柱状第1导电型硅层和平面状硅层的硅层的杂质分布均一化的步骤；及
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤，
借此，为了将在后续步骤中成膜的氮化硅膜与硅之间的应力缓和而成膜的垫氧化膜也使用作为杂质注入时的穿透氧化膜，故可削减制造步骤数量，且降低制造成本。
此外，本发明包括：
于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，
在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；
将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤；
通过化学机械研磨而将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤；
通过以蚀刻将氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤；
将非晶硅或多晶硅掩模牺牲氧化，而将非晶硅或多晶硅掩模的尺寸予以缩小的步骤；及
将非晶硅或多晶硅掩模表面的氧化硅膜藉蚀刻予以去除的步骤。
借此，可以缩小后来形成的柱状第1导电型硅层的柱径，因此可抑制晶体管的短沟道效应且减低漏电流。
此外，本发明包括：
于形成在衬底上的氧化膜上，使形成柱状第1导电型硅层与平面状硅层的硅层形成，
在形成柱状第1导电型硅层与平面状硅层的硅层上予以成膜垫氧化膜的步骤；
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻法而通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；及
沉积氧化膜，且进行回蚀，借此使贯通所述氧化硅膜的通孔的径缩小的步骤。
借此，可以缩小后来形成的柱状第1导电型硅层的柱径，因此可抑制晶体管的短沟道效应且减低漏电流。
此外，本发明包括：
将作为第2硬掩模的非晶硅或多晶硅掩模作为掩模，而以干蚀刻将氮化硅膜及垫氧化膜蚀刻，而形成为第1硬掩模的氮化硅膜掩模的步骤；及
将第1硬掩模及第2硬掩模作为掩模，而将柱状第1导电型硅层通过干蚀刻予以形成的步骤。
借此，作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻，于干蚀刻器件中可检测的等离子体发射强度会变化，通过检测该等离子体发射强度的变化，可进行干蚀刻的终点检测，进而控制柱状第1导电型硅层的高度。
此外，本发明中，作为第2硬掩模的非晶硅或多晶硅掩模的厚度，比柱状第1导电型硅层的高度更小，借此可以进行干蚀刻的终点检测。
此外，本发明包括：
为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入有碳等的硅表面、以及从后续步骤的干蚀刻时所产生的副生成物等的污染中保护柱状第1导电型硅层，而将形成的柱状第1导电型硅层予以牺牲氧化的步骤；
涂布光刻胶，利用光刻法而通过光刻胶将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；及
干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层，且将光刻胶去除的步骤。
借此，由于将通过牺牲氧化所形成的氧化膜使用作为第1导电型硅层保护膜，故可削减制造步骤数量而降低制造成本。
此外，本发明中，
将于第1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为穿透氧化膜而通过杂质注入等方式而于平面状硅层表面导入第2导电型的杂质，而将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
借此，由于将通过牺牲氧化所形成的氧化膜使用作为第1导电型硅层保护膜，且也使用作为杂质注入时的穿透氧化膜，故可削减制造步骤数量而降低制造成本。
此外，本发明中柱状第1导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的柱径更小，借此，可防止于注入时杂质从第1导电型硅层的侧壁打入。
此外，在本发明中，在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层形成中所使用的杂质注入的注入角为0度至6度。
借此，可防止于注入时杂质从柱状第1导电型硅层的侧壁打入。
此外，在本发明中，不在柱状第1导电型半导体层的上部注入杂质，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
借此，由于可轻易地将柱状第1导电型硅层上部、柱状第1导电型硅层下部的平面状硅层的注入条件最佳化，故可抑制短沟道效应而抑制漏电流。
此外，在本发明中，包括：进行硅表面的氧化、进行氮化硅膜掩模的蚀刻、且使氮化硅膜掩模的柱径比柱状第1导电型硅层的柱径更小的步骤。
借此，可使用于之后进行的干蚀刻而将高介电常数的栅极绝缘膜去除。
此外，在本发明中，包括：
以蚀刻将牺牲氧化膜去除，形成二氧化铪(HfO2)等高介电常数的栅极绝缘膜，且作为栅极电极而将金属与非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜的步骤；及
以化学机械研磨来研磨金属与非晶硅或多晶硅，而将栅极电极的上表面平坦化的步骤。
借此，于化学机械研磨中，通过将为第1硬掩模的氮化硅膜作为化学机械研磨的阻挡层而使用，即可以良好重现性抑制化学机械研磨的研磨量。
此外，在本发明中，包括：
通过将为栅极电极的金属与非晶硅或多晶硅进行回蚀，而形成具有所期望的栅极长度的栅极电极的步骤；及
在为栅极电极的金属与非晶硅或多晶硅及柱状第1导电型硅层的表面成膜氧化硅膜的步骤。
借此，由于以该氧化硅膜覆盖金属，即可于后续步骤中进行处理而不需考虑金属污染，且由于可在湿处理或干处理中保护栅极上表面，即可抑制栅极长度的变动和从栅极上表面而来的对栅极绝缘膜的损伤。
此外，在本发明中，包括：
将从所期望的栅极电极的膜厚与栅极绝缘膜的膜厚的和减去氧化硅膜的膜厚所得的膜厚的氮化硅膜予以成膜的步骤；及
通过将氮化硅膜与氧化硅膜回蚀而形成氧化硅膜侧墙与氮化硅膜侧墙的步骤。
借此，由于氮化硅膜侧墙的膜厚与氧化硅膜侧墙的膜厚的和，会成为金属与非晶硅或多晶硅所构成的栅极电极的膜厚与栅极绝缘膜的膜厚的和，故通过调整氮化硅膜的成膜膜厚及回蚀条件，即可形成所期望的膜厚的栅极电极；
此外，该半导体器件的制造方法还包括：
涂布反射防止膜层(BARC层)及光刻胶，利用光刻法而通过光刻胶形成栅极配线图案，以光刻胶作为掩模，将反射防止膜层(BARC层)、氧化硅膜、及作为栅极电极的非晶硅或多晶硅蚀刻，而形成栅极电极及栅极配线的步骤；
将柱状第1导电型硅层上部的氮化硅膜及氧化硅膜侧墙与氮化硅膜侧墙通过干蚀刻或湿蚀刻予以去除的步骤；
将氧化硅膜与氮化硅膜成膜，回蚀氮化硅膜，蚀刻氧化硅膜，将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，将氧化硅膜侧墙与氮化硅膜侧墙形成于栅极电极的上部和柱状第1导电型硅层的上部侧壁，且于栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙即形成绝缘膜侧墙的步骤；
通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质，而于柱状第1导电型硅层的上部形成第2导电型硅层的步骤；及
通过溅镀镍(Ni)或钴(Co)等金属膜、且施加热处理，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成于柱状第1导电型硅层上部的第2导电型硅层的表面予以金属与半导体的化合物化，且去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的第2导电型硅层上，形成金属与半导体的化合物的步骤；
借此，由于通过氧化硅膜侧墙与氮化硅膜侧墙，而
使栅极电极和形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、和形成在柱状第1导电型硅层的上部的第2导电型硅层分离；
故可防止因金属与半导体的化合物所导致的栅极电极、与形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型硅层之间的短路；
而且，通过将柱状第1导电型硅层上部的侧壁以氮化硅膜覆盖，而可控制从柱状第1导电型硅层的侧壁而来的金属与半导体的化合物化。
此外，在本发明中，包括：
将氮化硅膜等予以成膜作为接触阻挡层的步骤；
成膜氧化硅膜作为层间膜后，以化学机械研磨将其平坦化的步骤；
于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、形成在柱状第1导电型硅层的上部的第2导电型硅层上，通过蚀刻而形成接触孔的步骤；
于接触孔将钽(Ta)或氮化钽(TaN)、或钛(Ti)或氮化钛(TiN)等阻障金属予以成膜后，将钨(W)、或铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成接触插塞的步骤；
将碳化硅(SiC)等第1层配线的蚀刻阻挡层予以成膜，且接着将作为第1配线层的层间膜的低介电常数膜成膜的步骤；及
图案化第1层配线，且形成第1配线层的沟图案，将钽(Ta)或氮化钽(TaN)、或钛(Ti)或氮化钛(TiN)等阻障金属予以成膜后，将钨(W)、或铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成第1层配线的步骤。
借此，可以实现接触部的低电阻化。
此外，在本发明中，在柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤后，进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻，
借此，可进行柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最佳化，
也可进行柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
此外，在本发明中，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻。
借此，可进行柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最佳化，
也可进行柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
此外，在本发明中，在柱状硅层上部的接触孔的层间膜蚀刻步骤后，进行栅极配线上的接触孔、与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻，
借此，可进行柱状硅层上部的接触孔的蚀刻条件的最佳化，
也可进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
此外，在本发明中，
在栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，
进行柱状硅层上部的接触孔的层间膜蚀刻步骤；
之后，将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的接触阻挡层予以蚀刻。
借此，可进行柱状硅层上部的接触孔的蚀刻条件的最佳化，
也可进行栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
附图说明
图1为本发明半导体器件的制造方法的步骤说明图。
图2(a)为表示本发明的半导体器件的制造例的平面图。
图2(b)为表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图3(a)表示本发明的半导体器件的制造例的平面图。
图3(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图4(a)表示本发明的半导体器件的制造例的平面图。
图4(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图5(a)表示本发明的半导体器件的制造例的平面图。
图5(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图6(a)表示本发明的半导体器件的制造例的平面图。
图6(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图7(a)表示本发明的半导体器件的制造例的平面图。
图7(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图8(a)表示本发明的半导体器件的制造例的平面图。
图8(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图9(a)表示本发明的半导体器件的制造例的平面图。
图9(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图10(a)表示本发明的半导体器件的制造例的平面图。
图10(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图11(a)表示本发明的半导体器件的制造例的平面图。
图11(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图12(a)表示本发明的半导体器件的制造例的平面图。
图12(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图13(a)表示本发明的半导体器件的制造例的平面图。
图13(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图14(a)表示本发明的半导体器件的制造例的平面图。
图14(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图15(a)表示本发明的半导体器件的制造例的平面图。
图15(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图16(a)表示本发明的半导体器件的制造例的平面图。
图16(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图17(a)表示本发明的半导体器件的制造例的平面图。
图17(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图18(a)表示本发明的半导体器件的制造例的平面图。
图18(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图19(a)表示本发明的半导体器件的制造例的平面图。
图19(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图20(a)表示本发明的半导体器件的制造例的平面图。
图20(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图21(a)表示本发明的半导体器件的制造例的平面图。
图21(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图22(a)表示本发明的半导体器件的制造例的平面图。
图22(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图23(a)表示本发明的半导体器件的制造例的平面图。
图23(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图24(a)表示本发明的半导体器件的制造例的平面图。
图24(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图25(a)表示本发明的半导体器件的制造例的平面图。
图25(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图26(a)表示本发明的半导体器件的制造例的平面图。
图26(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图27(a)表示本发明的半导体器件的制造例的平面图。
图27(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图28(a)表示本发明的半导体器件的制造例的平面图。
图28(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图29(a)表示本发明的半导体器件的制造例的平面图。
图29(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图30(a)表示本发明的半导体器件的制造例的平面图。
图30(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图31(a)表示本发明的半导体器件的制造例的平面图。
图31(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图32(a)表示本发明的半导体器件的制造例的平面图。
图32(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图33(a)表示本发明的半导体器件的制造例的平面图。
图33(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图34(a)表示本发明的半导体器件的制造例的平面图。
图34(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图35(a)表示本发明的半导体器件的制造例的平面图。
图35(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图36(a)表示本发明的半导体器件的制造例的平面图。
图36(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图37(a)表示本发明的半导体器件的制造例的平面图。
图37(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图38为图37的剖面图。
图39(a)表示本发明的半导体器件的制造例的平面图。
图39(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图40(a)表示本发明的半导体器件的制造例的平面图。
图40(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图41(a)表示本发明的半导体器件的制造例的平面图。
图41(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图42(a)表示本发明的半导体器件的制造例的平面图。
图42(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图43(a)表示本发明的半导体器件的制造例的平面图。
图43(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图44(a)表示本发明的半导体器件的制造例的平面图。
图44(b)表示本发明的半导体器件的制造例的A-A’剖面步骤图。
图号说明
110硅层 111硅衬底
112平面状硅层 113柱状硅层
120BOX层 121垫氧化膜
122氧化硅膜 123牺牲氧化膜
124氧化膜 125氧化硅膜
126层间膜 127氧化硅膜
128氧化硅膜 129氧化硅膜
130氧化硅膜 131氧化硅膜
132氧化硅膜 133氧化硅膜
134氧化硅膜 135接触阻挡层
140非晶硅或多晶硅
141非晶硅或多晶硅(栅极电极)
141a栅极电极 141b栅极配线
145high-K栅极绝缘膜 147金属
150光刻胶 151硅化物层
152硅化物层 153硅化物层
160光刻胶 161BARC层
162光刻胶 170Cu
171阻障金属 172接触部
173接触部 174接触部
175阻障金属 176Cu
177第1层配线 178第1层配线
179第1层配线 200N+源极扩散层
201N+漏极扩散层
具体实施方式
图37(a)为使用本发明而形成的NMOS SGT的平面图，图37(b)为沿着图37(a)的剖面线A-A’的剖面图。以下参照图37，针对使用本发明而形成的NMOS SGT进行说明。
在形成于Si衬底111上的BOX层120上，形成有平面状硅层112，于平面状硅层112上形成有柱状硅层113，于柱状硅层113的周围形成有为高介电膜的栅极绝缘膜145及金属栅极电极147与非晶硅(或多晶硅)栅极电极141。于柱状硅层下部的平面状硅层112形成有N+源极扩散层200，柱状硅层的上部形成有N+漏极扩散层201。于N+源极扩散层200上形成有接触部174，于N+漏极扩散层201上则形成有接触部173，于从栅极电极141a所延伸出的栅极配线141b上形成有接触部172。
图38为沿着图37(a)的切线B-B’的剖面图。为了使源极区域低电阻化必须在源极区域形成硅化物。因此，为了在平面硅层112形成硅化物，需要以下的条件：
Wa＞Wp+Wox+Wg+Ws
在此，Wa为从硅柱113的中心至平面硅层112的一端为止的长度，Wp为从硅柱113的中心至侧壁为止的长度，Wox为栅极绝缘膜145的厚度，Wg为栅极电极141的宽度，Ws为氧化膜侧墙与氮化膜侧墙的宽度，即绝缘膜的宽度。
此外，为了使栅极电极141低电阻化，必须于栅极电极141形成硅化物151。因此，为了于栅极电极141形成硅化物151，需要有以下条件：
Wg+Wox＞Ws 第(2)式
在此，Wg为栅极电极141的宽度，Wox为栅极绝缘膜的宽度，Ws为氧化膜侧墙与氮化膜侧墙的宽度，即绝缘膜的宽度。通过使用满足上述条件的构造，即可减低源极、漏极、栅极的寄生电阻且增大导通电流。
将N+源极扩散层连接至GND电位，将N+漏极扩散层连接至Vcc电位，通过给予栅极电极0至Vcc的电位，上述SGT进行晶体管操作。此外，形成于柱状硅层上部的N+扩散层也可为N+源极扩散层，形成于柱状硅层下部的平面状硅层的N+扩散层也可为N+漏极扩散层。
参照图1至图37于以下说明本发明的用以形成SGT的制造方法的一例。又，于这些附图中，是对同一构成要素标注同一符号。图1为形成本发明的SGT用的制造步骤，图2至35示有本发明的SGT的制造例。(a)为平面图，(b)为A-A’的剖面图。
参照图2，采用于Si衬底111上形成有BOX层120、于BOX层120上形成有硅层110的SOI衬底，SOI层110上成膜有垫氧化膜121。也有在形成垫氧化膜前进行批量(lot)形成、进行激光标志形成、进行垫氧化膜洗净的情形。此外，在垫氧化后，也有进行垫氧化膜厚测定的情形(图1的步骤1、2、3、4、5)。
也可通过垫氧化膜而于SOI层进行阈值调整用的杂质注入，为了杂质的活化以及扩散而进行退火，将SOI层的杂质分布均一化。此时，是将为了缓和后续步骤中成膜的氮化硅膜与硅间的应力而成膜的垫氧化膜也利用作为杂质注入时的穿透氧化膜，借此即可削减制造步骤数量，也可降低制造成本。
参照图3，将为第1硬掩模的氮化硅膜130予以成膜，接着将氧化硅膜122予以成膜。将氮化硅膜成膜后，也有进行氮化膜厚测定的情形。另外，也有于氧化硅膜沉积后，进行氧化膜厚测定的情形(图1步骤6、7、8、9)。
参照图4，涂布光刻胶，利用光刻通过光刻胶形成柱状硅层反转后的图案，且于柱状硅层的形成位置通过干蚀刻而形成将氧化硅膜122贯通的通孔。光刻后，也可进行尺寸测定、检查。此外，也可于蚀刻后进行洗净(图1步骤10、11、12、13、14、15、16、17)。之后，也可参照图39沉积氧化膜129，参照图40将氧化膜129进行回蚀，借此缩小将氧化硅膜122贯通的通孔的孔径。
参照图5，以将非晶硅(或多晶硅)140埋入形成在氧化硅膜122的通孔的方式进行成膜。也可在沉积非晶硅(或多晶硅)前进行洗净。此外，也可于沉积后测定膜厚(图1步骤18、19、20)。
参照图6，通过CMP(化学机械研磨)而将氧化硅膜122上的非晶硅(或多晶硅)140研磨且去除。研磨后，也可进行膜厚的测定(图1步骤21、22)。
参照图7，通过以氢氟酸等进行的湿蚀刻、或者干蚀刻而将氧化硅膜122去除，借此形成于后续步骤的柱状硅层的干蚀刻时成为第2硬掩模的非晶硅(或多晶硅)140(图1步骤23)。
参照图8，将非晶硅(或多晶硅)140牺牲氧化，形成氧化硅膜128，缩小非晶硅(或多晶硅)的尺寸。也可于牺牲氧化前进行牺牲氧化前洗净。此外，也可于氧化后测定膜厚(图1步骤24、25、26)。通过该牺牲氧化，即可缩小在后续步骤中要形成的柱状硅层的尺寸。通过可将该柱状硅层的径缩小，可以抑制短沟道效应，减低漏电流。
参照图9，将非晶硅(或多晶硅)140表面的氧化硅膜128通过以氢氟酸等进行的湿蚀刻、或干蚀刻而去除(图1步骤27)。
参照图10，将属于第2硬掩模的非晶硅(或多晶硅)140作为掩模，以干蚀刻将作为第1硬掩模的氮化硅膜130及垫氧化膜121进行蚀刻(图1步骤28、29)。
参照图11，以属于第1硬掩模的氮化硅膜130及属于第2硬掩模的非晶硅(或多晶硅)140作为掩模，通过干蚀刻形成柱状硅层113。也可于蚀刻后，进行有机物去除、使用SEM的检查、高低差确认(图1步骤30、31、32、33)。于干蚀刻时，为第2硬掩模的非晶硅(或多晶硅)140也被蚀刻，若非晶硅(或多晶硅)140全部被蚀刻，则由于在干蚀刻器件中可检测的等离子体发射强度会变化，故通过检测该等离子体发射强度的变化即可检测出蚀刻的终点，而可在不受蚀刻率影响之下安定地控制柱状硅层113的高度。
为了使用上述终点检测方法，有需要使柱状硅层干蚀刻前的非晶硅(或多晶硅)140的膜厚形成得比柱状硅层的高度更小。
另外，于此时在埋入氧化膜层120上形成平面状硅层112。
参照图12，为了缓和作为沟道部的柱状硅层113的侧壁凹凸、以及去除于干蚀刻中已打入有碳等的硅表面，将柱状硅层及平面状硅层表面予以牺牲氧化而形成牺牲氧化膜123。于牺牲氧化前也可进行牺牲氧化前洗净。此外，于牺牲氧化后也可测定牺牲氧化膜厚(图1步骤34、35、36)。
参照图13，涂布光刻胶150，利用光刻通过光刻胶形成源极扩散层的图案。于光刻后，也可进行轮廓(overlay)误差计测、尺寸测定、检查(图1步骤37、38、39、40、41)。此时，通过于柱状硅层113及平面状硅层112上以前述牺牲氧化所形成的牺牲氧化膜123，而可从在后续步骤的干蚀刻时所产生的副生成物等的污染中保护硅表面。
参照图14，将平面状硅层112以干蚀刻加工，而将平面状硅层112予以分离(图1步骤42、43)。
参照图15，将光刻胶去除。之后，也可进行SEM检查、高低差确认(图1步骤44、45、46)
参照图16，通过杂质注入等而将P或As等杂质导入平面状硅层112表面，而形成N+源极扩散层200(图1步骤47、48)。此时，通过将柱状硅层113、平面状硅层112的牺牲氧化时所形成的牺牲氧化膜123作为穿透氧化膜而使用，即可削减制造步骤数量。
此外，于注入时若从柱状硅层113的侧壁将杂质打入则会成为晶体管特性变动的重要因素。因此，比起为氮化膜130的宽度的Wn而言，柱状硅柱的宽度Wp1、Wp2必须要更小。且，Wp1为柱状硅层下部的宽度，Wp2为柱状硅层上部的宽度。
此外，在注入时为了不从柱状硅层113的侧壁打入杂质，故优选为以较小的角度，即0至6度将杂质注入。
此外，本步骤中是通过于柱状硅层113上所形成的氮化硅膜130，而不进行朝柱状硅层113上部的注入。虽对于N+源极扩散层200的注入优选为以0度注入，但由于之后朝形成于柱状硅层113的上部的漏极扩散层的注入是与栅极电极自我整合地形成，故优选为以有角度的方式进行注入。如上所述，通过将朝形成于平面状硅层的源极扩散层、与朝形成于柱状硅层上部的漏极扩散层的注入分别进行，即可轻易地将各个的注入条件最佳化，而可抑止短沟道效应且抑止漏电流。
参照图17，进行硅表面的氧化而形成氧化膜124，且通过湿蚀刻而使氮化膜130变细。也可于氧化前进行洗净。此外，也可于氧化后测定膜厚。(图1步骤49、50、51、52)。该步骤是为了于图22中使用干蚀刻将高介电常数(以下简称high-K)栅极绝缘膜去除，其有需要使氮化膜130宽度Wn比硅柱113的宽度Wp1、Wp2更小。
参照图18，以氢氟酸等进行湿蚀刻而将牺牲氧化膜123、氧化膜124予以去除(图1步骤53)。
参照图19，形成HfSiO或HfSiON来作为high-K栅极绝缘膜。于绝缘膜形成前，也可进行洗净。此外，于形成后，也可进行热处理(图1步骤54、55、56)。
参照图20，而将金属147与非晶硅(或多晶硅)141埋入柱状硅层113进行成膜作为栅极导电膜。也可在沉积非晶硅(或多晶硅)后测定其膜厚(图1步骤57、58、59)。将金属以非晶硅(或多晶硅)覆盖而使其成为金属、与非晶硅(或多晶硅)的积层构造，借此而可使用以往所用的非晶硅(或多晶硅)用的器件。
参照图21，以CMP研磨金属147与非晶硅(或多晶硅)141而将栅极导电膜的上表面平坦化。于CMP中，通过将为第1硬掩模的氮化硅膜130使用作为CMP的阻挡层，即可以良好再现性控制CMP研磨量(图1步骤60)。
参照图22，通过蚀刻作为栅极导电膜的金属147与非晶硅(或多晶硅)141而决定栅极长度。此时，high-K栅极绝缘膜也会被蚀刻(图1步骤61)。
参照图23，在作为栅极导电膜的金属147与非晶硅(或多晶硅)141及硅柱113的表面使氧化硅膜125成膜。通过该氧化硅膜125而覆盖金属147即可在后续步骤中进行处理而不用考虑金属污染。此外，由于在湿处理或干处理中保护栅极的上表面，故可以抑制栅极长度的变动即栅极长度的不均以及来自于栅极上面对栅极绝缘膜145的损伤(图1步骤62)。
参照图24，成膜氮化硅膜131，使其比金属的膜厚更厚、比所期望的栅极电极的膜厚更厚。成膜后也可测定氮化膜厚(图1步骤63、64)。
参照图25，通过回蚀氮化硅膜131而形成氮化硅膜131侧墙。此时，氧化硅膜125也被蚀刻。此外，当蚀刻后，进行有机物去除、形状测定也可(图1步骤65、66、67)。由于氮化硅膜侧墙131的膜厚与氧化硅膜的膜厚的和，即为由金属147与非晶硅(或多晶硅)所成的栅极电极141所形成的栅极电极的膜厚与high-K栅极绝缘膜的膜厚的和，故通过调整氮化硅膜131的成膜膜厚及回蚀条件，即可形成所期望的膜厚的栅极电极。
参照图26，涂布BARC层161及光刻胶160，利用光刻法通过光刻胶160形成栅极配线图案。于图案形成后，也可进行轮廓(overlay)误差测定、尺寸测定、以及检查。(图1步骤68、69、70、71、72。)
参照图27，以光刻胶160作为掩模，将BARC层161、作为栅极导电膜的非晶硅(或多晶硅)141、作为栅极导电膜的金属147、以及high-K栅极绝缘膜予以蚀刻而形成栅极电极141a及栅极配线141b，且去除光刻胶及BARC层。之后，也可进行形状测定(图1步骤73、74、75、76、77、78)。
参照图28，将柱状硅113上部的氮化硅膜130及氮化硅膜侧墙131及氧化硅膜121、125及平面状硅层上部的氧化膜124以干蚀刻或湿蚀刻予以去除(图1步骤79)。当以干蚀刻去除氮化硅膜后，通过以湿蚀刻去除氧化硅膜，可以抑制对于栅极绝缘膜的损伤。
参照图29，将氧化硅膜127与氮化硅膜132予以成膜。成膜后，也可测定膜厚(图1步骤80、81、82)。
参照图30，回蚀氮化硅膜132，蚀刻氧化硅膜127，使N+源极扩散层200的上表面及柱状硅113上部的表面露出，将柱状硅层113的侧壁及栅极141的侧壁以氮化硅膜133、134即绝缘膜侧墙覆盖。蚀刻后，也可进行有机物去除、形状测定(图1步骤83、84、85)。由于通过该氮化膜133、134可将于栅极电极141与源极扩散层200及后来形成于柱状硅上部的N+漏极扩散层予以分离，故可防止由硅化物而引起的栅极电极147、141与源极扩散层200及漏极扩散层的短路。此外，通过使栅极绝缘膜及栅极电极的金属的膜厚比该绝缘膜侧墙的厚度更小，可防止在之后的步骤中因栅极电极的金属所导致的污染。
此外，通过将柱状硅113上部的侧壁以氮化膜134覆盖，可控制来自于柱状硅层113的侧壁的硅化物化。
该氮化硅膜133、134为氧化硅膜时，由于会被洗净、剥离步骤或硅化物化前处理所使用的氢氧酸蚀刻掉，因此优选为氮化硅膜等不会溶于氢氟酸的膜体。
参照图31，通过杂质注入等而于柱状硅层113的上部导入P或As等杂质，而形成N+漏极扩散层201。于导入杂质后，也可进行活化(图1步骤86、87)。
参照图32，溅镀Ni或Co等金属膜，且以施加热处理而将源极200、漏极201表面形成金属与半导体的化合物即硅化物，通过将未反应的金属膜去除而形成漏极扩散层201上的硅化物层152、以及源极扩散层200上的硅化物层153。也可在在形成硅化物层前将氧化膜剥离(图1步骤88、89、90、91)。
通过于包围柱状硅层的栅极电极141上形成硅化物层151，可减少栅极电极141的寄生电阻。为了于栅极电极141上形成硅化物层151，在栅极电极141的膜厚Wg与栅极绝缘膜的膜厚Wox、及氧化硅膜与氮化硅膜的膜厚Ws的膜厚中，只要成为Wg+Wox＞Ws的关系，而使栅极电极141的表面露出即可。
参照图33，成膜氮化硅膜等作为接触阻挡层135(图1步骤92)。
参照图34，作为层间膜126而将氧化硅膜成膜后，即通过CMP而进行平坦化。也可于成膜后测定膜厚。此外，也可于平坦化后测定膜厚。此外，也可测定氮化膜厚(图1步骤93、94、95、96、97)。
参照图35，于柱状硅层113上部的漏极扩散层201上、栅极配线141b上、及源极扩散层200上蚀刻形成接触孔。在蚀刻形成接触孔前，进行接触掩模曝光。此外，也可进行尺寸测定、轮廓(overley)误差计测、检查。此外，在形成接触孔后，进行等离子体光刻胶剥离。之后，也可进行洗净、尺寸测定、氧化膜厚测定、检查、晶圆容器交换(图1步骤98、99、100、101、102、103、104、105、106、107、108、109、110)。
此外，参照图41，柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻深度与柱状硅层下部的平面状硅层上的接触孔的蚀刻深度不同，因此，进行柱状硅层上部的接触孔与栅极配线上的接触孔的层间膜的蚀刻，参照图42，以光刻胶162为掩模，进行柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻，且在层间膜的蚀刻后也可将接触阻挡层予以蚀刻。另外，参照图43，进行柱状硅层上部的接触孔的层间膜的蚀刻，参照图44，进行栅极配线上接触孔与柱状硅层下部的平面状硅层上接触孔的层间膜蚀刻，于层间膜的蚀刻后，也可蚀刻接触阻挡层。
通过将柱状硅层上部的接触孔的层间膜的蚀刻、与栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻个别进行，而可进行柱状硅层上部的接触孔的蚀刻条件的最佳化、和栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
参照图36，于接触孔使作为阻障金属171的钽(Ta)或氮化钽(TaN)等成膜后，通过溅镀或镀覆而使铜(Cu)170成膜，且通过CMP而形成接触部172、173、174。也可使用钛(Ti)或氮化钛(TiN)作为阻障金属。此外，也可使用钨(W)。另外，也可使用含有铜的合金。也可于成膜后进行背面处理、检查、热处理。此外，也可于CMP后进行检查(图1步骤111、112、113、114、115、116、117)。
参照图37，成膜SiC(碳化硅)180作为第1层配线的蚀刻阻挡层，且接着成膜作为第1配线层的层间膜的Low-k膜190。此时，也可测定膜厚，进行检查(图1步骤118、119、120、121)。接着，将第1层配线图案化，而形成第1配线层的沟图案。于图案化后，也可进行尺寸测定、轮廓误差测定、检查。于沟图案形成后，也可进行等离子体光刻胶剥离、检查(图1步骤122、123、124、125、126、127、128、129)。接着，为阻障金属175的Ta或TaN成膜后，通过溅镀或镀覆将Cu 176成膜，且以CMP形成第1层配线177、178、179。也可使用钛(Ti)或氮化钛(TiN)来作为阻障金属。此外，也可使用钨(W)。此外，也可使用含铜的合金。成膜后，也可进行背面处理、检查、热处理。此外，CMP后也可进行检查(图1步骤130、131、132、133、134、135、136)。
其后，也可进行氮化膜沉积、层间绝缘膜沉积、层间绝缘膜厚测定(图1步骤137、138、139)。
另外，也可进行垫导孔掩模(pad via mask)曝光、尺寸测定、轮廓误差测定、检查、垫导孔蚀刻、等离子体光刻胶剥离、蚀刻后洗净、尺寸测定、氧化膜厚测定、检查、金属前洗净、晶圆容器交换、铝沉积、背面处理、垫铝曝光、轮廓误差测定、尺寸测定、检查、垫铝蚀刻、等离子体光刻胶剥离、金属蚀刻后洗净、光学检查、SEM检查、氧化膜厚测定、绝缘膜沉积、绝缘膜厚测定、绝缘膜曝光、光学检查、绝缘膜蚀刻、等离子体光刻胶剥离、绝缘膜洗净、检查、热处理(图1步骤140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、174、175、176、177、178、179)。
也可于垫导孔之前进行多层配线。
Claims (29)
1.一种半导体器件的制造方法，其特征在于，具有：
(a)在衬底上形成平面状半导体层，且于所述平面状半导体层上形成柱状第1导电型半导体层的步骤；
(b)于所述柱状第1导电型半导体层下的所述平面状半导体层的一部分形成第2导电型半导体层的步骤；
(c)于所述柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属膜和非晶硅或多晶硅膜的积层构造所构成的栅极电极的步骤；
(d)于所述柱状第1导电型半导体层侧壁的上部区域形成侧墙状绝缘膜且接触所述栅极电极上方的步骤；
(e)于所述栅极电极侧壁形成侧墙状绝缘膜的步骤；
(f)于所述柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；
(g)于在所述柱状第1导电型半导体层下的所述平面状半导体层的所述部分形成的所述第2导电型半导体层上形成金属与半导体的化合物的步骤；
(h)于在所述柱状第1导电型半导体层上部形成的所述第2导电型半导体层上形成金属与半导体的化合物的步骤；
(i)于所述栅极电极形成金属与半导体的化合物的步骤；
(j)于在所述柱状第1导电型半导体层下的所述平面状半导体层的所述部分形成的所述第2导电型半导体层上形成接触部的步骤；及
(k)于在所述柱状第1导电型半导体层的上部形成的所述第2导电型半导体层上形成接触部的步骤。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，从所述柱状第1导电型半导体层的中心轴至所述平面状半导体层的边缘的长度大于：从所述柱状第1导电型半导体层的中心轴至侧壁为止的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、与形成在所述栅极电极侧壁上的侧墙状绝缘膜的厚度的和。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，由所述金属膜和所述非晶硅或多晶硅膜的积层构造构成的所述栅极电极的厚度、与所述栅极绝缘膜的厚度的和，大于形成在所述柱状第1导电型半导体层侧壁的上部区域且接触所述栅极电极上方的所述侧墙状绝缘膜的厚度。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极绝缘膜及所述栅极电极的所述金属膜的总膜厚，小于形成在所述柱状第1导电型半导体层侧壁的上部区域且接触所述栅极电极上方的所述侧墙状绝缘膜的厚度。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，所述第1导电型半导体层为第1导电型硅层，各所述第2导电型半导体层为第2导电型硅层。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，所述第1导电型半导体层为p型硅层或无掺杂的硅层，各所述第2导电型半导体层为n型硅层。
7.如权利要求5所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，所述第1导电型半导体层为n型硅层或无掺杂的硅层，各所述第2导电型半导体层为p型硅层。
8.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(a)包括下列子步骤：
于所述衬底上，形成用以形成所述柱状第1导电型硅层与所述平面状硅层的初期硅层，然后在所述初期硅层上形成垫氧化膜的步骤；
通过所述垫氧化膜，于所述初期硅层进行阈值调整用的杂质注入，且为了杂质的活化及扩散而对所述初期硅层进行退火，使所述初期硅层的杂质分布均一化的步骤；及
将于形成所述柱状第1导电型硅层时作为掩模使用的氮化硅膜予以形成的步骤。
9.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(a)包括下列子步骤：
于所述衬底上，形成用以形成所述柱状第1导电型硅层与所述平面状硅层的初期硅层，然后在所述初期硅层上形成垫氧化膜的步骤；
将于形成所述柱状第1导电型硅层时作为第1硬掩模使用的氮化硅膜予以形成的步骤；
于所述氮化硅膜上形成氧化硅膜的步骤；
于所述氧化硅膜涂布光刻胶，利用光刻法而通过所述光刻胶形成将所述柱状第1导电型硅层俯视形状反转后的图案，且于所述柱状第1导电型硅层的形成位置形成将所述氧化硅膜予以贯通的通孔的步骤；
将非晶硅或多晶硅膜以埋入形成于所述氧化硅膜的所述通孔的方式予以形成的步骤；
通过化学机械研磨而将所述氧化硅膜上的所述非晶硅或多晶硅膜的一部分研磨而去除的步骤；
通过蚀刻将所述氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅膜掩模的步骤；
将所述非晶硅或多晶硅膜掩模牺牲氧化，而将所述非晶硅或多晶硅膜掩模的尺寸予以缩小的步骤；及
将所述非晶硅或多晶硅膜掩模表面的牺牲氧化硅膜藉蚀刻予以去除的步骤。
10.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(a)包括下列子步骤：
于所述衬底上，形成用以形成所述柱状第1导电型硅层与所述平面状硅层的初期硅层形成，然后在所述初期硅层上形成垫氧化膜的步骤；
将于形成所述柱状第1导电型硅层时作为第1硬掩模使用的氮化硅膜予以形成的步骤；
于所述氮化硅膜上形成氧化硅膜的步骤；
于所述氧化硅膜涂布光刻胶，利用光刻法而通过所述光刻胶形成将柱状第1导电型硅层俯视形状反转后的图案，且于所述柱状第1导电型硅层的形成位置形成将所述氧化硅膜予以贯通的通孔的步骤；
沉积氧化膜，且回蚀所述氧化膜，借此使贯通所述氧化硅膜的所述通孔的口径缩小的步骤；
将非晶硅或多晶硅膜以埋入形成于所述氧化硅膜的所述通孔的方式予以形成的步骤；
通过化学机械研磨而将所述氧化硅膜上的所述非晶硅或多晶硅膜的一部分研磨而去除的步骤；及
通过蚀刻将所述氧化硅膜去除而形成作为第2硬掩模的非晶硅或多晶硅膜掩模的步骤。
11.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(a)包括下列子步骤：
将作为所述第2硬掩模的非晶硅或多晶硅膜掩模作为掩模对沉积在初期硅层上的氮化硅膜及垫氧化膜进行干蚀刻，而形成作为所述第1硬掩模的氮化硅膜掩模的步骤；及
将所述第1硬掩模及所述第2硬掩模作为掩模，而通过干蚀刻形成所述柱状第1导电型硅层的步骤；
而且，当作为所述第2硬掩模的所述非晶硅或多晶硅膜掩模全部被蚀刻去除，而导致干蚀刻器件可检测的等离子体发射强度产生变化时，通过检测所述等离子体发射强度的变化，而进行干蚀刻的终点检测工序，以控制所述柱状第1导电型硅层的高度。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述非晶硅或多晶硅膜掩模的厚度小于所述柱状第1导电型硅层的高度。
13.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(b)包括下列子步骤：
在所述步骤(a)之后，为了缓和所述柱状第1导电型硅层的侧壁的成为沟道部的区域的凹凸、去除于干蚀刻中植入外部物质的硅表面、以及保护所述柱状第1导电型硅层不被后续步骤的干蚀刻期间所产生的副生成物污染，而将形成在所述平面状硅层上的所述柱状第1导电型硅层予以牺牲氧化以形成牺牲氧化膜的步骤；
于所述平面状硅层涂布光刻胶，利用光刻法而通过所述光刻胶将予以形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层的图案予以形成的步骤；及
干蚀刻所述平面状硅层，以形成所述柱状第1导电型硅层下的所述平面状硅层的所述部分，且将所述光刻胶去除的步骤。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，所述步骤(b)包括：将于所述柱状第1导电型硅层牺牲氧化时所形成的所述牺牲氧化膜作为屏蔽氧化膜而通过杂质掺杂工序而于所述柱状第1导电型硅层下的所述平面状硅层的所述部分的表面导入第2导电型的杂质，而将所述第2导电型硅层形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分。
15.如权利要求13所述的半导体器件的制造方法，其特征在于，所述柱状第1导电型硅层的柱径小于作为所述第1硬掩模的所述氮化硅膜掩模的柱径。
16.如权利要求5所述的半导体器件的制造方法，其特征在于，在形成于所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层中所使用的杂质注入的注入角度为0度至6度。
17.如权利要求5所述的半导体器件的制造方法，其特征在于，不在所述柱状第1导电型半导体层的上部注入杂质，而于所述柱状第1导电型硅层下的所述平面状硅层的所述部分形成所述第2导电型硅层。
18.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(c)包括下列子步骤：
对形成于所述平面状硅层上的具有氮化硅膜掩模的所述柱状第1导电型硅层的硅表面进行氧化，蚀刻所述氮化硅膜掩模，以使所述氮化硅膜掩模的柱径小于所述柱状第1导电型硅层的柱径使于后续步骤中可通过干蚀刻将部分高介电常数的栅极绝缘膜去除。
19.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(c)包括下列子步骤：
从具有氮化硅膜掩模的柱状第1导电型半导体层、形成于所述平面状半导层上的牺牲氧化层、及形成有第2导电型半导体层的平面状半导体层以蚀刻将所述牺牲氧化膜去除的步骤；
形成高介电常数膜的栅极绝缘膜，且作为栅极电极材料而将金属膜与非晶硅或多晶硅膜以掩埋所述柱状第1导电型硅层的方式形成的步骤；及
以化学机械研磨来研磨所述金属膜与所述非晶硅或多晶硅膜，而将所述栅极电极材料的上表面平坦化，其中，通过将作为所述第1硬掩模的所述氮化硅膜掩模作为化学机械研磨的阻挡层使用，即可以高重现性控制化学机械研磨的研磨量的步骤。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，所述步骤(c)包括下列子步骤：
通过对经平坦化、由所述金属膜与所述非晶硅或多晶硅膜所构成的所述栅极电极材料进行回蚀，而使所述栅极电极材料具有所述栅极电极的所期望的栅极长度的步骤；及
在经回蚀、由所述金属膜与所述非晶硅或多晶硅膜所构成的所述栅极电极材料及所述柱状第1导电型硅层的上表面形成氧化硅膜，其中，通过该氧化硅膜而使所述金属膜被覆盖，即可进行后续步骤处理而不需考虑金属污染，且可在后续步骤进行的湿处理或干处理中保护栅极电极材料的上表面，从而抑制栅极长度的变动和从所述栅极上表面而来的对所述栅极绝缘膜的损伤的步骤。
21.如权利要求20所述的半导体器件的制造方法，其特征在于，所述步骤(c)包括下列子步骤：
将具有从所期望的所述栅极电极的膜厚与所述栅极绝缘膜的膜厚的和减去所述氧化硅膜的膜厚所得的膜厚的氮化硅膜形成于所述氧化硅膜上的步骤；
通过将所述氮化硅膜与所述氧化硅膜回蚀而形成氮化硅膜侧墙与氧化硅膜侧墙，其中，决定所要形成的所述栅极电极的膜厚与所述栅极绝缘膜的膜厚的和的所述氮化硅膜侧墙的膜厚与所述氧化硅膜侧墙的膜厚的和，是通过调整在形成氮化硅膜的所述子步骤中所要形成的氮化硅膜的膜厚及在回蚀所述氮化硅膜的子步骤中的回蚀条件所控制，从而可形成具有所期望膜厚的所述栅极电极的步骤；
涂布反射防止膜层及光刻胶，利用光刻法而通过所述光刻胶形成栅极配线图案的步骤；及
以所述光刻胶作为掩模，蚀刻所述反射防止膜层、所述氧化硅膜、及构成所述栅极电极材料的所述非晶硅或多晶硅膜和所述金属膜，而形成所述栅极电极及所述栅极配线的步骤；
所述步骤(d)及(e)包括下列子步骤：
将所述氮化硅膜掩模、所述柱状第1导电型硅层上部的所述氧化硅膜侧墙与所述氮化硅膜侧墙通过干蚀刻或湿蚀刻予以去除的步骤；及
形成氧化硅膜与氮化硅膜，回蚀所述氮化硅膜，将形成于所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层的上表面及所述柱状第1导电型硅层的上表面露出，并将氧化硅膜侧墙与氮化硅膜侧墙形成于所述柱状第1导电型硅层侧壁的上部区域且接触所述栅极电极上方作为侧墙状绝缘膜，且于所述栅极电极的侧壁形成氧化硅膜侧墙与氮化硅膜侧墙作为侧墙状绝缘膜的步骤；
所述步骤(f)包括：通过杂质掺杂工序于所述柱状第1导电型硅层的上部导入第2导电型的杂质，而于所述柱状第1导电型硅层的上部形成所述第2导电型硅层的步骤；而且，
所述步骤(g)及(h)包括：对形成于所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层的上表面和形成于所述柱状第1导电型硅层上部的所述第2导电型硅层的上表面溅镀金属，施加热处理，且去除未反应的金属膜，借此于形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层、和形成在柱状第1导电型硅层的上部的所述第2导电型硅层上，形成金属与半导体的化合物的步骤；
其中，通过所述氧化硅膜侧墙与所述氮化硅膜侧墙，使所述栅极电极和形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层和形成在所述柱状第1导电型硅层的上部的所述第2导电型硅层分离，从而防止因所述金属与半导体的化合物所导致的所述栅极电极、与形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层和形成在所述柱状第1导电型硅层的上部的所述第2导电型硅层之间的短路；
而且，通过将所述柱状第1导电型硅层侧壁的上部区域以所述氮化硅膜侧墙覆盖，而控制来自所述柱状第1导电型硅层的侧壁的金属与半导体的化合物的形成。
22.如权利要求5所述的半导体器件的制造方法，其特征在于，所述步骤(j)及(k)包括下列子步骤：
形成包括氮化硅膜的膜作为接触阻挡层的步骤；
形成氧化硅膜作为层间膜后，以化学机械研磨将该氧化硅膜平坦化的步骤；及
分别于形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上、从所述栅极电极延伸的栅极配线上、及形成在所述柱状第1导电型硅层的上部的所述第2导电型硅层上，通过蚀刻而形成接触孔的步骤。
23.如权利要求22所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜分别进行形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上方的接触孔与所述栅极配线上的接触孔的蚀刻步骤后，对所述层间膜的一部分进行形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的蚀刻步骤，之后，将分别对应于形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上的接触孔、所述栅极配线上的接触孔、以及形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的所述接触阻挡层予以蚀刻去除。
24.如权利要求22所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜的一部分进行形成在所述柱状第1导电型硅层下的平面状硅层的所述部分的所述第2导电型硅层上的接触孔的蚀刻步骤后，对所述层间膜分别进行形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上方的接触孔与所述栅极配线上的接触孔的蚀刻步骤，之后，将分别对应于形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上的接触孔、所述栅极配线上的接触孔、以及形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的所述接触阻挡层予以蚀刻去除。
25.如权利要求22所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜的一部分进行形成在柱状第1导电型硅层上部的所述第2导电型硅层上的接触孔的蚀刻步骤后，对层间膜分别进行所述栅极配线上的接触孔、与形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的蚀刻步骤，之后，将分别对应于形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上方的接触孔、所述栅极配线上的接触孔、以及形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的所述接触阻挡层予以蚀刻去除。
26.如权利要求22所述的半导体器件的制造方法，其特征在于，所述形成接触孔的子步骤含有：在对所述层间膜分别进行所述栅极配线上的接触孔与形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的蚀刻步骤后，对所述层间膜的一部分进行形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上的接触孔的蚀刻步骤之后，将分别对应于形成在所述柱状第1导电型硅层上部的所述第2导电型硅层上的接触孔、所述栅极配线上的接触孔、以及形成在所述柱状第1导电型硅层下的所述平面状硅层的所述部分的所述第2导电型硅层上的接触孔的所述接触阻挡层予以蚀刻去除。
27.一种半导体器件，其特征在于，具备：
平面状半导体层，形成于衬底上，且该平面状半导体层形成有第2导电型半导体层，且在该第2导电型半导体层上形成有金属与半导体的化合物；
柱状第1导电型半导体层，形成于该平面状半导体层上，且该柱状第1导电型半导体层的上部形成有第2导电型半导体层，且在该第2导电型半导体层上形成有金属与半导体的化合物；
栅极绝缘膜，形成在该柱状第1导电型半导体层的周围；
栅极电极，包围该栅极绝缘膜而形成，且该栅极电极具有金属膜和非晶硅或多晶硅膜的积层构造，且该栅极电极上形成有金属与半导体的化合物；
侧墙状绝缘膜，形成于该柱状第1导电型半导体层的侧壁的上部区域且接触该栅极电极上方，且形成于该栅极电极侧壁上。
28.如权利要求27所述的半导体器件，其特征在于，从所述柱状第1导电型半导体层的中心轴到该平面状半导体层的边缘的长度大于：从该柱状第1导电型半导体层的中心轴到侧壁的长度、所述栅极绝缘膜的厚度、具有所述金属膜和所述非晶硅或多晶硅膜的所述积层构造的所述栅极电极的厚度、以及形成于所述栅极电极侧壁上的侧墙状绝缘膜的厚度的和。
29.如权利要求27所述的半导体器件，其特征在于，具有所述金属膜和所述非晶硅或多晶硅膜的所述积层构造的所述栅极电极的厚度大于：形成于该柱状第1导电型半导体层的侧壁的上部区域且接触该栅极电极上方的侧墙状绝缘膜的厚度。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2008/052565 WO2009101704A1 (ja) | 2008-02-15 | 2008-02-15 | 半導体装置の製造方法 |
| JPPCT/JP2008/052565 | 2008-02-15 | ||
| PCT/JP2009/052557 WO2009102059A1 (ja) | 2008-02-15 | 2009-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101946331A CN101946331A (zh) | 2011-01-12 |
| CN101946331B true CN101946331B (zh) | 2012-12-26 |
Family
ID=40956748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200980105302.2A Active CN101946331B (zh) | 2008-02-15 | 2009-02-16 | 半导体器件的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP2244305A4 (zh) |
| JP (1) | JP5622335B2 (zh) |
| KR (1) | KR101124129B1 (zh) |
| CN (1) | CN101946331B (zh) |
| TW (1) | TWI423345B (zh) |
| WO (2) | WO2009101704A1 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8188537B2 (en) | 2008-01-29 | 2012-05-29 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| JP5356970B2 (ja) | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| KR101211442B1 (ko) | 2010-03-08 | 2012-12-12 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 고체 촬상 장치 |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP5087655B2 (ja) * | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| CN102956488B (zh) * | 2011-08-23 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 功率晶体管的制作方法 |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| WO2013171873A1 (ja) * | 2012-05-17 | 2013-11-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| CN111517272B (zh) * | 2020-04-01 | 2023-07-04 | 上海华虹宏力半导体制造有限公司 | 电极的制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068516A (ja) * | 1998-08-24 | 2000-03-03 | Sony Corp | 半導体装置とその製造方法 |
| JP2003179160A (ja) * | 2001-10-18 | 2003-06-27 | Chartered Semiconductor Mfg Ltd | 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US583067A (en) * | 1897-05-25 | Process of working horn | ||
| JPS6113661A (ja) * | 1984-06-29 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP3057661B2 (ja) | 1988-09-06 | 2000-07-04 | 株式会社東芝 | 半導体装置 |
| JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JP2950558B2 (ja) | 1989-11-01 | 1999-09-20 | 株式会社東芝 | 半導体装置 |
| JP2748072B2 (ja) * | 1992-07-03 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH06268173A (ja) * | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
| JP3403231B2 (ja) * | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH098290A (ja) * | 1995-06-20 | 1997-01-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH1079482A (ja) * | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
| DE19746901C2 (de) * | 1997-10-23 | 1999-08-12 | Siemens Ag | Verfahren zur Herstellung eines vertikalen MOS-Transistors |
| US6229161B1 (en) * | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
| JP2002026009A (ja) * | 2000-06-30 | 2002-01-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2003046080A (ja) * | 2001-07-27 | 2003-02-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003045187A (ja) * | 2001-08-02 | 2003-02-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4343571B2 (ja) * | 2002-07-31 | 2009-10-14 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP2004071777A (ja) * | 2002-08-06 | 2004-03-04 | Fujitsu Ltd | 有機絶縁膜の作製方法、半導体装置の製造方法、及びｔｆｔ基板の製造方法 |
| US7138685B2 (en) * | 2002-12-11 | 2006-11-21 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
| JP2004349291A (ja) * | 2003-05-20 | 2004-12-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US6855582B1 (en) * | 2003-06-12 | 2005-02-15 | Advanced Micro Devices, Inc. | FinFET gate formation using reverse trim and oxide polish |
| JP4254430B2 (ja) * | 2003-08-07 | 2009-04-15 | ソニー株式会社 | 半導体装置の製造方法 |
| KR100537103B1 (ko) * | 2003-12-27 | 2005-12-16 | 동부아남반도체 주식회사 | 수직형 트랜지스터의 제조방법 |
| CN100570894C (zh) * | 2004-01-22 | 2009-12-16 | 国际商业机器公司 | 垂直鳍片场效应晶体管mos器件 |
| KR100618875B1 (ko) * | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
| JP2006210828A (ja) * | 2005-01-31 | 2006-08-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4151976B2 (ja) * | 2005-02-25 | 2008-09-17 | 株式会社東芝 | 半導体装置 |
| KR100673105B1 (ko) * | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
| JP5017795B2 (ja) * | 2005-04-13 | 2012-09-05 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JP2006310651A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
-
2008
- 2008-02-15 WO PCT/JP2008/052565 patent/WO2009101704A1/ja active Application Filing
-
2009
- 2009-02-12 TW TW098104441A patent/TWI423345B/zh active
- 2009-02-16 WO PCT/JP2009/052557 patent/WO2009102059A1/ja active Application Filing
- 2009-02-16 EP EP09711133.0A patent/EP2244305A4/en not_active Withdrawn
- 2009-02-16 CN CN200980105302.2A patent/CN101946331B/zh active Active
- 2009-02-16 KR KR1020107020344A patent/KR101124129B1/ko active IP Right Grant
-
2013
- 2013-08-28 JP JP2013177261A patent/JP5622335B2/ja active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068516A (ja) * | 1998-08-24 | 2000-03-03 | Sony Corp | 半導体装置とその製造方法 |
| JP2003179160A (ja) * | 2001-10-18 | 2003-06-27 | Chartered Semiconductor Mfg Ltd | 縦形デバイスの集積化を用いて自己整合性ｃｍｏｓインバータを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009102059A1 (ja) | 2009-08-20 |
| TW200935523A (en) | 2009-08-16 |
| TWI423345B (zh) | 2014-01-11 |
| EP2244305A1 (en) | 2010-10-27 |
| WO2009101704A1 (ja) | 2009-08-20 |
| KR101124129B1 (ko) | 2012-03-21 |
| KR20100120209A (ko) | 2010-11-12 |
| JP5622335B2 (ja) | 2014-11-12 |
| EP2244305A4 (en) | 2013-10-09 |
| JP2013258426A (ja) | 2013-12-26 |
| CN101946331A (zh) | 2011-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101946331B (zh) | 半导体器件的制造方法 | |
| CN101946330B (zh) | 半导体器件的制造方法 | |
| US8241976B2 (en) | Semiconductor surrounding gate transistor device and production method therefor | |
| US8158468B2 (en) | Production method for surrounding gate transistor semiconductor device | |
| US8395208B2 (en) | Semiconductor device and method of producing the same | |
| CN101946332B (zh) | 半导体器件及其制造方法 | |
| CN101946329B (zh) | 半导体器件及其制造方法 | |
| JP6014726B2 (ja) | 半導体装置及びその製造方法 | |
| JP2014013922A (ja) | 半導体装置及びその製造方法 | |
| JP5779702B2 (ja) | 半導体装置及びその製造方法 | |
| JP5340180B2 (ja) | 半導体装置とその製造方法 | |
| JP5356258B2 (ja) | 半導体装置の製造方法 | |
| KR100649028B1 (ko) | 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. Free format text: FORMER OWNER: UNISANTIS ELECTRONICS JAPAN LIMITED Effective date: 20111115 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20111115 Address after: Peninsular Plaza, Singapore Applicant after: Unisantis Electronics Singapore Pte. Ltd. Address before: Tokyo, Japan, Japan Applicant before: Unisantis Electronics JP Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |