CN101946332B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种环绕栅极晶体管的制造方法，用以获得源极、漏极、栅极的低电阻化的构造、及所希望的栅极长度、源极、漏极形状与柱状半导体的直径。该半导体器件的制造方法，包含：形成柱状第1导电型半导体层的步骤；在柱状第1导电型半导体层的下部形成第2导电型半导体层的步骤；在柱状第1导电型半导体层的周围形成栅极绝缘膜与栅极电极的步骤；在栅极上部且在柱状第1导电型半导体层的上部的侧壁形成绝缘膜的步骤；在栅极侧壁形成绝缘膜的步骤；在柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；及在形成于柱状第1导电型半导体层的上部与下部的第2导电型半导体层与栅极，形成金属与半导体的化合物的步骤。
Description
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路，尤其是使用MOS(Metal Oxide Semiconductor；金属氧化物半导体)晶体管的集成电路，有不断高集成化的趋势。随此高集成化，其中所用的MOS晶体管的微细化已进化到纳米(nano)领域。MOS晶体管的微细化愈加进化，漏泄电流的抑制愈加困难，为确保所需电流量，而有难于缩小电路占有面积的问题。为解决此问题，遂有对于衬底将源极、栅极、漏极配置于垂直方向，由栅极包围柱状半导体层的构造的环绕栅极晶体管(Surrounding Gate Transistor，SGT)的提案。(例如专利文献1、2、3)。
专利文献1：日本特开平2-71556号公报
专利文献2：日本特开平2-188966号公报
专利文献3：日本特开平3-145761号公报
发明内容
(发明所欲解决的问题)
SGT因以包围柱状半导体的侧面的形状设置沟道区域(channel region)，故需将大的栅极宽度实现在小的占有面积内。即需在小占有面积内流通大的导通电流。因为流通大的导通电流，故当源极、漏极、栅极的电阻较高时，则难对源极、漏极、栅极施加所希望的电压。为此，有需要包含能设计源极、漏极、栅极的低电阻化用的SGT的制造方法。再者，因流通大的导通电流，接触端子的低电阻化也有其必要。
在现有技术的MOS晶体管，栅极通过沉积栅极材料，利用光刻法转印栅极图案在衬底上的光刻胶后蚀刻栅极材料而形成。即，于现有技术的MOS晶体管，其栅极长度由栅极图案所设计。另一方面，于SGT，因柱状半导体 的侧面为沟道区域，故电流对衬底垂直流通。即于SGT中栅极长度并不由栅极图案设计，而由制造方法所设计，因此由制造方法决定栅极与栅极长度的变异。
于SGT，为抑制随着微细化所发生的漏泄电流增大，要求将柱状半导体的直径缩小。再者，需要有能使源极、漏极的最适合化而能抑制短沟道(Short channel)效应与抑制漏泄电流的制造方法。
SGT也如同现有技术的MOS晶体管需降低制造成本。为此需减少制造步骤数量。为此本发明的目的在提供一种SGT制造方法，可获得使源极、漏极、栅极低电阻化的构造、及获得所希望的栅极长度、源极、漏极的形状与柱状半导体的直径。
(解决问题的手段)
于本发明的一种实施方式为，提供一种半导体器件的制造方法，包含以下步骤：在形成于衬底上的氧化膜上，形成平面状半导体层，并在平面状半导体层上形成柱状第1导电型半导体层的步骤；在柱状第1导电型半导体层下部的平面状半导体层，形成第2导电型半导体层的步骤；在柱状第1导电型半导体层周围，形成栅极绝缘膜及栅极电极的步骤；在栅极的上部且在柱状第1导电型半导体层的上部的侧壁，将绝缘膜形成为侧壁状(sidewall)的步骤；在栅极侧壁将绝缘膜形成为侧壁状的步骤；在柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物的步骤；在形成于柱状第1导电型半导体层上部的第2导电型半导体层，形成金属与半导体的化合物的步骤；在栅极形成金属与半导体的化合物的步骤；在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部(contact)的步骤；及在形成于柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
再者，本发明的优选实施方式为：如所述的半导体器件的制造方法，其中，自柱状第1导电型半导体层中心至平面状半导体层端部的长度，较大于以下的总和：自柱状第1导电型半导体层中心至侧壁的长度、栅极绝缘膜的厚度、栅极电极的厚度、与在栅极侧壁形成为侧壁状绝缘膜的厚度。
本发明的优选实施方式为：如所述的半导体器件的制造方法，其中，栅极电极的厚度为较大于：在栅极上部且在柱状第1导电型半导体层的上部的侧壁将绝缘膜形成为侧壁状的厚度。
本发明的优选实施方式为：如所述的半导体器件的制造方法，其中，平面状半导体层为平面状硅层，而第1导电型半导体层为第1导电型硅层，而第2导电型半导体层为第2导电型硅层。
本发明的优选实施方式为：如所述的半导体器件的制造方法，其中，平面状半导体层为平面状硅层，而第1导电型半导体层为p型硅层或不掺杂的硅层，第2导电型半导体层为n型硅层。
本发明的优选实施方式为：如所述的半导体器件的制造方法，其中，平面状半导体层为平面状硅层，第1导电型半导体层为n型硅层或不掺杂的硅层，第2导电型半导体层为p型硅层。
本发明的优选实施方式为：如所述的半导体器件的制造方法，其中包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，在形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化(pad oxide)膜的步骤；越过垫氧化膜，对形成柱状第1导电型硅层与平面状硅层的硅层植入调整阈值用的杂质，进行退火使杂质活性化及扩散，从而使形成柱状第1导电型硅层与平面状硅层的硅层的杂质分布均匀化的步骤；及在形成柱状第1导电型硅层时，成膜作为掩模(mask)的硅氮化膜的步骤。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，而在形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤；在硅氮化膜上形成硅氧化膜的步骤；涂布光刻胶，使用光刻法(lithography)以光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处，形成贯穿硅氧化膜的孔的步骤；将非晶硅或多晶硅，以填埋的方式成膜在形成于硅氧化膜的孔的步骤；以化学机械研磨，将硅氧化膜的非晶硅或多晶硅研磨而去除的步骤；以蚀刻去除硅氧化膜，借此形成第2硬质掩模的非晶硅或多晶硅掩模的步骤；将非晶硅或多晶硅掩模牺牲氧化，缩小非晶硅或多晶硅掩模的尺寸的步骤；及以蚀刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步骤。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，而在形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；形成作为在形成柱状第1导电型硅层时的掩模使用的硅氮化膜的步骤；在硅氮化膜上形成硅氧化膜的步骤；涂布光刻胶，以光刻法利用光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处，形成贯穿硅氧化膜的孔的步骤；及沉积氧化膜，进行回蚀(Etch back)，使贯穿所述硅氧化膜的孔径缩小的步骤。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：在衬底上形成有形成柱状第1导电型硅层与平面状硅层的初始硅层，然后在初始硅层上形成垫氧化膜的步骤；形成作为在形成柱状第1导电型硅层时的掩模使用的硅氮化膜的步骤；在硅氮化膜上形成非晶硅或多晶硅掩模作为第2硬质掩模的步骤；将第2硬质掩模作为掩模，以干蚀刻蚀刻硅氮化膜及垫氧化膜，形成第1硬质掩模的硅氮化膜掩模的步骤；及以第1硬质掩模与第2硬质掩模作为掩模，以干蚀刻形成柱状第1导电型硅层的步骤；其中，第2硬质掩模的非晶硅或多晶硅掩模全被蚀刻，于干蚀刻器件可检测的等离子发光强度改变，通过检测此等离子发光强度的变化，检测干蚀刻的终点，而控制柱状第1导电型硅层的高度。
本发明的优选实施方式为：如所述的半导体器件的制造方法，其中，第2硬质掩模的非晶硅或多晶硅掩模的厚度为，较柱状第1导电型硅层的高度为小。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：为缓和作为沟道部的柱状第1导电型硅层侧壁的凹凸、或去除在干蚀刻中打进有碳等的硅表面、及为保护柱状第1导电型硅层免于受到在次一步骤的干蚀刻时所产生的副生成物等的污染，而对所形成的柱状第1导电型硅层进行牺牲氧化的步骤；涂布光刻胶，使用光刻法利用光刻胶形成在柱状第1导电型硅层的下部的平面状硅层所形成的第2导电型硅层的图案的步骤；及干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层而去除光 刻胶的步骤。
本发明的优选实施方式为：如所述的半导体器件的制造方法为：将在第1导电型硅层的牺牲氧化时所形成的牺牲氧化膜作为贯穿氧化膜，通过植入杂质等于平面状硅层表面导入第2导电型的杂质，以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层。
本发明的优选实施方式为：如所述的半导体器件的制造方法为：柱状第1导电型硅层的柱径，较第1硬质掩模的硅氮化膜掩模的柱径为小。
本发明的优选实施方式为：如所述的半导体器件的制造方法为：用以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层的植入杂质的植入角度为0度至6度。
本发明的优选实施方式为：如所述的半导体器件的制造方法为：在柱状第1导电型硅层的上部不植入杂质，而形成在柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：用蚀刻去除牺牲氧化膜，形成硅氧化膜或硅氮化膜的栅极绝缘膜，而以填埋柱状第1导电型硅层的方式将非晶硅或多晶硅成膜作为栅极电极；及以化学机械研磨将非晶硅或多晶硅研磨，使栅极电极上表面平坦化的步骤；并且，于化学机械研磨中，将第1硬质掩模的硅氮化膜作为化学机械研磨的阻挡膜(stopper)，借此再现性佳地抑制化学机械研磨的研磨量。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：将作为栅极电极的非晶硅或多晶回蚀，借此形成希望的栅极长度的栅极电极的步骤；及将作为栅极电极的非晶硅或多晶硅表面氧化，在非晶硅或多晶硅的表面形成硅氧化膜的步骤；并且，由于借此硅氧化膜，在后续步骤中所进行湿式处理或干式处理时可保护栅极上表面，因此抑制栅极长度的变动，即抑制栅极长度的变异与抑制自栅极上表面对栅极绝缘膜的伤害。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：膜厚较希望的栅极电极的膜厚为厚的硅氮化膜成膜步骤；及回蚀硅氮化膜，蚀刻硅氧化膜借此形成硅氮化膜侧壁的步骤；为了使硅氮化膜侧壁的膜厚成为栅极电极的膜厚，通过调整成膜硅氮化膜的膜厚及回蚀的条件即可形成希望的膜厚的栅极电极，而且包含以下步骤：涂布防止反射膜层(BARC 层)及光刻胶，利用光刻法通过光刻胶形成栅极布线图案，并以光刻胶作为掩模，蚀刻防止反射膜层(BARC层)及作为栅极电极的非晶硅或多晶硅，形成栅极电极与栅极布线图案的步骤；将柱状第1导电型硅层上部的硅氮化膜及硅氮化膜侧壁，以干蚀刻或湿蚀刻去除的步骤；成膜硅氮化膜，将硅氮化膜回蚀，使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，在栅极电极上部且在柱状第1导电型硅层上部的侧壁，隔着栅极绝缘膜形成硅氮化膜侧壁，在栅极电极侧壁形成硅氮化膜侧壁，即形成绝缘膜侧壁的步骤；通过植入杂质，在柱状第1导电型硅层上部导入第2导电型杂质，在柱状第1导电型硅层上部形成第2导电型硅层的步骤；及溅镀金属膜，经过热处理使形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层表面成为金属与半导体的化合物，再去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层上部的第2导电型硅层上，形成金属与半导体的化合物的步骤；因为利用硅氮化膜侧壁，将形成于栅极电极与柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成于柱状第1导电型硅层上部的第2导电型硅层予以分离，故得以防止因金属与半导体的化合物导致形成于栅极电极与柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层上部的第2导电型硅层间的短路；并且，以硅氮化膜覆盖柱状第1导电型硅层上部的侧壁，借此控制来自柱状第1导电型硅层侧壁的金属与半导体的化合物化。
本发明的优选实施方式为：如所述的半导体器件的制造方法，包含以下步骤：成膜接触阻挡膜(contact stopper)的步骤；成膜硅氧化膜作为层间膜后，以化学机械研磨予以平坦化的步骤；在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、及在形成于柱状第1导电型硅层上部的第2导电型硅层上，利用蚀刻形成接触孔的步骤；在接触孔以钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)等位障金属(barrier metal)成膜后，将钨(W)或铜(Cu)及含铜的合金等金属利用溅镀或镀覆而成膜，经过化学机械研磨形成接触塞子(contact plug)的步骤；成膜碳化硅(SiC)等第1层布线的蚀刻阻挡膜，接着成膜属于第1布线层的层间膜的低介电率膜的步骤；及图案化第1层布线，形成第1布线层的槽沟图案，以钽(Ta)、氮化钽(TaN)、 钛(Ti)或氮化钛(TiN)等位障金属成膜后，再将钨(W)或铜(Cu)及含铜的合金等金属利用溅镀或镀覆而成膜，经过化学机械研磨形成第1层布线的步骤。
本发明的优选实施方式为：如所述的半导体器件的制造方法，在柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤后，再进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔与栅极布线上的接触孔、及柱状硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻。
本发明的优选实施方式为：如所述的半导体器件的制造方法，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，再进行柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔与栅极布线上的接触孔、及柱状硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻。
本发明的优选实施方式为：如所述的半导体器件的制造方法，进行柱状硅层上部的接触孔的层间膜蚀刻步骤后，再进行栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的接触阻挡膜进行蚀刻。
本发明的优选实施方式为：如所述的半导体器件的制造方法，在栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的接触阻挡膜进行蚀刻。
本发明的优选实施方式为：一种半导体器件，具备：平面状半导体层，形成于衬底上，且为形成有第2导电型半导体层的平面状半导体层，并在该第2导电型半导体层，形成有金属与半导体的化合物；第1导电型半导体层，形成于该平面状半导体层上，且为在上部形成有第2导电型半导体层的柱状第1导电型半导体层，并在该第2导电型半导体层，形成有金属与半导体的化合物；栅极绝缘膜，形成于该柱状第1导电型半导体层的周围；栅极电极，围绕该栅极绝缘膜的栅极电极，且形成有金属与半导体的化合物；绝缘膜，位于该栅极电极的上部，且在所述柱状第1导电型半导体层的上部的侧壁， 形成为侧壁状，并且于所述栅极电极的侧壁形成为侧壁状。
本发明的优选实施方式为：如所述的半导体器件，自所述柱状第1导电型半导体层的中心至所述平面状半导体层端部为止的长度为较大于下述的总和：自所述柱状第1导电型半导体层的中心至侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、与于所述栅极电极侧壁形成为侧壁状的所述绝缘膜的厚度。
于本发明的优选实施方式为：如所述的半导体器件，所述栅极电极的厚度较大于：位在该栅极电极上部且于所述柱状第1导电型半导体层的上部的侧壁形成为侧壁状的所述绝缘膜的厚度。
(发明效果)
本发明为提供一种半导体器件的制造方法，包含以下步骤：在形成于衬底上的氧化膜上，形成平面状半导体层，并在平面状半导体层上形成柱状第1导电型半导体层的步骤；在柱状第1导电型半导体层下部的平面状半导体层，形成第2导电型半导体层的步骤；在柱状第1导电型半导体层周围形成栅极绝缘膜及栅极电极的步骤；在栅极的上部且在柱状第1导电型半导体层的上部的侧壁，将绝缘膜形成为侧壁状的步骤；在栅极侧壁将绝缘膜形成为侧壁状的步骤；在柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物的步骤；在形成于柱状第1导电型半导体层上部的第2导电型半导体层，形成金属与半导体的化合物的步骤；在栅极形成金属与半导体的化合物的步骤；在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；及在形成于柱状第1导电型半导体层上部所形成的第2导电型半导体层上形成接触部的步骤。
如此，可提供一种SGT的制造方法，可获得源极、漏极、栅极的低电阻化用的构造、与所希望的栅极长度、源极、漏极的形状与柱状半导体的直径。
再者，于本发明，自柱状第1导电型半导体层中心至平面状半导体层端部的长度，较大于以下的总和：自柱状第1导电型半导体层中心至侧壁的长度、栅极绝缘膜的长度、栅极电极的厚度、及在栅极侧壁形成为侧壁状的绝缘膜的厚度。
如此，可在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物，并可使形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层低电阻化。
再者，于本发明，栅极电极的厚度为较大于：在栅极上部且在柱状第1导电型半导体层的上部的侧壁将绝缘膜形成为侧壁状的厚度。
如此可在栅极电极形成金属与半导体的化合物，并使栅极电极低电阻化。
于本发明包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，在形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；越过垫氧化膜，对形成柱状第1导电型硅层与平面状硅层的硅层植入调整阈值用的杂质，进行退火使杂质活性化及扩散，从而使形成柱状第1导电型硅层与平面状硅层的硅层的杂质分布均匀化的步骤；及在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤。
如此，将为缓和于下一步骤要成膜的硅氮化膜与硅间的应力而成膜的垫氧化膜也作为植入杂质时的贯穿氧化膜，借此得以减少生产步骤数，并减低生产成本。
于本发明包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，而在形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤；在硅氮化膜上形成硅氧化膜的步骤；涂布光刻胶，使用光刻法通过光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处形成贯穿硅氧化膜的孔的步骤；将非晶硅或多晶硅，以填埋的方式成膜在形成于硅氧化膜的孔的步骤；以化学机械研磨，将硅氧化膜的非晶硅或多晶硅研磨而去除的步骤；以蚀刻去除硅氧化膜，借此形成第2硬质掩模的非晶硅或多晶硅掩模的步骤；将非晶硅或多晶硅掩模进行牺牲氧化，缩小非晶硅或多晶硅掩模的尺寸的步骤；及以蚀刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步骤。
如此，可将之后形成的柱状第1导电型硅层的柱径缩小，得以抑制晶体管的短沟道效应，减低漏泄电流。
于本发明包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，而在形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤；在硅氮化膜上形成硅氧化膜的步骤；涂布光刻胶，使用光刻法通过光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处形成贯穿硅氧化膜的孔的步骤；及沉积氧化膜，进行回蚀使贯穿所述硅氧化膜的孔径作小的步骤。
如此可将之后形成的柱状第1导电型硅层的柱径缩小，得以抑制晶体管的短沟道效应，减低漏泄电流。
于本发明包含以下步骤：将第2硬质掩模的非晶硅或多晶硅掩模作为掩模，以干蚀刻蚀刻硅氮化膜及垫氧化膜，形成第1硬质掩模的硅氮化膜掩模的步骤；及以第1硬质掩模与第2硬质掩模作为掩模，以干蚀刻形成柱状第1导电型硅层的步骤；借此，第2硬质掩模的非晶硅或多晶硅掩模全被蚀刻，于干蚀刻器件可检测的等离子发光强度改变，由检测此等离子发光强度的变化，可检测干蚀刻的终点，而控制柱状第1导电型硅层的高度。
于本发明，第2硬质掩模的非晶硅或多晶硅掩模的厚度，因较柱状第1导电型硅层的高度为小，如此可检测干蚀刻的终点。
本发明包含以下步骤：为缓和作为沟道部的柱状第1导电型硅层侧壁的凹凸、或去除在干蚀刻中打进有碳等的硅表面、及为保护柱状第1导电型硅层免于受到在次一步骤的干蚀刻时所产生的副生成物等的污染，而对所形成的柱状第1导电型硅层进行牺牲氧化的步骤；涂布光刻胶，使用光刻法通过光刻胶形成在柱状第1导电型硅层的下部的平面状硅层所形成的第2导电型硅层的图案的步骤；及干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层而去除光刻胶的步骤。
如此，由牺牲氧化所形成的氧化膜，可使用为第1导电型硅层的保护膜，而可削减制造步骤数，减低制造成本。
于本发明，由于将在第1导电型硅层的牺牲氧化时所形成的牺牲氧化膜作为贯穿氧化膜，通过植入杂质等于平面状硅层表面导入第2导电型的杂质，以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层。
如此，由牺牲氧化所形成的氧化膜，可使用为第1导电型硅层的保护膜， 更可使用为植入杂质时的贯穿氧化膜，而可减少制造步骤数，并减低制造成本。
再者，于本发明，柱状第1导电型硅层的柱径为，较第1硬质掩模的硅氮化膜掩模的柱经为小。
如此可防止在植入时第1导电型硅层的侧壁被混入杂质。
再者，于本发明，用以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层的植入杂质的植入角度为0度至6度。
如此，可防止在植入时柱状第1导电型硅层侧壁被混入杂质。
再者，于本发明，在柱状第1导电型硅层的上部不植入杂质，而形成在柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层。
如此，柱状第1导电型硅层上部、与柱状第1导电型硅层下部的平面状硅层的植入条件，可容易最适化，而可抑制短沟道效应并可控制漏泄电流。
再者，于本发明包含以下步骤：用蚀刻去除牺牲氧化膜，形成硅氧化膜或硅氮化膜的栅极绝缘膜，以填埋柱状第1导电型硅层的方式将非晶硅或多晶硅成膜作为栅极电极的步骤；及以化学机械研磨将非晶硅或多晶硅研磨，使栅极电极上表面平坦化的步骤。
借此，于化学机械研磨中，将第1硬质掩模的硅氮化膜作为化学机械研磨的阻挡膜使用，则可再现性佳地抑制化学机械研磨的研磨量。
再者，于本发明由于包含以下步骤；将作为栅极电极的非晶硅或多晶回蚀，借此形成希望的栅极长度的栅极电极的步骤；及将作为栅极电极的非晶硅或多晶硅表面氧化，在非晶硅或多晶硅的表面形成硅氧化膜的步骤。
借此，由于此硅氧化膜，在后续所进行湿式处理或干式处理时可保护栅极上表面，因此可抑制栅极长度的变动，即可抑制栅极长度的发生变异与抑制来自栅极上表面对栅极绝缘膜的损伤。
再者，于本发明包含以下步骤：成膜膜厚为较栅极电极的希望的膜厚为厚的硅氮化膜的步骤；及回蚀硅氮化膜，蚀刻硅氧化膜，得以形成硅氮化膜侧壁的步骤。
借此，由于使硅氮化膜侧壁的膜厚成为栅极电极的膜厚，因此借调整硅氮化膜的成膜的膜厚及回蚀的条件，即可形成希望的膜厚的栅极电极。
而且包含以下步骤：涂布防止反射膜层(BARC层)及光刻胶，利用光刻 法通过光刻胶形成栅极布线图案，并以光刻胶作为掩模，蚀刻防止反射膜层(BARC层)及作为栅极电极的非晶硅或多晶硅，形成栅极电极与栅极布线图案的步骤；将柱状第1导电型硅层上部的硅氮化膜及硅氮化膜侧壁，以干蚀刻或湿蚀刻去除的步骤；成膜硅氮化膜，将硅氮化膜回蚀，使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，在栅极电极上部且在柱状第1导电型硅层上部的侧壁，隔着栅极绝缘膜形成硅氮化膜侧壁，在栅极电极侧壁形成硅氮化膜侧壁，即形成绝缘膜侧壁的步骤；通过植入杂质等，在柱状第1导电型硅层上部导入第2导电型杂质，在柱状第1导电型硅层上部形成第2导电型硅层的步骤；及溅镀镍(Ni)或钴(Co)等金属膜，经过热处理使形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层表面作成为金属与半导体的化合物化，再去除未反应的金属膜，如此，在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层上部的第2导电型硅层上，形成金属与半导体的化合物的步骤；因为利用硅氮化膜侧壁，将形成栅极电极与柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成于柱状第1导电型硅层上部的第2导电型硅层予以分离，故得以防止因金属与半导体的化合物导致形成于栅极电极与柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层的短路，且以硅氮化膜覆盖柱状第1导电型硅层上部的侧壁，借此控制来自柱状第1导电型硅层侧壁的金属与半导体的化合物化。
再者，于本发明，包含以下步骤：成膜硅氮化膜等作为接触阻挡膜(contact stopper)的步骤；成膜硅氧化膜作为层间膜后，以化学机械研磨予以平坦化的步骤；在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、及在形成于柱状第1导电型硅层上部的第2导电型硅层上，利用蚀刻形成接触孔的步骤；在接触孔以钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)等位障金属(barrier metal)成膜后，将钨(W)或铜(Cu)及含铜的合金等金属利用溅镀或镀覆而成膜，经过化学机械研磨形成接触塞子(contact plug)的步骤；成膜碳化硅(SiC)等第1层布线的蚀刻阻挡膜，継而成膜属于第1布线层的层间膜的低介电率膜的步骤；及图案化第1层布线，形成第1布线层 的沟图案，以钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)等位障金属成膜后，再将钨(W)或铜(Cu)及含铜的合金等金属利用溅镀或镀覆而成膜，经过化学机械研磨形成第1层布线的步骤，如此可使接触低电阻化。
再者，于本发明，在柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤后，再进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔与栅极布线上的接触孔、及柱状硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻，如此可使柱状硅层上部的接触孔与栅极布线上的接触孔的蚀刻条件的最适合化、与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适合化。
再者，于本发明，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，再进行柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔与栅极布线上的接触孔、及柱状硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻，如此可使柱状硅层上部的接触孔、与栅极配线上的接触孔的蚀刻条件的最适合化、及柱状硅层下部的平面状硅层上的接触孔的蚀刻条件作最适合化。
再者，于本发明，进行柱状硅层上部的接触孔的层间膜蚀刻步骤后，再进行栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的接触阻挡膜进行蚀刻，如此，可使柱状硅层上部的接触孔的蚀刻条件的最适化、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件作最适合化。
再者，于本发明为：在栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的接触阻挡膜进行蚀刻，如此，可使柱状硅层上部的接触孔的蚀刻条件的最适合化、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件进行最适合化。
再者，本发明为，一种半导体器件，具备：平面状半导体层，形成于衬底上，且为形成有第2导电型半导体层的平面状半导体层，并在该第2导电型半导体层形成有金属与半导体的化合物；柱状第1导电型半导体层，形成 于该平面状半导体层上，且为在上部形成有第2导电型半导体层的柱状第1导电型半导体层，并在该第2导电型半导体层形成有金属与半导体的化合物；栅极绝缘膜，形成于该柱状第1导电型半导体层的周围；栅极电极，为围绕该栅极绝缘膜的栅极电极，且形成有金属与半导体的化合物；绝缘膜，位于该栅极电极的上部，且在所述柱状第1导电型半导体层的上部的侧壁形成为侧壁状，并且于所述栅极电极的侧壁形成为侧壁状。
如此，在形成于柱状第1导电型半导体层下部的平面状半导体层的第2半导体层、栅极电极、形成于柱状第1导电型半导体上部的第2导电型半导体层，可分别施加不同电压，可使形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层、栅极电极、形成于柱状第1导电型半导体上部的第2导电型半导体层低电阻化。
再者，于本发明，自所述柱状第1导电型半导体层的中心至所述平面状半导体层端部为止的长度为较大于以下的总和：自所述柱状第1导电型半导体层的中心至侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、与于所述栅极电极侧壁形成为侧壁状的所述绝缘膜的厚度。
如此，可在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物，并使形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层低电阻化。
再者，于本发明为，一种半导体器件，所述栅极电极的厚度较大于：位在该栅极电极上部且于所述柱状第1导电型半导体层的上部的侧壁形成为侧壁状的所述绝缘膜的厚度。
如此，可在栅极电极形成金属与半导体的化合物，使栅极电极低电阻化。
附图说明
图1为本发明的半导体制造方法。
图2(a)为本发明的半导体器件的制造例的平面图。
图2(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图3(a)为本发明的半导体器件的制造例的平面图。
图3(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图4(a)为本发明的半导体器件的制造例的平面图。
图4(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图5(a)为本发明的半导体器件的制造例的平面图。
图5(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图6(a)为本发明的半导体器件的制造例的平面图。
图6(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图7(a)为本发明的半导体器件的制造例的平面图。
图7(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图8(a)为本发明的半导体器件的制造例的平面图。
图8(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图9(a)为本发明的半导体器件的制造例的平面图。
图9(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图10(a)为本发明的半导体器件的制造例的平面图。
图10(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图11(a)为本发明的半导体器件的制造例的平面图。
图11(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图12(a)为本发明的半导体器件的制造例的平面图。
图12(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图13(a)为本发明的半导体器件的制造例的平面图。
图13(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图14(a)为本发明的半导体器件的制造例的平面图。
图14(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图15(a)为本发明的半导体器件的制造例的平面图。
图15(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图16(a)为本发明的半导体器件的制造例的平面图。
图16(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图17(a)为本发明的半导体器件的制造例的平面图。
图17(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图18(a)为本发明的半导体器件的制造例的平面图。
图18(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图19(a)为本发明的半导体器件的制造例的平面图。
图19(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图20(a)为本发明的半导体器件的制造例的平面图。
图20(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图21(a)为本发明的半导体器件的制造例的平面图。
图21(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图22(a)为本发明的半导体器件的制造例的平面图。
图22(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图23(a)为本发明的半导体器件的制造例的平面图。
图23(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图24(a)为本发明的半导体器件的制造例的平面图。
图24(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图25(a)为本发明的半导体器件的制造例的平面图。
图25(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图26(a)为本发明的半导体器件的制造例的平面图。
图26(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图27(a)为本发明的半导体器件的制造例的平面图。
图27(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图28(a)为本发明的半导体器件的制造例的平面图。
图28(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图29(a)为本发明的半导体器件的制造例的平面图。
图29(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图30(a)为本发明的半导体器件的制造例的平面图。
图30(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图31(a)为本发明的半导体器件的制造例的平面图。
图31(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图32(a)为本发明的半导体器件的制造例的平面图。
图32(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图33(a)为本发明的半导体器件的制造例的平面图。
图33(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图34(a)为本发明的半导体器件的制造例的平面图。
图34(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图35(a)为本发明的半导体器件的制造例的平面图。
图35(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图36为图35的剖面图。
图37为图35的剖面图。
图38(a)为本发明的半导体器件的制造例的平面图。
图38(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图39(a)为本发明的半导体器件的制造例的平面图。
图39(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图40(a)为本发明的半导体器件的制造例的平面图。
图40(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图41(a)为本发明的半导体器件的制造例的平面图。
图41(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图42(a)为本发明的半导体器件的制造例的平面图。
图42(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
图43(a)为本发明的半导体器件的制造例的平面图。
图43(b)为本发明的半导体器件的制造例的A-A’剖面步骤图。
主要元件符号说明
110 硅层 111 硅衬底
112 平板状硅层 113 柱状硅层
120 BOX层 121 垫氧化膜
122、125、128、129 硅氧化膜
123 牺牲氧化膜 124 栅极绝缘膜
126 层间膜
130、131、132、133、134 硅氮化膜
135 接触阻挡膜 140 非晶硅或多晶硅
141 非晶硅或多晶硅(栅极电极)
141a 栅极电极 141b 栅极布线
150、160、162 光刻胶 151、152 硅化物层
161 BARC层 170、176Cu
171、175 位障金属 172、173、174接触部
177、178、179 第1层布线
180 蚀刻阻挡膜 190 第1布线层的层间膜
200 N+源极扩散层 201 N+漏极扩散层
具体实施方式
图35(a)为采用本发明所形成的NMOS SGT的平面图，图35(b)为图35(a)的沿裁切线A-A’的剖面图(b)。以下参照图35说明采用本发明所形成的NMOS SGT。
在形成于Si衬底111上的BOX层120上，形成平面状硅层12，在平面状硅层12上形成柱状硅层113，在柱状硅层113的周围形成栅极绝缘膜124及栅极电极141。在柱状硅层113下部的平面硅层112形成N+源极扩散层200。在柱状硅层113上部形成N+漏极扩散层201。N+源极扩散层200上形成有接触部174，N+漏极扩散层201上形成有接触部173，由栅极电极141a延伸的栅极布线141b上形成有接触部172。
图36为沿图35(a)的裁切线B-B’的剖面图。为使源极区域低电阻化有必要在源极区域形成硅化物(silicide)153。为此，在平面硅层112要形成硅化物需要以下的条件。
Wa＞Wp+Wox+Wg+Ws …式(1)在此Wa为自硅柱113的中心至平面硅层112的端部的长度，Wp为自硅柱113的中心至侧壁的长度，Wox为栅极氧化膜124的厚度，Wg为栅极电极141的宽度，Ws为氮化膜侧壁133的宽度，即绝缘膜的宽度。
图37为沿图35(a)的裁切线B-B’的剖面图。为低电阻化栅极电极141，有必要在栅极电极141形成硅化物151。为此，在栅极电极141要形成硅化物151需要以下的条件。
Wg＞Ws …式(2)在此，Wg为栅极电极141的宽度，Ws为氮化膜侧壁134的宽度，即绝缘膜的宽度。通过使用满足所述条件，可减低源极、漏极、栅极的寄生电阻，使导通电流加大。
N+源极扩散层连接于GND电位，N+漏极扩散层连接于Vcc电位，加上0至Vcc电位于栅极电极，可使所述SGT进行晶体管动作。再者，也可为，形成于柱状硅层上部的N+扩散层为N+源极扩散层，形成于柱状硅层下部的平面状硅层的N+扩散层为N+漏极扩散层。
以下参照图1至图35说明为形成本发明的SGT的制造方法例。再者，在此等图面中，对于同一构成构件附上同一符号。图1为形成本发明的SGT的制造步骤，图2至图35为显示本发明的SGT的制造例。(a)为平面图，(b)为A-A’的剖面图。
参照图2，在硅衬底上111形成有BOX层120，在BOX层120上采用形成有硅层110的SOI衬底，在SOI层110上成膜垫氧化膜121。在形成垫氧化膜前也有形成批号，形成激光记号，进行垫氧化膜洗净。再者，在垫氧化膜氧化后，也可进行垫氧化膜厚度测量(图1步骤1、2、3、4、5)。
参照图2，越过垫氧化膜121对SOI层进行阈值调整用的杂质植入。继而，进行杂质的活性化与扩散作退火处理，使SOI层的杂质分布均匀化。为缓和下一步骤成膜的硅氮化膜与硅间的应力，将要成膜的垫氧化膜作为杂质植入时的贯通(through)氧化膜使用，则可削减制造步骤数而可减低制造成本(图1步骤6、7)。
参照图3，成膜第1硬质掩模的硅氮化膜130，接着成膜硅氧化膜122。形成硅氮化膜后，也可进行氮化膜厚度测量。再者，硅氧化膜形成后，也可进行硅氧化膜厚度测量(图1步骤8、9、10、11)。
参照图4，涂布光刻胶，利用光刻法通过光刻胶形成将柱状硅层反转的图案，在柱状硅层的形成处通过干蚀刻形成贯穿硅氧化膜122的孔。在进行光刻法后，也可进行尺寸测量与检查。再者，在蚀刻后也可进行洗净(图1步骤12、13、14、15、16、17、18、19)。
之后，参照图38，沉积氧化膜129，参照图39，进行氧化膜的回蚀也可使贯穿硅氧化膜122的孔径缩小。
参照图5，将非晶硅或多晶硅140，以填埋方式成膜在形成于硅氧化膜122的孔。在沉积非晶硅或多晶硅前，也可进行洗净。再者，在沉积后也可测量膜厚度(图1步骤20、21、22)。
参照图6，藉CMP(化学机械研磨)，将硅氧化膜122上的非晶硅或多晶 硅140研磨而去除。研磨后可进行测量膜厚度(图1步骤23、24)。
参照图7，利用氟酸等进行湿蚀刻，或干蚀刻去除硅氧化膜122，得以在后续步骤的柱状硅层的干蚀刻时，形成作为第2硬质掩模的非晶硅或多晶硅140(图1步骤25)。
参照图8，将非晶硅或多晶硅140进行牺牲氧化，形成硅氧化膜128，缩小非晶硅或多晶硅的尺寸。在牺牲氧化前，也可进行牺牲氧化前洗净。再者，在氧化后也可测量膜厚(图1的26、27、28)。如此牺牲氧化，可缩小在图11处形成的柱状硅层113的尺寸。通过缩小该柱状硅层的径，可抑制短沟道效应而减低漏泄电流。
参照图9，将非晶硅或多晶硅140表面的硅氧化膜128以由氟酸等进行湿蚀刻，或干蚀刻而去除(图1步骤29)。
参照图10，以第2硬质掩模的非晶硅或多晶硅140作为掩模，以干蚀刻对第1硬质掩模的硅氮化膜130及垫氧化膜121进行蚀刻(图1步骤30、31)。
参照图11，以第1硬质掩模的硅氮化膜130、及第2硬质掩模的非晶硅或多晶硅140作为掩模，通过干蚀刻形成柱状硅层113。在蚀刻后可作去除有机物，用SEM的检查，确认段差(图1，步骤32、33、34、35)。在干蚀刻时，第2硬质掩模的非晶硅或多晶硅140也被蚀刻，而非晶硅或多晶硅140全部被蚀刻时，于干蚀刻器件可被检测的等离子发光强度会改变，因而通过检测此等离子发光强度的变化，可检测蚀刻的终点，不必依靠蚀刻比率可穏定控制柱状硅层113的高度。
为使用所述终点检测方法，柱状硅层在干蚀刻前的非晶硅或多晶硅140的膜厚Tn(图10)需形成为较柱状硅层的高度Tp为小。
再者，此时要在填埋氧化膜层120上形成平面状硅层112。
参照图12，为缓和作为沟道部的柱状硅层113侧壁的凹凸、及去除在干蚀刻时打进有碳等的硅表面，在柱状硅层113及平面状硅层112表面进行牺牲氧化，形成牺牲氧化膜123。在牺牲氧化前也可进行牺牲氧化前洗净。再者，于牺牲氧化后，可测量牺牲氧化膜厚度(图1，步骤36、37、38)。
参照图13，涂布光刻胶150，利用光刻法通过光刻胶形成源极扩散层的图案。进行光刻法后可进行重叠误差检测、尺寸测量、检查等(图1，步骤39、40、41、42、43)。此时，在柱状硅层113及平面硅层112上，有由所述牺牲 氧化所形成的牺牲氧化膜123，在下一步骤可保护硅表面受到来自干蚀刻时所产生的副生成物的污染。
参照图14，以干蚀刻加工平面状硅层112，分离平面状硅层112。(图1，步骤44、45)。
参照图15，去除光刻胶，之后进行由SEM所作的检查，确认段差(图1，步骤46、47、48)。
参照图16，通过植入杂质等而在平面状硅层112表面引进P或As等杂质，形成N+源极扩散层200(图1的步骤49、50)。此时，将在柱状硅层113、平面状硅层112的牺牲氧化时所形成的牺牲氧化膜123作为贯通氧化膜使用，则可削减制造步骤数。
再者，在植入时自柱状硅层113的侧壁如有杂质打进时，会成为晶体管特性变动的要因。因此，柱状硅柱的宽度Wp1、Wp2必须要较氮化膜130的宽度Wn为小。但是Wp1为柱状硅层下部的宽度，Wp2为柱状硅层上部的宽度。
再者，为防止在植入时自柱状硅层113的侧壁打进杂质，以小角度，即以0度至6度植入杂质较优选。
再者，由于本步骤在柱状硅层113上所形成的硅氮化膜130，不再对柱状硅层113的上部进行植入。对N+源极扩散层200的植入为0°较优选，但是之后对在柱状硅层113上部所形成的漏极扩散层的植入因栅极电极与自己整合所形成，因此有角度植入较优选。如所述分别对平面状硅层所形成的源极扩散层与柱状硅层上部所形成的漏极扩散层进行植入，则可使个别的植入条件最适合化，而可抑制短沟道效应，并抑制漏泄电流。
参照图17，以氟酸等的湿蚀刻去除牺牲氧化膜123，形成硅氧化膜或硅氮化膜作为栅极绝缘膜124。在形成栅极绝缘膜的前也可进行栅极形成前洗净。再者，在绝缘膜形成后也可进行膜厚度测量(图1，步骤51、52、53、54)。
参照图18，作为栅极导电膜，将非晶硅或多晶硅141以填埋柱状硅层113的方式予以成膜。成膜后可测量膜厚度(图1的步骤55、56)。
参照图19，以CMP(化学机械研磨)研磨非晶硅或多晶硅141，使栅极导电膜上面平坦化。于CMP，将第1硬质掩模的硅氮化膜130作为CMP的阻 挡膜，则可以良好再现性控制CMP研磨量(图1的步骤57)。
参照图20，将栅极导电膜的非晶硅或多晶硅141回蚀用以决定栅极长度(图1的步骤58)。
参照图21，氧化栅极导电膜的非晶硅或多晶硅141的表面，在非晶硅或多晶硅141表面形成氧化膜125。在氧化前可进行洗净(图1的步骤59、60)。通过此硅氧化膜125，可在后续步骤的湿式处理或干式处理时保护栅极上表面，因此可抑制栅极长度的变动，即抑制栅极长度的变异或从栅极上表面对栅极绝缘膜124的损伤。
参照图22，成膜较希望的栅极电极的膜厚更厚的硅氮化膜131。成膜后可测量膜厚(图1的步骤61、62)。
参照图23，回蚀硅氮化膜131用以形成硅氮化膜131的侧壁。此时硅氧化膜125也被蚀刻。回蚀后，可去除有机物。也可进行形状测量(图1的步骤63、64、65)。为使硅氮化膜侧壁131膜厚为栅极电极的膜厚，可调整硅氮化膜131的成膜厚度及回蚀条件，形成希望的膜厚的栅极电极。
参照图24，涂布BARC层161及光刻胶(resist)160，利用光刻法通过光刻胶160形成栅极布线图案。形成图案后可测量重叠误差、测量尺寸、检查等(图1的步骤66、67、68、69、70)。
参照图25，以光刻胶160作为掩模，蚀刻BARC层161、及栅极导电膜的非晶硅或多晶硅141，形成栅极电极141a及栅极布线141b、去除光刻胶与BARC层。蚀刻后可测量尺寸(图1的步骤71、72、73、74、75)。
参照图26，以干蚀刻或湿蚀刻去除柱状硅113上部的硅氮化膜130及硅氮化膜侧壁131及硅氧化膜121、125，平面状硅层上部的氧化膜124(图1的步骤76)。以干蚀刻去除硅氮化膜后，以湿蚀刻去除硅氧化膜，借此也可抑制对栅极绝缘膜的损伤。
以湿蚀刻去除氮化膜时，在蚀刻前进行氧化，使栅极电极表面形成氧化膜，然后作氮化膜的湿蚀刻较优选。
参照图27，成膜硅氮化膜132。在成膜前可进行洗净。再者，在成膜后也可测量膜厚度(图1的步骤77、78、79)。
参照图28，回蚀硅氮化膜132，使N+源极扩散层200的上面及柱状硅113上部的表面露出，将柱状硅层113的侧壁及栅极141侧壁由硅氮化膜133、 134，即由绝缘膜侧壁覆盖。在蚀刻后可去除有机物。也可测量形状(图1的步骤80、81、82)。如此氮化膜133、134可分离栅极电极141与源极扩散层200、及柱状硅层上部在其后形成的N+漏极扩散层，因此可防止因硅化物引起的栅极电极141与源极扩散层200及漏极扩散层的短路。再者，由氮化膜134覆盖柱状硅113上部的侧壁，可控制柱状硅层113的自侧壁的硅化物。
此硅氮化膜133、134为硅氧化膜时，会因在洗净、剥离步骤或硅化物前处理所用氟酸而被蚀刻，因此需用如硅氮化膜等不被氟酸所溶解的膜较优选。
参照图29，由植入杂质等在柱状硅层113上部引进P或As等杂质、形成N+漏极扩散层201(图1的步骤83、84)。
参照图30，溅镀Ni或Co等金属膜，经过热处理将源极200的表面及漏极201的表面，构成金属与半导体的化合物，即硅化物化，而去除未反应的金属膜，得以形成漏极扩散层201上的硅化物层152、及源极扩散层200上的硅化物层153。在形成硅化物层前，可剥离氧化膜(图1的步骤85、86、87、88)。通过在围绕柱状硅层的栅极电极141上形成硅化物层151，栅极电极141的寄生电阻减低。欲在栅极电极141上形成硅化物层151，只要在栅极电极141的膜厚Wg与硅氮化膜134的膜厚Ws的膜厚关系为Wg＞Ws，而使栅极电极141的表面露出即可。
参照图31，成膜硅氮化膜等作为接触阻挡膜135(图1的步骤89)。
参照图32，成膜硅氧化膜作为层间膜126后，利用CMP进行平坦化。成膜后可测量硅氧化膜厚度。再者，在CMP后也可测量硅氧化膜厚、硅氮化膜厚(图1的步骤90，91、92、93、94)。
参照图33，在柱状硅层113上部的漏极扩散层201上，栅极布线141b上及源极扩散层200上蚀刻形成接触孔。在蚀刻接触孔之前先行接触掩模曝光。也可测量尺寸、测量重叠误差与检查。再者，在形成接触孔后，剥离等离子光刻胶。之后，也可进行洗净、测量尺寸、测量氧化膜厚、检查、晶片容器交换(图1的步骤95、96、97、98、99、100、101、102、103、104、105、106、107)。
参照图40，由于柱状硅层上部的接触孔与栅极布线上的接触孔的蚀刻深度、与柱状硅层下部的平面状硅层上的接触孔的蚀刻深度不相同，因此进行 柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜的蚀刻，参照图41，以光刻胶162为掩模进行柱状硅层下部的平面状硅层上的接触孔层间膜的蚀刻，在层间膜的蚀刻后，也可蚀刻阻挡膜。再者，参照图42，进行柱状硅层上部的接触孔的层间膜蚀刻，参照图43，进行栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻，在层间膜的蚀刻后，也可蚀刻接触阻挡膜。通过分别进行柱状硅层上部的接触孔的层间膜的蚀刻、与栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻，可使柱状硅层上部的接触孔的蚀刻条件最适化，并可进行栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适化。
参照图34，在接触孔成膜位障金属171如钽(Ta)或氮化钽(TaN)等后，再用铜(Cu)170溅镀或镀覆成膜，经CMP形成接触部172，173，174。位障金属也可用钛(Ti)或氮化钛(TiN)。也可用钨(W)。含铜的合金也可使用。成膜后可作背面处理、检查、热处理。再者，在进行CMP后也可进行检查(图1的步骤108，109、110、111、112、113、114)。
参照图35，作为第1层布线的蚀刻阻挡膜，成膜SiC(碳化硅)180，接着成膜第1布线层的层间膜的Low-k膜190。此时可测量膜厚，并进行检查(图1的步骤115、116、117、118)。继而图案化第1层布线，形成第1布线层的槽沟图案。图案化后，可测量尺寸、测量重叠误差、进行检查等。形成槽沟图案后，可进行光刻胶剥离、检查(图1的步骤119、120、121、122、123、124、125、126)。继而，成膜位障金属175的Ta或TaN后，溅镀或镀覆Cu176成膜，经CMP形成第1层布线177、178、179。位障金属也可使用钛(Ti)或氮化钛。再者，也可使用钨(W)。在成膜后也可进行背面处理、检查、热处理(图1的步骤127、128、129、130、131、132、133)。之后进行沉积氮化膜、沉积层间绝缘膜、测量层间绝缘膜厚(图1的步骤134、135、136)。
再者，可进行：垫通孔掩模(Pad via mask)曝光、测量尺寸、测量重叠误差、检查、垫通孔蚀刻(Pad via etch)、光刻胶剥离、蚀刻后洗净、测量尺寸、测量氧化膜厚、检查、金属前洗净、晶片容器交换、沉积铝、背面处理、垫铝曝光、测量重叠误差、测量尺寸、检查、垫铝蚀刻、等离子光刻胶剥离、金属蚀刻后洗净、光学检查、SEM检查、测量氧化膜厚度、沉积绝缘膜、测量绝缘膜厚、绝缘膜曝光、光学检查、绝缘膜蚀刻、剥离等离子光刻胶、绝 缘膜洗净、检查、热处理等(图1的步骤137、138、139、140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、174、175、176)。
在形成垫通孔(Pad via)前也可进行多层布线。
〔发明的效果〕
如所述，本发明为提供一种半导体器件的制造方法，包含以下步骤：在形成于衬底上的氧化膜上，形成平面状半导体层，并在平面状半导体层上形成柱状第1导电型半导体层的步骤；在柱状第1导电型半导体层下部的平面状半导体层，形成第2导电型半导体层的步骤；在柱状第1导电型半导体层周围形成栅极绝缘膜及栅极电极的步骤；在栅极的上部且在柱状第1导电型半导体层的上部的侧壁，将绝缘膜形成为侧壁状的步骤；在栅极侧壁将绝缘膜形成为侧壁状的步骤；在柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物的步骤；在形成于柱状第1导电型半导体层上部的第2导电型半导体层，形成金属与半导体的化合物的步骤；在栅极形成金属与半导体的化合物的步骤；在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；及在形成于柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
如此，可提供一种SGT的制造方法，可获得源极、漏极、栅极的低电阻化用的构造，与所希望的栅极长度、源极、漏极的形状与柱状半导体的直径。
再者，于本发明，自柱状第1导电型半导体层中心至平面状半导体层端部的长度，较大于以下的总和：自柱状第1导电型半导体层中心至侧壁的长度、栅极绝缘膜的长度、栅极电极的厚度、及在栅极侧壁形成为侧壁状的绝缘膜的厚度。
如此，可在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物，并可使形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层低电阻化。
再者，于本发明，栅极电极的厚度为较大于：在栅极上部且在柱状第1 导电型半导体层的上部的侧壁将绝缘膜形成为侧壁状的厚度。
如此可在栅极电极形成金属与半导体的化合物，并使栅极电极低电阻化。
再者，于本发明包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，在形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；越过垫氧化膜，对形成柱状第1导电型硅层与平面状硅层的硅层植入调整阈值用的杂质，进行退火使杂质活性化及扩散，从而使形成柱状第1导电型硅层与平面状硅层的硅层的杂质分布均匀化的步骤；及在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤。
如此，将为缓和于下一步骤要成膜的硅氮化膜与硅间的应力而成膜的垫氧化膜也作为植入杂质时的贯穿氧化膜，借此得以减少生产步骤数，并减低生产成本。
再者，于本发明包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面型硅层的硅层，而在形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤；在硅氮化膜上形成硅氧化膜的步骤；涂布光刻胶，使用光刻法通过光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处形成贯穿硅氧化膜的孔的步骤；将非晶硅或多晶硅，以填埋的方式成膜在形成于硅氧化膜的孔的步骤；以化学机械研磨，将硅氧化膜的非晶硅或多晶硅研磨而去除的步骤；以蚀刻去除硅氧化膜，借此形成第2硬质掩模的非晶硅或多晶硅的掩模的步骤；将非晶硅或多晶硅掩模进行牺牲氧化，缩小非晶硅或多晶硅掩模的尺寸的步骤；及以蚀刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步骤。
如此，可将之后形成的柱状第1导电型硅层的柱径缩小，得以抑制晶体管的短沟道效应，减低漏泄电流。
再者，于本发明包含以下步骤：在形成于衬底上的氧化膜上，形成有形成柱状第1导电型硅层与平面状硅层的硅层，而在形成柱状第1导电型硅层与平面状硅层的硅层上成膜垫氧化膜的步骤；在形成柱状第1导电型硅层时，成膜作为掩模的硅氮化膜的步骤；在硅氮化膜上形成硅氧化膜的步骤；涂布 光刻胶，使用光刻法通过光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处形成贯穿硅氧化膜的孔的步骤；及沉积氧化膜，进行回蚀使贯穿所述硅氧化膜的孔径缩小的步骤。
如此，可将之后形成的柱状第1导电型硅层的柱径缩小，得以抑制晶体管的短沟道效应，减低漏泄电流。
再者，于本发明包含以下步骤：将第2硬质掩模的非晶硅或多晶硅掩模作为掩模，以干蚀刻蚀刻硅氮化膜及垫氧化膜，形成第1硬质掩模的硅氮化膜掩模的步骤；及以第1硬质掩模与第2硬质掩模作为掩模，以干蚀刻形成柱状第1导电型硅层的步骤。
借此，第2硬质掩模的非晶硅或多晶硅掩模全被蚀刻，于干蚀刻器件可检测的等离子发光强度改变，由检测此等离子发光强度的变化，可检测干蚀刻的终点，而控制柱状第1导电型硅层的高度。
再者，于本发明，第2硬质掩模的非晶硅或多晶硅掩模的厚度，因较柱状第1导电型硅层的高度为小，如此可检测干蚀刻的终点。
再者，本发明包含以下步骤：为缓和作为沟道部的柱状第1导电型硅层侧壁的凹凸、或去除在于蚀刻中打进有碳等的硅表面、及为保护柱状第1导电型硅层免于受到在次一步骤的干蚀刻时所产生的副生成物等的污染，而对所形成的柱状第1导电型硅层进行牺牲氧化的步骤；涂布光刻胶，使用光刻法通过光刻胶形成形成于柱状第1导电型硅层的下部的平面状硅层的第2导电型硅层的图案的步骤；及干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层而去除光刻胶的步骤。
如此，由牺牲氧化所形成的氧化膜，可使用为第1导电型硅层的保护膜，而可削减制造步骤数，减低制造成本。
再者，于本发明，将在第1导电型硅层的牺牲氧化时所形成的牺牲氧化膜作为贯穿氧化膜，通过植入杂质等于平面状硅层表面导入第2导电型的杂质，以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层。
如此，由牺牲氧化所形成的氧化膜，可使用为第1导电型硅层的保护膜，更可使用为植入杂质时的贯穿氧化膜，而可减少制造步骤数，并减低制造成本。
再者，于本发明，柱状第1导电型硅层的柱径为，较第1硬质掩模的硅氮化膜掩模的柱经为小。
如此可防止在植入时第1导电型硅层的侧壁被打进杂质。
再者，于本发明，用以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层的植入杂质的植入角度为0度至6度。
如此，可防止在植入时柱状第1导电型硅层侧壁被打进杂质。
再者，于本发明，在柱状第1导电型硅层的上部不植入杂质，而形成在柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层。
如此，柱状第1导电型硅层上部、与柱状第1导电型硅层下部的平面状硅层的植入条件，可容易最适化，而可抑制短沟道效应并可控制漏泄电流。
再者，于本发明包含以下步骤：用蚀刻去除牺牲氧化膜，形成硅氧化膜或硅氮化膜等的栅极绝缘膜，而以填埋柱状第1导电型硅层的方式成膜非晶硅或多晶硅作为栅极电极的步骤；及以化学机械研磨将非晶硅或多晶硅研磨，使栅极电极上表面平坦化的步骤。
借此，于化学机械研磨中，将第1硬质掩模的硅氮化膜作为化学机械研磨的阻挡膜使用，则可再现性佳地抑制化学机械研磨的研磨量。
再者，于本发明由于包含以下步骤；将作为栅极电极的非晶硅或多晶回蚀，借此形成希望的栅极长度的栅极电极的步骤；及将作为栅极电极的非晶硅或多晶硅表面氧化，在非晶硅或多晶硅的表面形成硅氧化膜的步骤。
借此，由于此硅氧化膜，在后续所作加湿式处理或干式处理时可保护栅极上表面，因此可抑制栅极长度的变动，即可抑制栅极长度的发生变异与抑制来自栅极上表面对栅极绝缘膜的损伤。
再者，于本发明包含以下步骤：成膜膜厚为较栅极电极的希望的膜厚为厚的硅氮化膜的步骤；及回蚀硅氮化膜，蚀刻硅氧化膜，得以形成硅氮化膜侧壁的步骤。
借此，由于使硅氮化膜侧壁的膜厚成为栅极电极的膜厚，因此借调整硅氮化膜的成膜的膜厚及回蚀的条件，即可形成希望的膜厚的栅极电极电极。
而且包含以下步骤：涂布防止反射膜层(BARC层)及光刻胶，利用光刻法通过光刻胶形成栅极布线图案，并以光刻胶作为掩模，蚀刻防止反射膜层(BARC层)及作为栅极电极的非晶硅或多晶硅，形成栅极电极与栅极布线图 案的步骤；将柱状第1导电型硅层上部的硅氮化膜及硅氮化膜侧壁，以干蚀刻或湿蚀刻去除的步骤；成膜硅氮化膜，将硅氮化膜回蚀，使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，在栅极电极上部且在柱状第1导电型硅层上部的侧壁，隔着栅极绝缘膜形成硅氮化膜侧壁，在栅极电极侧壁形成硅氮化膜侧壁，即形成绝缘膜侧壁的步骤；通过植入杂质等，在柱状第1导电型硅层上部导入第2导电型杂质，在柱状第1导电型硅层上部形成第2导电型硅层的步骤；及溅镀镍(Ni)或钴(Co)等金属膜，经过热处理将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层表面作成为金属与半导体的化合物化，再去除未反应的金属膜，如此，在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层上部的第2导电型硅层上，形成金属与半导体的化合物的步骤。
因为以硅氮化膜侧壁，将形成栅极电极与柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成于柱状第1导电型硅层上部的第2导电型硅层予以分离，故得以防止因金属与半导体的化合物导致形成于栅极电极与柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层的短路，且以硅氮化膜覆盖柱状第1导电型硅层上部的侧壁，借此控制来自柱状第1导电型硅层侧壁的金属与半导体的化合物化。
再者，于本发明，包含以下步骤：成膜硅氮化膜等作为接触阻挡膜的步骤；成膜硅氧化膜作为层间膜后，以化学机械研磨予以平坦化的步骤；在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、栅极电极上、及在形成于柱状第1导电型硅层上部的第2导电型硅层上，以蚀刻形成接触孔的步骤；在接触孔，将钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)等位障金属成膜后，将钨(W)或铜(Cu)及含铜的合金等金属利用溅镀或镀覆而成膜，经过化学机械研磨形成接触塞子(contact plug)的步骤；成膜碳化硅(SiC)等第1层布线的蚀刻阻挡膜，接着成膜属于第1布线层的层间膜的低介电率膜的步骤；及图案化第1层布线，形成第1布线层的沟图案，将钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)等位障金属成膜后，再将钨(W)或铜(Cu) 及含铜的合金等金属利用溅镀或镀覆而成膜，经过化学机械研磨形成第1层布线的步骤，如此可使接触低电阻化。
再者，于本发明，在柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤后，再进行柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔与栅极布线上的接触孔、及柱状硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻。
如此可使柱状硅层上部的接触孔与栅极布线上的接触孔的蚀刻条件的最适合化、与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最适合化。
再者，于本发明，在柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，再进行柱状硅层上部的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔与栅极布线上的接触孔、与柱状硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻。
如此可使柱状硅层上部的接触孔与栅极配线上的接触孔的蚀刻条件的最适合化、及柱状硅层下部的平面状硅层上的接触孔的蚀刻条件作最适合化。
再者，于本发明，进行柱状硅层上部的接触孔的层间膜蚀刻步骤后，再进行栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的接触阻挡膜进行蚀刻。
如此，可使柱状硅层上部的接触孔的蚀刻条件的最适化、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件作最适合化。
再者，于本发明为，在栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，进行柱状硅层上部的接触孔的层间膜蚀刻步骤，之后，将柱状硅层上部的接触孔、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的接触阻挡膜进行蚀刻。
如此，可使柱状硅层上部的接触孔的蚀刻条件的最适合化、及栅极布线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件进行最适合化。
再者，本发明为，一种半导体器件，具备：平面状半导体层，形成于衬 底上，且为形成有第2导电型半导体层的平面状半导体层，并在该第2导电型半导体层形成有金属与半导体的化合物；柱状第1导电型半导体层，形成于该平面状半导体层上，且为在上部形成有第2导电型半导体层的柱状第1导电型半导体层，并在该第2导电型半导体层形成有金属与半导体的化合物；栅极绝缘膜，形成于该柱状第1导电型半导体层的周围；栅极电极，为围绕该栅极绝缘膜的栅极电极，且形成有金属与半导体的化合物；绝缘膜，位于该栅极电极的上部，且在所述柱状第1导电型半导体层的上部的侧壁形成为侧壁状，并且于所述栅极电极的侧壁形成为侧壁状。
如此，在形成于柱状第1导电型半导体层下部的平面状半导体层的第2半导体层、栅极电极、形成于柱状第1导电型半导体上部的第2导电型半导体层，可分别施加不同电压，可使形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层、栅极电极、形成于柱状第1导电型半导体上部的第2导电型半导体层低电阻化。
再者，于本发明，自所述柱状第1导电型半导体层的中心至所述平面状半导体层的端部为止的长度为较大于以下的总和：自所述柱状第1导电型半导体层的中心至侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、与于所述栅极电极侧壁形成为侧壁状的所述绝缘膜的厚度。
如此，可在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物，并使形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层低电阻化。
再者，于本发明为，一种半导体器件，所述栅极电极的厚度较大于：位在该栅极电极上部且于所述柱状第1导电型半导体层的上部的侧壁形成为侧壁状的所述绝缘膜的厚度。
如此，可在栅极电极形成金属与半导体的化合物，使栅极电极低电阻化。
Claims (27)
1.一种半导体器件的制造方法，其特征在于，包含以下步骤：
在衬底上形成平面状半导体层，然后在平面状半导体层上形成柱状第1导电型半导体层的步骤；
在柱状第1导电型半导体层下部的平面状半导体层，形成第2导电型半导体层的步骤；
在柱状第1导电型半导体层周围形成栅极绝缘膜及栅极电极的步骤；
在柱状第1导电型半导体层的上部的侧壁将绝缘膜形成为侧壁状且与栅极电极的上部接触的步骤；
在栅极电极侧壁将绝缘膜形成为侧壁状的步骤；
在柱状第1导电型半导体层上部形成第2导电型半导体层的步骤；
在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物的步骤；
在形成于柱状第1导电型半导体层上部的第2导电型半导体层，形成金属与半导体的化合物的步骤；
在栅极电极形成金属与半导体的化合物的步骤；
在形成于柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；及
在形成于柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
自柱状第1导电型半导体层中心至平面状半导体层端部的长度，较大于以下的总和：
自柱状第1导电型半导体层中心至侧壁的长度、栅极绝缘膜的厚度、栅极电极的厚度、及在栅极电极的侧壁形成为侧壁状的绝缘膜的厚度。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，栅极电极的厚度为较大于在柱状第1导电型半导体层的上部的侧壁形成为侧壁状绝缘膜且与栅极电极的上部接触的厚度。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，平面状半导体层为平面状硅层，第1导电型半导体层为第1导电型硅层，每个第2导电型半导体层为第2导电型硅层。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，平面状半导体层为平面状硅层，第1导电型半导体层为p型硅层或不掺杂的硅层，每个第2导电型半导体层为n型硅层。
6.根据权利要求4所述的半导体器件的制造方法，其特征在于，平面状半导体层为平面状硅层，第1导电型半导体层为n型硅层或不掺杂的硅层，每个第2导电型半导体层为p型硅层。
7.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
在衬底上形成有形成柱状第1导电型硅层与平面状硅层的初始硅层，然后在初始硅层上形成垫氧化膜的步骤；
越过垫氧化膜，对形成柱状第1导电型硅层与平面状硅层的初始硅层植入调整阈值用的杂质，然后进行退火使杂质活性化及扩散，从而使形成柱状第1导电型硅层与平面状硅层的初始硅层的杂质分布均匀化的步骤；及
在形成柱状第1导电型硅层时，形成作为掩模的硅氮化膜的步骤。
8.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
在衬底上形成有形成柱状第1导电型硅层与平面状硅层的初始硅层，然后在初始硅层上形成垫氧化膜的步骤；
在形成柱状第1导电型硅层时，形成作为掩模的硅氮化膜的步骤；
在硅氮化膜上形成硅氧化膜的步骤；
涂布光刻胶于硅氧化膜上，使用光刻法通过光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处形成贯穿硅氧化膜的孔的步骤；
形成非晶硅或多晶硅以填埋形成于硅氧化膜的孔的步骤；
以化学机械研磨将硅氧化膜的非晶硅或多晶硅研磨而去除的步骤；
以蚀刻去除硅氧化膜，借此形成作为第2硬质掩模的非晶硅或多晶硅掩模的步骤；
将非晶硅或多晶硅掩模牺牲氧化，用以缩小非晶硅或多晶硅掩模的尺寸的步骤；及
以蚀刻去除非晶硅或多晶硅掩模表面的硅氧化膜的步骤。
9.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
在衬底上形成有形成柱状第1导电型硅层与平面状硅层的初始硅层，然后在初始硅层上形成垫氧化膜的步骤；
形成作为在形成柱状第1导电型硅层时的掩模使用的硅氮化膜的步骤；
在硅氮化膜上形成硅氧化膜的步骤；
涂布光刻胶于硅氧化膜上，使用光刻法通过光刻胶形成将柱状第1导电型硅层转印的图案，在柱状第1导电型硅层的形成处形成贯穿硅氧化膜的孔的步骤；
沉积氧化膜，进行回蚀，使贯穿所述硅氧化膜的孔径缩小的步骤；
形成非晶硅或多晶硅以填埋形成于硅氧化膜的孔的步骤；
以化学机械研磨将硅氧化膜的非晶硅或多晶硅研磨而去除的步骤；及
以蚀刻去除硅氧化膜，借此形成作为第2硬质掩模的非晶硅或多晶硅掩模的步骤。
10.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
在衬底上形成有形成柱状第1导电型硅层与平面状硅层的初始硅层，然后在初始硅层上形成垫氧化膜的步骤；
形成作为在形成柱状第1导电型硅层时的掩模使用的硅氮化膜的步骤；
在硅氮化膜上形成非晶硅或多晶硅掩模作为第2硬质掩模的步骤；
将第2硬质掩模作为掩模，以干蚀刻蚀刻硅氮化膜及垫氧化膜，用以形成作为第1硬质掩模的硅氮化膜掩模的步骤；及
以第1硬质掩模与第2硬质掩模作为掩模，以干蚀刻形成柱状第1导电型硅层的步骤；且
当作为第2硬质掩模的非晶硅或多晶硅掩模全被蚀刻，导致干蚀刻器件可检测的等离子发光强度改变时，通过检测此等离子发光强度的变化，检测干蚀刻的终点，而控制柱状第1导电型硅层的高度。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，非晶硅或多晶硅掩模的厚度，较柱状第1导电型硅层的高度为小。
12.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
为缓和作为沟道部的柱状第1导电型硅层侧壁的凹凸、去除在干蚀刻中被植入包括碳的外界物质的硅表面、及为保护柱状第1导电型硅层免于受到在次一步骤的干蚀刻时所产生的副生成物的污染，而对平面状硅层上所形成的柱状第1导电型硅层进行牺牲氧化以形成牺牲氧化膜的步骤；
涂布光刻胶于平面状硅层上，使用光刻法通过光刻胶形成在柱状第1导电型硅层的下部的平面状硅层所形成的第2导电型硅层的图案的步骤；及
干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层而去除光刻胶的步骤。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，将在柱状第1导电型硅层的牺牲氧化时所形成的牺牲氧化膜作为贯穿氧化膜，通过包括杂质植入的杂质掺杂工艺，将第2导电型的杂质导入柱状第1导电型硅层下部的平面状硅层的表面，在该表面上有硅氮化膜掩模。
14.根据权利要求12所述的半导体器件的制造方法，其特征在于，柱状第1导电型硅层的柱径，较作为第1硬质掩模的硅氮化膜掩模的柱径为小。
15.根据权利要求4所述的半导体器件的制造方法，其特征在于，用以形成于柱状第1导电型硅层下部的平面状硅层所形成的第2导电型硅层的杂质植入时的植入角度为0度至6度。
16.根据权利要求4所述的半导体器件的制造方法，其特征在于，在柱状第1导电型硅层的上部不植入杂质，而在柱状第1导电型硅层下部的平面状硅层形成第2导电型硅层。
17.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
利用硅氮化膜掩模、形成在平面状半导体层上的牺牲氧化膜和具有第二导电型半导体层的平面状半导体层，通过蚀刻而从柱状第一导电型半导体层去除牺牲氧化膜；
形成硅氧化膜或硅氮化膜的栅极绝缘膜，以填埋柱状第1导电型硅层的方式形成非晶硅或多晶硅作为栅极电极材料的步骤；及
以化学机械研磨将非晶硅或多晶硅研磨，使栅极电极材料上表面平坦化的步骤；并且，于化学机械研磨中，将第1硬质掩模的硅氮化膜作为化学机械研磨的阻挡膜，借此以高重复性控制化学机械研磨的研磨量。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，包含以下步骤：
将由非晶硅或多晶硅组成的平坦化的栅极电极材料回蚀，借此形成具有希望的栅极长度的栅极电极的步骤；及
将非晶硅或多晶硅的上表面氧化，在非晶硅或多晶硅的表面形成硅氧化膜的步骤；
由于借此硅氧化膜，在后续步骤中所进行湿式处理或干式处理时可保护栅极上表面，因此抑制栅极长度的变动，即抑制栅极长度的变异与抑制自栅极上表面对栅极绝缘膜的伤害。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，包含以下步骤：
形成硅氮化膜，且其膜厚较希望的栅极电极的膜厚为厚的步骤；及
回蚀硅氮化膜，借此形成硅氮化膜侧壁的步骤，其中，为了使硅氮化膜侧壁的膜厚决定栅极电极的膜厚，通过调整在下一步骤所形成的硅氮化膜的膜厚及回蚀在下一步骤所形成的硅氮化膜的条件来控制，从而形成具有希望的膜厚的栅极电极；
涂布防止底部反射膜层及光刻胶，利用光刻法通过光刻胶形成栅极布线图案；及
以光刻胶作为掩模，蚀刻防止反射膜层及非晶硅或多晶硅，形成栅极电极与栅极布线图案的步骤；
将柱状第1导电型硅层上部的硅氮化膜及硅氮化膜侧壁，以干蚀刻或湿蚀刻去除的步骤；
形成硅氮化膜，将硅氮化膜回蚀，使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，在栅极电极上部且在柱状第1导电型硅层上部的侧壁，隔着栅极绝缘膜形成硅氮化膜侧壁，在栅极电极侧壁形成硅氮化膜侧壁，即形成绝缘膜侧壁的步骤；
通过杂质掺杂工艺，在柱状第1导电型硅层上部导入第2导电型杂质，用以在柱状第1导电型硅层上部形成第2导电型硅层的步骤；及
溅镀金属膜，经过热处理使形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层表面成为金属与半导体的化合物，再去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层上部的第2导电型硅层上，形成金属与半导体的化合物的步骤；其中，
因为利用硅氮化膜侧壁，将栅极电极与形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成于柱状第1导电型硅层上部的第2导电型硅层予以分离，故得以防止因金属与半导体的化合物导致栅极电极与形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、及形成在柱状第1导电型硅层上部的第2导电型硅层之间的短路；并且，
以硅氮化膜覆盖柱状第1导电型硅层上部的侧壁，借此控制来自柱状第1导电型硅层侧壁的金属与半导体的化合物的形成。
20.根据权利要求4所述的半导体器件的制造方法，其特征在于，包含以下步骤：
形成接触阻挡膜的步骤；
形成硅氧化膜作为层间膜后，然后以化学机械研磨予以平坦化的步骤；
在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上、从栅极电极延伸的栅极布线上、及在形成于柱状第1导电型硅层上部的第2导电型硅层上，利用蚀刻形成接触孔的步骤。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于，在柱状第1导电型硅层上部的第2导电型硅层的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤后，再进行柱状第1导电型硅层下部的平面状硅层上的第2导电型硅层的接触孔的层间膜蚀刻步骤，之后，将柱状第1导电型硅层上部的第2导电型硅层的接触孔与栅极布线上的接触孔、及柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的接触孔的接触阻挡膜进行蚀刻。
22.根据权利要求20所述的半导体器件的制造方法，其特征在于，在柱状第1导电型硅层下部的平面状硅层上的接触孔的层间膜蚀刻步骤后，再进行柱状第1导电型硅层上部的第2导电型硅层的接触孔与栅极布线上的接触孔的层间膜蚀刻步骤，之后，将柱状第1导电型硅层上部的第2导电型硅层的接触孔、栅极布线上的接触孔、及柱状第1导电型硅层下部的平面状硅层的接触孔的接触阻挡膜进行蚀刻。
23.根据权利要求20所述的半导体器件的制造方法，其特征在于，在柱状第1导电型硅层上部的第2导电型硅层的接触孔的层间膜蚀刻步骤后，再进行栅极布线上的接触孔与柱状第1导电型硅层下部的平面状硅层上的第2导电型硅层的接触孔的层间膜蚀刻步骤，之后，将柱状第1导电型硅层上部的第2导电型硅层的接触孔、及栅极布线上的接触孔与柱状第1导电型硅层下部的平面状硅层上的第2导电型硅层的接触孔的接触阻挡膜进行蚀刻。
24.根据权利要求20所述的半导体器件的制造方法，其特征在于，在栅极布线上的接触孔与柱状第1导电型硅层下部的平面状硅层上的第2导电型硅层的接触孔的层间膜蚀刻步骤后，进行柱状第1导电型硅层上部的第2导电型硅层的接触孔的层间膜蚀刻步骤，之后，将柱状第1导电型硅层上部的第2导电型硅层的接触孔、及栅极布线上的接触孔与柱状第1导电型硅层下部的平面状硅层上的第2导电型硅层的接触孔的接触阻挡膜进行蚀刻。
25.一种半导体器件，其特征在于，包含：
平面状半导体层，形成于衬底上，且为形成有第2导电型半导体层的平面状半导体层，并在该第2导电型半导体层上形成有金属与半导体的化合物；
柱状第1导电型半导体层，形成于该平面状半导体层上，且为在上部形成有第2导电型半导体层的柱状第1导电型半导体层，并在该第2导电型半导体层形成有金属与半导体的化合物；
栅极绝缘膜，形成于该柱状第1导电型半导体层的周围；
栅极电极，为围绕该栅极绝缘膜的栅极电极，且形成有金属与半导体的化合物；及
侧壁状绝缘膜，形成在所述柱状第1导电型半导体层的上部的侧壁且与该栅极电极的上部接触，并且形成在所述栅极电极的侧壁。
26.根据权利要求25所述的半导体器件，其特征在于，自所述柱状第1导电型半导体层的中心至所述平面状半导体层端部为止的长度为较大于：自所述柱状第1导电型半导体层的中心至侧壁的长度、所述栅极绝缘膜的厚度、所述栅极电极的厚度、与于所述栅极电极侧壁形成为侧壁状的所述绝缘膜的厚度的总和。
27.根据权利要求25所述的半导体器件，其特征在于，所述栅极电极的厚度较大于：形成在所述柱状第1导电型半导体层的上部的侧壁且与该栅极电极的上部接触的所述侧壁状绝缘膜的厚度。
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