TWI423344B - 半導體裝置及其製造方法 - Google Patents

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Fujio Masuoka
Shintaro Arai
Hiroki Nakamura
Tomohiko Kudo
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Unisantis Elect Singapore Pte
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Description

半導體裝置及其製造方法
本發明係有關一種半導體裝置及其製造方法。
半導體積體電路，尤其是使用MOS電晶體之積體電路，有不斷高積體化之趨勢。隨此高積體化，其中所用之MOS電晶體之微細化已進化到奈米(nano)領域。MOS電晶體之微細化愈加進化，漏泄電流之抑制愈加困難，為確保所需電流量乃有難於縮小電路佔有面積之問題。為解決此問題，遂有對於基板將源極、閘極、汲極配置於垂直方向，由閘極包圍柱狀半導體層之構造的SGT(Surrounding Gate Transister)之提案。(例如專利文獻1、2、3)。
專利文獻1：日本特開平2-71556號公報
專利文獻2：日本特開平2-188966號公報
專利文獻3：日本特開平3-145761號公報
SGT因以包圍柱狀半導體之側面之狀而設通道區域(channel region)，故需將大的閘極寬度實現在小的佔有面積內。即需在小佔有面積內流通大的導通電流。因為流通大的導通電流，故當源極、汲極、閘極之電阻較高時，則難對源極、汲極、閘極施加所欲之電壓。為此，有需要包含能設計源極、汲極、閘極之低電阻化用之SGT之製造方法。再且，因流通大的導通電流，接觸端子之低電阻化亦 有其必要。
在習知之MOS電晶體，閘極係藉由沉積閘極材，利用微影法轉印閘極圖案在基板上之抗蝕劑之後蝕刻閘極材而形成。即，於習知之MOS電晶體，其閘極長度係由閘極圖案所設計。另一方面，於SGT，因柱狀半導體之側面為通道區域，故電流對基板垂直流通。即於SGT中閘極長度並不由閘極圖案設計，而由製造方法所設計，因此因製造方法決定閘極與閘極長度之變異。
於SGT，為抑制隨著微細化所發生之漏泄電流增大，要求將柱狀半導體之直徑作小。再且，需要有能使源極、汲極之最適合化而能抑制短通道(Short channel)效應與抑制漏泄電流之製造方法。
SGT亦如同習知之MOS電晶體需降低製造成本。為此需減少製造步驟數量。為此本發明的目的在提供一種SGT製造方法，可獲得使源極、汲極、閘極低電阻化之構造、及獲得所欲之閘極長度、源極、汲極之形狀與柱狀半導體之直徑。
於本發明之一種態樣為，提供一種半導體裝置之製造方法，係包含：在基板上形成平面狀半導體層，然後在平面狀半導體層上形成柱狀之第1導電型半導體層之步驟；在柱狀之第1導電型半導體層下部之平面狀半導體層，形成第2導電型半導體層之步驟； 在柱狀之第1導電型半導體層周圍，形成閘極絕緣膜及閘極電極之步驟；在柱狀之第1導電型半導體層之上部側壁形成絕緣膜成側壁狀(sidewall)且與閘極電極之上部接觸之步驟；在閘極電極側壁形成側壁狀絕緣膜之步驟；在柱狀之第1導電型半導體層上部形成第2導電型半導體層之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在形成於柱狀之第1導電型半導體層上部之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在閘極形成金屬與半導體化合物之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層上形成接觸子(contact)之步驟；及在形成於柱狀之第1導電型半導體層上部之第2導電型半導體層上形成接觸子之步驟。
再且，於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中，自柱狀之第1導電型半導體層中心至平面狀半導體層端部之長度，係較大於以下之總和：自柱狀之第1導電型半導體層中心至側壁之長度、閘極絕緣膜之厚度、 閘極電極之厚度、與在閘極電極的側壁形成之側壁狀絕緣膜厚度。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中，閘極電極之厚度為較大於在柱狀之第1導電型半導體層之上部側壁所形成側壁狀絕緣膜且與閘極電極上部接觸之厚度。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中，平面狀半導體層為平面狀矽層，而第1導電型半導體層為第1導電型矽層，而每個第2導電型半導體層為第2導電型矽層。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中，平面狀半導體層為平面狀矽層，而第1導電型半導體層為p型矽層或不摻雜之矽層，每個第2導電型半導體層為n型矽層。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中，平面狀半導體層為平面狀矽層，第1導電型半導體層為n型矽層或不摻雜之矽層，每個第2導電型半導體層為p型矽層。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中係包含： 在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在前述原始矽層上形成墊氧化(pad oxide)膜之步驟；越過墊氧化膜，對形成柱狀第1導電型矽層與平面狀矽層之前述原始矽層進行植入調整臨限值用雜質，然後進行退火使雜質活性化及擴散，藉此使形成柱狀第1導電型矽層與平面狀矽層之原始矽層之雜質分布均勻化之步驟；及在形成柱狀第1導電型矽層時，形成作為遮罩(mask)之矽氮化膜之步驟。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在前述原始矽層上形成膜墊氧化膜之步驟；在形成柱狀第1導電型矽層時，成膜作為遮罩之矽氮化膜之步驟；在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑於矽氧化膜上，使用微影術(lithography)以抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處，形成貫穿矽氧化膜之孔之步驟；形成非晶矽或多晶矽以埋埋形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨 而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成作為第2硬遮罩之非晶矽或多晶矽遮罩之步驟；將非晶矽或多晶矽遮罩犧牲氧化，用以縮小非晶矽或多晶矽遮罩之尺寸之步驟；及以蝕刻去除非晶矽或多晶矽遮罩表面之矽氧化膜之步驟。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，形成作為第1硬遮罩使用之矽氮化膜之步驟；在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑於矽氧化膜上，以微影術利用抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處，形成貫穿矽氧化膜之孔之步驟；沉積氧化膜，作回蝕刻(Etch back)，使上述貫穿矽氧化膜之孔徑縮小之步驟；及形成非晶矽或多晶矽以填埋形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成作為第2硬 遮罩之非晶矽或多晶矽遮罩之步驟。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，形成作為第1硬遮罩使用之矽氮化膜之步驟；在矽氮化膜上形成非晶矽或多晶矽遮罩作為第2硬遮罩的步驟；以第2硬遮罩作為遮罩而以乾式蝕刻法蝕刻矽氮化膜及墊氧化膜，而形成作為第1硬遮罩之矽氮化膜遮罩之步驟；及以第1硬遮罩與第2硬遮罩作為遮罩，以乾式蝕刻法形成柱狀第1導電型矽層之步驟；其中，當作為第2硬遮罩之非晶矽或多晶矽遮罩全被蝕刻，導致於乾式蝕刻裝置可檢測之電漿發光強度改變時，藉由檢測此電漿發光強度之變化，進行檢測乾式蝕刻之終點，而控制柱狀第1導電型矽層之高度。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，其中，非晶矽或多晶矽遮罩之厚度為，較柱狀第1導電型矽層之高度為小。
於本發明之較佳態樣為： 一種上述記載之半導體裝置之製造方法，係包含：為緩和作為通道部之柱狀第1導電型矽層側壁之凹凸、去除在乾式蝕刻中被植入包括碳之外界物質的矽表面、及為保護柱狀第1導電型矽層免於受到在次一步驟之乾式蝕刻時所產生副生成物之污染，而對平面狀矽層上所形成之柱狀第1導電型矽層作犧牲氧化以形成犧牲氧化膜之步驟；塗布抗蝕劑於平面狀矽層上，使用微影法利用抗蝕劑形成形成在柱狀第1導電型矽層之下部之平面狀矽層的第2導電型矽層之圖案之步驟；及乾式蝕刻平面狀矽層，形成柱狀第1導電型矽層下部之平面狀矽層而去除抗蝕劑之步驟。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為：將在柱狀第1導電型矽層之犧牲氧化時所形成之犧牲氧化膜作為貫穿氧化膜，藉由包括雜質植入的雜質摻雜製程將第2導電型之雜質導入柱狀第1導電型矽層下部之平面狀矽層的具有矽氮化膜遮罩的表面。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為：柱狀第1導電型矽層之柱徑，係較作為第1硬遮罩之矽氮化膜遮罩之柱徑為小。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為： 用以形成形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層之雜質植入時之植入角度為0度至6度。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為：在柱狀第1導電型矽層之上部不植入雜質，而在柱狀第1導電型矽層下部之平面狀矽層形成第2導電型矽層。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：利用矽氮化膜遮罩、形成在平面狀半導體層上的犧牲氧化膜和具有第2導電形半導體層的平面狀半導體層，藉由蝕刻而從柱狀第1導電型半導體層去除犧牲氧化膜的步驟；形成矽氧化膜或矽氮化膜之閘極絕緣膜，以填埋柱狀第1導電型矽層的方式形成非晶矽或多晶矽以作為閘極電極材料之步驟；及以化學機械研磨將非晶矽或多晶矽研磨，使閘極電極上表面平坦化之步驟，並且於化學機械研磨中，將第1硬遮罩之矽氮化膜作為化學機械研磨之阻擋膜(stopper)，藉此高重複性地控制化學機械研磨之研磨量。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：將由非晶矽或多晶矽組成的平坦化閘極電極材料回蝕 刻，藉此以形成具有所欲閘極長度之閘極電極之步驟；及將非晶矽或多晶矽的上表面氧化，在非晶矽或多晶矽之表面形成矽氧化膜之步驟，而由於藉此矽氧化膜，在後續步驟中所作濕式處理或乾式處理時可保護閘極上面，因此抑制閘極長度之變動，即抑制閘極長度之變異與抑制自閘極上面對閘極絕緣膜之傷害。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：形成膜厚較所欲的閘極電極之膜厚為厚之矽氮化膜之步驟；及回蝕刻矽氮化膜，藉此以形成矽氮化膜側壁之步驟，其中，為了以矽氮化膜側壁之膜厚決定閘極電極之膜厚，故藉由調整在下一步驟所形成的矽氮化膜之膜厚及回蝕刻在下一步驟所形成的矽氮化膜之條件來控制，藉此形成具有所欲膜厚之閘極電極的步驟；塗布防止底部反射膜層(BARC層)及抗蝕劑，利用微影法以抗蝕劑形成閘極佈線圖案；及以抗蝕劑作為遮罩，蝕刻防止反射膜層(BARC層)及非晶矽或多晶矽，形成閘極電極與閘極佈線圖案之步驟；將柱狀第1導電型矽層上部之矽氮化膜及矽氮化膜側壁，以乾式蝕刻或濕式蝕刻去除之步驟；形成矽氮化膜，將矽氮化膜回蝕刻，使形成於柱狀第 1導電型矽層下部平面狀矽層之第2導電型矽層及柱狀第1導電型矽層之上部露出，在閘極電極上部且在柱狀第1導電型矽層上部側壁，隔介閘極絕緣膜形成矽氮化膜側壁，在閘極電極側壁形成矽氮化膜側壁，即形成絕緣膜側壁之步驟；以雜質摻雜製程在柱狀第1導電型矽層上部導入第2導電型雜質，用以在柱狀第1導電型矽層上部形成第2導電型矽層之步驟；及濺鍍金屬膜，經過熱處理使形成在柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層表面成為金屬與半導體之化合物，再去除未反應之金屬膜，藉此使形成在柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、與形成在柱狀第1導電型矽層上部之第2導電型矽層上，形成為金屬與半導體之化合物之步驟；因為利用矽氮化膜側壁，將閘極電極與形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成於柱狀第1導電型矽層上部之第2導電型矽層予以分離，故得以防止因金屬與半導體之化合物導致閘極電極與形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、與形成在柱狀第1導電型矽層上部之第2導電型矽層之間的短路，且以矽氮化膜覆蓋柱狀第1導電型矽層上部側壁，藉此控制來自柱狀第1導電型矽層側壁之金屬與半導體之化合 物的形成。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法，係包含：形成接觸阻擋膜(contact stopper)之步驟；形成矽氧化膜作為層間膜後，以化學機械研磨使其平坦化之步驟；及在形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層上、從閘極電極延伸的閘極佈線上、及在形成於柱狀第1導電型矽層上部之第2導電型矽層上，利用蝕刻形成接觸孔之步驟。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為，在柱狀第1導電型矽層上部的第2導電型矽層之接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟後，再作柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜蝕刻步驟，隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔與閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為，在柱狀第1導電型矽層下部之平面狀矽層上之接觸孔 之層間膜蝕刻步驟之後，再在柱狀第1導電型矽層上部之第2導電型矽層的接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟
隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層之接觸孔之接觸阻擋膜進行蝕刻。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為，在柱狀第1導電型矽層上部之第2導電型矽層的接觸孔之層間膜作蝕刻步驟後；再作閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜蝕刻步驟；隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻。
於本發明之較佳態樣為：一種上述記載之半導體裝置之製造方法為，在閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜進行蝕刻步驟後，作柱狀第1導電型矽層上部之第2導電型矽層的接觸 孔之層間膜蝕刻步驟；隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上的接觸孔、及柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻。
於本發明之較佳態樣為：一種半導體裝置，係具備：平面狀半導體層，形成於基板上，且為形成有第2導電型半導體層之平面狀半導體層，並在該第2導電型半導體層上形成有金屬與半導體之化合物；第1導電型半導體層，形成於該平面狀半導體層上，且為在上部形成有第2導電型半導體層之柱狀第1導電型半導體層，並在該第2導電型半導體層，形成有金屬與半導體之化合物；閘極絕緣膜，形成於該柱狀之第1導電型半導體層之周圍；閘極電極，為圍繞該閘極絕緣膜之閘極電極，且形成有金屬與半導體之化合物；側壁狀絕緣膜，形成在上述柱狀之第1導電型半導體層之上部側壁且與該閘極電極之上部接觸，並且，形成於上述閘極電極之側壁。
於本發明之較佳態樣為：一種上述記載之半導體裝置為，自上述柱狀第1導電型半導體層之中心至上述平面狀 半導體層端部為止之長度為較大於下述之總和：自上述柱狀第1導電型半導體層之中心至側壁之長度、上述閘極絕緣膜之厚度、上述閘極電極之厚度、與形成於上述閘極電極側壁之側壁狀之上述絕緣膜厚度。
於本發明之理想方式為，一種上述記載之半導體裝置為，上述閘極電極之厚度較大於，位在該閘極電極上部且形成於上述柱狀第1導電型半導體層之上部側壁成側壁狀之上述絕緣膜之厚度。
本發明為提供一種半導體裝置之製造方法，係包含：在基板上形成平面狀半導體層，然後在平面狀半導體層上形成柱狀之第1導電型半導體層之步驟；在柱狀之第1導電型半導體層下部之平面狀半導體層，形成第2導電型半導體層之步驟；在柱狀之第1導電型半導體層周圍形成閘極絕緣膜及閘極電極之步驟；在柱狀之第1導電型半導體層之上部側壁形成絕緣膜成側壁狀且與閘極電極之上部接觸之步驟；在閘極電極側壁形成側壁狀絕緣膜之步驟；在柱狀之第1導電型半導體層上部形成第2導電型半 導體層之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在形成於柱狀第1導電型半導體層上部之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在閘極形成金屬與半導體化合物之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層上形成接觸子之步驟；及在形成於柱狀之第1導電型半導體層上部所形成之第2導電型半導體層上形成接觸子之步驟，由此，可提供一種SGT之製造方法，乃可獲得源極、汲極、閘極之低電阻化用之構造、與所欲之閘極長度、源極、汲極之形狀與柱狀半導體之直徑。
再且，於本發明，自柱狀之第1導電型半導體層中心至平面狀半導體層端部之長度，係較大於以下之總和：自柱狀之第1導電型半導體層中心至側壁之長度、加上閘極絕緣膜之長度、加上閘極電極之厚度、及加上在閘極電極的側壁形成之側壁狀之絕緣膜厚度，由此，可在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物， 並可使形成在柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層低電阻化。
再且，於本發明，閘極電極之厚度為較大於在柱狀之第1導電型半導體層之上部側壁所形成側壁狀絕緣膜且與閘極電極上部接觸之厚度，由此可在閘極電極形成金屬與半導體之化合物，並使閘極電極低電阻化。
於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在前述原始矽層上形成墊氧化膜之步驟；越過墊氧化膜，對形成柱狀第1導電型矽層與平面狀矽層之前述原始矽層進行植入調整臨限值用雜質，然後進行退火使雜質活性化及擴散，藉此使形成柱狀第1導電型矽層與平面狀矽層之原始矽層之雜質分布均勻化之步驟；及在形成柱狀第1導電型矽層時，形成作為遮罩之矽氮化膜之步驟，由此，將為緩和於下一步驟要成膜之矽氮化膜與矽間之應力而成膜之墊氧化膜亦作為植入雜質時之貫穿氧化膜，藉此得以減少生產步驟數，並減低生產成本。
於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽 層之原始矽層，然後在前述原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，成膜作為遮罩之矽氮化膜之步驟；在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑於矽氧化膜上，使用微影術以抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處形成貫穿矽氧化膜之孔之步驟；形成非晶矽或多晶矽以填埋形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成作為第2硬遮罩之非晶矽或多晶矽遮罩之步驟；將非晶矽或多晶矽遮罩作犧牲氧化，用以縮小非晶矽或多晶矽遮罩之尺寸之步驟；及以蝕刻去除非晶矽或多晶矽遮罩表面之矽氧化膜之步驟，由此，可將隨後形成之柱狀第1導電型矽層之柱徑作小，得以抑制電晶體之短通道效應，減低漏泄電流。
於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，形成作為第1硬遮罩 使用之矽氮化膜之步驟；在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑於矽氧化膜上，使用微影術以抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處形成貫穿矽氧化膜之孔之步驟；沉積氧化膜，作回蝕刻使上述貫穿矽氧化膜之孔徑作小之步驟；及形成非晶矽或多晶矽以填埋形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成作為第2硬遮罩之非晶矽或多晶矽遮罩之步驟，由此可將隨後形成之柱狀第1導電型矽層之柱徑作小，得以抑制電晶體之短通道效應，減低漏泄電流。
於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，形成作為第1硬遮罩使用之矽氮化膜之步驟；在矽氮化膜上形成非晶矽或多晶矽遮罩作為第2硬遮罩的步驟；以第2硬遮罩作為遮罩而以乾式蝕刻法蝕刻矽氮化膜及墊氧化膜，而形成作為第1硬遮罩之矽氮化膜遮罩之步 驟；及以第1硬遮罩與第2硬遮罩作為遮罩，以乾式蝕刻法形成柱狀第1導電型矽層之步驟；藉此當作為第2硬遮罩之非晶矽或多晶矽遮罩全被蝕刻，導致於乾式蝕刻裝置可檢測之電漿發光強度改變時，藉由檢測此電漿發光強度之變化，可進行檢測乾式蝕刻之終點，而控制柱狀第1導電型矽層之高度。
於本發明，非晶矽或多晶矽遮罩之厚度，因較柱狀第1導電型矽層之高度為小，由此可進行檢測乾式蝕刻之終點。
本發明係包含：為緩和作為通道部之柱狀第1導電型矽層側壁之凹凸不平、去除在乾式蝕刻中被植入包括碳之外界物質的矽表面、及為保護柱狀第1導電型矽層免於受到在次一步驟之乾式蝕刻時所產生副生成物之污染，而對平面狀矽層上所形成之柱狀第1導電型矽層作犧牲氧化以形成犧牲氧化膜之步驟；塗布抗蝕劑於平面狀矽層上，使用微影法以抗蝕劑形成形成在柱狀第1導電型矽層之下部之平面狀矽層的第2導電型矽層之圖案之步驟；及乾式蝕刻平面狀矽層，形成柱狀第1導電型矽層下部之平面狀矽層而去除抗蝕劑之步驟，由此，由犧牲氧化所形成之氧化膜，可使用為第1導電型矽層之保護膜，而可削減製造步驟数，減低製造成本。
於本發明係，由於將在柱狀第1導電型矽層之犧牲氧化時所形成之犧牲氧化膜作為貫穿氧化膜，藉由包括雜質植入的雜質摻雜製程將第2導電型之雜質導入柱狀第1導電型矽層下部之平面狀矽層的具有矽氮化膜遮罩的表面，由此，由犧牲氧化所形成之氧化膜，可使用為第1導電型矽層之保護膜，更可使用為植入雜質時之貫穿氧化膜，而可減少製造步驟数，並減低製造成本。
再且，於本發明，柱狀第1導電型矽層之柱徑為，較作為第1硬遮罩之矽氮化膜遮罩之柱經為小，由此可防止在植入時第1導電型矽層之側壁被混入雜質。
再且，於本發明，用以形成形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層之雜質植入時之植入角度為0度至6度，由此，可防止在植入時柱狀第1導電型矽層側壁被混入雜質。
再且，於本發明，在柱狀第1導電型矽層之上部不植入雜質，而在柱狀第1導電型矽層下部之平面狀矽層形成第2導電型矽層，由此，柱狀第1導電型矽層上部、與柱狀第1導電型矽層下部之平面狀矽層之植入條件，可容易最適化，而可 抑制短通道效應並可控制漏泄電流。
再且，於本發明係包含：利用矽氮化膜遮罩、形成在平面狀半導體層上的犧牲氧化膜和具有第2導電形半導體層的平面狀半導體層，藉由蝕刻而從柱狀第1導電型半導體層去除犧牲氧化膜的步驟；形成矽氧化膜或矽氮化膜之閘極絕緣膜，以填埋柱狀第1導電型矽層的方式形成非晶矽或多晶矽以作為閘極電極材料之步驟；及以化學機械研磨將非晶矽或多晶矽研磨，使閘極電極材料上表面平坦化之步驟，藉此於化學機械研磨中，將第1硬遮罩之矽氮化膜作為化學機械研磨之阻擋膜使用，則可高重複性地控制化學機械研磨之研磨量。
再且，於本發明由於包含；將由非晶矽或多晶矽組成的平坦化閘極電極材料回蝕，藉此以形成具有所欲閘極長度之閘極電極之步驟；及將非晶矽或多晶矽的上表面氧化，在非晶矽或多晶矽之表面形成矽氧化膜之步驟，藉此由於此矽氧化膜，在後續所作濕式處理或乾式處理時可保護閘極上面，因此可抑制閘極長度之變動，即可抑制閘極長度之發生變異與抑制來自閘極上面對閘極絕緣膜之損傷。
再且，於本發明係包含： 形成膜厚為較閘極電極之所欲膜厚為厚之矽氮化膜的步驟；及回蝕刻矽氮化膜，得以形成矽氮化膜側壁之步驟，藉此由於以矽氮化膜側壁之膜厚決定閘極電極之膜厚，因此藉由調整在下一步驟所形成的矽氮化膜之成膜之膜厚及回蝕刻在下一步驟所形成的矽氮化膜之條件來控制，藉此形成具有所欲膜厚之閘極電極的步驟；塗布防止底部反射膜層(BARC層)及抗蝕劑，利用微影法以抗蝕劑形成閘極佈線圖案；及以抗蝕劑作為遮罩，蝕刻防止反射膜層(BARC層)及非晶矽或多晶矽，形成閘極電極與閘極佈線圖案之步驟；將柱狀第1導電型矽層上部之矽氮化膜及矽氮化膜側壁，以乾式蝕刻或濕式蝕刻去除之步驟；形成矽氮化膜，將矽氮化膜回蝕刻，使形成於柱狀第1導電型矽層下部平面狀矽層之第2導電型矽層及柱狀第1導電型矽層之上部露出，在閘極電極上部且在柱狀第1導電型矽層上部側壁，隔介閘極絕緣膜形成矽氮化膜側壁，在閘極電極側壁形成矽氮化膜側壁，即形成絕緣膜側壁之步驟；以雜質摻雜製程在柱狀第1導電型矽層上部導入第2導電型雜質，用以在柱狀第1導電型矽層上部形成第2導電型矽層之步驟；及濺鍍金屬膜，經過熱處理使形成在柱狀第1導電型矽 層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層表面作成為金屬與半導體之化合物，再去除未反應之金屬膜，由此使形成在柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、與形成在柱狀第1導電型矽層上部之第2導電型矽層上，形成為金屬與半導體之化合物之步驟；因此，因為利用矽氮化膜側壁，將閘極電極與形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成於柱狀第1導電型矽層上部之第2導電型矽層予以分離，故得以防止因金屬與半導體化合物導致閘極電極與形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層之間的短路，且以矽氮化膜覆蓋柱狀第1導電型矽層上部側壁，藉此控制來自柱狀第1導電型矽層側壁之金屬與半導體之化合物的形成。
再且，於本發明，由於包含：形成接觸阻擋膜(contact stopper)之步驟；形成矽氧化膜作為層間膜後，以化學機械研磨使其平坦化之步驟；在形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層上、從閘極電極延伸的閘極佈線上、及在形成於柱狀第1導電型矽層上部之第2導電型矽層上，利用 蝕刻形成接觸孔之步驟。
再且，於本發明，由於在柱狀第1導電型矽層上部的第2導電型矽層之接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟後，再作柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜蝕刻步驟，隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、及柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻，由此可使柱狀矽層上部之接觸孔與閘極佈線上之接觸孔之蝕刻條件之最適合化、與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件之最適合化。
再且，於本發明，由於在柱狀第1導電型矽層下部之平面狀矽層上之接觸孔之層間膜蝕刻步驟之後，再在柱狀第1導電型矽層上部之第2導電型矽層的接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟
隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層之接觸孔之接觸阻擋膜進行蝕刻，由此可使柱狀矽層上部之接觸孔、與閘極配線上的接 觸孔之蝕刻條件之最適合化、及柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件作最適合化。
再且，於本發明，由於：在柱狀第1導電型矽層上部之第2導電型矽層的接觸孔之層間膜作蝕刻步驟後；再作閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜蝕刻步驟；隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻，由此，可使柱狀矽層上部之接觸孔之蝕刻條件之最適化、及閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之蝕刻條件作最適合化。
再且，於本發明為：在閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜進行蝕刻步驟後，作柱狀第1導電型矽層上部之第2導電型矽層的接觸孔之層間膜蝕刻步驟； 隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上的接觸孔、及第1導電型柱狀矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻，由此，可使柱狀矽層上部之接觸孔之蝕刻條件之最適合化、及閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件進行最適合化。
再且，本發明為，一種半導體裝置，由於具備：平面狀半導體層，形成於基板上，且為形成有第2導電型半導體層之平面狀半導體層，並在該第2導電型半導體層上形成有金屬與半導體之化合物；第1導電型半導體層，形成於該平面狀半導體層上，且為在上部形成有第2導電型半導體層之柱狀第1導電型半導體層，並在該第2導電型半導體層形成有金屬與半導體之化合物；閘極絕緣膜，形成於該柱狀之第1導電型半導體層之周圍；閘極電極，為圍繞該閘極絕緣膜之閘極電極，且形成有金屬與半導體之化合物；側壁狀絕緣膜，形成在上述柱狀之第1導電型半導體層之上部側壁且與該閘極電極之上部接觸，並且，形成於 上述閘極電極之側壁，由此，在形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2半導體層、閘極電極、形成於柱狀第1導電型半導體上部之第2導電型半導體層，可分別施加不同電壓，可使形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層、閘極電極、形成於柱狀第1導電型半導體上部之第2導電型半導體層低電阻化。
再且，於本發明，由於自上述柱狀第1導電型半導體層之中心至上述平面狀半導體層端部為止之長度為較大於以下之總和：自上述柱狀第1導電型半導體層之中心至側壁之長度、上述閘極絕緣膜之厚度、上述閘極電極之厚度、與形成於上述閘極電極側壁之側壁狀之上述絕緣膜之厚度，由此，可在形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物，並使形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層低電阻化。
再且，於本發明為，一種半導體裝置，上述閘極電極之厚度較大於，位在該閘極電極上部且 形成於上述柱狀第1導電型半導體層之上部側壁成側壁狀之上述絕緣膜之厚度，由此，可在閘極電極形成金屬與半導體之化合物，使閘極電極低電阻化。
第35(a)圖為採用本發明所形成之NMOS SGT之平面圖，第35(b)圖為第35(a)圖之沿裁切線A-A’之剖面圖(b)。以下參照第35圖說明採用本發明所形成之NMOS SGT。
在形成於Si基板111上之BOX層120上，形成平面狀矽層12，在平面狀矽層12上形成柱狀矽層113，在柱狀矽層113之周圍形成閘極絕緣膜124及閘極電極141。在柱狀矽層113下部之平面矽層112形成N+源極擴散層200。在柱狀矽層113上部形成N+汲極擴散層201。N+源極擴散層200上形成有接觸子174，N+汲極擴散層201上形成有接觸子173，由閘極電極141a延伸之閘極佈線141b上形成有接觸子172。
第36圖為沿第35(a)圖之裁切線B-B’之剖面圖。為使源極區域低電阻化有必要在源極區域形成矽化物(silicide)153。為此，在平面矽層112要形成矽化物需要以下之條件。
Wa>Wp+Wox+Wg+Ws…式(1)在此Wa為自矽柱113之中心至平面矽層112之端部之長度，Wp為自矽柱113之中心至側壁之長度，Wox為閘極氧化膜124之厚度，Wg為閘極電極141之寬度，Ws為氮 化膜側壁133之寬度，即絕緣膜之寬度。
第37圖為沿第35(a)圖之裁切線B-B’之剖面圖。為低電阻化閘極電極141，有必要在閘極電極141形成矽化物151。為此，在閘極電極141要形成矽化物151需要以下之條件。
Wg>Ws…式(2)在此，Wg為閘極電極141之寬度，Ws為氮化膜側壁134之寬度，即絕緣膜之寬度。藉由使用滿足上述條件，可減低源極、汲極、閘極之寄生電阻，使導通電流加大。
N+源極擴散層連接於GND電位，N+汲極擴散層連接於Vcc電位，加上0至Vcc電位於閘極電極，可使上述SGT進行電晶體動作。再且，形成於柱狀矽層上部之N+擴散層為N+源極擴散層，形成於柱狀矽層下部之平面狀矽層之N+擴散層為N+汲極擴散層亦可。
以下參照第1圖至第35圖說明為形成本發明之SGT之製造方法例。再者，在此等圖面中，對於同一構成構件附上同一符號。第1圖為形成本發明之SGT之製造步驟，第2圖至第35圖為顯示本發明之SGT之製造例。(a)為平面圖，(b)為A-A’之剖面圖。
參照第2圖，在矽基板上111形成有BOX層120，在BOX層120上採用形成有矽層110之SOI基板，在SOI層110上成膜墊氧化膜121。在形成墊氧化膜之前亦有形成批號，作形成雷射記號，作墊氧化膜洗淨。再且，在墊子氧化後，亦可作墊子氧化膜厚度測量(第1圖步驟1、2、 3、4、5)。
參照第2圖，越過墊氧化膜121對SOI層作臨限值調整用之雜質植入。繼之，為雜質之活性化與擴散作退火處理，使SOI層之雜質分布均勻化。為緩和下一步驟成膜之矽氮化膜與矽間之應力，將要成膜之墊氧化膜作為雜質植入時之貫通(through)氧化膜使用，則可削減製造步驟數而可減低製造成本(第1圖步驟6、7)。
參照第3圖，成膜第1硬遮罩之矽氮化膜130，繼之成膜矽氧化膜122。形成矽氮化膜後，亦可作氮化膜厚度測量。再且，矽氧化膜形成後，亦可作矽氧化膜厚度測量(第1圖步驟8、9、10、11)。
參照第4圖，塗布抗蝕劑，用微影法藉抗蝕劑形成將柱狀矽層反轉之圖案，在柱狀矽層之形成處藉乾式蝕刻形成貫穿矽氧化膜122之孔。在作微影法後，亦可作尺寸測量與檢查。再且，在蝕刻後亦可作洗淨(第1圖步驟12、13、14、15、16、17、18、19)。
隨後，參照第38圖，沉積氧化膜129，參照第39圖，作氧化膜之回蝕刻亦可使貫穿矽氧化膜122之孔徑縮小。
參照第5圖，將非晶矽或多晶矽140，以填埋方式成膜在形成於矽氧化膜122之孔。在沉積非晶矽或多晶矽之前，亦可進行洗淨。再且，在沉積後亦可測量膜厚度(第1圖步驟20、21、22)。
參照第6圖，藉CMP(化學機械研磨)，將矽氧化膜122上之非晶矽或多晶矽140研磨而去除。研磨後可作測量膜 厚度(第1圖步驟23、24)。
參照第7圖，利用氟酸等作濕式蝕刻，或乾式蝕刻去除矽氧化膜122，得以在後續步驟之柱狀矽層之乾式蝕刻時，形成作為第2硬遮罩之非晶矽或多晶矽140(第1圖步驟25)。
參照第8圖，將非晶矽或多晶矽140作犧牲氧化，形成矽氧化膜128，縮小非晶矽或多晶矽之尺寸。在犧牲氧化之前，亦可作犧牲氧化前洗淨。再且，在氧化後亦可測量膜厚(第1圖之26、27、28)。由此犧牲氧化，可縮小在第11圖處形成之柱狀矽層113之尺寸。藉由縮小該柱狀矽層之徑，可抑制短通道效應而減低漏泄電流。
參照第9圖，將非晶矽或多晶矽140表面之矽氧化膜128以由氟酸等所作濕式蝕刻，或乾式蝕刻而去除(第1圖步驟29)。
參照第10圖，以第2硬遮罩之非晶矽或多晶矽140作為遮罩，以乾式蝕刻對第1硬遮罩之矽氮化膜130及墊氧化膜121作蝕刻(第1圖步驟30、31)。
參照第11圖，以第1硬遮罩之矽氮化膜130、及第2硬遮罩之非晶矽或多晶矽140作為遮罩，藉乾式蝕刻形成柱狀矽層113。在蝕刻後可作去除有機物，用SEM之檢查，確認段差(第1圖，步驟32、33、34、35)。在乾式蝕刻時，第2硬遮罩之非晶矽或多晶矽140亦被蝕刻，而非晶矽或多晶矽140全部被蝕刻時，於乾式蝕刻裝置可被檢測之電漿發光強度會改變，因而藉由檢測此電漿發光強度之變 化，可檢測蝕刻之終點，不必依靠蝕刻比率可穏定控制柱狀矽層113之高度。
為使用上述終點檢測方法，柱狀矽層在乾式蝕刻前之非晶矽或多晶矽140之膜厚Tn(第10圖)需形成為較柱狀矽層之高度Tp為小。
再且，此時要在填埋氧化膜層120上形成平面狀矽層112。
參照第12圖，為緩和作為通道部之柱狀矽層113側壁之凹凸、及去除在乾式蝕刻時打進有碳等之矽表面，在柱狀矽層113及平面狀矽層112表面作犧牲氧化，形成犧牲氧化膜123。在犧牲氧化前亦可作犧牲氧化前洗淨。再且，於犧牲氧化後，可測量犧牲氧化膜厚度(第1圖，步驟36、37、38)。
參照第13圖，塗布抗蝕劑150，用微影法藉抗蝕劑形成源極擴散層之圖案。微影法後可作重疊誤差檢測、尺寸測量、檢查等(第1圖，步驟39、40、41、42、43)。此時，在柱狀矽層113及平面矽層112上，有由上述犧牲氧化所形成之犧牲氧化膜123，在下一步驟可保護矽表面受到來自乾式蝕刻時所產生之副生成物之污染。
參照第14圖，以乾式蝕刻加工平面狀矽層112，分離平面狀矽層112。(第1圖，步驟44、45)。
參照第15圖，去除抗蝕劑，隨後進行由SEM所作之檢查，確認段差(第1圖，步驟46、47、48)。
參照第16圖，藉由植入雜質等而在平面狀矽層112 表面引進P或As等雜質，形成N+源極擴散層200(第1圖之步驟49、50)。此時，將在柱狀矽層113、平面狀矽層112之犧牲氧化時所形成之犧牲氧化膜123作為貫通氧化膜使用，則可削減製造步驟數。
再且，在植入時自柱狀矽層113之側壁如有雜質打進時，會成為電晶體特性變動之要因。因此，柱狀矽柱之寬度Wp1、Wp2必須要較氮化膜130之寬度Wn為小。但是Wp1 為柱狀矽層下部之寬度，Wp2 為柱狀矽層上部之寬度。
再且，為防止在植入時自柱狀矽層113之側壁打進雜質，以小角度，即以0度至6度植入雜質為宜。
再且，由於本步驟在柱狀矽層113上所形成之矽氮化膜130，不再對柱狀矽層113之上部進行植入。對N+源極擴散層200之植入為0°為佳，但是隨後對在柱狀矽層113上部所形成之汲極擴散層之植入因閘極電極與自己整合所形成，因此有角度植入為佳。如上述分別對平面狀矽層所形成之源極擴散層與柱狀矽層上部所形成之汲極擴散層進行植入，則可使個別之植入條件最適合化，而可抑制短通道效應，並抑制漏泄電流。
參照第17圖，以氟酸等之濕式蝕刻去除犧牲氧化膜123，形成矽氧化膜或矽氮化膜作為閘極絕緣膜124。在形成閘極絕緣膜之前作閘極形成前洗淨亦可。再且，在絕緣膜形成後作膜厚度測量亦可(第1圖，步驟51、52、53、54)。
參照第18圖，作為閘極導電膜，將非晶矽或多晶矽 141以灌封柱狀矽層113之狀予以成膜。成膜後可測量膜厚度(第1圖之步驟55、56)。
參照第19圖，以CMP(化學機械研磨)研磨非晶矽或多晶矽141，使閘極導電膜上面平坦化。於CMP，將第1硬遮罩之矽氮化膜130作為CMP之阻擋膜，則可以良好再現性控制CMP研磨量(第1圖之步驟57)。
參照第20圖，將閘極導電膜之非晶矽或多晶矽141回蝕刻用以決定閘極長度(第1圖之步驟58)。
參照第21圖，氧化閘極導電膜之非晶矽或多晶矽141之表面，在非晶矽或多晶矽141表面形成氧化膜125。在氧化前可進行洗淨(第1圖之步驟59、60)。藉由此矽氧化膜125，可在後續步驟之濕式處理或乾式處理時保護閘極上面，因此可抑制閘極長度之變動，即抑制閘極長度之變異或從閘極上面對閘極絕緣膜124之損傷。
參照第22圖，成膜較所欲閘極電極之膜厚更厚之矽氮化膜131。成膜後可測量膜厚(第1圖之步驟61、62)。
參照第23圖，回蝕刻矽氮化膜131用以形成矽氮化膜131之側壁。此時矽氧化膜125亦被蝕刻。回蝕刻後，可去除有機物。亦可作形狀測量(第1圖之步驟63、64、65)。為使矽氮化膜側壁131膜厚為閘極電極之膜厚，可調整矽氮化膜131之成膜厚度及回蝕刻條件，形成所欲膜厚之閘極電極。
參照第24圖，塗布BARC層161及抗蝕劑(resist)160，用微影法藉抗蝕劑160形成閘極佈線圖案。形成圖案後可 測量重疊誤差、測量尺寸、檢查等(第1圖之步驟66、67、68、69、70)。
參照第25圖，以抗蝕劑160作為遮罩，蝕刻BARC層161、及閘極導電膜之非晶矽或多晶矽141，形成閘極電極141a及閘極佈線141b、去除抗蝕劑與BARC層。蝕刻後可測量尺寸(第1圖之步驟71、72、73、74、75)。
參照第26圖，以乾式蝕刻或濕式蝕刻去除柱狀矽113上部之矽氮化膜130及矽氮化膜側壁131及矽氧化膜121、125，平面狀矽層上部之氧化膜124(第1圖之步驟76)。以乾式蝕刻去除矽氮化膜後，以濕式蝕刻去除矽氧化膜，藉此亦可抑制對閘極絕緣膜之損傷。
以濕式蝕刻去除氮化膜時，在蝕刻前進行氧化，使閘極電極表面形成氧化膜，然後作氮化膜之濕式蝕刻為佳。
參照第27圖，成膜矽氮化膜132。在成膜前可進行洗淨。再且，在成膜後測量膜厚度亦可(第1圖之步驟77、78、79)。
參照第28圖，回蝕刻矽氮化膜132，使N+源極擴散層200之上面及柱狀矽113上部之表面露出，將柱狀矽層113之側壁及閘極141側壁由矽氮化膜133、134，即由絕緣膜側壁覆蓋。在蝕刻後可去除有機物。亦可測量形狀(第1圖之步驟80、81、82)。由此氮化膜133、134可分離閘極電極141與源極擴散層200、及柱狀矽層上部在其後形成之N+汲極擴散層，因此可防止因矽化物引起之閘極電極141與源極擴散層200及汲極擴散層之短路。再且，由 氮化膜134覆蓋柱狀矽113上部之側壁，可控制柱狀矽層113之自側壁之矽化物。
此矽氮化膜133、134為矽氧化膜時，會因在洗淨、剝離步驟或矽化物前處理所用氟酸而被蝕刻，因此需用如矽氮化膜等不被氟酸所熔解之膜為佳。
參照第29圖，由植入雜質等在柱狀矽層113上部引進P或As等雜質、形成N+汲極擴散層201(第1圖之步驟83、84)。
參照第30圖，濺鍍Ni或Co等金屬膜，經過熱處理將源極200之表面及汲極201之表面，構成金屬與半導體之化合物，即矽化物化，而去除未反應之金屬膜，得以形成汲極擴散層201上之矽化物層152、及源極擴散層200上之矽化物層153。在形成矽化物層之前，可剝離氧化膜(第1圖之步驟85、86、87、88)。藉由在圍繞柱狀矽層之閘極電極141上形成矽化物層151，閘極電極141之寄生電阻減低。欲在閘極電極141上形成矽化物層151，只要在閘極電極141之膜厚Wg與矽氮化膜134之膜厚Ws之膜厚關係為Wg>Ws，而使閘極電極141之表面露出即可。
參照第31圖，成膜矽氮化膜等作為接觸阻擋膜135(第1圖之步驟89)。
參照第32圖，成膜矽氧化膜作為層間膜126之後，利用CMP進行平坦化。成膜後可測量矽氧化膜厚度。再且，在CMP後測量矽氧化膜厚、矽氮化膜厚亦可(第1圖之步驟90，91、92、93、94)。
參照第33圖，在柱狀矽層113上部之汲極擴散層201上，閘極佈線141b上及源極擴散層200上蝕刻形成接觸孔。在蝕刻接觸孔之前先行接觸遮罩曝光。亦可測量尺寸，測量重疊誤差、與檢查。再且，在形成接觸孔後，剝離電漿抗蝕劑。隨後作洗淨，測量尺寸，測量氧化膜厚，檢查，晶圓容器交換亦可(第1圖之步驟95、96、97、98、99、100、101、102、103、104、105、106、107)。
參照第40圖，由於柱狀矽層上部之接觸孔與閘極佈線上之接觸孔之蝕刻深度、與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻深度不相同，因此作柱狀矽層上部之接觸孔與閘極佈線上之接觸孔之層間膜之蝕刻，參照第41圖，以抗蝕劑162為遮罩進行柱狀矽層下部之平面狀矽層上之接觸孔層間膜之蝕刻，在層間膜之蝕刻後，亦可蝕刻阻擋膜。再且，參照第42圖，進行柱狀矽層上部之接觸孔之層間膜蝕刻，參照第43圖，進行閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之層間膜之蝕刻，在層間膜之蝕刻後，亦可蝕刻接觸阻擋膜。藉由分別進行柱狀矽層上部之接觸孔之層間膜之蝕刻、與閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之層間膜之蝕刻，可使柱狀矽層上部之接觸孔之蝕刻条件最適化，並可進行閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件之最適化。
參照第34圖，在接觸孔成膜位障金屬171如鉭(Ta)或氮化鉭(TaN)等後，再用銅(Cu)170濺鍍或鍍覆成膜，經 CMP形成接觸子172，173，174。位障金屬亦可用鈦(Ti)或氮化鈦(TiN)。亦可用鎢(W)。含銅之合金亦可使用。成膜後可作背面處理，檢查，熱處理。再且，在作CMP後檢查亦可(第1圖之步驟108，109、110、111、112、113、114)。
參照第35圖，作為第1層佈線之蝕刻阻擋膜，成膜SiC(碳化矽)180，繼之成膜第1佈線層之層間膜之Low-k膜190。此時可測量膜厚，檢查(第1圖之步驟115、116、117、118)。繼之圖案化第1層佈線，形成第1佈線層之槽溝圖案。圖案化後，可測量尺寸、測量重疊誤差、檢查等。形成槽溝圖案後，可作電漿剝離，檢查(第1圖之步驟119、120、121、122、123、124、125、126)。繼之，成膜位障金屬175之Ta或TaN後，濺鍍或鍍覆Cu176成膜，經CMP形成第1層佈線177、178、179。位障金屬亦可使用鈦(Ti)或氮化鈦。再且，使用鎢(W)亦可。在成膜後作背面處理、檢查、熱處理亦可(第1圖之步驟127、128、129、130、131、132、133)。其後作沉積氮化膜、沉積層間絕緣膜、測量層間絕緣膜厚(第1圖之步驟134、135、136)。
再且，可作：墊通孔遮罩(Pad via mask)曝光、測量尺寸、測量重疊誤差、檢查、墊通孔蝕刻(Pad via etch)、電漿剝離、蝕刻後洗淨、測量尺寸、測量氧化膜厚、檢查、金屬前洗淨、晶圓容器交換、沉積鋁、背面處理、墊鋁曝光、測量重疊誤差、測量尺寸、檢查、墊鋁蝕刻、電漿抗蝕劑剝離、金屬蝕刻後洗淨、光學檢查、SEM檢查、測量 氧化膜厚度、沉積絕緣膜、測量絕緣膜厚、絕緣膜曝光、光學檢查、絕緣膜蝕刻、剝離電漿抗蝕劑、絕緣膜洗淨、檢查、熱處理等(第1圖之步驟137、138、139、140、141、142、143、144、145、146、147、148、149、150、151、152、153、154、155、156、157、158、159、160、161、162、163、164、165、166、167、168、169、170、171、172、173、174、175、176)。
在墊通孔(Pad via)之前作多層佈線亦可。
〔發明之效果〕
如上述，本發明為提供一種半導體裝置之製造方法，係包含：在基板上形成平面狀半導體層，並在平面狀半導體層上形成柱狀之第1導電型半導體層之步驟；在柱狀之第1導電型半導體層下部之平面狀半導體層，形成第2導電型半導體層之步驟；在柱狀之第1導電型半導體層周圍形成閘極絕緣膜及閘極電極之步驟；在閘極之上部且在柱狀之第1導電型半導體層之上部側壁，形成絕緣膜成側壁狀之步驟；在閘極側壁形成側壁狀絕緣膜之步驟；在柱狀之第1導電型半導體層上部形成第2導電型半導體層之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合 物之步驟；在形成於柱狀第1導電型半導體層上部之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在閘極形成金屬與半導體化合物之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層上形成接觸子之步驟；及在形成於柱狀之第1導電型半導體層上部之第2導電型半導體層上形成接觸子之步驟。
由此，可提供一種SGT之製造方法，乃可獲得源極、汲極、閘極之低電阻化用之構造，與所欲之閘極長度、源極、汲極之形狀與柱狀半導體之直徑。
再且，於本發明，自柱狀之第1導電型半導體層中心至平面狀半導體層端部之長度，係較大於以下之總和：自柱狀之第1導電型半導體層中心至側壁之長度、加上閘極絕緣膜之長度、加上閘極電極之厚度、及加上在閘極側壁形成之側壁狀之絕緣膜厚度，由此，可在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物，並可使形成在柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層低電阻化。
再且，於本發明， 閘極電極之厚度為較大於，在閘極上部且在柱狀之第1導電型半導體層之上部側壁所形成側壁狀絕緣膜之厚度，由此可在閘極電極形成金屬與半導體之化合物，並使閘極電極低電阻化。
再且，於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之矽層，在形成柱狀第1導電型矽層與平面狀矽層之矽層上，成膜墊氧化膜之步驟；越過墊氧化膜，對形成柱狀第1導電型矽層與平面狀矽層之矽層進行植入調整臨限值用雜質，為雜質之活性化及擴散進行退火，使形成柱狀第1導電型矽層與平面狀矽層之矽層之雜質分布均勻化之步驟；及在形成柱狀第1導電型矽層時，成膜作為遮罩之矽氮化膜之步驟，由此，將為緩和於下一步驟要成膜之矽氮化膜與矽間之應力而成膜之墊氧化膜亦作為植入雜質時之貫穿氧化膜，藉此得以減少生產步驟數，並減低生產成本。
再且，於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面型矽層之矽層，而在形成柱狀第1導電型矽層與平面狀矽層之矽層上成膜墊氧化膜之步驟；在形成柱狀第1導電型矽層時，成膜作為遮罩之矽氮化膜之步驟； 在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑，使用微影術藉抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處形成貫穿矽氧化膜之孔之步驟；將非晶矽或多晶矽，以灌封之方式成膜在形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成第2硬遮罩之非晶矽或多晶矽之遮罩之步驟；將非晶矽或多晶矽遮罩作犧牲氧化，縮小非晶矽或多晶矽遮罩之尺寸之步驟；及以蝕刻去除非晶矽或多晶矽遮罩表面之矽氧化膜之步驟，由此，可將隨後形成之柱狀第1導電型矽層之柱徑作小，得以抑制電晶體之短通道效應，減低漏泄電流。
再且，於本發明係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之矽層，而在形成柱狀第1導電型矽層與平面狀矽層之矽層上成膜墊氧化膜之步驟；在形成柱狀第1導電型矽層時，成膜作為遮罩之矽氮化膜之步驟；在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑，使用微影術藉抗蝕劑形成將柱狀第1導 電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處形成貫穿矽氧化膜之孔之步驟；及沉積氧化膜，作回蝕刻使上述貫穿矽氧化膜之孔徑作小之步驟，由此可將隨後形成之柱狀第1導電型矽層之柱徑作小，得以抑制電晶體之短通道效應，減低漏泄電流。
再且，於本發明係包含：將第2硬遮罩之非晶矽或多晶矽遮罩作為遮罩，以乾式蝕刻法蝕刻矽氮化膜及墊氧化膜，形成第1硬遮罩之矽氮化膜遮罩之步驟；及以第1硬遮罩與第2硬遮罩作為遮罩，以乾式蝕刻法形成柱狀第1導電型矽層之步驟；藉此第2硬遮罩之非晶矽或多晶矽遮罩全被蝕刻，於乾式蝕刻裝置可檢測之電漿發光強度改變，由檢測此電漿發光強度之變化，可進行檢測乾式蝕刻之終點，而控制柱狀第1導電型矽層之高度。
再且，於本發明，第2硬遮罩之非晶矽或多晶矽遮罩之厚度，因較柱狀第1導電型矽層之高度為小，由此可進行檢測乾式蝕刻之終點。
再且，本發明係包含：為緩和作為通道部之柱狀第1導電型矽層側壁之凹凸、或去除在乾式蝕刻中打進有碳等之矽表面、及為保護柱狀第1導電型矽層免於受到在次一步驟之乾式蝕刻時所 產生副生成物等之污染，而對所形成之柱狀第1導電型矽層作犧牲氧化之步驟；塗布抗蝕劑，使用微影法藉抗蝕劑形成形成於柱狀第1導電型矽層之下部之平面狀矽層的第2導電型矽層之圖案之步驟；及乾式蝕刻平面狀矽層，形成柱狀第1導電型矽層下部之平面狀矽層而去除抗蝕劑之步驟，由此，由犧牲氧化所形成之氧化膜，可使用為第1導電型矽層之保護膜，而可削減製造步驟数，減低製造成本。
再且，於本發明係，由於將在第1導電型矽層之犧牲氧化時所形成之犧牲氧化膜作為貫穿氧化膜，藉植入雜質等使在平面狀矽層表面導入第2導電型之雜質，以形成形成於柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層，由此，由犧牲氧化所形成之氧化膜，可使用為第1導電型矽層之保護膜，更可使用為植入雜質時之貫穿氧化膜，而可減少製造步驟数，並減低製造成本。
再且，於本發明，柱狀第1導電型矽層之柱徑為，較第1硬遮罩之矽氮化膜遮罩之柱經為小，由此可防止在植入時第1導電型矽層之側壁被打進雜質。
再且，於本發明，用以形成形成於柱狀第1導電型矽層下部之平面狀矽 層之第2導電型矽層之植入雜質之植入角度為0度至6度，由此，可防止在植入時柱狀第1導電型矽層側壁被打進雜質。
再且，於本發明，在柱狀第1導電型矽層之上部不植入雜質，而形成形成在柱狀第1導電型矽層下部之平面狀矽層的第2導電型矽層，由此，柱狀第1導電型矽層上部、與柱狀第1導電型矽層下部之平面狀矽層之植入條件，可容易最適化，而可抑制短通道效應並可控制漏泄電流。
再且，於本發明係包含：用蝕刻去除犧牲氧化膜，形成矽氧化膜或矽氮化膜等之閘極絕緣膜，而作為閘極電極將非晶矽或多晶矽，以填埋柱狀第1導電型矽層之方式予以成膜之步驟；及以化學機械研磨將非晶矽或多晶矽研磨，使閘極電極上面平坦化之步驟，藉此於化學機械研磨中，將第1硬遮罩之矽氮化膜作為化學機械研磨之阻擋膜使用，則可再現性佳地抑制化學機械研磨之研磨量。
再且，於本發明由於包含；將閘極電極之非晶矽或多晶回蝕刻，藉此以形成所欲閘極長度之閘極電極之步驟；及將作為閘極電極之非晶矽或多晶矽表面氧化，在非晶矽或多晶矽之表面形成矽氧化膜之步驟，藉此 由於此矽氧化膜，在後續所作加濕式處理或乾式處理時可保護閘極上面，因此可抑制閘極長度之變動，即可抑制閘極長度之發生變異與抑制來自閘極上面對閘極絕緣膜之損傷。
再且，於本發明係包含：成膜膜厚為較閘極電極之所欲膜厚為厚之矽氮化膜的步驟；及回蝕刻矽氮化膜，蝕刻矽氧化膜，得以形成矽氮化膜側壁之步驟，藉此由於使矽氮化膜側壁之膜厚成為閘極電極之膜厚，因此藉調整矽氮化膜之成膜之膜厚及回蝕刻之條件，即可形成所欲膜厚之閘極電極，而且包含：塗布防止反射膜層(BARC層)及抗蝕劑，利用微影法藉抗蝕劑形成閘極佈線圖案，並以抗蝕劑作為遮罩，蝕刻防止反射膜層(BARC層)及作為閘極電極之非晶矽或多晶矽，形成閘極電極與閘極佈線圖案之步驟；將柱狀第1導電型矽層上部之矽氮化膜及矽氮化膜側壁，以乾式蝕刻或濕式蝕刻去除之步驟；成膜矽氮化膜，將矽氮化膜回蝕刻，使形成於柱狀第1導電型矽層下部平面狀矽層之第2導電型矽層及柱狀第1導電型矽層之上部露出，在閘極電極上部且在柱狀第1導電型矽層上部側壁，隔介閘極絕緣膜形成矽氮化膜側壁，在閘極電極側壁形成矽氮化膜側壁，即形成絕緣膜側壁之 步驟；以植入雜質等使在柱狀第1導電型矽層上部導入第2導電型雜質，在柱狀第1導電型矽層上部形成第2導電型矽層之步驟；及濺鍍鎳(Ni)或鈷(Co)等金屬膜，經過熱處理將形成在柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層表面作成為金屬與半導體之化合物化，再去除未反應之金屬膜，由此使形成在柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、與形成在柱狀第1導電型矽層上部之第2導電型矽層上，形成為金屬與半導體之化合物之步驟；因此，因為以矽氮化膜側壁，將形成閘極電極與柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成於柱狀第1導電型矽層上部之第2導電型矽層予以分離，故得以防止因金屬與半導體化合物導致形成於閘極電極與柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層之短路，且以矽氮化膜覆蓋柱狀第1導電型矽層上部側壁，藉此控制來自柱狀第1導電型矽層側壁之金屬與半導體之化合物化。
再且，於本發明，由於包含： 成膜矽氮化膜等作為接觸阻擋膜之步驟；成膜矽氧化膜作為層間膜後，以化學機械研磨使其平坦化之步驟；在形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層上、閘極電極上、及在形成於柱狀第1導電型矽層上部之第2導電型矽層上，以蝕刻形成接觸孔之步驟；在接觸孔，將鉭(Ta)或氮化鉭(TaN)或鈦(Ti)或氮化鈦(TiN)等位障金屬成膜後，將鎢(W)或銅(Cu)及含銅之合金等金屬利用濺鍍或鍍覆而成膜，經過化學機械研磨形成接觸塞子(contact plug)之步驟；成膜碳化矽(SiC)等第1層佈線之蝕刻阻擋膜，継之成膜第1佈線層之層間膜之低介電率膜之步驟；及圖案化第1層佈線，形成第1佈線層之溝圖案，將鉭(Ta)或氮化鉭(TaN)或鈦(Ti)或氮化鈦(TiN)等位障金屬成膜後，再將鎢(W)或銅(Cu)及含銅之合金等金屬利用濺鍍或鍍覆而成膜，經過化學機械研磨形成第1層佈線之步驟，由此可使接觸低電阻化。
再且，於本發明，由於在柱狀矽層上部之接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟後，再作柱狀矽層下部之平面狀矽層上之接觸孔之層間膜蝕刻步驟，隨後，將柱狀矽層上部之接觸孔與閘極佈線上之接觸 孔、及柱狀矽層下部之平面狀矽層之接觸孔之接觸阻擋膜進行蝕刻，由此可使柱狀矽層上部之接觸孔與閘極佈線上之接觸孔之蝕刻條件之最適合化、與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件之最適合化。
再且，於本發明，由於在柱狀矽層下部之平面狀矽層上之接觸孔之層間膜蝕刻步驟之後，再在柱狀矽層上部之接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟
隨後，將柱狀矽層上部之接觸孔與閘極佈線上之接觸孔、與柱狀矽層下部之平面狀矽層之接觸孔之接觸阻擋膜進行蝕刻。
由此可使柱狀矽層上部之接觸孔與閘極配線上的接觸孔之蝕刻條件之最適合化、及柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件作最適合化。
再且，於本發明，由於：在柱狀矽層上部之接觸孔之層間膜作蝕刻步驟後；再作閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之層間膜蝕刻步驟；隨後，將柱狀矽層上部之接觸孔、及 閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之接觸阻擋膜進行蝕刻，由此，可使柱狀矽層上部之接觸孔之蝕刻条件之最適化、及閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件作最適合化。
再且，於本發明為：在閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之層間膜進行蝕刻步驟後，作柱狀矽層上部之接觸孔之層間膜蝕刻步驟；隨後，將柱狀矽層上部之接觸孔、及閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之接觸阻擋膜進行蝕刻。
由此，可使柱狀矽層上部之接觸孔之蝕刻條件之最適合化、及閘極佈線上之接觸孔與柱狀矽層下部之平面狀矽層上之接觸孔之蝕刻條件進行最適合化。
再且，本發明為，一種半導體裝置，由於具備：形成於基板上，且為形成有第2導電型半導體層之平面狀半導體層，並在該第2導電型半導體層形成有金屬與半導體之化合物之平面狀半導體層；形成於該平面狀半導體層上，且為在上部形成有第2導電型半導體層之柱狀第1導電型半導體層，並在該第2 導電型半導體層形成有金屬與半導體之化合物之柱狀第1導電型半導體層；形成於該柱狀之第1導電型半導體層之周圍之閘極絕緣膜；圍繞該閘極絕緣膜之閘極電極，且為金屬與半導體之化合物所形成之閘極電極；位於該閘極電極之上部，且在上述柱狀之第1導電型半導體層之上部側壁形成為側壁狀之同時，形成於上述閘極電極之側壁成側壁狀之絕緣膜，由此，在形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2半導體層、閘極電極、形成於柱狀第1導電型半導體上部之第2導電型半導體層，可分別施加不同電壓，可使形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層、閘極電極、形成於柱狀第1導電型半導體上部之第2導電型半導體層低電阻化。
再且，於本發明，由於自上述柱狀第1導電型半導體層之中心至上述平面狀半導體層的端部為止之長度為較大於以下之總和：自上述柱狀第1導電型半導體層之中心至側壁之長度、上述閘極絕緣膜之厚度、上述閘極電極之厚度、與形成於上述閘極電極側壁之側壁狀之上述絕緣膜之厚度， 由此，可在形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物，並使形成於柱狀第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層低電阻化。
再且，於本發明為，一種半導體裝置，上述閘極電極之厚度較大於，位在該閘極電極上部且形成於上述柱狀第1導電型半導體層之上部側壁成側壁狀之上述絕緣膜之厚度，由此，可在閘極電極形成金屬與半導體之化合物，使閘極電極低電阻化。
110‧‧‧矽層
111‧‧‧矽基板
112‧‧‧平板狀矽層
113‧‧‧柱狀矽層
120‧‧‧BOX層
121‧‧‧墊氧化膜
122、125、128、129‧‧‧矽氧化膜
123‧‧‧犧牲氧化膜
124‧‧‧閘極絕緣膜
126‧‧‧層間膜
130、131、132、133、134‧‧‧矽氮化膜
135‧‧‧接觸阻擋膜
140‧‧‧非晶矽或多晶矽
141‧‧‧非晶矽或多晶矽(閘極電極)
141a‧‧‧閘極電極
141b‧‧‧閘極佈線
150、160、162‧‧‧抗蝕劑
151、152‧‧‧矽化物層
161‧‧‧BARC層
170、176‧‧‧Cu
171、175‧‧‧位障金屬
172、173、174‧‧‧接觸子
177、178、179‧‧‧第1層佈線
180‧‧‧蝕刻阻擋膜
190‧‧‧第1佈線層之層間膜
200‧‧‧N+源極擴散層
201‧‧‧N+汲極擴散層
第1圖係本發明之半導體製造方法
第2(a)圖係本發明之半導體裝置之製造例之平面圖
第2(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第3(a)圖係本發明之半導體裝置之製造例之平面圖
第3(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第4(a)圖係本發明之半導體裝置之製造例之平面圖
第4(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第5(a)圖係本發明之半導體裝置之製造例之平面圖
第5(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第6(a)圖係本發明之半導體裝置之製造例之平面圖
第6(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第7(a)圖係本發明之半導體裝置之製造例之平面圖
第7(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第8(a)圖係本發明之半導體裝置之製造例之平面圖
第8(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第9(a)圖係本發明之半導體裝置之製造例之平面圖
第9(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第10(a)圖係本發明之半導體裝置之製造例之平面圖
第10(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第11(a)圖係本發明之半導體裝置之製造例之平面圖
第11(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第12(a)圖係本發明之半導體裝置之製造例之平面圖
第12(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第13(a)圖係本發明之半導體裝置之製造例之平面圖
第13(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第14(a)圖係本發明之半導體裝置之製造例之平面圖
第14(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第15(a)圖係本發明之半導體裝置之製造例之平面圖
第15(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第16(a)圖係本發明之半導體裝置之製造例之平面圖
第16(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第17(a)圖係本發明之半導體裝置之製造例之平面圖
第17(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第18(a)圖係本發明之半導體裝置之製造例之平面圖
第18(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第19(a)圖係本發明之半導體裝置之製造例之平面圖
第19(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第20(a)圖係本發明之半導體裝置之製造例之平面圖
第20(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第21(a)圖係本發明之半導體裝置之製造例之平面圖
第21(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第22(a)圖係本發明之半導體裝置之製造例之平面圖
第22(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第23(a)圖係本發明之半導體裝置之製造例之平面圖
第23(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第24(a)圖係本發明之半導體裝置之製造例之平面圖
第24(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第25(a)圖係本發明之半導體裝置之製造例之平面圖
第25(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第26(a)圖係本發明之半導體裝置之製造例之平面圖
第26(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第27(a)圖係本發明之半導體裝置之製造例之平面圖
第27(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第28(a)圖係本發明之半導體裝置之製造例之平面圖
第28(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第29(a)圖係本發明之半導體裝置之製造例之平面圖
第29(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第30(a)圖係本發明之半導體裝置之製造例之平面圖
第30(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第31(a)圖係本發明之半導體裝置之製造例之平面圖
第31(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第32(a)圖係本發明之半導體裝置之製造例之平面圖
第32(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第33(a)圖係本發明之半導體裝置之製造例之平面圖
第33(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第34(a)圖係本發明之半導體裝置之製造例之平面圖
第34(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第35(a)圖係本發明之半導體裝置之製造例之平面圖
第35(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第36圖係第35圖之剖面圖
第37圖係第35圖之剖面圖
第38(a)圖係本發明之半導體裝置之製造例之平面圖
第38(b)圖係本發明之半導體裝置之製造例之A-A’剖 面步驟圖
第39(a)圖係本發明之半導體裝置之製造例之平面圖
第39(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第40(a)圖係本發明之半導體裝置之製造例之平面圖
第40(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第41(a)圖係本發明之半導體裝置之製造例之平面圖
第41(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第42(a)圖係本發明之半導體裝置之製造例之平面圖
第42(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖
第43(a)圖係本發明之半導體裝置之製造例之平面圖
第43(b)圖係本發明之半導體裝置之製造例之A-A’剖面步驟圖

Claims (27)

  1. 一種半導體裝置之製造方法，係包含：在基板上形成平面狀半導體層，然後在平面狀半導體層上形成柱狀之第1導電型半導體層之步驟；在柱狀之第1導電型半導體層下部之平面狀半導體層，形成第2導電型半導體層之步驟；在柱狀之第1導電型半導體層周圍形成閘極絕緣膜及閘極電極之步驟；在柱狀之第1導電型半導體層之上部側壁形成絕緣膜成側壁狀且與閘極電極之上部接觸之步驟；在閘極電極側壁形成側壁狀絕緣膜之步驟；在柱狀之第1導電型半導體層上部形成第2導電型半導體層之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在形成於柱狀之第1導電型半導體層上部之第2導電型半導體層，形成金屬與半導體之化合物之步驟；在閘極形成金屬與半導體化合物之步驟；在形成於柱狀之第1導電型半導體層下部之平面狀半導體層之第2導電型半導體層上形成接觸子之步驟；及在形成於柱狀之第1導電型半導體層上部之第2導電型半導體層上形成接觸子之步驟。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，自柱狀之第1導電型半導體層中心至平面狀半導體層端部之長度，係較大於以下之總和：自柱狀之第1導電型半導體層中心至側壁之長度、加上閘極絕緣膜之厚度、加上閘極電極之厚度、及加上在閘極電極的側壁形成之側壁狀之絕緣膜厚度。
  3. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，閘極電極之厚度為較大於在柱狀之第1導電型半導體層之上部側壁形成為側壁狀絕緣膜且與閘極電極上部接觸之厚度。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，平面狀半導體層為平面狀矽層，而第1導電型半導體層為第1導電型矽層，而每個第2導電型半導體層為第2導電型矽層。
  5. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，平面狀半導體層為平面狀矽層，而第1導電型半導體層為p型矽層或不摻雜之矽層，每個第2導電型半導體層為n型矽層。
  6. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中，平面狀半導體層為平面狀矽層，第1導電型半導體層為n型矽層或不摻雜之矽層，每個第2導電型半導體層為p型矽層。
  7. 如申請專利範圍第4項所述之半導體裝置之製造方法，係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在前述原始矽層上形成墊氧化膜之步驟；越過墊氧化膜，對形成柱狀第1導電型矽層與平面狀矽層之前述原始矽層進行植入調整臨限值用雜質，然後進行退火使雜質活性化及擴散，藉此使形成柱狀第1導電型矽層與平面狀矽層之原始矽層之雜質分布均勻化之步驟；及在形成柱狀第1導電型矽層時，形成作為遮罩之矽氮化膜之步驟。
  8. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在前述原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，成膜作為遮罩之矽氮化膜之步驟； 在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑於矽氧化膜上，使用微影術以抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1導電型矽層之形成處形成貫穿矽氧化膜之孔之步驟；形成非晶矽或多晶矽以填埋形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成作為第2硬遮罩之非晶矽或多晶矽遮罩之步驟；將非晶矽或多晶矽遮罩犧牲氧化，用以縮小非晶矽或多晶矽遮罩之尺寸之步驟；及以蝕刻去除非晶矽或多晶矽遮罩表面之矽氧化膜之步驟。
  9. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，形成作為第1硬遮罩使用之矽氮化膜之步驟；在矽氮化膜上形成矽氧化膜之步驟；塗布抗蝕劑於矽氧化膜上，使用微影術以抗蝕劑形成將柱狀第1導電型矽層轉印之圖案，在柱狀第1 導電型矽層之形成處形成貫穿矽氧化膜之孔之步驟；沉積氧化膜，作回蝕刻，使上述貫穿矽氧化膜之孔徑縮小之步驟；及形成非晶矽或多晶矽以填埋形成於矽氧化膜之孔之步驟；以化學機械研磨，將矽氧化膜之非晶矽或多晶矽研磨而去除之步驟；以蝕刻去除矽氧化膜，藉此用以形成作為第2硬遮罩之非晶矽或多晶矽遮罩之步驟。
  10. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中係包含：在基板上形成有形成柱狀第1導電型矽層與平面狀矽層之原始矽層，然後在原始矽層上形成墊氧化膜之步驟；在形成柱狀第1導電型矽層時，形成作為第1硬遮罩使用之矽氮化膜之步驟；在矽氮化膜上形成非晶矽或多晶矽遮罩作為第2硬遮罩的步驟；以第2硬遮罩作為遮罩而以乾式蝕刻法蝕刻矽氮化膜及墊氧化膜，而形成作為第1硬遮罩之矽氮化膜遮罩之步驟；及以第1硬遮罩與第2硬遮罩作為遮罩，以乾式蝕刻法形成柱狀第1導電型矽層之步驟；且當作為第2硬遮罩之非晶矽或多晶矽遮罩全被蝕 刻，導致於乾式蝕刻裝置可檢測之電漿發光強度改變時，藉由檢測此電漿發光強度之變化，進行檢測乾式蝕刻之終點，而控制柱狀第1導電型矽層之高度。
  11. 如申請專利範圍第10項所述之半導體裝置之製造方法，其中，非晶矽或多晶矽遮罩之厚度，係較柱狀第1導電型矽層之高度為小。
  12. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中係包含：為緩和作為通道部之柱狀第1導電型矽層側壁之凹凸不平、去除在乾式蝕刻中被植入包括碳之外界物質的矽表面、及為保護柱狀第1導電型矽層免於受到在次一步驟之乾式蝕刻時所產生副生成物之污染，而對平面狀矽層上所形成之柱狀第1導電型矽層作犧牲氧化以形成犧牲氧化膜之步驟；塗布抗蝕劑於平面狀矽層上，使用微影法以抗蝕劑形成形成在柱狀第1導電型矽層之下部之平面狀矽層的第2導電型矽層之圖案之步驟；及乾式蝕刻平面狀矽層，形成柱狀第1導電型矽層下部之平面狀矽層而去除抗蝕劑之步驟。
  13. 如申請專利範圍第12項所述之半導體裝置之製造方法為，將在柱狀第1導電型矽層之犧牲氧化時所形成之犧牲氧化膜作為貫穿氧化膜，藉由包括雜質植入的雜 質摻雜製程將第2導電型之雜質導入柱狀第1導電型矽層下部之平面狀矽層的具有矽氮化膜遮罩的表面。
  14. 如申請專利範圍第12項所述之半導體裝置之製造方法為，柱狀第1導電型矽層之柱徑，係較作為第1硬遮罩之矽氮化膜遮罩之柱徑為小。
  15. 如申請專利範圍第4項所述的半導體裝置之製造方法為，用以形成形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層之雜質植入時之植入角度為0度至6度。
  16. 如申請專利範圍第4項所述之半導體裝置之製造方法為，在柱狀第1導電型矽層之上部不植入雜質，而在柱狀第1導電型矽層下部之平面狀矽層形成第2導電型矽層。
  17. 如申請專利範圍第4項所述之半導體裝置之製造方法，係包含：利用矽氮化膜遮罩、形成在平面狀半導體層上的犧牲氧化膜和具有第2導電形半導體層的平面狀半導體層，藉由蝕刻而從柱狀第1導電型半導體層去除犧牲氧化膜的步驟；形成矽氧化膜或矽氮化膜之閘極絕緣膜，以填埋柱狀第1導電型矽層的方式形成非晶矽或多晶矽以作 為閘極電極材料之步驟；及以化學機械研磨將非晶矽或多晶矽研磨，使閘極電極材料上表面平坦化之步驟，並且於化學機械研磨中，將第1硬遮罩之矽氮化膜作為化學機械研磨之阻擋膜，藉此高重複性地控制化學機械研磨之研磨量。
  18. 如申請專利範圍第17項所述的半導體裝置之製造方法，係包含：將由非晶矽或多晶矽組成的平坦化閘極電極材料回蝕刻，藉此以形成具有所欲閘極長度之閘極電極之步驟；及將非晶矽或多晶矽的上表面氧化，在非晶矽或多晶矽之表面形成矽氧化膜之步驟，而由於藉此矽氧化膜，在後續步驟中所作濕式處理或乾式處理時可保護閘極上面，因此抑制閘極長度之變動，即抑制閘極長度之變異與抑制自閘極上面對閘極絕緣膜之傷害。
  19. 如申請專利範圍第18項所述的半導體裝置之製造方法，係包含：形成矽氮化膜，其膜厚較所欲的閘極電極之膜厚為厚之步驟；及回蝕刻矽氮化膜，藉此以形成矽氮化膜側壁之步驟，其中，為了以矽氮化膜側壁之膜厚決定閘極電極之膜 厚，故藉由調整在下一步驟所形成的矽氮化膜之膜厚及回蝕刻在下一步驟所形成的矽氮化膜的條件來控制，藉此形成具有所欲膜厚之閘極電極的步驟；塗布防止底部反射膜層(BARC層)及抗蝕劑，利用微影法以抗蝕劑形成閘極佈線圖案；及以抗蝕劑作為遮罩，蝕刻防止反射膜層(BARC層)及非晶矽或多晶矽，形成閘極電極與閘極佈線圖案之步驟；將柱狀第1導電型矽層上部之矽氮化膜及矽氮化膜側壁，以乾式蝕刻或濕式蝕刻去除之步驟；形成矽氮化膜，將矽氮化膜回蝕刻，使形成於柱狀第1導電型矽層下部平面狀矽層之第2導電型矽層及柱狀第1導電型矽層之上部露出，在閘極電極上部且在柱狀第1導電型矽層上部側壁，隔介閘極絕緣膜形成矽氮化膜側壁，在閘極電極側壁形成矽氮化膜側壁，即形成絕緣膜側壁之步驟；以雜質摻雜製程在柱狀第1導電型矽層上部導入第2導電型雜質，用以在柱狀第1導電型矽層上部形成第2導電型矽層之步驟；及濺鍍金屬膜，經過熱處理使形成在柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層表面成為金屬與半導體之化合物，再去除未反應之金屬膜，藉此使形成在柱狀第1導電型矽層下部之平面狀矽層 之第2導電型矽層、與形成在柱狀第1導電型矽層上部之第2導電型矽層上，形成為金屬與半導體之化合物之步驟；因為利用矽氮化膜側壁，將閘極電極與形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成於柱狀第1導電型矽層上部之第2導電型矽層予以分離，故得以防止因金屬與半導體之化合物導致閘極電極與形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層、及形成在柱狀第1導電型矽層上部之第2導電型矽層之間的短路，且以矽氮化膜覆蓋柱狀第1導電型矽層上部側壁，藉此控制來自柱狀第1導電型矽層側壁之金屬與半導體之化合物的形成。
  20. 如申請專利範圍第4項所述的半導體裝置之製造方法，係包含：形成接觸阻擋膜之步驟；形成矽氧化膜作為層間膜後，以化學機械研磨使其平坦化之步驟；及在形成於柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層上、從閘極電極延伸的閘極佈線上、及在形成於柱狀第1導電型矽層上部之第2導電型矽層上，利用蝕刻形成接觸孔之步驟。
  21. 如申請專利範圍第20項所述的半導體裝置之製造方法，其中， 在柱狀第1導電型矽層上部的第2導電型矽層之接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟後，再作柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜蝕刻步驟，隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔與閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻。
  22. 如申請專利範圍第20項所述的半導體裝置之製造方法，其中，在柱狀第1導電型矽層下部之平面狀矽層上之接觸孔之層間膜蝕刻步驟之後，再在柱狀第1導電型矽層上部之第2導電型矽層的接觸孔與閘極佈線上之接觸孔之層間膜進行蝕刻步驟，隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層之接觸孔之接觸阻擋膜進行蝕刻。
  23. 如申請專利範圍第20項所述的半導體裝置之製造方法，其中，在柱狀第1導電型矽層上部之第2導電型矽層的接觸孔之層間膜作蝕刻步驟後； 再作閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜蝕刻步驟；隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上之接觸孔、及柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻。
  24. 如申請專利範圍第20項所述的半導體裝置之製造方法，其中，在閘極佈線上之接觸孔與柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之層間膜進行蝕刻步驟後，作柱狀第1導電型矽層上部之第2導電型矽層的接觸孔之層間膜蝕刻步驟；隨後，將柱狀第1導電型矽層上部之第2導電型矽層的接觸孔、閘極佈線上的接觸孔、及柱狀第1導電型矽層下部之平面狀矽層上之第2導電型矽層的接觸孔之接觸阻擋膜進行蝕刻。
  25. 一種半導體裝置，為包含：平面狀半導體層，形成於基板上，且為形成有第2導電型半導體層之平面狀半導體層，並在該第2導電型半導體層上形成有金屬與半導體之化合物；第1導電型半導體層，形成於該平面狀半導體層上，且為在上部形成有第2導電型半導體層之柱狀第1 導電型半導體層，並在該第2導電型半導體層，形成有金屬與半導體之化合物；閘極絕緣膜，形成於該柱狀之第1導電型半導體層之周圍；閘極電極，為圍繞該閘極絕緣膜之閘極電極，且形成有金屬與半導體之化合物；側壁狀絕緣膜，形成在上述柱狀之第1導電型半導體層之上部側壁且與該閘極電極之上部接觸，並且，形成於上述閘極電極之側壁。
  26. 如申請專利範圍第25項所述之半導體裝置，其中，自上述柱狀第1導電型半導體層之中心至上述平面狀半導體層端部為止之長度為較大於：自上述柱狀第1導電型半導體層之中心至側壁之長度、上述閘極絕緣膜之厚度、上述閘極電極之厚度、與形成於上述閘極電極側壁之側壁狀之上述絕緣膜厚度之總和。
  27. 如申請專利範圍第25項所述之半導體裝置，其中，上述閘極電極之厚度較大於，位在該閘極電極上部且形成於上述柱狀第1導電型半導體層之上部側壁成側壁狀之上述絕緣膜之厚度。
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