JP4362874B2 - 量子構造体を有する半導体素子とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば単一電子トランジスタにおけるような量子構造体を有する半導体素子とその製造方法に係わる。
【０００２】
【従来の技術】
単一電子トランジスタ、すなわちシングル・エレクトロン・トランジスタは、ソース・ドレイン間のチャネルからトンネル酸化膜を介して分離形成された微細なＳｉ（シリコン）半導体島部による、量子化されたレベルの量子構造体を有して成り、この島部に単一の電子をトラップさせることによって電位変化を発生させる例えばトランジスタメモリ素子として機能する（例えばGuo et al によるApplied Physics Letters 70(7),850(1997) 参照。) 。
【０００３】
量子細線の製造方法としては、例えばＳｉ基板を電子ビームリソグラフィ方法を用いて量子細線等の量子構造体を形成することの提案がなされている。しかしながら、この方法による場合、確実に、充分微細で均一な量子細線を再現性良く製造することに問題がある。
【０００４】
また、他の量子細線の製造方法としては、例えばＶＬＳ（Vapor Liquid Solid）法が提案されている（E.I.Givargizov,J.Vac.Techno.B11(2),p.449参照）。これは、Ｓｉ基板に金（Ａｕ）を蒸着してＳｉ基板の表面にＳｉとＡｕとの溶融合金滴を形成した後、Ｓｉ原料ガスを供給してＳｉ量子細線を成長させる方法である。
【０００５】
このＶＬＳ法において用いられるＳｉ原料ガスとして、塩化珪素ガスを用いることが提案されている（Wagner et al.,Applied Physics Letters 4,no.5,89(1964),Givargizov,J.Crystal Growth,31,20(1975) 参照。) 。
【０００６】
【発明が解決しようとする課題】
本発明は、上述した例えば単一電子トランジスタメモリ素子における薄膜によるトンネル絶縁膜を介して量子細線、量子ドット等の半導体島部が形成された量子構造体を有する半導体素子を確実に、再現性良く均一に製造することができるようにした、量子構造体を有する半導体素子とその製造方法を提供するものである。
【０００７】
すなわち、本発明においては、上述したＶＬＳ法を一部の工程に適用し、特殊な構造を有する、量子構造体を有する半導体素子と、これを確実に、再現性良く均一に製造することができる製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明による量子構造体を有する半導体素子は、基板上に形成され、この基板側に幅広となる側面を有する凸部を含む半導体部と、凸部と同一の材料より成り、表面がその材料の酸化膜より成る絶縁体に覆われ、凸部上に一端が近接する柱状の半導体島部と、を有し、上記凸部の基板側にかけて幅広となる側面は、半導体島部の側面に比し、酸化速度が速い面を含む面によって形成された構成とされる。
【０００９】
また、本発明による量子構造体を有する半導体素子の製造方法は、基板上に、柱状半導体を形成する工程と、柱状半導体の周囲を酸化して、酸化膜絶縁体によって覆われた、柱状半導体の一部からなる半導体島部を形成する酸化処理工程とを有する。
柱状半導体の形成工程によって形成される柱状半導体は、基板側に、この基板側に向かって幅広となる凸部を有する半導体部を有し、この凸部の側面が、柱状部の側面に比し、酸化速度が速い面を含む面によって形成された構成とされる。
【００１０】
上述したように、本発明では、半導体上に酸化速度の速い側面を有する凸部が形成された構成と、この凸部における酸化速度の速い側面による酸化の進行によって半導体島部と、凸部を有する半導体部とを薄膜状の酸化絶縁体によって分離するという簡潔な方法で、トンネル絶縁膜を有する量子構造体を有する半導体素子を構成することができるようにするものである。
【００１１】
【発明の実施の形態】
本発明による量子構造体を有する半導体素子は、半導体島部と、この半導体島部を覆う絶縁体と、この半導体島部の一端に近接する半導体部からなる量子構造体を有してなるものであり、その半導体部は、半導体島部側に凸部を有し、この凸部は、その側面が、半導体島部の側面に比し、酸化速度が速い面を含む面からなる構成とする。
【００１２】
本発明製造方法においては、ＶＬＳ法を適用し得るものであり、更にこのＶＬＳ法は、本出願人による出願、特願平８−３２５５５５号出願、および特願平９−２５６０４５号出願等で提案した方法によって形成することができる。
【００１３】
図面を参照して本発明による量子構造体を有する半導体素子の例を、本発明による製造方法の例と共に説明するが、本発明はこれら例に限られるものではない。
【００１４】
先ず、図１を参照して、基板１上に柱状半導体２を形成する工程について説明する。基板１は、例えば比抵抗ρ＝０．４Ω・ｃｍを有し、その一主面１ａが、｛１１１｝結晶面とされたＳｉ半導体基板が用いられる。この基板１の一主面１ａは研磨され、更に例えばアセトンによって洗浄され、硝酸と弗酸の混合液によってエッチングされ、表面酸化膜が除去される。このようにして、基板１に対する前処理がなされる。
【００１５】
図１Ａに示すように、この基板１の主面１ａに、後述するＳｉと溶融合金滴を形成し、柱状半導体の成長の触媒となる金属の例えばＡｕを蒸着して厚さ０．６ｎｍ程度の金属層５を被着形成する。
その後、基板温度を３００℃〜７００℃の例えば５２０℃の加熱下で、Ｓｉの原料ガス、特にシラン（Ｓｉn Ｈ2n+2）の、モノシラン，ジシラン，トリシランの１種以上を供給し、原料ガスの熱分解を行う。この場合、Ｓｉの原料ガスの供給は、その分圧が、０．５ｍTorr以上の例えば１０ｍｍTorrとする。このようにすると、図１Ｂに示すように、溶融合金滴３が形成され、続いて図１Ｃに示すように、溶融合金滴３の形成部に、基板１側に、凸部４が形成された柱状半導体２が成長する。
この柱状半導体２は、その軸方向が、＜１１１＞方向に形成される。そして、その基部側に形成される凸部４は、基板１側に向かって幅広の形状に形成され、その周囲の側面４ｓは、｛１１１｝と直交することのない傾斜側面の、酸化速度の速い結晶面例えば（１１０）、（１００）を含む面によって形成される。
【００１６】
図２は、このようにして形成した柱状半導体２のＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）の写真図で、これによりこの柱状半導体２が＜１１１＞方向に形成されることが確認された。
また、図３は、ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡））写真図を示し、これにより、柱状半導体２は、その直径が殆ど均一な柱状部２ｃとその基板１側、すなわち根元に、基板１側に向かって幅広の凸部４が生じていることが観察される。
【００１７】
柱状半導体２は、その成長時間を１時間とするとき、長さ（高さ）ｈを、１μｍとすることができ、その直径は１０ｎｍ〜１００ｎｍに形成することができる。そして、この方法によって形成した柱状半導体２は、その寸法、形状が均一にかつ再現性良く形成される。
【００１８】
尚、本発明方法で用いられる基板１は、目的とする量子構造体を有する半導体素子の構成に応じて上述したように、例えば半導体基板によって構成するとか、あるいは絶縁基体上に半導体層が形成されたＳＯＩ基板、あるい半導体基板の所定の深さに酸素を打ち込んで形成したいわゆるＳＩＭＯＸ（Separate by Implanted Oxygen) によるＳＯＩ基板によって構成することができる。
【００１９】
図４〜図９を参照して、本発明による量子構造体を有する単一電子トランジスタメモリ素子の一例を、本発明による製造方法の一例と共に説明する。図４〜図９において、各Ａ1 およびＡ2 はそれぞれ各工程における要部の概略平面図を示し、各Ｂ1 およびＢ2 はそれぞれ各Ａ1 およびＡ2 における概略断面図を示す。
【００２０】
この例においては、基板１が、上述のＳＩＭＯＸ構造による、すなわち構造的には、Ｓｉ基体１０上にＳｉＯ2 絶縁層１１を介してＳｉ半導体層１２が形成さ構成とした場合である。
この半導体層１２上に、図４Ａ1 およびＢ1 に示すように、図１で説明した方法によって柱状半導体２を形成した。したがって、この柱状半導体２は、前述したように、その基板１側に向かって幅広をなす凸部４による半導体部が形成され、この凸部の外周の側面４ｓは、柱状半導体２の柱状部における側面に比し、酸化速度が速い結晶面を含む面によって形成される。
【００２１】
次に、図４Ａ2 およびＢ2 に示すように、この柱状半導体２の斜め上方から一方向（図４Ｂ2 中矢印をもって示す）に沿ってリフトオフマスク材、例えばＡｌを飛翔堆積、例えば蒸着してリフトオフ用マスク層１３を形成する。
このようにして形成されたリフトオフ用マスク層１３には、柱状半導体２によって一部が遮られた、すなわち、上述の斜め蒸着における柱状半導体２の陰となる柱状半導体２の側面の一部に、柱状半導体２の軸方向に沿い、かつこれより、半導体層１２上に、一方向に沿って延びるリフトオフマスク材の被着されない欠除領域１３Ｗが形成される。
【００２２】
図５Ａ1 およびＢ1 に示すように、少なくとも欠除領域１３Ｗを覆って、半導体層１２に対するエッチングのマスクとなる第１のエッチングマスク層１４、例えばＡｕ層を全面蒸着によって形成する。
【００２３】
図５Ａ2 およびＢ2 に示すように、上述した例えばＡｌによるリフトオフ用マスク層１３を、そのエッチング液によって溶解することによってリフトオフする。このようにすると、第１のリフトオフ用マスク層１３上に形成されていたエッチングマスク層１４が除去され、リフトオフ用マスク層１３の欠除領域１３Ｗを通じて直接半導体層１２に被着されていた第１のエッチングマスク層１４が選択的に残される。
【００２４】
図６Ａ1 およびＢ1 に示すように、図４Ａ2 およびＢ2 で説明した斜め蒸着における蒸着方向とは、柱状半導体２を挟んで反対側の対称的方向の斜め上方から方向性をもって、前述したＡｌ等の同様にリフトオフ用マスク材を飛翔堆積、例えば蒸着する。このようにして、柱状半導体２の、第１のエッチングマスク層１４が形成された側とは反対側の一部側面から基板上の一方向に沿って柱状半導体２の陰となる部分に、リフトオフ用マスク材の欠除領域２３Ｗが形成された第２のリフトオフ用マスク層２３を形成する。
【００２５】
図６Ａ2 およびＢ2 に示すように、この第２のリフトオフ用マスク層２３の少なくとも欠除領域２３Ｗを覆って、同様に半導体層１２に対するエッチングのマスクとなる第２のエッチングマスク層２４を例えばＡｕを全面的に蒸着する。
【００２６】
その後、図７Ａ1 およびＢ1 に示すように、第２のリフトオフ用マスク層２３を、そのエッチング液によってリフトオフする。このようにすると、欠除領域２３Ｗを通じて直接的に半導体層１２上に被着形成されている第２のエッチングマスク層２４のみが残され、他の第２のエッチングマスク層２４は、第２のリフトオフ用マスク層２３と共に除去される。
【００２７】
このようにして、図７Ａ1 に示されるように、柱状半導体２の径に対応する小なる幅を有し、柱状半導体２の相対向する周面の一部とこれよりそれぞれ同一直線上に延びる第１および第２のエッチングマスク層１４および２４によるエッチングマスクが形成される。
【００２８】
次に、図７Ａ2 およびＢ2 に示すように、第１および第２のエッチングマスク１４および２４をマスクとして、半導体層１２に対するエッチングを行って例えば中央に柱状半導体２が植立され、その直径に相当する幅をもって両側に直線的延びる線状パターンを有する半導体層１２を形成する。
【００２９】
図８Ａ1 およびＢ1 に示すように、第１および第２のエッチングマスク１４および２４を、例えば王水によってエッチング除去する。
【００３０】
さらに、図８Ａ2 およびＢ2 に示すように、例えばＨＣｌとＨＮＯ3 が３：１のエッチング液によって、溶融合金滴３を除去する。
【００３１】
次に、図９Ａ1 およびＢ1 に示すように、酸化処理を行って柱状半導体２の周囲を酸化すると共に、柱状半導体２の凸部４を酸化膜絶縁体１５によって分離して、凸部４の半導体部と分離された半導体島部１６を柱状半導体２の中心部の一部に形成する。この酸化は、その例えば５００TorrのＯ2 雰囲気で７００℃、１時間の熱処理によって行う。この場合、凸部４の側面４ｓからの酸化速度が速いことによって、この凸部４の上部の小径部においてその酸化が柱状半導体２を横切るように進行し、この柱状半導体２の凸部４の上端部が、酸化絶縁体１５によってピンチオフする。しかも柱状半導体２の柱状部においても、その周面に酸化絶縁体１５が形成されることから、柱状半導体２の柱状部に酸化絶縁体１５によって覆われた半導体島部１６が形成される。
【００３２】
図１０は、この酸化処理後の、柱状半導体２のＴＥＭ写真に基いて描いた図で、これより明らかなように、柱状半導体２の周面に沿って酸化絶縁体１５が形成されるが、凸部４の上端部において、酸化絶縁体１５が柱状半導体２を横切って形成されたピンチオフ部１５ｐが生じる。このピンチオフ部１５ｐの厚さｄは、７ｎｍ〜１３ｎｍ程度に薄くすることができることから、ピンチオフ部１５ｐにおける酸化絶縁体をトンネル絶縁膜として機能することができる。そして、このピンチオフ部１５ｐによって分離された上方には、その周面の酸化絶縁体１５とピンチオフ部１５ｐによって覆われた微細な半導体島部１６が形成される。この半導体島部１６の直径は、５ｎｍ弱〜１２ｎｍとすることができ、これによって量子構造体を構成することができる。
【００３３】
そして、このピンチオフ部１５ｐの厚さｄや、半導体島部１６の直径は、柱状半導体２の直径すなわち前述の溶融合金滴３の直径、酸化処理条件、例えば酸化時間の選定によって選定することができる。
【００３４】
図９Ａ2 およびＢ2 に示すように、半導体島部１６が形成された柱状半導体２を覆って例えばＳｉＯ2 等の絶縁層１７を全面的に形成し、例えばイオン注入によって高濃度の例えばｎ型のソースおよびドレイン領域を形成する。さらに全面を絶縁層で覆い、ソース・ドレイン領域が露出するようにフォトリソグラフィー等によって柱状半導体部を覆うようにパターニングする。ソース・ドレイン領域上と、絶縁層１７上に、例えば高不純物濃度、すなわち低比抵抗の多結晶Ｓｉ半導体層によるソースおよびドレイン電極１８ｓおよび１８ｄとゲート電極１８ｇとを形成する。
このようして、半導体島部１６が形成された量子構造体を有する目的とする単一電子トランジスタメモリ素子１９が構成される。
【００３５】
尚、図４〜図９においては、１つの柱状半導体のみを示しているが、共通の基板１に、複数の柱状半導体を形成して、複数の量子構造体を有する半導体素子を同時に形成して、集積回路構成とすることができる。
【００３６】
また、図４で説明した例では、基板１に全面的に、溶融合金滴３を形成する金属層５を蒸着した場合であるが、この場合、発生する溶融合金滴３、したがって、柱状半導体２が、目的とする位置に必ずしも形成されない。このような不都合を回避するには、金属層５の形成位置を規制し、目的とする位置に溶融合金滴３、したがって、柱状半導体２を形成する方法を採ることができる。この場合の一例を図１１を参照して説明する。
【００３７】
この場合、図１１Ａに示すように、基板１上に、位置規制膜３１を形成する。この位置規制膜３１は、例えばＳｉＯ2 膜を１００ｎｍ程度の厚さに形成し、例えばフォトリソグラフィによるパターンエッチングを行って、最終的に柱状半導体２を形成する部分に透孔３１ａを形成し、これら透孔３１ａを通じて、基板１の表面の限定された一部を外部に露呈する。この開口は、例えば直径１μｍ〜０．８μｍとする。
【００３８】
位置規制膜３１に対する透孔３１ａの形成の後、基板１を洗浄し、乾燥し、例えば７００℃に加熱して溶融合金滴を形成し、柱状半導体の成長の触媒となる金属の例えばＡｕを蒸着して例えば厚さ０．６ｎｍの金属層５を形成する。このとき、Ａｕ金属層５は、ＳｉＯ2 による位置規制膜３１上には形成されず、透孔３１ａを通じて基板１の表面、すなわち半導体が露呈した部分にのみ選択的に金属層５が形成される。
【００３９】
次に、前述したＳｉの原料ガス、例えばＳｉＨ4 を供給し、図１で説明したと同様の熱処理を行う。このようにすると、図１１Ｂに示すように、位置規制膜３１の透孔３１ａ内に、ＳｉとＡｕの溶融合金滴３が形成される。このようにして、溶融合金滴３の形成位置を規定することができる。したがって、その後、前述した柱状半導体２の成長を行えば、この柱状半導体２の形成位置もこの位置に規定される。
そして、位置規制膜３１は、適当な工程で、エッチングによって排除することができる。
【００４０】
更に、図１２および図１３を参照して、本発明による他の量子構造体を有する半導体素子と本発明による製造方法の一例を説明する。
この例では、複数、図においては３つの単一電子トランジスタメモリ素子を共通の例えば単一Ｓｉ基板１上に同時に形成した集積回路装置に適用した場合である。
この場合においても、Ｓｉ基板１は、その主面１ａが、｛１１１｝に選定され、前述した例と同様の前処理を行う。
【００４１】
また、この例においては、図１１で説明した方法によって、基板１上の、目的とするメモリ素子を形成する位置に、透孔３１ａを開口した位置規制膜３１を形成し、例えばＡｕによる金属層５を蒸着し、溶融合金滴３を形成した。この溶融合金滴３の形成ピッチは、例えば１．０μｍに選定し得る。
そして、更に、Ｓｉの原料ガスを供給することによって、図１２Ａに示すように、溶融合金滴３の触媒作用によって、柱状半導体２を育成する。この場合においても、柱状半導体２には、その基板１側に、基板１側に向かって幅広に広がり、外周に傾斜側面４ｓが形成された半導体部すなわち凸部４が形成される。
【００４２】
この柱状半導体２は、その軸方向が、＜１１１＞方向に形成される。そして、その基部側に形成される凸部４は、その側面４ｓは、｛１１１｝と直交することのない傾斜側面の、酸化速度の速い結晶面を含む面によって形成される。
【００４３】
柱状半導体２の形成の後、図１２Ｂに示すように、位置規制膜３１を、エッチング除去する。
【００４４】
その後、酸化処理を行う。このようにすると、図１２Ｃに示すように、柱状半導体２の周囲が酸化されると共に、柱状半導体２の凸部４を酸化膜絶縁体１５によって分離して、凸部４の半導体部と分離された半導体島部１６を柱状半導体２の中心部の一部に形成する。この酸化は、その例えば５００TorrのＯ2 雰囲気で７００℃、１時間の熱処理によって行う。この場合、凸部４の側面４ｓにおける酸化速度が速いことによって、その酸化が柱状半導体２を横切るように進行してこの柱状半導体２の凸部４の上端部が、酸化絶縁体１５によってピンチオフし、そのピンチオフ部１５ｐが生じる。しかも柱状半導体２の柱状部においても、その周面に酸化絶縁体１５が形成されることから、柱状半導体２の柱状部に酸化絶縁体１５によって覆われた半導体島部１６が形成される。そして、この場合においても、柱状半導体２の直径、酸化処理条件の選定によって、半導体島部１６の大きさを量子レベルを形成できる程度に充分小にして、、またピンチオフ部１５の厚さを、トンネル膜として機能できる程度に薄く選定することができる。
【００４５】
次に、図１２Ｄに示すように、矢印ａおよびｂに示すように、半導体島部１６を挟んで互いに対称的２方向から斜めに、飛翔堆積、例えば蒸着によって例えば金属層による電極導電層３２を被着する。このようにすると、酸化絶縁体１５によって覆われた半導体島部１６を挟んでその相対向する側面において、電極導電層３２が肉厚に形成され、平坦部や、半導体島部１６を有する柱状部の上端に形成された電極導電層３２は肉薄に形成される。
【００４６】
したがって、その後、図１３Ａに示すように、導電層３２に対して全面的にエッチングを行い平坦部に形成された肉薄部の電極導電３２を除去すると、柱状部の上端および平坦部の導電層３２が排除され、図１４にその平面図を示すように、柱状部を挟んでその両側に、導電層３２が選択的に残り、柱状部によって分離された対のソースおよびドレイン電極１８ｓおよび１８ｄが形成される。
【００４７】
次に、図１３Ｂに示すように、全面的に例えばＳｉＯ2 による絶縁層３３をＣＶＤ(Chemical Vapor Deposition) 法によって形成し、その後、図１３Ｃに示すように、その表面を例えば化学的機械的研磨（ＣＭＰ）法等によって絶縁層３３を平坦化する。
【００４８】
この平坦化された面上に、図１３Ｄに示すように、各半導体島部１６上にゲート電極１８ｇを形成する。
このようにすると、共通の基板１に、各微小半導体島部１６が形成され、凸部４の上端に形成された酸化絶縁体１５、すなわちピンチオフ部１５ｐにおける肉薄部をトンネル酸化膜とする単一電子トランジスタ構成による複数のメモリ素子が形成される。
【００４９】
この構成においても、半導体島部１６を充分小に、また、ピンチオフ部１５ｐをトンネル絶縁膜として機能することができる程度に薄くすることができることから、量子構造体を有する半導体素子、この例では単一電子トランジスタ構成によるメモリ素子を形成することができる。
【００５０】
上述したように、本発明によれば、薄膜によるトンネル絶縁膜を介して量子細線、量子ドット等の半導体島部が形成された量子構造体を有する単一電子トランジスタメモリ素子を構成することがで、また本発明製造方法によれば、ＶＬＳ法と、酸化との工程を組み合わせたことによって、確実に、再現性良く均一に目的とする量子構造体を有する半導体素子を製造方法できたものである。
【００５１】
また、本発明製造方法において、柱状半導体の成長において用いるＳｉの原料ガスをシラン系とするときは、従前におけるような塩化珪素ガスを用いる場合に比し、熱処理温度を低めることができ、また、小径の柱状半導体を容易に作製できるものである。
【００５２】
尚、上述した例では、溶融合金滴３の形成をＳｉ原料ガスの供給の下に行った場合であるが、このＳｉとＡｕの溶融合金滴３の形成を、基板１側のＳｉとによって形成することもできる。
【００５３】
また、本発明は、上述した例に限られるものではなく、種々の変形変更が可能である。
【００５４】
【発明の効果】
上述したように、本発明によれば、薄膜によるトンネル絶縁膜を介して量子細線、量子ドット等の半導体島部が形成された量子構造体を有する単一電子トランジスタメモリ素子を構成することがで、また本発明製造方法によれば、ＶＬＳ法と、酸化との工程を組み合わせたことによって、確実に、再現性良く均一に目的とする量子構造体を有する半導体素子を製造方法できたものである。
【００５５】
また、本発明製造方法において、柱状半導体の成長において用いるＳｉの原料ガスをシラン系とするときは、従前におけるような塩化珪素ガスを用いる場合に比し、熱処理温度を低めることができ、また、小径の柱状半導体を容易に作製できるものである。
【図面の簡単な説明】
【図１】Ａ〜Ｃは、それぞれ本発明の説明に供する柱状半導体の形成方法の一例の各工程における概略断面図である。
【図２】柱状半導体の走査電子顕微鏡写真に基いて描いた図である。
【図３】柱状半導体の透過型電子顕微鏡写真に基いて描いた図である。
【図４】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図５】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図６】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図７】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図８】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図９】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図１０】柱状半導体の酸化処理後の透過型電子顕微鏡写真に基いて描いた図である。
【図１１】ＡおよびＢは、それぞれ本発明の説明に供する柱状半導体の形成方法の他の例の各工程における概略断面図である。
【図１２】Ａ〜Ｄは、本発明素子の一例の一製造方法の各一工程の概略断面図である。
【図１３】Ａ〜Ｄは、本発明素子の一例の一製造方法の各一工程の概略断面図である。
【図１４】本発明素子の一例の一製造方法の一工程の概略平面図である。
【符号の説明】
１・・・基板、１ａ・・・主面、２・・・柱状半導体、３・・・溶融合金滴、４・・・側面、５・・・金属層、１０・・・基体、１１・・・絶縁層、１２・・・半導体層、１３・・・第１のリフトオフ用マスク層、１３Ｗ・・・欠除領域、１４・・・第１のエッチングマスク層、１５・・・酸化膜絶縁体、１５ｐ・・・ピンチオフ部、１６・・・半導体島部、１７・・・絶縁層、１８ｓ・・・ソース電極、１８ｄ・・・ドレイン電極、１８ｇ・・・ゲート電極、２３・・・第２のリフトオフ用マスク層、２３Ｗ・・・欠除領域、２４・・・第２のエッチングマスク層、３１・・・位置規制膜、３１ａ・・・透孔、３２・・・電極導電層、
【発明の属する技術分野】
本発明は、例えば単一電子トランジスタにおけるような量子構造体を有する半導体素子とその製造方法に係わる。
【０００２】
【従来の技術】
単一電子トランジスタ、すなわちシングル・エレクトロン・トランジスタは、ソース・ドレイン間のチャネルからトンネル酸化膜を介して分離形成された微細なＳｉ（シリコン）半導体島部による、量子化されたレベルの量子構造体を有して成り、この島部に単一の電子をトラップさせることによって電位変化を発生させる例えばトランジスタメモリ素子として機能する（例えばGuo et al によるApplied Physics Letters 70(7),850(1997) 参照。) 。
【０００３】
量子細線の製造方法としては、例えばＳｉ基板を電子ビームリソグラフィ方法を用いて量子細線等の量子構造体を形成することの提案がなされている。しかしながら、この方法による場合、確実に、充分微細で均一な量子細線を再現性良く製造することに問題がある。
【０００４】
また、他の量子細線の製造方法としては、例えばＶＬＳ（Vapor Liquid Solid）法が提案されている（E.I.Givargizov,J.Vac.Techno.B11(2),p.449参照）。これは、Ｓｉ基板に金（Ａｕ）を蒸着してＳｉ基板の表面にＳｉとＡｕとの溶融合金滴を形成した後、Ｓｉ原料ガスを供給してＳｉ量子細線を成長させる方法である。
【０００５】
このＶＬＳ法において用いられるＳｉ原料ガスとして、塩化珪素ガスを用いることが提案されている（Wagner et al.,Applied Physics Letters 4,no.5,89(1964),Givargizov,J.Crystal Growth,31,20(1975) 参照。) 。
【０００６】
【発明が解決しようとする課題】
本発明は、上述した例えば単一電子トランジスタメモリ素子における薄膜によるトンネル絶縁膜を介して量子細線、量子ドット等の半導体島部が形成された量子構造体を有する半導体素子を確実に、再現性良く均一に製造することができるようにした、量子構造体を有する半導体素子とその製造方法を提供するものである。
【０００７】
すなわち、本発明においては、上述したＶＬＳ法を一部の工程に適用し、特殊な構造を有する、量子構造体を有する半導体素子と、これを確実に、再現性良く均一に製造することができる製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明による量子構造体を有する半導体素子は、基板上に形成され、この基板側に幅広となる側面を有する凸部を含む半導体部と、凸部と同一の材料より成り、表面がその材料の酸化膜より成る絶縁体に覆われ、凸部上に一端が近接する柱状の半導体島部と、を有し、上記凸部の基板側にかけて幅広となる側面は、半導体島部の側面に比し、酸化速度が速い面を含む面によって形成された構成とされる。
【０００９】
また、本発明による量子構造体を有する半導体素子の製造方法は、基板上に、柱状半導体を形成する工程と、柱状半導体の周囲を酸化して、酸化膜絶縁体によって覆われた、柱状半導体の一部からなる半導体島部を形成する酸化処理工程とを有する。
柱状半導体の形成工程によって形成される柱状半導体は、基板側に、この基板側に向かって幅広となる凸部を有する半導体部を有し、この凸部の側面が、柱状部の側面に比し、酸化速度が速い面を含む面によって形成された構成とされる。
【００１０】
上述したように、本発明では、半導体上に酸化速度の速い側面を有する凸部が形成された構成と、この凸部における酸化速度の速い側面による酸化の進行によって半導体島部と、凸部を有する半導体部とを薄膜状の酸化絶縁体によって分離するという簡潔な方法で、トンネル絶縁膜を有する量子構造体を有する半導体素子を構成することができるようにするものである。
【００１１】
【発明の実施の形態】
本発明による量子構造体を有する半導体素子は、半導体島部と、この半導体島部を覆う絶縁体と、この半導体島部の一端に近接する半導体部からなる量子構造体を有してなるものであり、その半導体部は、半導体島部側に凸部を有し、この凸部は、その側面が、半導体島部の側面に比し、酸化速度が速い面を含む面からなる構成とする。
【００１２】
本発明製造方法においては、ＶＬＳ法を適用し得るものであり、更にこのＶＬＳ法は、本出願人による出願、特願平８−３２５５５５号出願、および特願平９−２５６０４５号出願等で提案した方法によって形成することができる。
【００１３】
図面を参照して本発明による量子構造体を有する半導体素子の例を、本発明による製造方法の例と共に説明するが、本発明はこれら例に限られるものではない。
【００１４】
先ず、図１を参照して、基板１上に柱状半導体２を形成する工程について説明する。基板１は、例えば比抵抗ρ＝０．４Ω・ｃｍを有し、その一主面１ａが、｛１１１｝結晶面とされたＳｉ半導体基板が用いられる。この基板１の一主面１ａは研磨され、更に例えばアセトンによって洗浄され、硝酸と弗酸の混合液によってエッチングされ、表面酸化膜が除去される。このようにして、基板１に対する前処理がなされる。
【００１５】
図１Ａに示すように、この基板１の主面１ａに、後述するＳｉと溶融合金滴を形成し、柱状半導体の成長の触媒となる金属の例えばＡｕを蒸着して厚さ０．６ｎｍ程度の金属層５を被着形成する。
その後、基板温度を３００℃〜７００℃の例えば５２０℃の加熱下で、Ｓｉの原料ガス、特にシラン（Ｓｉn Ｈ2n+2）の、モノシラン，ジシラン，トリシランの１種以上を供給し、原料ガスの熱分解を行う。この場合、Ｓｉの原料ガスの供給は、その分圧が、０．５ｍTorr以上の例えば１０ｍｍTorrとする。このようにすると、図１Ｂに示すように、溶融合金滴３が形成され、続いて図１Ｃに示すように、溶融合金滴３の形成部に、基板１側に、凸部４が形成された柱状半導体２が成長する。
この柱状半導体２は、その軸方向が、＜１１１＞方向に形成される。そして、その基部側に形成される凸部４は、基板１側に向かって幅広の形状に形成され、その周囲の側面４ｓは、｛１１１｝と直交することのない傾斜側面の、酸化速度の速い結晶面例えば（１１０）、（１００）を含む面によって形成される。
【００１６】
図２は、このようにして形成した柱状半導体２のＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）の写真図で、これによりこの柱状半導体２が＜１１１＞方向に形成されることが確認された。
また、図３は、ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡））写真図を示し、これにより、柱状半導体２は、その直径が殆ど均一な柱状部２ｃとその基板１側、すなわち根元に、基板１側に向かって幅広の凸部４が生じていることが観察される。
【００１７】
柱状半導体２は、その成長時間を１時間とするとき、長さ（高さ）ｈを、１μｍとすることができ、その直径は１０ｎｍ〜１００ｎｍに形成することができる。そして、この方法によって形成した柱状半導体２は、その寸法、形状が均一にかつ再現性良く形成される。
【００１８】
尚、本発明方法で用いられる基板１は、目的とする量子構造体を有する半導体素子の構成に応じて上述したように、例えば半導体基板によって構成するとか、あるいは絶縁基体上に半導体層が形成されたＳＯＩ基板、あるい半導体基板の所定の深さに酸素を打ち込んで形成したいわゆるＳＩＭＯＸ（Separate by Implanted Oxygen) によるＳＯＩ基板によって構成することができる。
【００１９】
図４〜図９を参照して、本発明による量子構造体を有する単一電子トランジスタメモリ素子の一例を、本発明による製造方法の一例と共に説明する。図４〜図９において、各Ａ1 およびＡ2 はそれぞれ各工程における要部の概略平面図を示し、各Ｂ1 およびＢ2 はそれぞれ各Ａ1 およびＡ2 における概略断面図を示す。
【００２０】
この例においては、基板１が、上述のＳＩＭＯＸ構造による、すなわち構造的には、Ｓｉ基体１０上にＳｉＯ2 絶縁層１１を介してＳｉ半導体層１２が形成さ構成とした場合である。
この半導体層１２上に、図４Ａ1 およびＢ1 に示すように、図１で説明した方法によって柱状半導体２を形成した。したがって、この柱状半導体２は、前述したように、その基板１側に向かって幅広をなす凸部４による半導体部が形成され、この凸部の外周の側面４ｓは、柱状半導体２の柱状部における側面に比し、酸化速度が速い結晶面を含む面によって形成される。
【００２１】
次に、図４Ａ2 およびＢ2 に示すように、この柱状半導体２の斜め上方から一方向（図４Ｂ2 中矢印をもって示す）に沿ってリフトオフマスク材、例えばＡｌを飛翔堆積、例えば蒸着してリフトオフ用マスク層１３を形成する。
このようにして形成されたリフトオフ用マスク層１３には、柱状半導体２によって一部が遮られた、すなわち、上述の斜め蒸着における柱状半導体２の陰となる柱状半導体２の側面の一部に、柱状半導体２の軸方向に沿い、かつこれより、半導体層１２上に、一方向に沿って延びるリフトオフマスク材の被着されない欠除領域１３Ｗが形成される。
【００２２】
図５Ａ1 およびＢ1 に示すように、少なくとも欠除領域１３Ｗを覆って、半導体層１２に対するエッチングのマスクとなる第１のエッチングマスク層１４、例えばＡｕ層を全面蒸着によって形成する。
【００２３】
図５Ａ2 およびＢ2 に示すように、上述した例えばＡｌによるリフトオフ用マスク層１３を、そのエッチング液によって溶解することによってリフトオフする。このようにすると、第１のリフトオフ用マスク層１３上に形成されていたエッチングマスク層１４が除去され、リフトオフ用マスク層１３の欠除領域１３Ｗを通じて直接半導体層１２に被着されていた第１のエッチングマスク層１４が選択的に残される。
【００２４】
図６Ａ1 およびＢ1 に示すように、図４Ａ2 およびＢ2 で説明した斜め蒸着における蒸着方向とは、柱状半導体２を挟んで反対側の対称的方向の斜め上方から方向性をもって、前述したＡｌ等の同様にリフトオフ用マスク材を飛翔堆積、例えば蒸着する。このようにして、柱状半導体２の、第１のエッチングマスク層１４が形成された側とは反対側の一部側面から基板上の一方向に沿って柱状半導体２の陰となる部分に、リフトオフ用マスク材の欠除領域２３Ｗが形成された第２のリフトオフ用マスク層２３を形成する。
【００２５】
図６Ａ2 およびＢ2 に示すように、この第２のリフトオフ用マスク層２３の少なくとも欠除領域２３Ｗを覆って、同様に半導体層１２に対するエッチングのマスクとなる第２のエッチングマスク層２４を例えばＡｕを全面的に蒸着する。
【００２６】
その後、図７Ａ1 およびＢ1 に示すように、第２のリフトオフ用マスク層２３を、そのエッチング液によってリフトオフする。このようにすると、欠除領域２３Ｗを通じて直接的に半導体層１２上に被着形成されている第２のエッチングマスク層２４のみが残され、他の第２のエッチングマスク層２４は、第２のリフトオフ用マスク層２３と共に除去される。
【００２７】
このようにして、図７Ａ1 に示されるように、柱状半導体２の径に対応する小なる幅を有し、柱状半導体２の相対向する周面の一部とこれよりそれぞれ同一直線上に延びる第１および第２のエッチングマスク層１４および２４によるエッチングマスクが形成される。
【００２８】
次に、図７Ａ2 およびＢ2 に示すように、第１および第２のエッチングマスク１４および２４をマスクとして、半導体層１２に対するエッチングを行って例えば中央に柱状半導体２が植立され、その直径に相当する幅をもって両側に直線的延びる線状パターンを有する半導体層１２を形成する。
【００２９】
図８Ａ1 およびＢ1 に示すように、第１および第２のエッチングマスク１４および２４を、例えば王水によってエッチング除去する。
【００３０】
さらに、図８Ａ2 およびＢ2 に示すように、例えばＨＣｌとＨＮＯ3 が３：１のエッチング液によって、溶融合金滴３を除去する。
【００３１】
次に、図９Ａ1 およびＢ1 に示すように、酸化処理を行って柱状半導体２の周囲を酸化すると共に、柱状半導体２の凸部４を酸化膜絶縁体１５によって分離して、凸部４の半導体部と分離された半導体島部１６を柱状半導体２の中心部の一部に形成する。この酸化は、その例えば５００TorrのＯ2 雰囲気で７００℃、１時間の熱処理によって行う。この場合、凸部４の側面４ｓからの酸化速度が速いことによって、この凸部４の上部の小径部においてその酸化が柱状半導体２を横切るように進行し、この柱状半導体２の凸部４の上端部が、酸化絶縁体１５によってピンチオフする。しかも柱状半導体２の柱状部においても、その周面に酸化絶縁体１５が形成されることから、柱状半導体２の柱状部に酸化絶縁体１５によって覆われた半導体島部１６が形成される。
【００３２】
図１０は、この酸化処理後の、柱状半導体２のＴＥＭ写真に基いて描いた図で、これより明らかなように、柱状半導体２の周面に沿って酸化絶縁体１５が形成されるが、凸部４の上端部において、酸化絶縁体１５が柱状半導体２を横切って形成されたピンチオフ部１５ｐが生じる。このピンチオフ部１５ｐの厚さｄは、７ｎｍ〜１３ｎｍ程度に薄くすることができることから、ピンチオフ部１５ｐにおける酸化絶縁体をトンネル絶縁膜として機能することができる。そして、このピンチオフ部１５ｐによって分離された上方には、その周面の酸化絶縁体１５とピンチオフ部１５ｐによって覆われた微細な半導体島部１６が形成される。この半導体島部１６の直径は、５ｎｍ弱〜１２ｎｍとすることができ、これによって量子構造体を構成することができる。
【００３３】
そして、このピンチオフ部１５ｐの厚さｄや、半導体島部１６の直径は、柱状半導体２の直径すなわち前述の溶融合金滴３の直径、酸化処理条件、例えば酸化時間の選定によって選定することができる。
【００３４】
図９Ａ2 およびＢ2 に示すように、半導体島部１６が形成された柱状半導体２を覆って例えばＳｉＯ2 等の絶縁層１７を全面的に形成し、例えばイオン注入によって高濃度の例えばｎ型のソースおよびドレイン領域を形成する。さらに全面を絶縁層で覆い、ソース・ドレイン領域が露出するようにフォトリソグラフィー等によって柱状半導体部を覆うようにパターニングする。ソース・ドレイン領域上と、絶縁層１７上に、例えば高不純物濃度、すなわち低比抵抗の多結晶Ｓｉ半導体層によるソースおよびドレイン電極１８ｓおよび１８ｄとゲート電極１８ｇとを形成する。
このようして、半導体島部１６が形成された量子構造体を有する目的とする単一電子トランジスタメモリ素子１９が構成される。
【００３５】
尚、図４〜図９においては、１つの柱状半導体のみを示しているが、共通の基板１に、複数の柱状半導体を形成して、複数の量子構造体を有する半導体素子を同時に形成して、集積回路構成とすることができる。
【００３６】
また、図４で説明した例では、基板１に全面的に、溶融合金滴３を形成する金属層５を蒸着した場合であるが、この場合、発生する溶融合金滴３、したがって、柱状半導体２が、目的とする位置に必ずしも形成されない。このような不都合を回避するには、金属層５の形成位置を規制し、目的とする位置に溶融合金滴３、したがって、柱状半導体２を形成する方法を採ることができる。この場合の一例を図１１を参照して説明する。
【００３７】
この場合、図１１Ａに示すように、基板１上に、位置規制膜３１を形成する。この位置規制膜３１は、例えばＳｉＯ2 膜を１００ｎｍ程度の厚さに形成し、例えばフォトリソグラフィによるパターンエッチングを行って、最終的に柱状半導体２を形成する部分に透孔３１ａを形成し、これら透孔３１ａを通じて、基板１の表面の限定された一部を外部に露呈する。この開口は、例えば直径１μｍ〜０．８μｍとする。
【００３８】
位置規制膜３１に対する透孔３１ａの形成の後、基板１を洗浄し、乾燥し、例えば７００℃に加熱して溶融合金滴を形成し、柱状半導体の成長の触媒となる金属の例えばＡｕを蒸着して例えば厚さ０．６ｎｍの金属層５を形成する。このとき、Ａｕ金属層５は、ＳｉＯ2 による位置規制膜３１上には形成されず、透孔３１ａを通じて基板１の表面、すなわち半導体が露呈した部分にのみ選択的に金属層５が形成される。
【００３９】
次に、前述したＳｉの原料ガス、例えばＳｉＨ4 を供給し、図１で説明したと同様の熱処理を行う。このようにすると、図１１Ｂに示すように、位置規制膜３１の透孔３１ａ内に、ＳｉとＡｕの溶融合金滴３が形成される。このようにして、溶融合金滴３の形成位置を規定することができる。したがって、その後、前述した柱状半導体２の成長を行えば、この柱状半導体２の形成位置もこの位置に規定される。
そして、位置規制膜３１は、適当な工程で、エッチングによって排除することができる。
【００４０】
更に、図１２および図１３を参照して、本発明による他の量子構造体を有する半導体素子と本発明による製造方法の一例を説明する。
この例では、複数、図においては３つの単一電子トランジスタメモリ素子を共通の例えば単一Ｓｉ基板１上に同時に形成した集積回路装置に適用した場合である。
この場合においても、Ｓｉ基板１は、その主面１ａが、｛１１１｝に選定され、前述した例と同様の前処理を行う。
【００４１】
また、この例においては、図１１で説明した方法によって、基板１上の、目的とするメモリ素子を形成する位置に、透孔３１ａを開口した位置規制膜３１を形成し、例えばＡｕによる金属層５を蒸着し、溶融合金滴３を形成した。この溶融合金滴３の形成ピッチは、例えば１．０μｍに選定し得る。
そして、更に、Ｓｉの原料ガスを供給することによって、図１２Ａに示すように、溶融合金滴３の触媒作用によって、柱状半導体２を育成する。この場合においても、柱状半導体２には、その基板１側に、基板１側に向かって幅広に広がり、外周に傾斜側面４ｓが形成された半導体部すなわち凸部４が形成される。
【００４２】
この柱状半導体２は、その軸方向が、＜１１１＞方向に形成される。そして、その基部側に形成される凸部４は、その側面４ｓは、｛１１１｝と直交することのない傾斜側面の、酸化速度の速い結晶面を含む面によって形成される。
【００４３】
柱状半導体２の形成の後、図１２Ｂに示すように、位置規制膜３１を、エッチング除去する。
【００４４】
その後、酸化処理を行う。このようにすると、図１２Ｃに示すように、柱状半導体２の周囲が酸化されると共に、柱状半導体２の凸部４を酸化膜絶縁体１５によって分離して、凸部４の半導体部と分離された半導体島部１６を柱状半導体２の中心部の一部に形成する。この酸化は、その例えば５００TorrのＯ2 雰囲気で７００℃、１時間の熱処理によって行う。この場合、凸部４の側面４ｓにおける酸化速度が速いことによって、その酸化が柱状半導体２を横切るように進行してこの柱状半導体２の凸部４の上端部が、酸化絶縁体１５によってピンチオフし、そのピンチオフ部１５ｐが生じる。しかも柱状半導体２の柱状部においても、その周面に酸化絶縁体１５が形成されることから、柱状半導体２の柱状部に酸化絶縁体１５によって覆われた半導体島部１６が形成される。そして、この場合においても、柱状半導体２の直径、酸化処理条件の選定によって、半導体島部１６の大きさを量子レベルを形成できる程度に充分小にして、、またピンチオフ部１５の厚さを、トンネル膜として機能できる程度に薄く選定することができる。
【００４５】
次に、図１２Ｄに示すように、矢印ａおよびｂに示すように、半導体島部１６を挟んで互いに対称的２方向から斜めに、飛翔堆積、例えば蒸着によって例えば金属層による電極導電層３２を被着する。このようにすると、酸化絶縁体１５によって覆われた半導体島部１６を挟んでその相対向する側面において、電極導電層３２が肉厚に形成され、平坦部や、半導体島部１６を有する柱状部の上端に形成された電極導電層３２は肉薄に形成される。
【００４６】
したがって、その後、図１３Ａに示すように、導電層３２に対して全面的にエッチングを行い平坦部に形成された肉薄部の電極導電３２を除去すると、柱状部の上端および平坦部の導電層３２が排除され、図１４にその平面図を示すように、柱状部を挟んでその両側に、導電層３２が選択的に残り、柱状部によって分離された対のソースおよびドレイン電極１８ｓおよび１８ｄが形成される。
【００４７】
次に、図１３Ｂに示すように、全面的に例えばＳｉＯ2 による絶縁層３３をＣＶＤ(Chemical Vapor Deposition) 法によって形成し、その後、図１３Ｃに示すように、その表面を例えば化学的機械的研磨（ＣＭＰ）法等によって絶縁層３３を平坦化する。
【００４８】
この平坦化された面上に、図１３Ｄに示すように、各半導体島部１６上にゲート電極１８ｇを形成する。
このようにすると、共通の基板１に、各微小半導体島部１６が形成され、凸部４の上端に形成された酸化絶縁体１５、すなわちピンチオフ部１５ｐにおける肉薄部をトンネル酸化膜とする単一電子トランジスタ構成による複数のメモリ素子が形成される。
【００４９】
この構成においても、半導体島部１６を充分小に、また、ピンチオフ部１５ｐをトンネル絶縁膜として機能することができる程度に薄くすることができることから、量子構造体を有する半導体素子、この例では単一電子トランジスタ構成によるメモリ素子を形成することができる。
【００５０】
上述したように、本発明によれば、薄膜によるトンネル絶縁膜を介して量子細線、量子ドット等の半導体島部が形成された量子構造体を有する単一電子トランジスタメモリ素子を構成することがで、また本発明製造方法によれば、ＶＬＳ法と、酸化との工程を組み合わせたことによって、確実に、再現性良く均一に目的とする量子構造体を有する半導体素子を製造方法できたものである。
【００５１】
また、本発明製造方法において、柱状半導体の成長において用いるＳｉの原料ガスをシラン系とするときは、従前におけるような塩化珪素ガスを用いる場合に比し、熱処理温度を低めることができ、また、小径の柱状半導体を容易に作製できるものである。
【００５２】
尚、上述した例では、溶融合金滴３の形成をＳｉ原料ガスの供給の下に行った場合であるが、このＳｉとＡｕの溶融合金滴３の形成を、基板１側のＳｉとによって形成することもできる。
【００５３】
また、本発明は、上述した例に限られるものではなく、種々の変形変更が可能である。
【００５４】
【発明の効果】
上述したように、本発明によれば、薄膜によるトンネル絶縁膜を介して量子細線、量子ドット等の半導体島部が形成された量子構造体を有する単一電子トランジスタメモリ素子を構成することがで、また本発明製造方法によれば、ＶＬＳ法と、酸化との工程を組み合わせたことによって、確実に、再現性良く均一に目的とする量子構造体を有する半導体素子を製造方法できたものである。
【００５５】
また、本発明製造方法において、柱状半導体の成長において用いるＳｉの原料ガスをシラン系とするときは、従前におけるような塩化珪素ガスを用いる場合に比し、熱処理温度を低めることができ、また、小径の柱状半導体を容易に作製できるものである。
【図面の簡単な説明】
【図１】Ａ〜Ｃは、それぞれ本発明の説明に供する柱状半導体の形成方法の一例の各工程における概略断面図である。
【図２】柱状半導体の走査電子顕微鏡写真に基いて描いた図である。
【図３】柱状半導体の透過型電子顕微鏡写真に基いて描いた図である。
【図４】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図５】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図６】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図７】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図８】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図９】Ａ1 およびＡ2 は、本発明素子の一例の一製造方法の各一工程の概略平面図である。Ｂ1 およびＢ2 は、Ａ1 およびＡ2 の概略断面図である。
【図１０】柱状半導体の酸化処理後の透過型電子顕微鏡写真に基いて描いた図である。
【図１１】ＡおよびＢは、それぞれ本発明の説明に供する柱状半導体の形成方法の他の例の各工程における概略断面図である。
【図１２】Ａ〜Ｄは、本発明素子の一例の一製造方法の各一工程の概略断面図である。
【図１３】Ａ〜Ｄは、本発明素子の一例の一製造方法の各一工程の概略断面図である。
【図１４】本発明素子の一例の一製造方法の一工程の概略平面図である。
【符号の説明】
１・・・基板、１ａ・・・主面、２・・・柱状半導体、３・・・溶融合金滴、４・・・側面、５・・・金属層、１０・・・基体、１１・・・絶縁層、１２・・・半導体層、１３・・・第１のリフトオフ用マスク層、１３Ｗ・・・欠除領域、１４・・・第１のエッチングマスク層、１５・・・酸化膜絶縁体、１５ｐ・・・ピンチオフ部、１６・・・半導体島部、１７・・・絶縁層、１８ｓ・・・ソース電極、１８ｄ・・・ドレイン電極、１８ｇ・・・ゲート電極、２３・・・第２のリフトオフ用マスク層、２３Ｗ・・・欠除領域、２４・・・第２のエッチングマスク層、３１・・・位置規制膜、３１ａ・・・透孔、３２・・・電極導電層、
Claims (9)
- 基板上に形成され、上記基板側に幅広となる側面を有する凸部を含む半導体部と、
上記凸部と同一の材料より成り、表面が該材料の酸化膜より成る絶縁体に覆われ、上記凸部上に一端が近接する柱状の半導体島部と、を有し、
上記凸部の上記基板側にかけて幅広となる側面は、上記半導体島部の側面に比し酸化速度が速い面を含む
量子構造体を有する半導体素子。 - 上記半導体島部と、上記凸部との間に介在する上記絶縁体がトンネル絶縁膜とされ、上記半導体島部が微小島部とされて量子構造体が形成された請求項１に記載の量子構造体を有する半導体素子。
- 上記半導体島部と、上記凸部との間に介在する上記絶縁体をトンネル絶縁膜とし、上記凸部の形成部の両側にソースおよびドレイン領域が形成され、上記半導体島部に、少なくとも上記絶縁体を介してゲート電極が形成されて成る請求項１に記載の量子構造体を有する半導体素子。
- 基板上に、柱状半導体を形成する工程と、
上記柱状半導体の周囲を酸化して、酸化膜絶縁体によって覆われた、柱状半導体の一部からなる半導体島部を形成する酸化処理工程とを有し、
上記柱状半導体の形成工程によって形成される柱状半導体は、上記基板側に、該基板側に向かって幅広となる凸部を有する半導体部を有し、該凸部の側面が、上記柱状部の側面に比し、酸化速度が速い面を含む面によって形成された量子構造体を有する半導体素子の製造方法。 - 上記酸化処理工程において、上記凸部の酸化速度の速い面から進行して生じた酸化膜絶縁体によって上記凸部と上記半導体島部とを分離する請求項４に記載の量子構造体を有する半導体素子の製造方法。
- 上記柱状半導体を形成する工程は、
基板上に、シリコンと溶融合金滴を形成する金属を蒸着する工程と、
シリコンと上記金属による溶融合金滴を形成する加熱工程と、
シリコン原料ガスを熱分解して上記溶融合金滴シリコンの形成部に、上記柱状体半導体部を成長させる工程とによる請求項４に記載の量子構造体を有する半導体素子の製造方法。 - 上記シリコンの原料ガスが、モノシラン、ジシラン、トリシランのいずれか１種以上のガスによる請求項６に記載の量子構造体を有する半導体素子の製造方法。
- 上記基板は絶縁層もしくは絶縁基板上に、半導体層を有する基板よりなり、
該基板の上記半導体層上に、上記基板側に上記凸部を有する上記柱状半導体を形成して後、該柱状半導体の斜め上方の一方向から、方向性をもって、リフトオフ用マスク材を飛翔堆積し、上記柱状半導体の一部側面から基板上の一方向に沿って上記柱状半導体の陰となる部分に上記第１のリフトオフ用マスク材の欠除領域が形成されたリフトオフ用マスク層を形成する工程と、
少なくとも上記欠除領域を覆って上記基板上に、該基板の上記半導体層に対するエッチングのマスクとなる第１のエッチングマスク層を形成する工程と、
上記リフトオフ用マスク層をリフトオフして、上記欠除領域に上記第１のエッチングマスク層を選択的に残す工程と、
上記柱状半導体を挟んで、上記のリフトオフ用マスク材の飛翔方向と対称の方向から、方向性をもって、リフトオフ用マスク材を飛翔堆積し、上記柱状半導体の上記第１のエッチングマスク層が形成された側とは反対側の一部側面から基板上の一方向に沿って上記柱状半導体の陰となる部分に上記リフトオフ用マスク材の欠除領域が形成された第２のリフトオフ用マスク層を形成する工程と、
該リフトオフ用マスク層の少なくとも上記欠除領域を覆って上記基板上に、該基板の上記半導体層に対するエッチングのマスクとなる第２のエッチングマスク層を形成する工程と、
上記第２のリフトオフ用マスク層をリフトオフして、上記欠除領域に上記第２のエッチングマスク層を選択的に残す工程と、
上記第１および第２のエッチングマスク層をマスクとして上記半導体層をエッチングする工程と、
その後、上記酸化処理を行って上記基板側に凸部が形成された上記柱状半導体の周囲を酸化して酸化膜絶縁体によって覆われた、柱状半導体の一部からなる半導体島部を形成した請求項４に記載の量子構造体を有する半導体素子の製造方法。 - 上記基板が半導体基板もしくは半導体層を有する基板であって、
該基板上に形成した上記柱状半導体の周囲を酸化し、酸化膜絶縁体によって覆われた、柱状半導体の一部からなる半導体島部を形成して後、
上記柱状半導体の斜め上方の相反する２方向から、方向性をもって、導電層を飛翔堆積して、上記柱状半導体を挟んでその両側に互いに分離した上記導電層による対の電極を形成する工程と、
該電極を覆って全面的に絶縁層を形成する工程と、
該絶縁層上の上記半導体島部の上方にゲート電極を形成する工程とを有する請求項４に記載の量子構造体を有する半導体素子の製造方法。
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