KR20110084178A - 측면 성장 반도체 나노와이어 제조 방법 및 상기 방법에 의해 얻어진 트랜지스터 - Google Patents

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Abstract

측면 성장 반도체 나노와이어의 제조 방법 및 상기 방법에 의해 얻어진 트랜지스터
본 발명은
a) 금속 산화물 층(2)을 환원시키기에 및 금속 산화물 층(2)의 표면에 반지름(Rm)의 금속 나노 방울(3)을 형성하기에 적절한 기간 t 동안 전력(power)(P)의 수소 플라즈마(11)에 금속 산화물층을 노출시키는 단계;
b) 상기 금속 나노방울(3)을 포함하는 금속 산화물 층(2)에 반도체 물질의 박층(thin layer)(4)을 저온 플라즈마-보조 증착시키는 단계로서, 상기 박층(4)은 금속 나노방울(3)을 덮기에 적절한 두께(Ha)를 갖는 단계; 및
c) 금속 나노방울(3)로 부터, 박층(4)으로서 증착된 반도체 물질의 촉매 작용에 의해 반도체 나노와이어(5)의 측면 성장을 활성화시키기에 충분한 온도 T에서 어닐링 열처리하는 단계를 포함하는, 금속 산화물 층(2)을 갖는 기판(1)상에 반도체 나노와이어(5)를 제조하는 방법을 제공한다.
본 발명은 또한 본 발명의 방법에 의해 얻어진 나노와이어(5) 및 예로, 소스(16), 드레인(17), 및 게이트(18) 사이에 반도성 연결을 형성하기 위한 규소 나노와이어(SiNW)인 반도체 나노와이어(5)를 포함하는 나노미터 트랜지스터를 제공한다.

Description

측면 성장 반도체 나노와이어 제조 방법 및 상기 방법에 의해 얻어진 트랜지스터{Method For Making Side Growth Semiconductor Nanowires and Transistors Obtained by Said Method}
본 발명은 나노와이어 제조 방법, 상기 제조 방법에 의해 얻어진 반도체 나노와이어에 기초한 전자 장치 제조 방법, 및 상기 방법에 의해 마찬가지로 얻어진 반도체 나노와이어에 기초한 트랜지스터에 관한 것이다.
보다 특히, 본 발명은 플라즈마 향상 화학 기상 증착(plasma enhanced chemical vapor deposition)(PECVD)법 및 어닐링 열처리법(themal annealing)에 의해, 규소 나노와이어를 제조하는 방법에 관한 것으로서, 즉 액체를 사용하는 방법에 반대되는 것으로 "건식(dry)" 방법에 관한 것이다. 본 발명의 방법은 형상(직선 또는 감아진 형상), 크기, 및/또는 길이 등의 형태학적 물성이 제어되는 나노와이어 제조를 가능하게 한다.
본 발명은 또한, 예를 들어 트랜지스터 및 커넥터를 만들기 위한,마이크로- 및 나노-기구(applications)에의 이러한 규소 나노와이어의 용도에 관한 것이다.
수년 동안 탄소 나노튜브, 규소 나노와이어, 및 규소 나노스틱(nanosticks)등의 매우 작은 크기의 규칙적인(ordered) 구조를 제조하는 방법이 알려져 왔다.
예를 들어, 문헌 FR 2 860 780 (D.Pribat et al.)에는 금속 촉매가 증착된 나노다공성 매트릭스(matrix)로부터 탄소 나노와이어를 제조하는 방법이 기술되어 있다. 탄소 나노와이어는 결정성 기판의 표면에 수직으로 에피택셜 성장한다.
문헌 FR 2 888 041 (D.Pribat et al.)에는 또한 증기-액체-고체(VLS) 방법을 사용하여 규소 나노와이어 또는 나노스틱을 제조하는 것이 기술되어 있다. 이 방법에서, 알루미늄 기판(substrate)에 중공 구멍을 에칭하고, 금속 촉매를 구멍의 바닥에 증착시키고(deposited), 이어서, 규소 나노와이어를 성장시키고, 이 나노와이어를 도체 와이어 또는 음성 고유 음성(negative intrinsic negative)(NIN) 또는 양성 고유 양성(positive intrinsic positive)(PIP)형의 전자 접합물(junctions)을 제조하기 위하여 성장동안 선택적으로 도핑할 수 있다. 한번 더, 나노와이어는 마찬가지로 기판의 표면에 수직으로 성장한다. 이러한 나노와이어를 사용하기 위한 방법은 나노와이어가 표면를 가로질러(transversely) 성장하게 하고, 그리고나서 이것을, 예를 들어 샘플의 표면에 형성된 두 개의 전기접점(contacts) 사이에 위치하도록 또 하나의 기판으로 옮기는 것으로 구성된다.
나노튜브 및 나노와이어는 그들의 전도성이 마이크로미터 또는 서브-마이크로미터 크기의 구조의 전도성 보다 수개 크기의 차수(orders)크다면, 특히 유리한 전기적 특성을 제공한다.
이들 선행 문헌들에 기재된 기술로 얻어진 나노와이어는 촉매가 증착된 표면에 수직으로 성장한다. 그러므로, 기판의 표면에 평행한 와이어를 얻기 위하여, 상기 표면에 평행한 구멍들을 형성하고 상기 구멍들의 바닥에 촉매를 증착시키는 것이 필요하다(참조. FR 2 888 041).
그럼 에도 불구하고, VLS 방법은 다수의 단계와 다수의 상이한 기술들을 필요로 하기 때문에 복잡하다. 한 방법이 일반적으로 다음 단계들을 수행하여 일어난다: 1) 기판을 세척하고; 2)예로, 증발에 의해 촉매를 증착하며; 3) 액적(droplets)을 형성하기 위하여 오븐에서 증발된 층을 어닐링(annealing)하고; 4) 촉매를 갖는 기판을 화학적 기상 증착(CVD) 챔버에 옮기고나서; 5) 촉매를 촉매 방울의 용융 온도보다 높은 온도에서 가스, 예를 들어 실란에 노출시켜 나노와이어를 성장시킨다. 이들 단계의 일부는 고온을 요구한다(T > 600℃). 또한, 이들 작업 모두 및 다양한 단계 사이의 샘플 이동은 마이크로미터 또는 나노미터 크기의 분진에 의한 오염을 피하기 위하여 청정실에서 수행되어야 한다. 또한, 촉매는 공기에 노출될 때 적어도 부분적으로 산화된다.
이들 VLS 방법들은 일반적으로 길고, 비용이 비싸며, 다수의 단계와 기술이 포함된다면 재현성의 문제를 일으킬 수 있다. 또한, 이들 방법은 수직의(기판의 표면을 가로질러) 성장에 이르는데, 이는 나노와이어를 전기적 연결을 형성하는 데 사용하기가 매우 어렵다. D. Pribat 특허들에 기술된 나노와이어의 수평적 성장의 유일한 예는 Al2O3의 특정한 다공성 매트릭스의 사용에 기초한다.
또한, 마이크로전자 부품, 평판 스크린, 및 태양 전지(cells)을 제조하는 데에 사용하는 플라즈마 향상 화학 기상 증착(PECVD)을 포함하는, 박층들을 증착 및 에칭하는 방법들이 알려져 있다.
플라즈마 방법은 조절된 온도 및 압력에서 진공 챔버에서 수행되고, 빠르며, 매우 큰 영역에 걸쳐 매우 양호한 균일성을 얻게 하는 장점을 갖는다. 또한, 플라즈마를 이루는 가스의 조성, 압력 및 온도....에 관한 조건들의 함수로서 증착된 층들의 결정학적인 구조를 조절하는 것이 또한 가능하다. 따라서, 비정질, 다결정질, 미정질(microcrystalline), 또는 나노결정질(nanocrystalline), ... 상태의 규소의 층을 증착하는 방법이 알려져 있다. 이들 층을 이어서 서브-마이크로미터의 구조를 제조하기 위한 마스킹(masking) 및 노출의 공지된 포토리소그래픽(photolithographic) 방법을 사용하여 선택적으로 에칭될 수 있다. 그럼 에도 불구하고, 포토리소그래피는 회절의 광학적 제한에 의해 제한되고, 이들 기술을 이용하여 나노미터 차원으로 설정된 구조를 제조하는 것이 어렵다.
본 발명의 목적은 이들 결함을 개선하는 것이고, 보다 바람직하게는 본 발명은 금속 산화물 층을 포함하는 기판상에 반도체 나노와이어를 제조하는 방법을 제공한다.
본 발명에 따르면, 상기 방법은 다음 단계들을 포함한다:
a) 금속 산화물 층을 환원시키고 또한 금속 산화물 층의 표면에 반지름(Rm)의 금속 나노 방울을 형성하기에 적절한 기간 t 동안 전력(power)(P)의 수소 플라즈마에 금속 산화물 층을 노출시키는 단계;
b) 상기 금속 나노방울을 포함하는 금속 산화물 층에, 금속 나노방울을 덮기에 적절한 두께(Ha)를 갖는 반도체 물질의 박층(thin layer)을 저온 플라즈마-보조 증착시키는 단계; 및
c) 금속 나노방울로 부터, 박층으로서 증착된 반도체 물질의 촉매 작용에 의해 반도체 나노와이어의 측면 성장을 활성화시키기 위하여 금속 나노방울(3)의 용융점 이상의 온도 T의 진공하에서 어닐링 열처리하는(thermal annealing) 단계.
본 발명의 실시에서, 박층으로 증착되는 반도체 물질은 규소(Si), 게르마늄(Ge), 탄소(C), 또는 이들 물질의 합금(SiGe, SiC, 또는 SiGeC)으로부터 선택되고, 상기 반도체 물질은 비정질, 미정질 또는 다결정질 형태로 증착된다.
바람직한 실시에서, 본 발명은 규소 나노와이어 제조 방법을 제공하고, 상기 증착된 층의 물질은 두께(Ha)를 갖는 수소화(hydrogenated) 비정질 규소(a-Si:H)이다.
본 발명의 또 다른 실시에서, 본 발명은 탄소 나노와이어 제조 방법을 제공하고, 상기 증착된 층의 물질은 두께(Ha)를 갖는 수소화 비정질 탄소(a-C:H)이다.
본 발명의 나노와이어 제조 방법의 바람직한 실시에서, 금속 산화물은 인듐의 산화물(InO), 주석의 산화물(SnO2), 아연의 산화물(ZnO), 인듐 주석 합금(ITO), 또는 ZnO/ITO 또는 ZnO/SnO2의 다층 시스템이다.
본 발명의 특별한 실시에서, 금속 나노방울의 반지름(Rm)은 알려져 있고, 상기 반도체 층의 증착 기간은 증착된 층의 두께(Ha)와 반지름(Rm)사이에 예정된 비
Figure pct00001
을 얻도록 결정되고, 상기 비
Figure pct00002
은 나노와이어의 측면 성장을 보장하기에 적절하다.
본 발명의 바람직한 실시에서, 상기 비
Figure pct00003
은 1이어서 나노와이어의 형태는 나노와이어의 직경의 수십배 내지 100배 초과의 범위의 길이에 걸친 직선이다.
바람직한 실시에서, 본 발명의 나노와이어 제조 방법은 전극을 형성하기 위해 금속 산화물 층을 국소적으로 마스킹하는(masking) 단계를 포함하며, 나노와이어의 성장은 두 전극 사이에서 수행된다.
본 발명의 특별한 실시에서, 나노와이어 제조 방법은 어닐링 열처리 단계 c)동안 가이드(guide) 수단을 형성하는 단계를 포함하고, 반도체 나노와이어의 측면 성장은 미리 정한 경로를 따르는 상기 가이드 수단에 따라 안내된다.
바람직한 실시에서, 가이드 수단을 형성하는 단계는 반도체 물질의 채널을 형성하는 것으로 구성되고, 상기 채널은 상기 가이드 수단을 형성한다.
바람직한 실시에서, 반도체 물질의 채널의 직경은 실질적으로 금속 나노방울의 직경과 같다.
바람직한 실시에서, 가이드 수단을 형성하는 단계는 기판상에 한 계단을 형성하는 것으로 구성되고, 상기 계단은 측벽을 갖고, 상기 가이드 수단을 형성한다.
바람직한 실시에서, 나노와이어 제조 방법은 단계 a)와 단계 b)사이에 유전체(dielectric) 물질의 층을 증착하고나서, 상기 유전체 물질을 에칭하는 단계가 이어져 상기 유전체 물질의 층에 상기 계단을 형성하는 단계를 포함한다.
바람직한 실시에서, 나노와이어를 제조하는 방법은 단계 b)와 단계 c) 사이에 상기 반도체 물질의 박층상에 경계를 형성하는 작업 b')를 포함하고, 상기 작업 b')는 이온 에칭에 의해 수행되고, 각 경계는 상기 가이드 수단을 형성하기 위해 상기 반도체 물질의 박층 위에 연장된다.
본 발명의 방법은 예를 들어 나노와이어의 방향 및 형상을 조절하는 것과 나노와이어가 기판상에서 한 전극으로부터 다른 전극으로 직접 성장하게 하는 것을 가능하게 한다. 완전히 직선인 나노와이어를 포함하여 어떤 원하는 형상의 나노와이어를 얻는 것을 가능하게 한다.
본 발명은 편평한 표면 위뿐만 아니라 어떤 3차원적 물품의 표면상에서도 반도체 나노와이어를 성장시키는 것을 가능하게 하여, 이는 결정성 규소 나노와이어의 기능적 3차원적 네트웍을 설계하고 제조하는 것을 가능하게 한다. 이는 3D 집적 회로 및 나노-전자-기계적 시스템에서의 적용에 이르게 한다.
본 발명은 또한 기판을 갖는 전자 장치를 제조하는 방법을 제공한다.
본 발명에 따르면, 상기 방법은 하기 단계들을 포함한다:
d) 반도체 나노와이어의 성장을 개시하기 위한 구역을 한정하기 위하여 상기 기판상에 금속 산화물 층을 형성하는 단계;
e) 반도체 나노와이어의 성장을 위한 하나 이상의 가이드 수단을 형성하는 단계(여기서 각 가이드 수단은 기능적 경로를 정하기 위하여 상기 반도체 나노와이어 성장 개시 구역을 반도체 나노와이어 성장을 종료시키기 위한 구역으로 연결한다); 및
f) 단계 c)동안 각각의 가이드 수단을 따라 반도체 나노와이어의 안내된 성장을 수행하기 위해 단계 a), b), 및 c)을 적용하여 하나이상의 반도체 나노와이어를 제조하는 단계(여기서, 각 반도체 나노와이어는 반도체 나노와이어 성장 개시 구역에서 그의 성장을 개시하여 그의 성장을 반도체 나노와이어 성장 종결 구역까지 계속한다).
특별한 실시에서, 단계 e)동안 단계 a) 및 b)사이에 기판과 금속 산화물 층상에 유전체 물질 층을 증착하는 단계가 수행되고, 유전체 물질을 증착하는 상기 단계는 상기 유전체 물질 층에 계단을 형성하기 위하여 상기 유전체 물질을 에칭하는 단계가 이어지며, 상기 계단은 반도체 나노와이어의 성장을 위한 가이드 수단을 형성한다.
본 발명은 또한 본 발명의 방법에 의해 얻어지는 하나 이상의 반도체 나노와이어에 기초한 전기 트랜지스터를 제공하며, 상기 나노와이어중 하나는 상기 트랜지스터의 소스(source), 드레인(drain), 및 게이트(gate)사이에 반도성 연결을 형성하기에 적절하고, 조절은 나노와이어로 부터 유전체층에 의해 분리된 상기 게이트에 의해 수행된다.
특별한 구현예에서, 트랜지스터는 나노와이어의 3 차원적 네트웍을 포함한다.
유리하게는, 환원(reducing) 플라즈마 및 증착 플라즈마는 무선주파수(radiofrequency)(RF) 형 저온 플라즈마이다.
본 발명은 또한 하기 기재로부터 명확하게 되고, 단독으로 또는 어떤 기술적으로 용이한 조합에 의해 얻어지는 특성들에 관한 것이다.
상기 기술은 비-제한적 실시예로 주어지며 첨부 도면을 참조하여 본 발명이 수행될 수 있는 방법에 대해 보다 나은 이해를 제공한다.
도 1은 본 발명의 나노와이어 제조 방법의 제 1 단계 a)를 보여주고;
도 2는 본 발명의 나노와이어 제조 방법의 제 2 단계 b)를 보여주며;
도 3은 본 발명의 나노와이어 제조 방법의 제 3 단계 c)를 보여주고;
도 4는 본 발명의 실시에서 얻어진 나노와이어의 주사 전자 현미경(SEM)으로 얻어진 사진이며;
도 5는 본 발명의 또 하나의 실시에서 얻어진 의사 직선(quasi-rectilinear) 나노와이어의 주사 전자 현미경(SEM)으로 얻어진 사진이고;
도 6a 내지 도 6c는 본 발명의 방법을 다양하게 실시하여 얻어진 다양한 형태 및 직경의 나노와이어의 SEM 사진이며;
도 7은 두 도체 트랙(tracks) 사이에 규소 나노와이어를 포함하는 전자 구조물의 SEM 사진이고;
도 8은 두 ITO 전극 사이에 비정질 규소 층을 포함하는 전자 연결부(connection)에 대한 전류-전압 곡선이며;
도 9는 삽입물에 나타난 연결부의 전도성과 함께, 두 ITO 전극 사이에 나노와이어를 포함하는 전극 연결부에 대한 전류-전압 곡선이고;
도 10은 트랜지스터(오른쪽에 도식적인 평면도로 나타남)의 드레인과 소스 사이의 나노와이어에 기초한 반도체 연결부를 포함하는 박층 나노미터 트랜지스터의 SEM 사진이며;
도 11은 트랜지스터에서 반도체 연결부를 형성하는 나노와이어의 단면의 도식이고, 상기 반도체 나노와이어는 SiNx 층과 트랜지스터의 게이트를 형성하는 알루미늄 층으로 둘러싸여 있고;
도 12는 상이한 드레인-소스 전압에서 반도체 나노와이어에 기초한 트랜지스터 경우의 전류-전압 곡선을 보여주며;
도 13은 제 1 안내된 측면 성장 방법에 의해 얻어진 나노와이어의 SEM 사진이고;
도 14는 제 1 안내된 측면 성장 방법이 기초하는 원리를 보여주는 도식이며;
도 15는 제 2 안내된 측면 성장 방법에 의해 얻어진 나노와이어의 두개의 SEM 사진을 보여주고;
도 16은 제 2 안내된 측면 성장 방법이 기초하는 원리를 보여주는 도식이며;
도 17은 제 3 안내된 측면 성장 방법에 의해 얻어진 나노와이어의 SEM 사진이고;
도 18은 제 3 안내된 측면 성장 방법이 기초하는 원리를 보여주는 도식이며;
도 19는 본 발명의 제 2 안내된 측면 성장 방법을 이용하여 얻어진 TFT/FET 트랜지스터의 도식이고;
도 20a 및 20b는 전자 장치의 나노와이어의 각각의 SEM 사진이다.
도 1은 본 발명에 따라 반도체 나노와이어를 제조하는 다양한 단계가 수행되는 PECVD 반응기의 도식이다.
상기 반응기는 진공 챔버(6), 접지에 전기적으로 연결된 샘플 홀더(holder)(7), 및 임피던스-매칭 회로 수단(도면에는 나타나지 않음)에 의해 RF 전극(7')에 연결된 RF 발생기(8)을 포함한다. 진공 챔버(6)은 챔버안에 진공을 만들기 위해 펌프 수단(10)에 연결되어 있고, 플라즈마를 형성하기 위하여 가스 주입기 수단(10)에 연결되어 있다.
기판(1)은 지지판 상에 증착된 전도성 산화물(또는 금속 산화물)의 박층(2)을 포함한다. 광전(photovoltaic) 기구(applications)에서 상기 박층(2)는 바람직하게는 투명한 전도성 산화물(TCO)이다. 이러한 환경하에서, 투명한 전도성 산화물은 바람직하게는 산화 인듐(In2O3), 산화 주석(SnO2), 인듐 및 산화 주석의 조합물(ITO), 산화 아연(ZnO), 또는 이들 다양한 금속 산화물의 조합물이다. 예로서, 상기 지지대는 어닐링 열처리 단계의 온도를 잘 견디기에 적절한 유리, 또는 결정성 규소의 판이다. 한 실시에서, 금속 산화물(SnO2)로 된 상기 층(2)의 두께는 100 나노미터(nm) 차원이다. 기판(1)을 RF 형 플라즈마 증착 반응기(13.56 메가헤르츠(MHz))에서 작동)의 샘플 홀더(7)에 위치시킨다. 샘플 홀더(7)는 플라즈마 챔버(6)의 전극들중 하나를 구성한다. RF 전극(7')을 샘플 홀더(7)상에 위치시킨다. 플라즈마 챔버(6)안을 진공 상태로 만든후, 가스성 수소(H2)를 수소 플라즈마(11)를 형성하기 위하여 도입한다. 수소 플라즈마(11)은 TCO를 환원시키고, 이에 의해 금속 산화물 층의 표면에 금속 액적(3)을 형성한다.
TCO 층(2)의 표면을 환원시켜 얻어진 금속 액적(3)의 반지름(Rm)은 플라즈마(11)의 밀도 또는 전력, 노출의 기간, 및 온도에 좌우된다. 이 반지름 Rm은 반응기의 다양한 변수의 함수로서 및 특히 환원 플라즈마의 기간의 함수로서 측정될(calibrated) 수 있다.
한 실시에서, 수소(H2) 플라즈마 처리는 ITO의 층(2)를 포함하는 기판(1)상에서 수행된다. 이는 상기 ITO 층 표면에 인듐의 액적(3)을 생성한다. 예로서, 실험 조건들이 다음과 같을 수 있다: 수소(H2)의 압력 1000 밀리토르(mTorr), 플라즈마의 전력 2 와트(W)(
Figure pct00004
제곱 센티미터당 25 밀리와트(W/cm2)), 기판의 온도 Tsub = 300℃, RF 전극의 온도 TRF=200℃, 및 처리에 노출된 기간은 1 분(min)이다.
이 방법으로 얻어진 금속 인듐 액적(3)은 ITO 층의 표면에 약 30 nm의 직경을 제공한다.
도 2는 나노와이어 제조 방법의 제 2 단계 b)에 대응한다.
촉매 금속 액적(3)이 형성되어 있는 기판(1)은 플라즈마 챔버(6)내부의 진공하에 유지된다. 따라서, 상기 촉매는 공기에 노출되지 않는다. 이어서, 실란(SiH4)이라는 캐리어(carrier) 가스가 도입된다. 그 후, 환원된 기판 상에, 즉 금속 산화물 층(2) 및 금속 액적(3) 위에, 수소화 비정질 규소(a-Si:H)의 박층(4)를 증착하는 역할을 하는 실란 플라즈마(12)를 가한다. 실란 플라즈마(12)는 증착된 층(4)의 두께 Ha가 금속 액적(3)을 덮기에 충분할 때는 중단된다. 상기 물질 층의 증착 속도는 두께 Ha가 증착 기간의 함수로서 조절될 수 있도록 반응기에 대해 조정될 수 있다. 이 실시에서, 상기 비정질 규소 층(4)의 두께는 0.05 마이크미터(㎛) 내지 1 ㎛의 범위에 있다. 예를 들어, 실험 조건은 다음과 같을 수 있다: 실란(SiH4)의 압력 120 mTorr, 플라즈마 전력 2 W(
Figure pct00005
60 mW/cm2), 기판 온도 Tsub = 100℃, RF 전극 온도 TRF = 100℃, 및 증착시간 5분.
도 3은 나노와이어 제조 방법의 제 3 단계 c)에 대응한다.
제 3 단계는 진공에서 어닐링 열처리의 단계이다.
a-Si:H의 층(4)에 의해 덮혀진 촉매 금속 액적(3)을 포함하는 기판을 반응기(6)의 진공하에 유지한다. 이어서, 규소 나노와이어(SiNW)의 측면 성장을 가능하게 하기 위하여, 샘플을 진공(잔류 압력=10-6 밀리바(mbar))하에서 어닐링 처리한다, 기판 온도는 Tsub = 500℃로 유지되며, RF 전극 온도 TRF = 400℃에서 2 시간(h) 동안 유지된다. 기판의 표면에서의 규소 나노와이어(5)의 측면(lateral) 성장은 이 단계동안에 일어난다.
어닐링 열처리 온도는 금속 나노방울의 용융점 이상이다. 최소 온도는 1차로 사용된 금속 물질 및 그의 용융점에 좌우되나, 이 용융점은 또한 금속 액적의 크기에 좌우된다. 최소 온도는 또한 촉매에서의 반도체 물질의 용해도에 좌우된다.
실제로, 어닐링 온도는 300℃보다 낮을 수 있거나, 인듐 경우 250℃ 보다 낮다. 온도는 다른 물질(예, 갈륨) 경우 더 낮을 수 있다.
촉매 금속 액적(3)은 표면상에 존재하는 비정질 규소(4)를 소모하여, 따라서, 규소는 촉매에 의해 용해되고, 이어서 결정형으로 석출되어, 규소 나노와이어(5)를 형성한다.
도 4는 본 방법의 상기-특정화된 단계들을 사용하여 얻어진 나노와이어(5)의 SEM 사진이다. 나노와이어(5)는 약 50 nm의 직경을 갖는 것을 볼 수 있고, 이들의 일부는 수십 마이크로미터의 길이를 갖는다.
그럼에도 불구하고, 표면상에 이들 나노와이어의 분포는 불규칙하고, 나노와이어(5)는 5 ㎛를 초과하는 길이에 걸쳐 수많은 밴드를 제공한다.
그러나, 규소 나노와이어(5)의 형태 및 만곡은 먼저 수소화 비정질 규소 층(4)의 덮는 두께(Ha)와 두번째로 금속 액적(3)의 반지름(Rm) 사이의 비를 조절하여 조정될 수 있다.
본 발명의 바람직한 실시에서, 다음 조건이 만족될 때, 평형이 얻어진다:
2.Rm.Ha.α.υma = SSiNW.υcm
여기에서,
υcm 및 υma 는 각각 결정-금속 계면 이동(travel) 속도 및 금속-비정질 계면의 이동 속도이고;
SSiNW 는 SiNWs(5)의 유효 횡단면 면적을 나타내며;
Rm 은 금속 액적(예, 인듐의)의 반지름이고;
Ha 는 a-Si:H 층(4)의 덮는 두께이며;
α 는 비정질 상 규소의 결정질 상으로의 변환 동안 부피 수축이다.
SiNW (5)의 직경은 인듐 방울(3)의 직경에 비례한다고 가정한다:
SSiNW = f.Sm = f.π.Rm 2
여기에서, f는 기하학적 인자이다.
이는 두 계면의 이동 속도 사이의 단순화된 관계를 만든다:
Figure pct00006
= υcm /υma
Figure pct00007
A.Ha/Rm
여기에서,
A=2.α/π.f
a-Si:H의 층의 덮는 두께(Ha)와 금속 나노방울(3)의 반지름(Rm) 사이의 비는 규소 나노와이어(5)의 성장의 평형을 조절하기 위한 주요 변수이고, 이에 의해 규소 나노와이어(5)의 형상, 만곡, 및 표면 거칠기에 영향을 준다.
평형 조건,
Figure pct00008
Figure pct00009
1 하에서, 두 계면의 이동 속도는 실질적으로 같고(υcm
Figure pct00010
υma), 직선의 규소 나노와이어 (5)를 얻는 것이 가능하다.
대조적으로, 평형으로부터 벗어나면, 즉
Figure pct00011
Figure pct00012
1이면, 금속 액적(3)은 변형되고, 결과로서 SiNW(5)가 만곡진다.
도 5 및 도 6의 실시예에서, 상이한 직경과 형태의 규소 나노와이어(5)가 같은 증착 조건을 사용하여 얻어진다.
도 6a에서 185 nm의 직경을 갖는 나노와이어(5a)를 측정하기 위하여 현미경을 사용하였고, 이 나노와이어는 사진의 길이에 걸쳐 실질적으로 직선, 즉 약 4 ㎛이었다. 도 6b에서, 수직(straight) 단면이 1 ㎛ 미만의 길이를 제공하는 68 nm의 직경 및 다수의 벤드를 갖는 나노와이어(5b)를 측정하기 위하여 사용되었다. 도 6c에서 다수의 벤드를 갖는 41 nm의 직경을 갖는 나노와이어(5c)를 측정하기 위하여 현미경을 사용하였다.
Rm
Figure pct00013
f.d이므로, 도 6a 내지 6c에서 평형 조건 및 따라서 만곡 형태가 상이하다. a-Si:H 층의 두께(Ha)가 일정하기 때문에, 오직 일치하는 직경을 갖는 나노와이어(5)만이 도 6a에서 처럼(여기에서, 조건
Figure pct00014
Figure pct00015
1이 만족되는 것으로 보인다), 직선을 따라 균형되게 발달될 수 있다. 대조적으로, 보다 작은 직경을 갖는 나노와이어는 도 5에서처럼 구부러지는 것으로 보인다.
ITO의 편평한 샘플위에서 도 5-6의 나노와이어를 얻기 위한 실험적 조건은 다음과 같았다:
단계 1 단계 2 단계 3
RF 전력 5W 2W 0
기간 1분 5분 50분
압력 600 mTorr 120 mTorr 진공
가스 유동 속도 100 sccm H2 10 sccm SiH4 0
RF 전극 온도 200℃ 100℃ 200℃
기판 온도 300℃ 100℃ 500℃
규소 나노와이어(5)가 수소 플라즈마 처리의 제 1 단계후 형성된 인듐 방울을 갖는 ITO 층의 표면 부위로부터 성장한다. 그후, 나노와이어는 a-Si:H 층의 매트릭스를 소모하면서 측면으로 성장한다.
따라서, 나노와이어(5)가 두개의 예정된 ITO 전극사이에 형성된 갭(gap)의 어느 한 쪽에 형성되는 것을 가능하게 하여, 전극들을 함께 연결시켜 전기적 연결부를 형성시킨다. 그 후, 조립된 SiNWs의 전기적 네트웍을 만드는 것이 가능하다.
도 7은 10 ㎛로 공간적으로 떨어진 두 ITO 전극(14) 및 (15) 사이에 연결을 형성하는 규소 나노와이어(5)의 예를 보여준다. 양측에 두개의 엷은 구역이 a-Si:H에 의해 덮혀진 ITO 전극들이고, 중심에서 검은 구역은 유일하게 a-Si:H 층을 포함한다. 단일 SiNW가 갭을 가로질러, 두 전극을 함께 전기적으로 연결시킨다.
두 ITO 전극사이에 전기장을 가하여, 두 전류 성분이 연결부를 통과한다: 나노와이어를 통해 흐르는 전류 및 전 구조를 덮는 a-Si:H층을 통해 통과하는 전류.
도 8 및 9는 각각 나노와이어가 없는(도 8) 및 나노와이어가 있는(도 9), 두쌍의 ITO 전극에 의해 얻어진 전류-전압 특성을 보여준다. 전압 스캐닝이 화살표에 의해 나타내진다. 상기 곡선과 함께 연결된 연결부의 나노와이어의 영상이 전도성 측정값과 함께 도 9에 또한 삽입되어 있다.
전류 밀도 ISiNW가 약 6차원 크기로 수소화 비정질 규소 층에서의 전류 밀도(Ia - Si)보다 큰 것을 알 수 있다. 나노와이어를 통한 ITO 전극 연결부 사이에서의 수송 특성은 비정질 규소 층보다 훨씬 높게 전도성인 결정성 SiNW 나노와이어에 의해 매우 크게 좌우된다.
이 결과는 이러한 나노와이어의 다양한 적용을 개발하는 것을 가장 잘 고무시킨다.
기판상에 예정된 패턴의 전기적 및/또는 전자적 접점을 형성하여, 따라서 규소 나노와이어(SiNWs)에 기초하여 나노전기적 부품들을 제조하는 것이 가능하다.
도 10은 반도성(semiconductive) 연결이 본 발명에 따라 얻어진 나노와이어에 의해 형성되고, 나노와이어는 그의 말단중 하나가 트랜지스터의 소스(16)에 연결되고 다른 말단은 트랜지스터의 드레인(1)에 연결된 나노미터 전자 트랜지스터를 제조하기 위한 실시예적 적용을 보여준다. 도 10의 SEM 사진에서, 두 나노와이어중 오직 하나(사진의 바닥에 보다 가까운)가 소스(사진의 좌측)와 드레인(사진의 오른쪽) 사이에 활성 접합을 구성하는 두개의 나노와이어를 볼 수 있다. 사진의 상부쪽의 나노와이어는 활성적이지 않다.
도 11은 나노와이어(5)의 단면을 보여주는 도 10의 트랜지스터(20)의 단면도이다. 규소 나노와이어(5)는 80 nm의 직경을 갖는다. 나노와이어 (5)는 300 nm 두께의 SiNx의 제 1 층으로 덮혀지고, 200 nm 두께의 알루미늄 층이 이어진다. 알루미늄 층에 전압을 걸어 트랜지스터(20)의 작동이 이뤄진다. 따라서, 알루미늄 층은 트랜지스터의 게이트를 구성한다.
도 12는 트랜지스터의 드레인과 소스 사이에 걸어진 상이한 전압 Vds 경우, 및 상이한 게이트 전압 경우의 이러한 트랜지스터에 있어서의 전류-전압 곡선을 보여준다. 상기 전류-전압 곡선은 전자 트랜지스터의 특성을 나타낸다.
본 발명의 방법은 나노와이어의 성장을 안내하는 역할을 한다: 이 성장은 VLS 형 방법에서 처럼 기판의 표면에 수직으로 일어나지 않고, 기판 평면에서 수평으로 일어난다.
기판의 표면에서 금속 산화물을 환원시켜 금속 나노방울을 형성시키는 단계 및 비정질 물질 층을 증착시키는 단계를 조절하는 것은 어닐링 열처리후 수십 나노미터의 직경을 제공하고 수 마이크로미터의 길이에 걸쳐 직선인 형태를 제공하는 나노와이어를 얻도록 변수를 조정하는 역할을 한다.
나노와이어의 결정성 성질은 나노와이어에 놀라울만한 물성을 부여한다. 결정성 나노와이어는 유리하게는 전도성 또는 반전도성이다. 특히, 규소 나노와이어는 그들이 형성된 비정질 규소의 층과 비교할 때 수개 차수(orders) 크기로 개선된 전기 전도성 성질을 갖는다. 나노와이어는 도핑되어, 전자 트랜지스터가 기초하는 PN, NP, PIN, ...접합을 제조하는 것을 가능하게 할 수 있다.
두 전극사이의 반도체 나노와이어의 조절되고 배향된 제조는 나노전자 부품들을 제조하는 것을 가능하게 한다. 도 10 내지 12는 이러한 나노와이어를 반전도성 연결부로 사용하여 트랜지스터를 제조하는 방법을 보여준다.
반도체 나노와이어 제조 방법의 세 단계(금속 액적을 형성, 반도체 물질의 증착, 및 어닐링 열처리)는 단일 진공 증착 반응기에서 수행될 수 있다.
본 발명의 방법은 단일 반응기에서 어닐링 열처리 단계가 이어지는 저온 RF 플라즈마 증착/에칭 방법을 이용한다. 상기 방법은, 나노와이어의 직경이 수십 나노미터이면서, 마이크로미터 보다 훨씬 작은 크기 규모로 나노와이어가 제조될 수 있게 한다. 본 발명의 방법은 서브마이크로(submicronic) 포토리소그래피도 요구하지 않고 나노미터 배열도 요구하지 않아, 대형 규모로 및 매우 큰 크기의 기판상에서 산업화 될 수 있다.
본 발명의 방법은 비교적 저온 방법이다. 사용되는 온도는 250℃ 내지 600℃ 범위이다. 이 범위의 저온 부위에서 작업하는 것이 유리하다.
이들 저온은 예로, 평면 스크린 및 광기전성 기구와 같은 기구에서 널리 사용되는 유리 기판과 양립가능하다.
본 발명의 실시에서, 나노와이어 제조 방법은 미리예정된 경로를 따라 반도체 나노와이어(5)의 안내되거나 조절된 측면 성장의 단계를 포함하여, 나노와이어의 형상을 조절하고, 기판상에서 나노와이어를 직접적으로, 예를들어 한 전극에서 다른 전극으로 성장시키는 것을 가능하게 한다.
반도체 나노와이어(5)가 안내된 측면 성장을 하는 이 단계는 어닐링 열처리 단계 c)동안 수행되고, 여기에서, 반도체 나노와이어(5)는 앞서 예정된 경로를 따르는 가이드 수단을 따라 측방향으로 안내되고 배향된다.
반도체 나노와이어(5)가 안내되어 측면 성장하는 단계는 3개의 가능한 방법 또는 대안적인 방법을 사용하여 수행될 수 있다.
도면 13 내지 19의 실시예에서, 반도체 물질의 박층(4)는 수소화 비정질 규소(a-Si:H)의 층이고, 금속 산화물 층(2)은 ITO의 층이며, 반도체 나노와이어(5)는 결정성 규소 나노와이어이다.
도 13 및 14에 나타난 바와 같이, 제 1 가능한 방법은 가이드 수단을 형성하 기 위하여 반도체 물질의 채널(21)을 한정하거나 트레이싱하는(tracing) 것으로 구성되며, 이 수단은 반도체 나노와이어(5)의 성장을 안내하기 위한 유일한 공급 전구체이다. 도 13 및 14의 실시예에서, 트랜지스터 물질의 채널(21)은 에칭하여 얻어지는 수소화 비정질 규소의 채널이다.
도 13은 안내된 측면 성장의 제 1 방법에 의해 얻어지는 결정성 규소 나노와이어(5)를 보여주는 SEM 사진이다.
도 14는 안내된 측면 성장의 제 1 방법의 원리를 보여주는 도식이다.
수소화 비정질 규소의 채널(21)을 형성하는 이 작업은 플라즈마-보조 증착 단계 b)와 어닐링 열처리 단계 c)사이에서 수행된다. 이는 에칭 작업으로 구성된다.
도 13에서, 약 12 ㎛의 길이를 제공하는 수소화 비정질 좁은 채널(21)(짙은 대조 제공)은 세개의 빈 구역(엷은 대조 제공)사이에 한정된다.
결정성 규소 나노와이어(5)가 처리 단계 c)동안 도면에서 우측에서 좌측으로 수소화 비정질 규소 채널(21)에서 성장하였다. 결정성 규소 나노와이어(5)는 수소화 비정질 규소에 의해 부과된 경로를 따라갔다. 결정성 규소 나노와이어(5)의 직경 RW는 인듐 나노방울(3)의 직경 Rm 보다 약간 작다.
바람직한 방법에서, 수소화 비정질 규소 채널(21)의 직경은 인듐 나노방울(3)의 직경과 실질적으로 같아, 결정성 규소 나노와이어(5)의 측면 이동에 효과적인 구속(constraint)을 부과한다.
결정성 규소 나노와이어(5)의 크기 및 형태는 수소화 비정질 규소 채널(21)의 크기에 의해 영향을 받는다. 보다 큰 크기의 수소화 비정질 규소 채널(21)을 제공하는 영역(A)에서, 결정성 규소 나노와이어(5)는 넓고 파동친다. 영역(B)에서, 수소화 비정질 규소 채널(21)은 보다 좁고, 보다 좁고 직선인 결정성 규소 나노와이어(5)의 일 부분에 이른다.
수소화 비정질 규소 채널(21)은 구역(A)로 부터 구역(B)로 가면서 보다 좁아지기 때문에, 채널의 유효 크기(Rch)가 인듐 나노방울(3)의 크기보다 작아지게 된다.
구역(B)에서, 결정성 규소 나노와이어(5)는 인듐 나노방울(3)뒤에서 끌어당겨져, 그쪽으로 당겨져 와이어가 늘여져 변형된다(직경 Rm에서 감소).
수소화 비정질 규소 채널(21)을 한정하거나 트레이싱하는 것으로 구성된 방법은 나노와이어(5)가 성장하는 방향뿐만 아니라 나노와이어(5)의 형태 및 내부 스트레스 상태를 조절하기 위한 효과적이고 재현가능성 있는 조절 수단을 제공한다.
또한, 도 15 및 16에 나타난 바와 같이, 반도체 나노와이어(5)의 안내된 측면 성장을 수행하는 제 2의 가능한 방법이 있다.
도 15는 상기 제 2 안내된 측면 성장 방법을 사용하여 얻어진 결정성 규소 나노와이어(5)의 두개의 SEM 사진을 보여준다.
도 16은 상기 제 2 안내되는 측면 성장 방법이 기초하는 원리를 보여주는 도식이다.
상기 제 2 방법은 기판(1)상에 계단(23)을 형성하는 작업을 포함한다. 기판(1)상에 계단(23)을 형성하는 이 작업은 금속 산화물 층(2)을 증착하면서, 단계 a)전에 수행된다. 이 금속 산화물 층 증착 단계 (2)는 기판(1)상에 하나 이상의 금속 산화물 패드 또는 예로 ITO(32)의 기판(32)를 형성하는 구실을 한다. ITO 기판(32)의 형상은 조절될 수 있다. 계단(23)은 상기 ITO 기판(32)의 주변에 형성된다.
그 후, 계단(23)은 그의 일반적인 계단 형상을 유지하면서, 플라즈마-보조 증착 단계 b)동안 반도체 물질의 박층(4)에 의해 덮혀진다.
계단(23)은 수소화 비정질 규소와 같은 반도체 물질의 층(4)에 의해 덮혀진 측벽(24)를 갖고, 이는 미리예정된 경로를 따라 금속 산화물 층(2)위에 측면으로 연장되어 가이드 수단을 형성한다. 측벽(24)는 바람직하게는 기판(1)의 표면에 수직이다. 이는 기판(1)의 표면에 수직인 대신에 동등하게 잘 경사질 수 있다. 측벽(24)는 기판(1)의 수평 표면과 함께 하여 코너(corner)(25)를 형성한다.
이 계단(23)은 인듐 나노방울(3)의 이동을 제한하여 이를 미리예정된 성장 경로를 따라 안내한다.
도 15의 좌측 사진에 나타난 바와 같이, 결정성 규소 나노와이어(5)의 성장은 계단(23)을 갖지않는 자유 구역(C)에서 및 미리형성된 계단(23)을 제공하는 모델화된(modeled) ITO 기판(32)(예로, 100 nm의 두께를 갖는다)상에서 출발한다.
결정성 규소 와이어(5)가 계단(23)의 코너(25)에 도달할 때, 이는 포획되어(trapped), 측벽(24)를 따라 발전한다.
촉매가 코너(25)에 있을 때, 추가의 흡수(absorption) 계면이 계단(23)의 수직 측벽(24)상에 형성되어 인듐 나노방울(3)을 포획하여, 이는 코너(25)를 따라 이동하여, 잘 정렬된 결정성 규소 나노와이어(5)를 생성한다.
결정성 규소 나노와이어(5)의 보다 정확한 안내는 보다 작은 인듐 나노방울(3)(직경은 60 nm 내지 110 nm이다)로 수행된다. 결정성 규소 나노와이어(5)는 계단(23)에 보다 밀접하게 결합된다.
계단(23)의 코너(25)에 걸쳐 위치를 잡을 정도로 큰, 즉 두개의 접촉 점, 하나는 수직 측벽(24)와 다른 하나는 기판(1)의 수평 표면과 접촉하지만 코너(23)과 접촉하지 않을 정도로 큰 나노방울(3)경우, 두개의 실질적으로 평행한 결정성 규소 나노와이어(5)가 계단(23)을 따라 형성된다.
유사한 직경을 갖는 한 쌍의 결정성 규소 나노와이어(5)가 단일 나노방울(3)을 사용하여 생성된다. 2 ㎛의 직경을 갖는 나노방울을 갖고 테스트를 하였다.
이 한 쌍의 결정성 규소 나노와이어(5)는 나노방울(3)상에 공존하지만 코너(25)에 의해 분리된 두개의 독립적인 핵생성(nucleation) 중심으로부터 얻어진다.
결정성 규소 나노와이어(5)의 안내된 측면 성장의 제 2 방법으로, 규소 나노-고리 구조(26)과 같은 보다 복잡한 나노와이어 형상을 얻는 것이 가능하다.
고리 구조(26)의 말단에 의해, 상기 나노-고리 구조(26)에의 전기적 접근성이 제공되고, 이 말단들은 좁은 분리된 공간(27)에 의해 서로 분리되어 있다.
변형예로서, 나노와이어(5)를 제조하는 방법은 단계 a)와 단계 b)사이에 유전체 물질 층(33)에 계단(23)을 형성하기 위하여 유전체 물질 층(33)을 에칭하는 단계가 이어지는 유전체 물질 층(33)을 증착하는 단계를 포함한다. 이 유전체 물질(33)은 바람직하게는 질화 규소이다.
유전체 물질 층(33) 및 금속 산화물 층(2)는 이어서 단계 b)동안 반도체 물질의 박층(4)에 의해 덮혀진다.
또한, 도 17 및 18에 나타난 바와 같이, 결정성 규소 나노와이어(5)의 안내된 측면 성장의 제 3 방법이 있다.
도 17은 안내된 측면 성장의 제 3 방법에 의해 얻어진 결정성 규소 나노와이어(5)의 SEM 사진을 보여준다.
도 18은 안내된 측면 성장이 기초하는 원리를 보여주는 도식이다.
결정성 규소 나노와이어(5)의 안내된 측면 성장의 제 3 방법은 단계 b)와 반도체 물질의 박층(4)를 증착하고 어닐링 열처리하는 단계 c)사이에 반도체 물질의 박층(4)에 경계 또는 에지(edges)(28)를 형성하는 작업 b')를 포함한다.
도 17 및 18의 실시예에서, 반도체 물질의 박층(4)는 수소화 비정질 규소의 박층이다.
도 17의 실시예에서, 200 nm의 폭을 갖는 트렌치(trenches)는 120 nm의 두께를 갖는 수소화 비정질 규소 층(4)에 촛점을 맞춘 Ga+ 이온의 집중 이온 빔(FIB)에 의해 에칭된다. 수소 플라즈마 처리후 ITO/Cg 기판상에 수소화 비정질 규소 층(4)를 증착시켰다.
이들 트렌치(29)는 그의 어느 한 쪽에 경계 또는 에지(28)를 갖는다. 상기 트렌치(29)는 미리예정된 경로를 따라 에칭되고 나노와이어(5)를 안내하기 위한 수단을 형성한다.
어닐링 열처리 단계 c)후, 트렌치(29)의 경계상에 위치한 금속 나노방울(3)은 활성화되고, 수소화 비정질 규소안에 에칭된 경계(28)를 따라 이동하여, 에칭된 트렌치(29)의 양 측면과 잘 정렬된 결정성 규소 나노와이어(5)를 생성한다.
이 제 3 방법에 의해 얻어진 결정성 규소 나노와이어(5)는 제 1 및 제 2 방법에 의해 얻어진 것보다 직선이고,
Figure pct00016
Figure pct00017
1을 의미한다.
이는 수소화 비정질 규소안에 에칭된 경계(28)를 따라 성장하는 결정성 규소 나노와이어(5) 경우만 오직 가능한 독특한 자가-조정 메카니즘의 결과이다.
도 18에 나타난 바와 같이, 금속 나노방울(3)은 결정성 규소 나노와이어(5)에 의해 뒤에서 밀어질 때, 금속 나노방울(3)은 빈 측면(30)쪽으로 기울때, 자가 조정하는 것이 가능하다(도 18에서 위치 1 로부터 위치 2로 변이(transition)에 의해 나타내진 바와 같이).
이 방법으로, 규소 트렌치(29)의 경계(28)에서의 유효흡수(absorption) 폭이
Figure pct00018
Figure pct00019
1의 성장 평형 조건을 유지하기 위하여 조정될 수 있다(및 R<Rm으로 감소됨).
대조적으로, 금속 나노방울(3)이 경계로부터 떨어져 이동할 때, 이는 매우 만곡된 결정성 규소 나노와이어(5)를 형성한다.
안내된 성장의 제 3 방법 경우, 이는
Figure pct00020
>1 경우에 결정성 규소 나노와이어(5)가 경계(28)로 부터 떨어져 이동하고 만곡되는 대신에 정확히 경계(28)을 따라 발달하도록 하기 위하여 바람직하다.
안내된 성장의 상기 세 가지 방법을 비교하여, 규소 채널을 한정하는 것보다 경계를 한정하는 것이 보다 간단하다는 것을 알 수 있다.
안내된 성장의 제 3 방법은 원하는 경로를 따라 결정성 규소 나노와이어(5)의 성장을 안내하는 제 1 방법보다 더 유리하고 희망적이다.
그럼에도 불구하고, 비정질 규소 채널을 형성하는 것에 기초한 안내된 성장의 제 1 방법은 결정성 규소 나노와이어(5)에서 스트레스 상태를 조절하는데에 보다 효과적이고, 이는 고성능 나노전자 장치를 설계하고 제조하는 데에 매우 중요할 수 있다.
또한, 성장의 제 1 방법은 평면 표면상에서 실시될 수 있을 뿐만 아니라 3차원적 물품의 표면에서도 실시될 수 있어, 결정성 규소 나노와이어(5)의 기능적 3차원적 네트웍을 설계하고 제조하는 것을 가능하게 한다. 이는 3D 집적회로 및 나노-전자-기계적 시스템에서의 적용에 길을 열어 놓는다.
본 발명은 또한 트랜지스터와 같은 전자 장치를 제조하는 방법에 관한 것이다.
상기 제조 방법은 반도체 나노와이어(34)의 성장을 개시하기 위한 구역을 한정하기 위해 기판(1)상에 금속 산화물 층(2)을 형성하는 단계 d)를 포함한다.
상기 방법은 또한 반도체 나노와이어(5)를 성장시키기 위한 하나 이상의 가이드 수단을 형성하는 단계 e)를 포함한다. 각 가이드 수단은 반도체 나노와이어 성장을 개시하기 위한 구역(34)를 기능성 경로를 한정하기 위하여 반도체 나노와이어 성장을 종료시키기 위한 구역(35)에 연결한다.
상기 제조 방법은 각각의 가이드 수단을 따라 반도체 나노와이어(5)의 안내된 성장을 달성하기 위하여 단계 a), b), 및 c)를 수행하여 하나 이상의 반도체 나노와이어(5)를 제조하기 위한 단계 f)를 포함한다. 단계 c)동안, 각 반도체 나노와이어(5)는 반도체 나노와이어 성장 개시 구역(34)에서 그의 성장을 개시하거나 시작하고, 반도체 나노와이어 성장 종료 구역(35)까지 성장을 계속한다.
도 19는 본 발명의 이 방법을 사용하여 얻어진 박막 트랜지스터/필드(field) 효과 트랜지스터(TFT/FET)의 도식이다.
상기 트랜지스터는 기판(1)에 의해 수반되는 소스(S), 드레인(D), 및 게이트(G)를 포함한다.
트랜지스터에서 결정성 규소 나노와이어(5)를 수행하기 위하여, 나노와이어(5)의 성장을 개시하거나 자극하기 위한 개시 위치를 한정하고, 원하는 경로를 따라 기능적인 회로에서 직접적으로 나노와이어(5)의 형태 및 배치를 조절하며, 나노와이어(5)를 전자적으로 절연시키는 것이 필요하다. 상기 방법은 아래에서 상세히 기술된다.
먼저, ITO 피복 구역을 반도체 나노와이어 성장을 개시하기 위한 구역(34), 즉 나노와이어(5)의 성장이 출발하는 구역(단계 d)로 한정하였다. 이 ITO 피복 구역은 ITO 패드를 형성한다. ITO는 기판(1) 전체를 덮지 않는다.
그 후, 단계 e)를 적용하였다. 기판(1)을 질화 규소와 같은 유전체 물질층(33)로 덮었다. 이 유전체 물질 층(33)은 예로 50 nm 내지 500 nm 범위의 두께를 제공할 수 있다. 유전체 물질은 SiO2, HfO2, 또는 고 유전 상수를 갖는 물질일 수 있다.
유전체 물질 층(33)이 이어지는 증착 단계에 유전체 물질 층(33)에 계단(23)을 형성하기 위하여 유전체 물질(33)을 에칭하는 단계가 이어진다.
도 19에서, 창(windows)이 , 예로 이온 에칭에 의해 유전체 물질 층(33)에서 개방되어 있다. 창(31)의 하나가 평면 고체-액체-고체(IPSLS) 성장 메카니즘에 의해 나노와이어 성장을 개시하기 위한 활성 구역으로 정의된 ITO 구역에 개방되어 있다.
이 에칭동안, 계단(23)을 갖는 유전체 물질(33')의 트렌치 또는 채널이 형성되었다. 이들 계단(23)은 반도체 나노와이어(5)의 성장을 안내하는 역할을 한다. ITO 패드의 일 부분과 유전체 물질의 트렌치(33')의 일부분은 접촉해 있다. 유전체 물질의 트렌치(33')의 일부는 상기 ITO 패드의 일부를 덮을 수 있다.
그 후, 단계 f)가 적용된다. ITO 층(2)을 금속 산화물 층(2)의 표면에 금속 나노방울(3)을 형성하기 위하여 단계 a)동안 수소 플라즈마에 노출시킨다.
그 후, 단계 b)에서 반도체 물질 박층(4)의 저온 온도 플라즈마-보조 증착이 수행된다.
도 19의 실시예에서, 상기 단계 b)후 수소화 비정질 규소 층(보이지 않음)이 ITO 층(2), 유전체 물질의 트렌치(33') 및 기판(1)을 덮는다.
그 후, 처리 단계 c)동안, 두개의 규소 나노와이어(5)가 발달하기 시작하여 반도체 나노와이어 성장 개시 구역(34)(노출된 ITO 구역)으로 부터 반도체 나노와이어 성장 종료 구역(35)까지 신장된다.
각 유전체 물질의 트렌치(33')의 계단(23)은 금속 나노방울(3)의 이동을 트랩하여(traps), 이를 계단(23)의 형상에 의해 미리 예정된 기능성 경로를 따라 안내한다.
도 19의 실시예에서, 이 경로는 직선이다.
안내된 성장 과정동안, 나노와이어(5)의 직선 외관 및 만곡은 조절하에 있다. 결정성 규소 나노와이어(5)의 채널의 수는 또한 정확히 조절될 수 있다.
나머지의 반도체 물질(a-Si:H)은 저온 수소 플라즈마 에칭(<100 ℃)에 의해 제거될 수 있고, 이에 의해 결정성 규소 나노와이어(5)의 결정성은 유지된다.
이 실시예에서, 본 발명의 방법은 전기적으로 완전히 분리된 두개의 트랜지스터 채널을 형성하는 실질적으로 평행하고 직선의 결정성 나노와이어(5)를 갖는 트랜지스터를 얻는다.
이어서, 소스(S), 드레인(D), 및 게이트(G)가 기판(1)에 부가된다. 두개의 결정성 나노와이어(5)는 트렌지스터의 소스(16), 드레인(17) 및 게이트(18)사이에 반도성 연결을 형성한다.
유전체 물질의 트렌치(33')는 나노와이어(5)의 성장을 안내하고 또한 이들을 전자 장치의 나머지로 부터 전기적으로 분리시키는 역할을 한다.
도 20a 및 20b는 전자 장치의 나노와이어(5)의 각각의 SEM 사진이다.
도 20a는 질화 규소층(33)에서 에칭된 두개의 계단(23)을 갖는 전자 장치를 보여준다. 질화 규소층(33)은 실질적으로 비정질 규소 층으로 덮혀졌다. 두개의 직선 결정성 규소 나노와이어(5)가 이들 두 계단(23)을 통해 각각 형성된다. 결정성 규소 나노와이어(5)가 성장한 후, 비정질 규소 층은 에칭에 의해 제거되었다.
도 20b)는 질화 규소층(33)에서 에칭된 하나의 계단(23)을 갖는 전자 장치를 보여준다. 창(31)은 에칭에 의해 질화 규소층(33)에서 개방되어 계단(23)을 형성한다. 이어서, 질화 규소 층(33)은 비정질 규소 층으로 덮혀졌다. 결정성 규소 나노와이어(5)는 이 계단(23)을 따라 성장하였고, 비정질 규소 층은 에칭에 의해 제거되었다.
규소를 이용하는 이 실시예는 예를 들어 게르마늄과 같은 다른 물질로 바꿔질 수 있다.
본 발명의 방법은 또한 생물학적 또는 기계적 센서와 같은 트랜지스터외의 전자 장치에 사용될 수 있다. 나노와이어는 예를 들어 광도파관으로서 작용할 수 있다.
따라서, 계단 형성(계단(23))에 기초한 본 발명의 방법은 결정성 규소 나노와이어(5)의 위치, 경로, 형태, 및 수를 효과적으로 조절하는 것을 가능하게 한다.
다수의 결정성 규소 나노와이어(5)가 작동에 적절한 전자 장치를 형성하는 데에 요구되는 공간적 및 전자적 분리를 유지하면서 결정성 규소 나노와이어(5)의 기능적 매트릭스를 형성하기 위하여 기판상에 바로 형성될 수 있다.
결정성 규소 나노와이어(5)는 결정성 규소 나노와이어(5)의 매트릭스의 각 결정성 규소 나노와이어(5)의 도핑 프로파일을 조절하여 도핑될 수 있다.
(1) 기판
(2) 금속 산화물 박층
(3) 금속 액적
(4) 수소화 비정질 규소(a-Si:H) 박층
(5) 나노와이어
(6) 진공 챔버
(7) 샘플 홀더
(8) RF 발생기(9)
(10) 펌프 수단(11)
(12) 실란 플라즈마
(21) 채널
(23) 계단
(28) 에지
(29) 트렌치
(31) 창
(33) 유전체 물질 층

Claims (15)

  1. 기판(1)상에 반도체 나노와이어(5)를 제조하는 방법으로서,
    a) 금속 산화물 층(2)을 환원시키고, 또한 금속 산화물 층(2)의 표면에 반지름(Rm)의 금속 나노 방울(3)을 형성하기에 적절한 기간 t 동안 전력(power)(P)의 수소 플라즈마에 금속 산화물 층(2)을 노출시키는 단계;
    b) 상기 금속 나노방울(3)을 포함하는 금속 산화물 층(2)에, 금속 나노방울(3)을 덮기에 적절한 두께(Ha)를 갖는 반도체 물질의 박층(4)을 저온 플라즈마-보조 증착시키는 단계; 및
    c) 금속 나노방울(3)로 부터, 박층(4)으로서 증착된 반도체 물질의 촉매 작용에 의해 반도체 나노와이어(5)의 측면 성장을 활성화시키기 위하여 금속 나노방울(3)의 용융점 이상의 온도 T의 진공하에서 어닐링 열처리하는 단계를 포함하는 것을 특징으로 하는, 금속 산화물 층(2)을 포함하는 기판(1)상에 반도체 나노와이어(5)를 제조하는 방법.
  2. 제 1 항에 있어서, 박층(4)으로 증착되는 반도체 물질은 규소(Si), 게르마늄(Ge), 탄소(C), 또는 이들 물질의 합금(SiGe, SiC, 또는 SiGeC)으로부터 선택되고, 상기 반도체 물질은 비정질, 미정질 또는 다결정질 형태로 증착되는 것을 특징으로 하는, 반도체 나노와이어(5)의 제조 방법.
  3. 제 2 항에 있어서, 상기 박층(4)의 물질은 두께(Ha)를 갖는 수소화 비정질 규소(a-Si:H)인 것을 특징으로 하는, 규소 나노와이어(5)의 제조 방법.
  4. 제 2 항에 있어서, 상기 박층(4)의 물질은 두께(Ha)를 갖는 수소화 비정질 탄소(a-C:H)인 것을 특징으로 하는 탄소 나노와이어(5)의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 금속 산화물(2)이 인듐의 산화물(InO), 주석의 산화물(SnO2), 아연의 산화물(ZnO), 인듐 주석 합금(ITO), 또는 ZnO/ITO 또는 ZnO/SnO2의 다층 시스템인 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 금속 나노방울(3)의 반지름(Rm)은 알려져 있고, 반도체 층(4)의 증착 기간은 증착 층(4)의 두께(Ha)와 반지름(Rm)사이에 예정된 비
    Figure pct00021
    을 얻게 결정되고, 상기 비
    Figure pct00022
    은 나노와이어(5)의 측면 성장을 보장하기에 적절한 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  7. 제 5 항에 있어서, 상기 비
    Figure pct00023
    은 1이어서 나노와이어(5)의 형태는 나노와이어(5)의 직경의 수 십배 내지 100배 초과의 범위의 길이에 걸친 직선인 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 전극(14, 15)을 형성하기 위해 금속 산화물 층(2)을 국소적으로 마스킹하는 단계를 추가로 포함하며, 나노와이어(5)의 성장은 두 전극 사이에서 수행되는 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 어닐링 열처리 단계 c)동안 가이드 수단을 형성하는 단계를 포함하고, 반도체 나노와이어(5)의 측면으로의 성장은 미리 정한 경로를 따르는 상기 가이드 수단에 따라 안내되는 것을 특징으로 하는 나노와이어(5)의 제조 방법.
  10. 제 9 항에 있어서, 상기 가이드 수단을 형성하는 단계는, 상기 가이드수단을 형성하는 반도체 물질의 채널(22)을 형성하는 것으로 구성되는 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  11. 제 9 항에 있어서, 상기 가이드 수단을 형성하는 단계는 기판(1)상에 한 계단(23)을 형성하는 것으로 구성되고, 상기 계단(23)은 측벽(24)을 갖고, 상기 가이드 수단을 형성하는 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  12. 제 11 항에 있어서, 단계 a)와 단계 b)사이에 유전체 물질의 층(33)을 증착하고, 상기 유전체 물질의 층(33)을 에칭하는 단계가 이어져 상기 유전체 물질의 층(33)에 상기 계단(23)을 형성하는 것을 특징으로 하는, 나노와이어(5)의 제조 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 따른 기판(1)을 포함하는 전자장치를 제조하는 방법으로,
    d) 반도체 나노와이어의 성장을 개시하기 위한 구역(34)을 정하기 위하여 상기 기판(1)상에 금속 산화물 층(2)을 형성하는 단계;
    e) 반도체 나노와이어의 성장을 위한 하나 이상의 가이드 수단을 형성하는 단계로서, 각 가이드 수단은 기능적 경로를 정하기 위하여 상기 반도체 나노와이어 성장 개시 구역(34)을 반도체 나노와이어 성장을 종료시키기 위한 구역(35)에 연결해주는 단계; 및
    f) 단계 c)동안 각각의 가이드 수단을 따라 반도체 나노와이어(5)의 안내된 성장을 수행하기 위해 단계 a), b), 및 c)을 적용하여 하나 이상의 반도체 나노와이어(5)를 제조하는 단계로서, 각 반도체 나노와이어(5)는 반도체 나노와이어 성장 개시 구역(34)에서 그의 성장을 개시하고 그의 성장을 반도체 나노와이어 성장 종결 구역(35)까지 계속하는 단계를 포함하는 것을 특징으로 하는, 기판(1)을 포함하는 전자 장치의 제조 방법.
  14. 제 13 항에 있어서, 단계 e)동안 단계 a) 및 b)사이에 기판(1)과 금속 산화물 층(2)상에 유전체 물질 층(33)을 증착하는 단계가 수행되고, 유전체 물질(33)을 증착하는 상기 단계는 상기 유전체 물질 층(33)에 계단(23)을 형성하기 위하여 상기 유전체 물질(33)을 에칭하는 단계가 이어지며, 상기 계단(23)은 반도체 나노와이어(5)의 성장을 위한 가이드 수단을 형성하는 것을 특징으로 하는, 전자 장치의 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 따른 방법에 의해서 얻어진 하나 이상의 반도체 나노와이어(5)에 기초한 나노미터 트랜지스터로서, 상기 나노와이어(5)중 하나는 상기 트랜지스터의 소스(16), 드레인(17), 및 게이트(18)사이에 반도성 연결을 형성하기에 적절한 나노미터 트랜지스터.
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