KR100834896B1 - 반도체 나노 구조체 및 이의 제조방법과, 이를 포함하는반도체 소자 - Google Patents

Abstract

본 발명은 반도체 나노 구조체 및 이의 제조방법과, 이를 포함하는 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 기판 상에 티타늄 박막을 형성하는 단계; 상기 티타늄 박막 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트를 형성하는 단계; 상기 다공성 나노 템플레이트의 기공 하부에 기판에 대해 수직이 되도록 1차원 나노 구조체를 성장시키는 단계; 상기 다공성 나노 템플레이트를 제거하는 단계; 상기 티타늄 박막 상의 수직 성장된 1차원 나노 구조체 사이에 니켈을 전기 도금으로 증착하는 단계; 제1차 열처리 공정을 수행하여 상기 전기 도금된 니켈의 일부를 니켈 실리사이드로 변태시키는 단계; 니켈 실리사이드를 제외한 니켈을 선택적으로 식각하는 단계; 및 제2차 열처리 공정을 수행하는 단계를 포함하여 제조되는 반도체 나노 구조체 및 이의 제조방법과 이를 포함하여 제조되는 반도체 소자에 관한 것이다.

본 발명에 따른 반도체 나노 구조체는 일측에 니켈 실리사이드를 포함하여 반도체 소자로 사용시 낮은 접촉 저항 수치를 가져 반도체 소자의 구동성을 향상시키고, 좁은 면적에서 고밀도로 성장되어 높은 전류 구동력을 얻는다.

다공성 나노 템플레이트, 니켈 실리사이드, 반도체 나노선, 반도체 소자

Description

반도체 나노 구조체 및 이의 제조방법과, 이를 포함하는 반도체 소자{SEMICONDUCTOR NANO-STRUCTURE, METHOD FOR MANUFACTURING THEREOF, AND SEMICONDUCTOR DEVICE COMPRISING THE SAME}

도 1은 본 발명의 일 실시예에 따른 반도체 나노선의 제조방법을 보여주는 순서도이다.

도 2는 실리콘 기판에 티타늄 박막이 형성됨을 보여주는 단면도이다.

도 3은 실리콘 기판/티타늄 박막 상에 다공성 나노 템플레이트가 형성됨을 보여주는 단면도이다.

도 4는 양극 산화법에 따른 다공성 나노 템플레이트의 형성을 보여주는 단면도이다.

도 5는 다공성 나노 템플레이트에 1차원 나노 구조체가 성장됨을 보여주는 단면도이다.

도 6은 실리콘 기판/티타늄 박막 상에 1차원 나노 구조체가 위치함을 보여주는 단면도이다.

도 7은 실리콘 기판/티타늄 박막/1차원 나노 구조체에 니켈이 도금 증착됨을 보여주는 단면도이다.

도 8은 열처리 후 1차원 나노 구조체에 니켈 실리사이드가 형성됨을 보여주 는 단면도이다.

도 9는 니켈 실리사이드가 존재하는 반도체 나노 구조체를 보여주는 단면도이다.

도 10은 1차원 나노 구조체의 일측에 니켈 실리사이드가 존재하고, 타측에 촉매가 존재하는 반도체 나노 구조체를 보여주는 단면도이다.

도 11은 기판 상에 반도체 나노 구조체가 형성됨을 보여주는 입체 모식도이다.

도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여주는 순서도이다.

도 13은 본 발명의 제1 구현예에 반도체 소자를 보여주는 모식도이다.

도 14는 본 발명의 제2 구현예에 반도체 소자를 보여주는 모식도이다.

도 15는 본 발명의 제3 구현예에 반도체 소자를 보여주는 모식도이다.

본 발명은 다공성 나노 템플레이트를 이용하여 제조된 반도체 나노 구조체 및 이의 제조방법과, 이를 포함하는 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자의 접촉 저항을 낮추고 높은 전류 구동력을 가질 수 있는 반도체 나노 구조체 및 이의 제조방법과, 이를 포함하는 반도체 소자에 관한 것이다.

현재의 반도체 제조 공정에 있어서 극소 패턴을 얼마나 신뢰성 있게 형성하 느냐에 반도체 소자의 미세화 및 집적화가 좌우된다. 물론 현재의 기술은 앞으로 발전하여 패턴의 선폭이 약 50 내지 70 nm급의 소자를 직접화 할 수 있을 것으로 예상된다.

그러나 기존의 반도체 제조 공정은 공정 특성상 수 나노미터 이하의 소자의 제조에 있어서는 그 한계가 있고, 반도체 패터닝 및 식각 기술에 의존하는 액티브 영역의 분할 또한 그 한계가 있다. 또한, 종래의 CMOS 소자로서 채널이 기판 표면에만 형성되어 구동 전하 농도가 낮게 되는 문제가 있다.

이를 개선하기 위해 선도기업체에서 반도체 액티브 영역을 여러 개로 쪼개어 2면 혹은 3면이 게이트 전극에 둘러싸일 수 있게 하는 더블(double) 혹은 트리플-게이트(triple-gate)의 제조를 검토하는 단계에 있다.

기존의 반도체 패터닝 및 식각 기술에 의존하는 액티브 영역의 분할은 그 한계가 있으며, 현재는 대략 50 nm 이하의 폭을 절개하는 것이 어려운 것으로 알려지고 있다. 또한 이런 방식에 의해 절개되는 액티브 영역은 비록 1차원이라 할지라도 삼각형(triangular) 혹은 직사각형(rectangular)의 막대로 구성되며 실린더형의 반도체 나노 구조체는 기존의 top-down 방식으로는 제조가 불가능하다.

이러한 문제점을 해결하기 위해 현재 연구 중인 방법으로 실리콘 웨이퍼 기판에 실리콘 나노선을 성장시키는 방법이 있다. 그러나 이렇게 나노선을 성장시킬 경우 상기 나노선과 웨이퍼 간의 접촉 특성이 낮아 이에 대한 해결이 우선시되어야 한다.

한편 현재 연구 중인 고성능 로직 디바이스(high-performance logic device) 에서는 그 디멘젼(dimension)이 작아짐에 따라 소오스/드레인 접합부에 기생저항이 증가하거나, 금속-반도체 간의 접촉저항이 증가하여 디자인룰에 따른 소자의 성능이 향상되지 않는다. 이를 해결하기 위하여 소오스/드레인 및 게이트 지역에 실리콘과 금속 간의 고상 반응을 통해서 저저항의 오믹 접촉(Ohmic contact)을 이루는 실리사이드를 형성하는 공정이 필수적으로 사용되고 있다.

이에 본 발명자들은 실리콘 나노선을 수직으로 성장시키기 위해 다공성 나노 템플레이트를 이용하고, 기판과 상기 다공성 나노 템플레이트와의 접촉능을 높이기 위해 이들 사이에 티타늄 박막을 형성하고, 오믹 접촉을 얻기 위해 일측에 니켈 실리사이드를 형성하는 반도체 나노 구조체를 제조하고, 이를 반도체 소자에 적용하여 본 발명을 완성하였다.

본 발명의 목적은 다공성 나노 템플레이트를 이용하여 제조된 반도체 나노 구조체의 제조방법 및 이로써 제조된 반도체 나노 구조체를 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체 나노 구조체를 포함하는 반도체 소자 및 이의 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명은

반도체 기판 상에 티타늄 박막을 형성하는 단계;

상기 티타늄 박막 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트를 형성하는 단계;

상기 다공성 나노 템플레이트의 기공 하부에 기판에 대해 수직이 되도록 1차원 나노 구조체를 성장시키는 단계;

상기 다공성 나노 템플레이트를 제거하는 단계;

상기 티타늄 박막 상에 수직 성장된 1차원 나노 구조체 사이에 니켈을 전기 도금으로 증착하는 단계;

제1차 열처리 공정을 수행하여 상기 전기 도금된 니켈의 일부를 니켈 실리사이드로 변태시키는 단계;

니켈 실리사이드를 제외한 니켈을 선택적으로 식각하는 단계; 및

제2차 열처리를 수행하는 단계

를 포함하는 반도체 나노 구조체의 제조방법을 제공한다.

또한 본 발명은 상기 단계를 거쳐 제조된 반도체 나노 구조체를 제공한다.

상기 반도체 나노 구조체는 나노선, 나노 튜브 및 나노선 외부에 산화막이 형성된 나노 케이블 형태로 이루어진 군에서 선택된 1종의 형태를 가지며, Si 단독, 상기 Si와 Ge, C, Ga, As, P, B, Zn, Se, S, Cd, Sn, Al, In, SiO₂, SiGe, GaAs, AlGaAs, GaAsP, InAs, Sn, InAsP, InGaAs, AlAs, InP, GaP, ZnSe, CdS, ZnCdS, CdSe 및 이들의 조합으로 이루어진 군에서 선택된 1종의 재질을 포함한다.

또한 본 발명은 상기 제조된 반도체 나노 구조체를 포함하는 반도체 소자를 제공한다.

이때 상기 반도체 소자는 전술한 단계를 거쳐 제조된 반도체 나노 구조체의 표면에 게이트 산화막을 형성하는 단계, 및 상기 반도체 나노 구조체 사이에 소스/게이트/드레인 영역을 포함하는 채널을 형성하는 단계를 포함하여 제조한다.

이하 본 발명을 더욱 상세히 설명한다.

본 발명에 의해 제조된 반도체 나노 구조체는 직경이 작고 높은 직진성을 가져 반도체 소자에 적용 가능하고, 니켈 실리사이드를 형성하여 오믹(ohmic) 접촉이 가능하여 구동 및 동작 특성이 우수한 반도체 소자로 적용된다.

도 1은 본 발명의 일 실시예에 따른 반도체 나노 구조체의 제조방법을 보여주는 순서도이다.

도 1을 참조하면, 상기 반도체 나노 구조체는

S1) 반도체 기판 상에 티타늄 박막을 형성하는 단계;

S2) 상기 티타늄 박막 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트를 형성하는 단계;

S3) 상기 다공성 나노 템플레이트의 기공 하부에 기판에 대해 수직이 되도록 1차원 나노 구조체를 성장시키는 단계;

S4) 상기 다공성 나노 템플레이트를 제거하는 단계;

S5) 상기 티타늄 박막 상에 수직 성장된 1차원 나노 구조체 사이에 니켈을 전기 도금으로 증착하는 단계;

S6) 제1차 열처리 공정을 수행하여 상기 전기 도금된 니켈의 일부를 니켈 실리사이드로 변태시키는 단계;

S7) 니켈 실리사이드를 제외한 니켈을 선택적으로 식각하는 단계; 및

S8) 제2차 열처리 공정을 수행하는 단계를 포함한다.

이하 각 단계별로 더욱 상세히 설명한다.

S1 ) 티타늄 박막 형성 단계

단계 S1)에서는 반도체 기판(2) 상에 티타늄 박막(4)을 500 내지 1000 Å 의 두께로 형성한다(도 2 참조).

상기 반도체 기판(2)은 반도체 소자에 사용되는 통상의 재질이 가능하며, 대표적으로 Si, Ge, C, Ga, As, P, B, Zn, Se, S, Cd, Sn, Al, In, SiO₂, SiGe, GaAs, AlGaAs, GaAsP, InAs, Sn, InAsP, InGaAs, AlAs, InP, GaP, ZnSe, CdS, ZnCdS, CdSe 및 이들의 조합으로 이루어진 군에서 선택된 1종이 가능하며, 바람직하기로 Si가 가능하다.

상기 티타늄 박막(4)은 반도체 기판(2)과 다공성 나노 템플레이트와의 접착력을 높이고, 후속 공정에서 니켈의 도금 증착시 전극으로 역할을 한다. 만약 티타늄 박막(4)의 두께가 상기 범위 미만이면 반도체 기판(2)과 다공성 나노 템플레이트 간의 접착력이 충분하지 못해 후속 공정 중에 반도체 기판(2)으로부터 다공성 나노 템플레이트가 떨어질 우려가 있으며, 니켈의 증착이 어려워진다. 이와 반대로 상기 범위를 초과하더라도 더 이상 효과상의 증가가 없어 비경제적이므로 상기 범위 내에서 적절히 사용한다.

이때 티타늄 박막(4)은 통상의 증착 방법으로 형성되며, 대표적으로 스퍼터링, 이온빔 증착법, 화학적 증착법, 및 플라즈마 증착법으로 이루어진 군에서 선택 된 1종의 방법으로 수행한다.

S2 ) 다공성 나노 템플레이트 형성 단계

단계 S2)에서는 반도체 기판(2)의 티타늄 박막(4) 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트(6)를 형성한다(도 3 참조).

바람직하기로 상기 다공성 나노 템플레이트는 5 내지 100 nm의 직경과 700 내지 1,000 nm 높이의 수직 기공을 갖도록 형성한다.

상기 다공성 나노 템플레이트(6)는 공지된 방법으로 제조가 가능하고, 본 발명에서 특별히 한정하지는 않으며, 대표적으로 알루미늄 박막의 양극 산화에 의해 제조하거나, 고분자 박막의 열처리 및 식각 공정을 통해 제조한다.

구체적으로, 알루미늄 박막의 양극 산화에 의한 다공성 나노 템플레이트의 제조는 티타늄 박막(4) 상에 알루미늄 박막(51)을 1000 Å 내지 10 ㎛의 두께로 증착한다(도 4a 참조). 상기 알루미늄 박막(51)의 증착은 본 발명에서 한정하지 않으며, 통상적인 증착 방법을 이용하여 수행한다. 대표적으로 스퍼터링, 이온빔 증착법, 화학적 증착법, 및 플라즈마 증착법으로 이루어진 군에서 선택된 1종의 방법으로 수행한다.

이때 추가로 알루미늄 박막(51) 증착 이전에 후속 공정에서 다공성 나노 템플레이트(6)의 제거를 용이하게 하기 위해 500 Å 미만으로 실리콘 산화막(미도시)을 형성한다.

이어 상기 알루미늄 박막(51)을 양극으로 하여 전해질 용액 내에서 0.1 내지 500 V의 전압을 인가하여 양극화(anodization)가 발생하도록 한다. 양극화가 진행 되면서 알루미늄 박막(51)은 자발적으로 알루미늄 사이에서 산화가 수직으로 진행되고, 산화된 알루미늄 산화막은 자기 정렬되는 기공을 형성한다(도 4b 참조). 즉, 양극 산화에 의해 알루미늄 산화막이 형성되고, 이로 인해 알루미늄 박막(51) 내 압축 응력을 완화시키기 위해 반응이 일어나는 계면에서 규칙적인 곡률이 생긴다.

상기 전해질은 본 발명에서 한정하지 않으며, 공지된 인산, 황산, 옥살산 및 이들의 혼합물로 이루어진 군에서 선택된 1종이 가능하다.

다음으로, 나노 기공의 곡률을 가지는 알루미늄 산화막의 표면이 드러나도록 Cr₂O₃ 및 H₃PO₄가 혼합된 고농도의 산성 용액으로 50 내지 60 ℃의 온도에서 10 내지 12 시간 동안 습식 식각한다(도 4c 참조).

다음으로, 상기와 같은 방법으로 2차 양극 산화를 수행하여 보다 규칙적인 기공을 갖는 다공성 나노 템플레이트(6)를 형성한다(도 4d 참조). 그 결과 도 4d에 나타낸 바와 같이, 반도체 기판(2)의 티타늄 박막(4) 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트(6)가 제조된다.

이때 다공성 나노 템플레이트(6)의 기공의 크기는 여러 가지 방법을 거쳐 조절될 수 있으며, 이러한 기공의 크기는 후속에서 성장되는 반도체 나노 구조체의 직경과 밀접한 관계에 있다. 우선, 양극 산화시 전압을 낮추면 기공의 크기가 감소됨에 따라, 상기 전압을 조절하여 기공의 크기를 제어한다. 또한, 큰 직경의 기공을 형성시키기 위해서는 일단 충분한 간격으로 나노 기공이 배치될 수 있도록 양 극 산화의 공정 조건을 설정하고, 2차 양극 산화 후 형성된 기공의 직경을 확장시킨다. 그리고 10 nm 미만의 극미세 나노 기공의 균일한 형성을 위해서는 1V 미만의 미세한 전압조절과 아울러, 전해질의 농도와 반응온도 등을 미세하게 조절해야 한다. 이러한 방법 외에도 다공성 나노 템플레이트(6) 내에 실리카-계면 활성제 전구체 용액(silica-surfactant precursor solution)을 주입한 후 상온 대기 중에서 건조시키면 대략 3 nm 정도의 미세한 수직형 나노 기공이 템플레이트(6)의 큰 기공 내에서 형성되게 된다[참고문헌: A. Yamaguchi, et al., Nature Materials 3, 337 (2004)]. 이러한 방법은 본 발명에서 한정하는 것이 아니며, 이 분야의 통상의 지식을 가진 자에 의해 적절히 선택된다.

또한 필요한 경우 반도체 기판(2) 상에 형성된 자연 산화막 또는 기판 상의 오염물을 제거하기 위해 알루미늄 박막(51)의 증착 이전에 전처리 공정을 수행한다. 상기 전처리는 3 ml HF 와 300 ml H₂O 혼합 용액에서 10 내지 30 분 동안 에칭을 수행한다.

그리고 필요한 경우 반도체 나노 구조체의 제작 후 배선을 용이하게 하기 위해 증착된 알루미늄을 모두 양극화시키지 않고 다공성 나노 템플레이트(6) 하단에 약간의 알루미늄 박막(51)을 잔류시키거나, 반도체 기판(2)과 알루미늄 증착 전에 다른 종류의 배선용 금속막을 삽입한다. 상기 배선용 금속막은 Cu, Nb, Al, 및 이들의 합금으로 이루어진 군에서 선택된 1종이 가능하다.

한편, 고분자 박막의 열처리 및 식각 공정을 통한 다공성 나노 템플레이트의 제조는 본 발명에서 한정하지 않으며, 공지된 방법을 이용하여 수행한다.

일예로 티타늄 박막에 500 내지 5000 Å의 실리콘 산화막을 증착시키고, 그 상부에 폴리스티렌(polytyrene, 이하 ‘PS’라 한다)과 폴리메틸메타크릴레이트(polymethylmethacrylate, 이하 ‘PMMA’라 한다)를 증착한다. 이를 열처리하게 되면 상기 두 고분자 상에 상분리가 발생하여 PMMA가 PS 매트릭스 내에 실린더 모양으로 응집한다. 이어 PMMA를 용해하는 화학용제를 투입하면 나노 기공을 만드는 PS만 실리콘 산화막 위에 남게 되고 이를 후속에 건식식각하면 PS의 모양이 실리콘 산화막에 패턴이 전이(pattern transfer)된다. 이어서 PS를 녹여내면, 실리콘 산화막에 다공성 나노 템플레이트가 형성된다.

S3 ) 1차원 나노 구조체를 수직 성장시키는 단계

단계 S3)에서는 상기에서 제조된 다공성 나노 템플레이트(6)의 기공 하부에 기판에 대해 수직이 되도록 1차원 나노 구조체(8)를 성장시킨다(도 5 참조).

상기 1차원 나노 구조체(8)는 촉매를 사용하는 VLS(Vapor Liquid Solid) 성장법 또는 촉매 없이 수행하는 산화물보조 성장법(Oxidation Assiatnat Growth, OAG)법을 이용하여 수행하고, 이들 방법은 이미 공지되어 있으므로 본 명세서에서 자세하게 설명하지 않는다.

대표적으로, VLS 성장법에 의한 1차원 나노 구조체는 다공성 나노 템플레이트의 기공 하부에 Pt, Fe, Au, Ni 및 이들의 혼합물로 이루어진 군에서 선택된 1종의 금속을 증착시켜 금속 촉매를 형성시킨다. 여기에 성장시키고자 하는 반도체 나노 구조체의 재질, 일예로 Si 또는 Ge 등이 함유된 타겟이 설치된 챔버 내에서 이온 스퍼터링과 같은 물리적 기상 증착법을 통해 상기 다공성 나노 템플레이트의 기공 하부로부터 1차원 나노 구조체가 성장한다. 이때 챔버는 100 mTorr 이하로 유지한 상태에서 이온 건이나 엑시머 레이저 등을 이용하여 타겟을 스퍼터링하며, 온도를 낮추기 위해 플라즈마가 발생하는 장비를 더욱 이용할 수 있다.

또는 VLS 성장법에 따른 1차원 나노 구조체는 400 내지 900 ℃에서 클로로 실란(DCS, dichlorosilane), 테트라클로로 실란(TCS, Tetrachloro silane), 실란(SiH₄) 등의 반응 가스를 인-시튜(in-situ)로 50 내지 400 sccm의 속도로 흘려주어 성장시킬 수 있다.

또한 OAG 성장법에 따른 1차원 나노 구조체는 Si 반도체 나노 구조체의 경우 SiH₄, Si₂H₆, SiH₂Cl₄등의 소스 가스를 첨가하고, 필요한 경우 GeH₄등의 소스 가스를 추가로 사용하여 고온 열처리가 가능한 퍼니스(furnace)에서 Si 단독 또는 Si 및 Ge 등이 함유된 분말을 열분해시켜 성장시킬 수 있다. 이때 반응은 반응기내부의 진공도를 100 mTorr 이하로 유지시킨 상태에서, Ar, He, H₂ 혹은 이들의 혼합 분위기하에서 온도를 300 내지 600 ℃ 정도로 올린다. 이때 SiH₄를 약 5 내지 200 sccm 정도로 약 20분이내로 흘려주면 실리콘 단결정이 성장하며, 추가로 GeH₄를 넣어주면 SiGe 나노선이 성장된다. 이때 GeH₄가 혼합되면 온도를 SiH₄ 대비 다소 낮게 유지할 수 있으며, 필요한 경우 B₂H₆ 나 pH₄ 등을 넣어주면 성장하는 반도체 나노선이 B 나 P 에 의해 각각 p- 혹은 n-type으로 도핑이 가능하다.

또는 소스 파우더를 이용하여 성장시키는 경우 반응기 내부의 진공도를 100 mTorr 이하로 유지하는 상태에서, 반응기내에 알루미나 보트를 이용하여 SiO₂ 파우더를 보트에 태워 고온 부위로 밀어 넣고 Ar과 수소를 혼합하여 10 내지 100 sccm의 속도로 흘려준다. 이때 가열되는 반응기의 온도는 50 내지 1000 ℃ 영역이며, 약 30분 정도 열처리하면 실리코나노선이 성장된다. 추가로 상기 SiO₂ 파우더에 더하여 Ge 파우더를 넣으면 SiGe 나노선이 성장된다.

이러한 공정 조건은 본 발명에서 한정하지 않으며, 이 분야의 통상의 지식을 가진 자에 의해 적절히 선택되어 변경 변형될 수 있다.

S4 ) 다공성 나노 템플레이트를 제거하는 단계

단계 S4)에서는 다공성 나노 템플레이트(6)를 제거하여 반도체 기판(2)의 티타늄 박막(4) 상에 1차원 나노 구조체(8)만을 남긴다(도 6 참조).

상기 다공성 나노 템플레이트(6)의 제거는 습식 식각에 의해 제거될 수 있으며, 본 발명에서 한정하지 않으며 이 분야에서 공지된 다양한 기술이 적용될 수 있다. 일예로 CrO₃와 H₃PO₄의 중량%를 조절한 이들의 혼합용액을 사용하고, 각각을 10 중량% 이내로 사용할 수 있으며, 이외 다양한 식각 방법과 식각제가 사용될 수 있다.

S5 ) 니켈의 전기 도금 증착 단계

단계 S5)에서는 상기 티타늄 박막(4) 상의 수직 성장된 1차원 나노 구조체(8) 사이에 니켈(10)을 전기 도금으로 증착한다(도 7 참조).

상기 1차원 나노 구조체(8)는 티타늄 박막(4) 상에 고밀도로 균일하게 배열된다. 상기 티타늄 박막(4)을 전극으로 하여 니켈 도금 용액으로 NiSO₄H₂O 및 NiCl₂H₂O가 혼합된 pH 4.5 정도의 용액에 전류를 흘려주어 50 내지 100 nm의 두께로 니켈을 증착시킨다.

상기 니켈(10)은 후속 공정에서 니켈 실리사이드로 변태되며, 반도체 소자에 적용시 소오스/드레인 부분의 접촉 부분에 형성하면 되기 때문에 충분한 접촉을 이룰 수 있는 두께로 형성한다. 이때 후속 공정에서 열처리에 따른 니켈의 확산으로 인해 실질적으로 나노 구조체 내에 형성되는 니켈 실리사이드는 상기 니켈(10)의 증착 두께보다 더 높게 되므로, 상기 범위 내에서 적절히 조절하여 형성한다.

S6 ) 제1차 열처리를 통한 니켈 실리사이드 형성 단계

단계 S6)에서는 상기 증착된 니켈(10)을 열처리하여 상기 전기 도금된 니켈(10)의 일부를 니켈 실리사이드(12)로 변태되도록 한다(도 8 참조).

이와 같이 증착된 니켈(10)을 열처리 하게 되면, 니켈 원자가 이동하여 실리콘 원자와 결합하여 니켈 실리사이드(12)를 형성한다. 이러한 니켈 실리사이드(12)는 접촉 저항이 매우 낮아 소자의 구동을 좋게 한다.

상기 열처리는 퍼니스 또는 급속열처리장치(RTP)를 이용하여 300 내지 800 ℃의 온도에서 N₂/H₂ 혼합 가스를 유입시키면서 3 분 내지 20 분 동안 수행한다. 이때 상기 혼합 가스는 N₂:H₂가 5:1 내지 12:1, 바람직하기로 9:1의 가스 분압비가 되도록 한다.

만약 상기 열처리 온도가 상기 범위 미만이면 1차원 나노 구조체(8) 내에 니켈 실리사이드(12) 뿐만 아니라 니켈이 존재하게 되고, 이와 반대로 상기 범위를 초과하게 되면 확산 속도가 더 빨라지고 조성이 다르게 나타나며 다른 물질이 확산되는 문제가 발생한다.

S7 ) 선택적인 니켈 식각 단계

단계 S7)에서는 티타늄 박막(4) 상에 니켈 실리사이드(12)를 제외한 니켈(10)을 선택적으로 식각하여 니켈 실리사이드(10)가 존재하는 1차원 나노 구조체(8)만 남도록 한다(도 9 참조).

상기 식각은 니켈(10)만을 선택적으로 식각할 수 있는 식각액(echant)을 사용하여 습식 식각을 하며, 일예로 TFB^TM, 또는 TFG^TM(TRASENE 사 제품)을 이용하여 25 내지 50 ℃에서 수행한다.

S8 ) 제2차 열처리 단계

단계 S8)에서는 니켈 실리사이드(10)의 조성을 균일하게 할 목적으로 제2차 열처리를 수행한다(도 10 참조).

상기 단계에서 니켈(10)을 식각하여 제거하더라도 니켈 실리사이드(10) 내 일부 니켈(10)이 잔류할 수 있으며, 니켈 실리사이드(10)내 Si와 Ni의 조성비가 일부 불균일하여 본 열처리를 통해 이를 해소한다.

상기 제2차 열처리는 400 내지 800 ℃에서 통상의 퍼니스 또는 급속열처리장치(RTP)를 이용하여 수행한다. 만약 상기 열처리 온도가 상기 범위 미만이면 전술 한 바의 효과를 얻을 수 없으며, 이와 반대로 그 온도가 상기 범위를 초과하더라도 효과상의 증가가 없으므로 비경제적이어서 상기 범위 내에서 적절히 사용한다.

도 11은 본 발명의 다른 실시예에 의해 제조된 반도체 나노 구조체를 보여준다. 도 11은 1차원 나노 구조체(8)를 촉매(14)를 사용하여 성장시킨 경우의 반도체 나노 구조체로, 1차원 반도체 나노 구조체(8)의 일측에 나노 실리케이트(12)가 위치하고, 타측에 촉매(14)가 위치한 구조를 가진다.

도 10 및 도 11과 같이 본 발명에 따라 제조된 반도체 나노 구조체의 입체 단면도를 도 12에 나타내었다.

도 12를 참조하면, 반도체 나노 구조체는 반도체 기판과 티타늄 박막 상에 나노 구조체가 형성된다. 상기 나노 구조체는 5 내지 100 nm 범위의 작은 직경을 가지고, 길이가 100 nm에서 10 ㎛까지 조절 할 수 있으며, 일측에 니켈 실리사이드가 50 내지 100 nm의 두께로 형성된 구조를 가지고, 높은 직진성을 나타낸다.

상기 반도체 나노 구조체는 Si 단독으로 형성되거나, 상기 Si와 Ge, C, Ga, As, P, B, Zn, Se, S, Cd, Sn, Al, In, SiO₂, SiGe, GaAs, AlGaAs, GaAsP, InAs, Sn, InAsP, InGaAs, AlAs, InP, GaP, ZnSe, CdS, ZnCdS, CdSe 및 이들의 조합으로 이루어진 군에서 선택된 1종의 재질을 포함한다. 이러한 반도체 나노 구조체는 나노선 뿐만 아니라, 나노튜브 또는 나노선 외부에 산화막이 형성된 나노 케이블 형태로 얻어진다.

한편 본 발명에 따라 제조된 반도체 나노 구조체는 반도체 소자, 바람직하기 로 기판 수직형 반도체 소자에 적용한다.

도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 보여주는 순서도이다.

도 13을 참조하면, 상기 반도체 소자는

SS1) 반도체 기판 상에 티타늄 박막을 형성하는 단계;

SS2) 상기 티타늄 박막 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트를 형성하는 단계;

SS3) 상기 다공성 나노 템플레이트의 기공 하부에 기판에 대해 수직이 되도록 1차원 나노 구조체를 성장시키는 단계;

SS4) 상기 다공성 나노 템플레이트를 제거하는 단계;

SS5) 상기 티타늄 박막 상의 수직 성장된 1차원 나노 구조체 사이에 니켈을 전기 도금으로 증착하는 단계;

SS6) 제1차 열처리 공정을 수행하여 상기 전기 도금된 니켈의 일부를 니켈 실리사이드로 변태시키는 단계;

SS7) 니켈 실리사이드를 제외한 니켈을 선택적으로 식각하는 단계

SS8) 제2차 열처리 공정을 수행하여 반도체 나노 구조체를 제조하는 단계;

SS9) 상기 반도체 나노 구조체 표면에 게이트 산화막을 형성하는 단계; 및

SS10) 상기 반도체 나노 구조체 사이에 제1 층간 절연막, 게이트 도전막 및 제2 층간 절연막을 순차적으로 형성하여 게이트 전극, 소스 및 드레인을 형성하는 단계;를 거쳐 제조한다.

이때 상기 SS1) 내지 SS8)의 구체적인 방법은 전술한 바의 반도체 나노 구조체의 제조방법에 기재된 내용을 따른다.

SS9)에서는 SS1) 내지 SS8)을 거쳐 제조된 반도체 나노 구조체의 표면에 게이트 산화막을 형성한다.

이때 상기 게이트 산화막 형성 전에 소정의 세정 공정을 통해 반도체 나노 구조체의 표면에 생성된 자연 산화막을 제거한다. 상기 세정 공정은 혼합된 인산을 이용한다.

그런 다음, 고온 산화 공정을 실시하여 반도체 나노 구조체 표면에 게이트 산화막을 형성한다. 상기 게이트 산화막은 다양한 절연성 물질이 가능하며, 대표적으로 고온 산화분위기로 열처리하여 형성하는 실리콘 산화막을 사용하거나, 단원자층 증착(Atomic layer deposition; ALD) 또는 화학진공증착(CVD)법을 통해 증착되는 고유전율 산화막을 게이트 산화막으로 사용한다. 상기 단원자층 증착법은 증착하려는 대상이 높은 가로세로비(aspect ratio)를 갖는 경우 복잡한 형상에 대한 우수한 스텝 커버리지(step coverage)를 가진다.

SS10)에서는 상기 반도체 나노 구조체 사이에 제1 층간 절연막, 게이트 도전막 및 제2 층간 절연막을 순차적으로 형성하여 게이트 전극, 소스 및 드레인을 형성한다.

상기 제1 층간 절연막은 반도체 나노 구조체 사이의 하부 영역에 형성하며, 테트라에틸 오르소실리케이트(TEOS, tetraethyl orthosilicate), 보로실리케이트 글라스(borosilicate glass, 이하 ‘BSG’라 한다), 포스포러스실리케이트 글라 스(phosporosilicate glass, 이하 ‘PSG’라 한다) 및 이들의 조합으로 이루어진 군에서 선택된 1종으로 형성한다.

특히, BSG와 PSG는 각각 B 와 P를 함유하므로 이들을 이용하여 반도체 나노 구조체에 확산도핑을 실시할 수 있다. 상기 확산도핑은 매립된 BSG 나 PSG에 둘러싸인 반도체 나노 구조체가 고온에서 후속 열처리시 BSG (또는 PSG)로부터 확산되어 빠져나오는 B(혹은 P)원자들에 의해 도핑됨을 지칭한다.

이때 반도체 나노 구조체의 도핑레벨은 실리콘 나노선의 직경, 후속열처리 온도 및 사용되는 BSG(혹은 PSG)에서의 도핑원소 함유량에 의해 결정될 수 있다. 따라서, pMOS 소자 제작시 BSG를 절연막으로 사용하고, nMOS 제조시 PSG를 사용함으로서 자발적으로 도핑된 나노선 소자를 얻을 수 있다.

상기 제1 층간 절연막을 형성한 다음 게이트 도전막을 형성하여 게이트 전극을 이룬다.

상기 게이트 도전막은 통상의 게이트 전극 재료로 사용되는 금속이 가능하며, 대표적으로 Al, W, Pt, Au, Mo, Cu, C, Ti, TiN, WN, AlN 및 이들의 조합으로 이루어진 군에서 선택된 1종의 원소, 또는 NiSi_x, CoSi_x, TiSi_x, MoSi_x, WSi_x 및 이들의 조합으로 이루어진 군에서 선택된 1종의 실리사이드 화합물이 가능하고, 높은 농도로 도핑된 폴리크리스탈린(polycrystalline) 실리콘도 가능하다.

이러한 게이트 도전막의 증착은 화학기상 증착법이나 플라즈마 증착법 등에 의한 증착법을 사용할 수 있고, 알루미늄 리플로우(Al reflow)와 같은 열처리 후에 금속의 낮은 점도(viscosity)를 이용하여 간격을 채우는 방법을 사용할 수 있고, 이러한 금속을 함유한 화학용액(예를 들면 금속 알콕사이드(metal alkoxide)와 같은)을 채운 후 금속의 침전을 유도시키는 형태로 증착하는 방법이 가능하다. 이때, 반도체 나노 구조체 사이에 채워지는 게이트 도전막의 두께가 길이를 결정하므로 정밀하게 조절되어야 한다.

다음으로, 상기 게이트 도전막의 상부에 제2 층간 절연막을 형성한다.

상기 제2 층간 절연막은 제1 층간 절연막에서 언급한 재질 및 방법을 따른다.

이때 상기 제1 층간 절연막, 게이트 도전막, 제2 층간 절연막을 통해 반도체 나노 구조체 사이의 공간이 완전히 매립될 수도 있고, 일정높이 까지 매립될 수 있다. 바람직하기로 상기 제1 및 제2 층간 절연막을 1 내지 200 nm 정도의 두께로 형성하고, 게이트 도전막은 1 내지 50 nm 정도의 두께로 형성한다.

이렇게 제조된 제1 및 제2 층간 절연막은 소스/드레인이 형성될 영역의 반도체 나노 구조체를 덮을 수 있을 정도의 두께를 갖도록 형성한다. 즉, 소스의 두께만큼 제1 층간 절연막을 겝필링(Gapfilling)하고, 게이트 전극의 두께만큼 게이트 도전막을 겝필링하고, 드레인의 두께만큼 제2 층간 절연막을 겝필링한다.

이후에 소정의 열처리 공정을 실시하여 제1 및 제2 층간 절연막에 도핑된 불순물이 반도체 나노 구조체 내부로 확산되어 별도의 불순물층(소스/드레인)을 형성할 수 있다.

추가로, 만약 제1 및 제2 층간 절연막으로 BSG(혹은 PSG)를 사용할 경우, 이들 사이에 형성되는 게이트 전극과 소스/드레인 영역 사이에 오버랩 커패시턴스(overlap capacitance)가 부담될 정도로 상승되면 층간 절연막과 게이트 전극 사이에 소정의 절연막 스페이서 절연막을 더욱 형성한다.

상기 절연막 스페이서는 상기 제1 층간 절연막과 게이트 도전막의 형성 단계 사이에 제1 절연막 스페이서를 형성하는 단계를 수행하고, 상기 게이트 도전막과 제2 층간 절연막의 형성 단계 사이에 제2 절연막 스페이서를 형성한다.

이러한 절연막 스페이서는 SiO₂, Si₃N₄, SiON 및 이들의 조합으로 이루어진 군에서 선택된 1종의 재질을 사용하여 1 내지 30 nm 정도의 두께로 형성한다.

도 14 내지 도 16은 본 발명의 제1 내지 제3 구현예에 반도체 소자를 보여주는 모식도이다.

도 14는 제1 구현예에 따른 반도체 소자로, 상기 반도체 소자는 기판에 대해 수직하게 형성된 반도체 나노 구조체(1000)와, 상기 반도체 나노 구조체(1000)의 소정영역(소자의 채널 영역)을 감싸도록 형성된 게이트 전극(1100)과, 상기 게이트 전극(1100)의 양측의 반도체 나노 구조체(1000)에 형성된 소스(1200) 및 드레인(1300)을 포함한다.

도 15는 제2 구현예에 따른 반도체 소자로, 상기 반도체 소자는 기판에 대해 수직하게 형성된 다수의 반도체 나노 구조체(1000)와, 상기 다수의 반도체 나노 구조체(1000)의 표면에 형성된 게이트 산화막(1400)과, 상기 반도체 나노 구조체(1000) 사이에 이를 감싸도록 순차적으로 적층된 제1 층간 절연막(1500), 게이트 전극(1600), 제2 층간 절연막(1700)을 포함한다.

도 16은 제3 구현예에 따른 반도체 소자로, 상기 반도체 소자는 제1 및 제2 층간 절연막(1500 및 1700)과 게이트 전극(1600) 사이에 형성된 제1 및 제2 절연막 스페이서(1800 및 1900)를 더욱 포함한다.

상기의 제1 및 제2 층간 절연막(1800 및 1900)은 소정의 불순물로 도핑된 절연막을 사용하여 반도체 나노 구조체(1000)에 불순물 영역(소스/드레인)이 형성된다.

이러한 반도체 소자는 반도체 나노 구조체가 수직으로 성장되어 고밀도로 집적하여 제조될 수 있으며, 이러한 고밀도 기판 수직형 나노선 하나 하나가 각각의 CMOS 소자로 동작한다. 이때 반도체 소자의 채널은 반도체 나노 구조체의 게이트 전극 하단에 놓여지는 실린더 모양의 나노선 내부가 되며, 나노선이 좁은 면적에서 매우 높은 밀도로 성장되므로 웨이퍼의 표면만을 채널로 사용하는 평판형 소자(Planar Device)에 비해 동일 면적에서 매우 높은 전류 구동력을 얻을 수 있게 된다.

본 발명에 따른 반도체 나노 구조체는 일측이 기판과 연결되고 타측이 니켈 실리사이드가 연결되어 고집적화된 반도체 소자의 구동이 가능하다.

특히 반도체 소자로 사용하기 위해서는 반도체 나노 구조체에 소스, 드레인 부분을 형성한 뒤, 금속과 접촉을 시켜야 하는데, 이때 니켈을 전기화학 증착방법으로 증착하고 열처리를 통해서 니켈실리사이드를 형성 시켜서 오믹(ohmic) 접촉을 할 수 있어 소자로서의 구동이 매우 좋게 한다.

이러한 반도체 소자에서 반도체 나노 구조체(나노선)에 의해 형성되는 채널은 상기 반도체 나노 구조체의 게이트 전극 하단에 놓이는 실린더 모양의 나노선 내부가 되며, 나노선의 내부는 매우 작은 부피를 가지므로 완전한 공핍(fully depletion) 상태가 구현된다. 이러한 완전한 공핍 상태의 채널 구조는 가장 우수한 소자의 동작특성, 예를 들면 숏 채널 효과(short channel effect), 드레인 유도 장벽 낮춤 효과(drain-induced barrier lowering), 스윙(swing), 턴온/턴오프(Ion/Ioff ratio)의 조절이 가능하다.

또한 상기 반도체 소자는 반도체 나노 구조체가 좁은 면적에서 매우 높은 밀도로 성장되므로 웨이퍼의 표면 부위만을 채널로 사용하는 기존의 평면형 소자(planar device)에 비해 웨이퍼 상에 같은 면적에서 훨씬 더 높은 전류 구동력을 얻을 수 있다.

또한, 반도체의 수축율(Shrink Ratio)을 결정하는 채널 길이가 매립되는 게이트 메탈의 두께에 의해 결정되므로 매립되는 메탈 증착 두께만 낮추면 소자의 미세화가 가능해진다. 이는 향후 예상되는 sub-10 nm의 반도체 소자 제조기술에서 고가의 리소그래피(lithography) 장비의 한계를 극복하고 채널길이를 축소시키는 것을 가능케 한다.

Claims (20)

1. 반도체 기판 상에 티타늄 박막을 형성하는 단계;

   상기 티타늄 박막 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트를 형성하는 단계;

   상기 다공성 나노 템플레이트의 기공 하부에 기판에 대해 수직이 되도록 1차원 나노 구조체를 성장시키는 단계;

   상기 다공성 나노 템플레이트를 제거하는 단계;

   상기 티타늄 박막 상의 수직 성장된 1차원 나노 구조체 사이에 니켈을 전기 도금으로 증착하는 단계;

   제1차 열처리 공정을 수행하여 상기 전기 도금된 니켈의 일부를 니켈 실리사이드로 변태시키는 단계;

   니켈 실리사이드를 제외한 니켈을 선택적으로 식각하는 단계; 및

   제2차 열처리 공정을 수행하는 단계

   를 포함하는 반도체 나노 구조체의 제조방법.
2. 제1항에 있어서,

   상기 반도체 기판은 Si, Ge, C, Ga, As, P, B, Zn, Se, S, Cd, Sn, Al, In, SiO₂, SiGe, GaAs, AlGaAs, GaAsP, InAs, Sn, InAsP, InGaAs, AlAs, InP, GaP, ZnSe, CdS, ZnCdS, 또는 CdSe인 것인 반도체 나노 구조체의 제조방법.
3. 제1항에 있어서,

   상기 티타늄 박막은 두께가 500 내지 1000 Å인 것인 반도체 나노 구조체의 제조방법.
4. 제1항에 있어서,

   상기 다공성 나노 템플레이트는 1000 Å 내지 10 ㎛의 두께의 알루미늄 박막을 형성하고, 이를 전해질 용액 내에서 양극 산화 처리에 의해 제조하는 것인 반도체 나노 구조체의 제조방법.
5. 제1항에 있어서,

   상기 다공성 나노 템플레이트는 500 내지 5000 Å의 실리콘 산화막을 증착시키고, 그 상부에 폴리스티렌(PS)과 폴리메틸메타크릴레이트(PMMA)를 증착시키고, 이를 열처리한 후 식각하여 제조하는 것인 반도체 나노 구조체의 제조방법.
6. 제1항에 있어서,

   상기 1차원 나노 구조체의 성장은 VLS(Vapor Liquid Solid) 성장법 또는 산화물보조 성장법(Oxidation Assistant Growth, OAG)법을 이용하여 수행하는 것인 반도체 나노 구조체의 제조방법.
7. 제1항에 있어서,

   상기 다공성 나노 템플레이트의 제거는 CrO₃와 H₃PO₄를 포함하는 혼합용액을 사용하는 습식 식각방법으로 수행하는 것인 반도체 나노 구조체의 제조방법.
8. 제1항에 있어서,

   상기 니켈은 50 내지 100 nm의 두께로 증착시키는 것인 반도체 나노 구조체의 제조방법.
9. 제1항에 있어서,

   상기 제1차 열처리 공정은 300 내지 800 ℃의 온도에서 수행하는 것인 반도체 나노 구조체의 제조방법.
10. 제1항에 있어서,

    상기 제1차 열처리 공정은 5:1 내지 12:1의 가스 분압비를 갖는 N₂/H₂ 혼합 가스를 유입시키면서 수행하는 것인 반도체 나노 구조체의 제조방법.
11. 제1항에 있어서,

    상기 니켈의 선택적 식각은 니켈만을 선택적으로 식각할 수 있는 식각액(echant)을 사용하여 습식 식각법으로 수행하는 것인 반도체 나노 구조체의 제조 방법.
12. 제1항에 있어서,

    상기 제2차 열처리 공정은 400 내지 800 ℃의 온도에서 수행하는 것인 반도체 나노 구조체의 제조방법.
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 반도체 기판 상에 티타늄 박막을 형성하는 단계;

    상기 티타늄 박막 상에 다수의 수직한 나노 기공이 형성된 다공성 나노 템플레이트를 형성하는 단계;

    상기 다공성 나노 템플레이트의 기공 하부에 1차원 나노 구조체를 수직 성장시키는 단계;

    상기 다공성 나노 템플레이트를 제거하는 단계;

    상기 티타늄 박막 상의 수직 성장된 1차원 나노 구조체 사이에 니켈을 전기 도금으로 증착하는 단계;

    제1차 열처리 공정을 수행하여 상기 전기 도금된 니켈의 일부를 니켈 실리사이드로 변태시키는 단계;

    니켈 실리사이드를 제외한 니켈을 선택적으로 식각하는 단계;

    제2차 열처리 공정을 수행하여 반도체 나노 구조체를 제조하는 단계;

    상기 반도체 나노 구조체 표면에 게이트 산화막을 형성하는 단계; 및

    상기 반도체 나노 구조체 사이에 제1 층간 절연막, 게이트 도전막 및 제2 층간 절연막을 순차적으로 형성하여 게이트 전극, 소스 및 드레인을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
20. 제19항에 있어서,

    추가로 상기 제1 층간 절연막과 게이트 도전막의 형성 단계 사이에 제1 절연막 스페이서를 형성하는 단계를 수행하고,

    상기 게이트 도전막과 제2 층간 절연막의 형성 단계 사이에 제2 절연막 스페이서를 형성하는 단계를 수행하는 것인 반도체 소자의 제조방법.

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