KR20100030161A - 반도체 소자의 커패시터 제조 방법 - Google Patents

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Abstract

반도체 소자의 커패시터 제조 방법에 관한 것으로, 구체적으로 다공성 양극 알루미나 구조를 이용하여 종횡비 값이 큰 실리콘 나노와이어 구조를 형성하고, 이를 하부 전극으로 적용함으로써 정전용량이 확보된 커패시터를 제조할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.

Description

반도체 소자의 커패시터 제조 방법{Method for Fabricating Capacitor of Semiconductor Device}
본 발명의 반도체 소자의 커패시터 제조 방법에 관한 것으로, 구체적으로 다공성 양극 알루미나(porous anodic alumina; PAA) 구조를 이용하여 형성한 종횡비 값이 큰 실리콘 나노와이어(nano-wire) 구조를 하부전극으로 적용함으로써, 정전용량(capacitance)을 확보한 커패시터를 제조할 수 있는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
오늘날 컴퓨터와 같은 정보 매체의 급속한 보급에 따라, 고속으로 동작하는 동시에 대용량의 저장 능력을 가지는 고집적의 반도체 메모리 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 요구되고 있다.
한편, 디램(DRAM) 소자의 메모리 셀(memory cell)은 기본적으로 정보를 전달하기 위한 스위치 역할을 하는 트랜지스터와 데이터를 저장하는 커패시터로 구성되어 있다. 일반적으로 커패시터는 전류를 공급하는 도전 물질이 일정 간격을 두고 배치되고 있고, 상기 도전 물질은 특정한 유전율을 가지는 절연 물질로 절연되어 있는 구조를 가진다. 커패시터의 정전용량은 커패시터의 유효 면적과, 유전체로 사 용되는 도전 물질의 유전율에 비례하며, 두 도전 물질 사이의 간격에 반비례한다.
이에, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하기 위하여, 커패시터의 하부 저장 전극의 높이 및 커패시터의 표면적 등의 유효 면적을 증가시키려는 연구가 꾸준히 이루어지고 있다. 최근에는 커패시터의 내부 면적은 물론 외부 면적까지 노드 면적으로 사용하는 실린더형 커패시터가 실제 반도체 소자 양산 공정에 적용되고 있다.
한편, 반도체 메모리 소자의 집적도가 급격히 상향하면서, 반도체 소자의 유효 면적이 축소됨에 따라, 커패시터의 정전용량을 일정 수준 이상으로 유지할 수 있는, 고집적 메모리 소자에 적합한 커패시터 구조 개발이 더욱 필요하게 되었다.
지금까지 개발된 커패시터의 제조 방법은 1) 스택(stack) 공법에 의해 커패시터 산화막의 두께를 증가하거나, 트렌치 공법에 의해 하부 실리콘 기판을 보다 깊이 식각하여, 2차원적 크기가 제한된 상태에서 하부 전극 면적을 수직 방향으로 증가시키는 방법, 2) 유전막의 두께를 감소시키거나, 유전율이 높은 도전 물질, 예컨대 고 유전율(high-K) 물질을 사용하는 방법, 또는 3) 상, 하부 전극을 폴리실리콘을 사용하는 커패시터 구조에서 커패시터 패턴 형성 후, 패턴 내측벽에 MPS(메타-페이즈 실리콘)을 성장시켜 커패시터 표면에 요철을 형성하는 등 커패시터 구조를 변경하거나, 유효면적을 증가시켜 정전용량을 향상시키는 방법 등을 들 수 있다. 이때, 상기 2)의 방법에서 사용되는 고 유전율 물질은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta) 또는 스트론튬(St)과 같이 원자량이 큰 금속이나, 이들을 혼합하여 얻은 산화물들을 들 수 있다.
하지만, 반도체 메모리 소자가 점차 고집적화되어 감에 따라, 상기 1) 및 3)의 방법을 수행할 때 커패시터 산화막 두께의 증가로 하부 전극의 종횡비(aspect ratio)가 증가하면서, 사진 식각 공정을 이용한 패터닝 공정을 적용하기가 어려워졌다. 이에 따라 균일한 형태로 커패시터 산화막을 식각하는 것이 어렵기 때문에, 패턴 공정 완료 후에 패턴 불량률이 매우 높다. 또한, 상기 2)의 방법은 상기 고유전율 물질들을 원자층 증착법(ALD, atomic layer deposition)을 이용하여 수 옹스트롬(1＾-10m) 두께로 얇게 증착할 때, 공정 난이도가 증가하여 고유전율 물질을 균일하게 증착하기 어려워졌다. 그 결과, 유전막을 통한 누설 전류가 발생하여 하부 전극에 저장된 전하의 손실과 이에 따른 정보 손실을 초래한다.
본 발명에서는 메모리 집적도 향상에 따라 일정 수준 이상의 정전용량을 확보할 수 있는 반도체 소자의 커패시터 제조 방법을 제공하는 것을 목적으로 한다.
보다 구체적으로, 본 발명에서는 다공성 양극 알루미나 구조를 이용하여 반도체 기판상에 실리콘 나노와이어 구조를 일정 간격으로 수직하게 성장시킨 후, 이를 하부 저장전극으로 이용하는 반도체 소자의 커패시터 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에서는
기판 상부에 게이트 전극 및 랜딩 플러그 콘택을 포함하는 트랜지스터를 형성하는 단계;
상기 트랜지스터 상부에 상기 랜딩 플러그 콘택과 접속된 비아-콘택을 구비한 제1 절연막을 형성하는 단계;
상기 랜딩 플러그 콘택으로부터 비아-콘택을 통해 제1 절연막 상부까지 실리콘층을 과다 성장시키는 단계;
상기 과다 성장된 실리콘층 및 제1 절연막 전면에 평탄화한 제2 절연막을 형성하는 단계;
상기 실리콘층 및 제2 절연막 상부에 홀을 구비한 다공성 양극 알루미나 구조를 형성하는 단계;
상기 다공성 양극 알루미나 구조의 홀 저부에 금속층을 형성하는 단계;
상기 다공성 양극 알루미나 구조 및 금속층을 이용하여 실리콘 나노와이어 구조를 성장시키는 단계;
상기 다공성 양극 알루미나 구조 및 금속층을 제거하는 단계; 및
상기 실리콘 나노와이어 구조를 포함하는 전면에 유전막 및 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법을 제공한다.
상기 본 발명의 방법에 있어서, 상기 트랜지스터는 특별히 제한하지 않으나, 기존 평면형 채널 구조를 가지는 셀 동작 트랜지스터 외에 함몰형 채널 구조 트랜지스터 또는 수직형 채널을 구비한 트랜지스터를 들 수 있다.
또한, 상기 실리콘층 성장 단계는 비아-콘택을 통해 노출된 랜딩 플러그 콘택의 실리콘을 상기 제1 절연막 상부까지 에피택셜(epitaxial) 성장시켜 수행한다. 이때, 상기 에피택셜 성장 공정의 경우, 일반적인 증착 공정과 같이 공정 시간을 조절하여 그 성장 두께를 조절할 수 있다. 예컨대, 본 발명에서는 실리콘층을 과다 성장시켜 비아-콘택 상부의 제1 절연막 표면상에 섬(island) 형태로 형성하되, 후속 하부 전극 형성 공정 시에 전기적 단락이 발생하지 않도록 섬형 실리콘층의 측면 성장 (lateral growing) 정도를 조절하면서 형성한다. 예컨대, 실리콘 가스 분위기로 충전된 챔버 내에 웨이퍼를 장치하고, 챔버 내 온도를 500∼800℃ 로 유지하면서 실리콘을 성장시킨다. 이때 상기 제1 절연막 상부에 성장된 섬형 실리콘층 간의 간격은 랜딩 플러그 콘택 폭 크기에 따라 적절히 변화될 수 있으며, 바람직하게 랜딩 플러그 콘택의 전체 선폭에 대하여 50∼200% 크기의 간격으로 이격 될 때 까지 성장시키며, 더욱 바람직하게 10∼100nm의 간격으로 이격될 때까지 성장시킨다.
상기 제2 절연막은 실리콘 산화막을 들 수 있으며, 화학적 또는 기계적 평탄화 공정에 의해 평탄화한다.
상기 본 발명의 방법에 있어서, 상기 다공성 양극 알루미나 구조는 알루미나가 일정한 크기의 홀을 형성하면서, 균일하게 배열, 성장하여 얻어진 산화 알루미늄 구조를 말한다. 구체적으로, 상기 다공성 양극 알루미나 구조는 i) 상기 제2 절연막과 실리콘층을 포함하는 전면에 알루미늄층을 형성하는 단계; ii) 상기 알루미늄층을 1차 산화시켜 요철을 구비한 산화 알루미늄층을 형성하는 단계; iii) 상기 산화 알루미늄층의 요철 일부를 제거하는 단계; 및 iv) 상기 산화 알루미늄층을 2차 산화시켜 홀을 구비한 다공성 양극 알루미나 구조를 형성하는 단계를 포함한다.
이때, 상기 알루미늄층에 대한 1차 산화 공정은 양극 산화(anodes oxidation) 방법으로 실시한다. 예컨대, 고온, 다습, 산소 및 수소가 다량 존재하는 분위기 하에서 알루미늄 박판을 양극으로, 탄소 전극을 음극으로 이용하여 전압을 가하면 미세 홀이 형성되고, 상기 미세 홀을 통해 옥살산, 인산 및 황산 등의 전해질 용액 내의 산소 이온이 알루미늄 내부로 확산 되면, 반대로 알루미늄 이온은 외부로 유출된다. 그 결과, 알루미늄 표면에 일정 간격의 산화 알루미늄 요철(凹凸) 구조가 형성된다. 이때, 상기 미세 홀의 간격은 양극 산화 공정 시 가해지는 전압과 전해질 용액에 의해 결정되며, 미세 홀의 깊이는 양극 산화 시간에 비례하다.
이어서, 2차 산화 공정을 실시하기 전에, 상온 상압 하에서 황산과 염산 혼합액을 식각 용액으로 이용하여 상기 산화 알루미늄층 표면에 형성된 일부 산화물(요철)을 제거한다. 그 결과, 요철 간의 단차가 감소하여, 요철 구조를 더욱 균일하게 정렬시킬 수 있다.
상기 2차 산화 공정에서는 일정 간격으로 배열된 산화 알루미늄층의 철(凸)부를 선택적으로 산화시켜 홀을 구비한 다공성 양극 알루미나층을 형성한다. 상기 다공성 양극 알루미나에 구비된 홀 크기는 차세대 고집적 디램 소자에 적용할 수 있는 1㎚∼500㎚ 범위의 균일한 직경을 가지는 것이 바람직하다.
상기 다공성 양극 알루미나 구조 형성 방법은 2차 산화 공정 이후, 상기 다공성 양극 알루미나 구조에 대한 등방성 식각 공정을 실시하여 다공성 양극 알루미나 구조의 홀 저부에 남아있는 산화 알루미늄 잔류물을 제거하는 단계를 더 포함한다. 상기 제거 공정에 의해 다공성 양극 알루미나 구조의 홀을 통해 상기 섬형 실리콘층 상부가 노출된다.
상기 본 발명의 방법에 있어서, 상기 실리콘 나노와이어 구조는 금속을 촉매로 이용하는 기체-액체-고체상 변화 (vapor-liquid-solid; 이하 ‘VLS’라 칭함) 공정에 의해 성장시킨다. 예컨대, 상기 홀을 구비한 다공성 알루미나 구조의 홀 저부에 촉매로 이용되는 금속층을 형성한 다음, 고온의 실리콘 증기에 웨이퍼를 노출시키면 상기 금속층 하부에서 최저 융점이 형성되면서 실리콘 증기가 응축되어, 실리콘 기판과 금속층 사이에 액체 실리콘층이 형성된다. 이 후, 이 액체 실리콘층이 결정화되면서 금속층 하부에 실리콘 단결정 나노와이어 구조가 형성된다. 이때, 상 기 금속층은 금, 코발트 또는 니켈과 같은 금속을 들 수 있다. 또한, 상기 실리콘 나노와이어 구조는 다공성 양극 알루미나층의 홀 저부에 노출된 상기 실리콘층 부분에서만 성장이 가능하다.
본 발명의 방법에 있어서, 상기 실리콘 나노와이어 구조 성장 완료 후, 상기 기판을 황산과 불산, 또는 황산과 과산화수소의 화합물 용액에 침지하여 금속층과 다공성 양극 알루미나 구조를 제거한다.
이어서, 상기 성장된 실리콘 나노와이어 구조를 포함하는 전면에 유전막과 도전체를 이용한 상부 전극을 증착하여 커패시터의 저장 전극을 형성한다. 이때, 상기 실리콘 나노와이어 구조는 이미 전기적으로 분리되어 있으므로, 이를 분리하기 위한 별도의 공정을 더 포함하지 않는다.
전술한 바와 같이, 종래 방법에서는 반도체 메모리 소자의 크기 축소로 종횡비 값이 큰 하부 전극을 형성하는 것이 어려웠으나, 본 발명의 방법을 적용하는 경우 적은 생산 비용으로 기존 대비 수배∼수십배의 종횡비를 가지는 실리콘 나노와이어를 형성할 수 있으므로, 하부 전극의 면적을 증가시켜 높은 정전용량을 확보할 수 있는 커패시터를 제조할 수 있다. 특히, 본 발명의 방법에 의해 얻어진 실리콘 나노와이어 구조는 비아-콘택과 연결된 실리콘층 상에서만 성장하기 때문에, 종래 방법에서 유발되던 하부 비아-콘택과의 오정렬 문제를 개선할 수 있을 뿐만 아니라, 하나의 트랜지스터에 일정한 간격으로 배열된 실리콘 나노와이어 구조를 여러 개 연결하는 것도 가능하므로, 정전용량이 비약적으로 증가한 커패시터를 제조할 수 있다.
더하여, 본 발명의 실리콘 나노와이어 구조는 이미 전기적으로 분리되어 있고, 저장 전극의 상부 전극은 저장 전극의 배열상 공통으로 사용되기 때문에, 실리콘 나노와이어 구조를 이용한 하부 전극 형성 후에 이를 전기적으로 분리하기 위한 별도의 공정을 포함하지 않는다. 이와 같은 본 발명의 방법은 유전막을 사이에 둔 한 쌍의 전극이 가지는 정전용량을 이용하여 전기적 정보를 저장하거나, 반도체 회로안에서 특정한 기능을 할 수 있게 의도한 커패시터 구조를 포함하는 모든 종류의 반도체 소자에 적용할 수 있다. 즉, 기존의 커패시터를 필요로 하는 디램(DRAM), 임베디드(embedded) 메모리 소자, 및 기타 상보성 금속 산화막 트랜지스터를 이용한 반도체 소자에 광범위하게 적용 가능하다.
전술한 바와 같은 본 발명의 방법에 의해 적은 공정 단계 및 생산 비용으로 높은 종횡비를 가지는 하부 전극을 안전하게 형성할 수 있으므로, 저장 용량이 확보된 커패시터를 제조할 수 있다.
이하, 첨부된 도면 1a 내지 1f를 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a를 참조하면, 소자분리막(12)을 구비한 기판(11) 상부에 게이트 전 극(13)과 랜딩 플러그 콘택(14)을 포함하는 트랜지스터를 형성한다.
상기 게이트 전극(13) 및 랜딩 플러그 콘택(14)을 포함하는 전면에 제1 절연막(15)을 증착하고, 상기 제1 절연막(15)을 식각하여 상기 랜딩 플러그 콘택(14)을 노출시키는 비아-콘택(16)을 형성한다.
이어서, 상기 비아 콘택(16)에 의해 노출된 상기 랜딩 플러그 콘택 내부의 실리콘을 에피택셜 공정으로 과도 성장시켜, 비아-콘택 공간을 모두 매립하면서, 제1 절연막(15) 표면까지 성장시킨 실리콘층(17)을 형성한다. 이때, 과다 성장된 실리콘층(17)은 상기 제1 절연막(15) 표면상에 섬형태로 형성되도록 한다. 상기 실리콘층(17)은 추후 인접한 하부 전극 간에 전기적 단락이 발생하지 않도록 실리콘 가스 분위기로 충전된 챔버 내에 웨이퍼를 장치하고, 챔버 내 온도를 500∼800℃ 로 유지하면서, 서로 10∼100nm의 간격으로 이격될 때까지 섬형 실리콘층(17)을 성장 시킨다.
도 1b를 참조하면, 상기 절연막(15)에 형성된 실리콘층(17)을 포함하는 전면에 제2 절연막(19)을 형성한 다음, 상기 실리콘층(17)이 노출될 때까지 화학적 기계적 연마 공정을 이용한 평탄화 공정을 실시한다.
이때, 상기 연마 공정은 후속 다공성 양극 알루미나층 성장 시에 홀이 균일한 간격으로 성장하도록 유도하는 필수 공정이다.
도 1c를 참조하면, 상기 섬형 실리콘층(17)과 제2 절연막(19) 상부에 알루미늄층(미도시)을 증착한 다음, 상기 알루미늄층을 1차 산화시켜 일정한 간격으로 배열된 요철(凹凸)을 구비한 산화 알루미늄층(미도시)을 형성한다.
구체적으로, 상기 1차 산화 공정은 고온, 다습, 산소 및 수소가 다량 존재하는 분위기 하에서 알루미늄 박판을 양극으로, 탄소 전극을 음극으로 이용하여 전압을 가하여 실시한다. 상기 산화 공정에 의해 알루미늄층 내부에 미세 홀이 형성되고, 상기 미세 홀을 통해 옥살산, 인산 및 황산 등의 전해질 용액 내의 산소 이온이 알루미늄 내부로 확산 되면, 반대로 알루미늄 이온은 외부로 유출된다. 그 결과, 알루미늄 표면에 일정 간격의 요철(凹凸)을 구비한 산화 알루미늄층이 형성된다[Nishio, K., Yanagishita, T., Hatakeyama, S., Maegawa, H., Masuda, H. , Fabrication of ideally ordered anodic porous alumina with large area by vacuum deposition of Al onto mold, Journal of Vacuum Science and Technology B: Microelectronics and Nanometer Structures 26 (1), pp. L10-L12]. 이때, 상기 미세 홀의 간격은 양극 산화 공정 시 가해주는 전압과 전해질 용액에 의해 결정되며, 미세 홀의 깊이는 양극 산화 시간에 비례하다.
이어서, 상온 상압 하에서 황산과 염산 혼합액을 식각 용액으로 이용하여 산화 알루미늄층 표면에 형성된 산화물(요철) 일부를 제거하면, 요철의 단차가 감소되어 요철 구조를 더욱 균일하게 정렬시킬 수 있다.
2차 산화 공정으로 상기 일정 간격으로 배열된 산화 알루미늄층 표면의 철(凸)부를 선택적으로 산화시켜 다공성 양극 알루미나 구조(21)를 형성한다 (도 2 참조) [H. Masuda and M. Satch, Jpn. J. Appl. Phys., 35, (1996) L126]. 이때, 전단계에서 섬형 실리콘층(17) 및 제2 절연막(19)을 평탄화하는 공정에 의해 상기 다공성 양극 알루미나에 구비된 홀은 차세대 고집적 디램 소자에 적용할 수 있는 1 ㎚∼500㎚ 범위의 균일한 직경을 가지게 된다.
그 다음, 상기 다공성 양극 알루미나 구조(21)에 대한 등방성 식각 공정을 실시하여 다공성 양극 알루미나층의 홀 저부에 남아있는 산화 알루미늄 잔류물을 제거한다. 이 공정에 의해 다공성 양극 알루미나층의 홀을 통해 섬형 실리콘층 상부가 노출된다.
이어서, 도 1c에 도시한 바와 같이 상기 다공성 양극 알루미나 구조(21)의 홀 저부의 노출된 실리콘층(17) 상부에 금속층(23)을 증착한다.
상기 금속층은 금, 코발트, 니켈, 또는 인듐 등의 금속을 들 수 있으며, 바람직하게는 최저 융점은 360℃로 알려져 있는 금을 이용한다.
도 1d를 참조하면, 상기 다공정 양극 알루미나 구조(21) 및 금속층(23)을 이용하여 실리콘 나노와이어 구조(25)를 성장시킨다.
구체적으로, 고온의 반응로(furnace) 내부에 템플릿이 배치된 기판을 넣고 기체 및 와이어 소스를 주입하면서 가열하여 금속층의 최저 융점 온도보다 높은 온도의 실리콘 증기에 웨이퍼를 노출시키고, 금속 촉매제의 최저 융점 이하로 분위기 온도를 저하시키는 과정을 반독 수행하면, 상기 금속층 하부에서 최저 융점이 형성되면서 실리콘 증기가 응축된다. 그 결과, 실리콘 기판과 금속층 사이에 실리콘 가스가 응축되면서, 액체 실리콘층이 형성되었다가, 결정화되면서 결국 금속층 하부에 실리콘 단결정 나노와이어 구조가 성장한다. 이때, 실리콘 나노와이어 구조는 다공성 양극 알루미나층 구조 사이의 하부 실리콘 기판이 노출된 부분에서만 성장이 가능하므로, 저장 전극으로 사용되는 예정 영역에만 선택적으로 실리콘 나노와 이어 구조가 성장한다[Hochbaum, A.I., Fan, R., He, R., Yang, P. Controlled Growth of Si Nanowire Arrays for Device Integration , Nano Letters 5 (3), pp. 457-460].
이때, 상기 반응로의 내부 압력은 760torr 이하이고, 온도는 SL 370~600℃ 이며, 기체 및 와이어 소스의 온도는 370∼600℃ 인 것이 바람직하다. 가열 온도는 실리콘 나노 와이어 구조의 길이에 따라 조절 가능하다. 상기 기체는 Ar, N2, He 및 H2를 100sccm 정도로 주입하여 사용하며, 상기 와이어 소스로는 SiH4, SiCl4 또는 SiH2Cl2 등을 사용할 수 있다, 예를 들어, 상기 금속 촉매를 금으로 사용하는 경우, 최저 융점은 360℃로 알려져 있으므로, 실리콘 나노와이어 구조를 성장시키는 환경 온도는 400∼500℃ 정도로 알려져 있다.
도 1e를 참조하면, 상기 실리콘 나노와이어 구조(25) 성장이 종결되면, 실리콘 나노와이어 구조를 제외한 금속층(23)과 상기 다공성 양극 알루미나 구조(21)를 제거한다.
상기 제거 공정은 황산과 불산, 또는 황산과 과산화수소의 화합물 용액을 이용한 화학적 용액에 웨이퍼를 침지하여 실시한다.
도 1f를 참조하면, 상기 실리콘 나노와이어 구조(25)를 포함하는 전면에 유전막(27)을 증착한 다음, 도전체를 증착하여 상부 전극(29)을 형성한다.
이때, 하부 전극인 상기 실리콘 나노와이어 구조(25)는 이미 전기적으로 분리되어 있고, 상기 상부 전극(29)은 저장 전극의 배열상 공통으로 사용되므로, 실 리콘 나노와이어 구조(25) 형성 후에 하부 전극의 전기적 분리를 위한 별도의 공정은 불필요하다.
도 1a 내지 도 1f는 본 발명의 반도체 소자의 커패시터 제조 방법을 도시한 공정 개략도이다.
도 2는 상기 도 1c에서 얻어진 다공성 양극 알루미나 구조의 평면 및 측면에 대한 전자 현미경 사진이다.
< 도면의 주요 부분에 대한 간단한 설명>
11: 반도체 기판 12: 소자분리막
13: 게이트 전극 14: 랜딩 플러그 폴리
15: 제1 절연막 16: 비아-콘택
17: 실리콘층 19: 제2 절연막
21: 다공성 양극 알루미나 구조 23: 금속층
25: 실리콘 나노와이어 구조 27: 유전막
29: 상부 전극

Claims (14)

  1. 기판 상부에 게이트 전극 및 랜딩 플러그 콘택을 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터 상부에 상기 랜딩 플러그 콘택과 접속된 비아-콘택을 구비하는 제1 절연막을 형성하는 단계;
    상기 랜딩 플러그 콘택으로부터 상기 비아-콘택을 통해 상기 제1 절연막 상부까지 실리콘층을 성장시키는 단계;
    상기 성장된 실리콘층 및 제1 절연막 전면에 평탄화한 제2 절연막을 형성하는 단계;
    상기 실리콘층 및 제2 절연막 상부에 홀을 구비한 다공성 양극 알루미나 구조를 형성하는 단계;
    상기 다공성 양극 알루미나 구조의 홀 저부에 금속층을 형성하는 단계;
    상기 다공성 양극 알루미나 구조 및 금속층을 이용하여 실리콘 나노와이어 구조를 성장시키는 단계;
    상기 다공성 양극 알루미나 구조 및 금속층을 제거하는 단계; 및
    상기 실리콘 나노와이어 구조를 포함하는 전면에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 청구항 1에 있어서,
    상기 트랜지스터는 평면형 채널 구조를 가지는 셀 동작 트랜지스터, 함몰형 채널 구조 트랜지스터 또는 수직형 채널을 구비한 트랜지스터인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 청구항 1에 있어서,
    상기 실리콘층 성장 단계는 에피택셜 성장에 의해 실시되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 청구항 1에 있어서,
    상기 실리콘층은 제1 절연막 표면 상부에 섬 형태로 성장되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 청구항 1에 있어서,
    상기 실리콘층 성장 단계는 실리콘 가스 분위기로 충전된 챔버 내에 웨이퍼를 장치하고, 챔버 내부 온도를 500∼800℃ 로 유지하면서 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 청구항 1에 있어서,
    상기 다공성 알루미나 구조 형성 단계는,
    i) 상기 제2 절연막과 실리콘층을 포함하는 전면에 알루미늄층을 형성하는 단계;
    ii) 상기 알루미늄층을 1차 산화시켜 요철을 구비한 산화 알루미늄층을 형성하는 단계;
    iii) 상기 산화 알루미늄층의 요철 일부를 제거하는 단계; 및
    iv) 상기 산화 알루미늄층을 2차 산화시켜 홀을 구비한 다공성 양극 알루미나 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 청구항 6에 있어서,
    상기 1차 산화 공정은 양극 산화 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 청구항 6에 있어서,
    상기 요철 제거 단계는 황산과 염산 혼합액을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 청구항 6에 있어서,
    상기 다공성 양극 알루미나 구조의 홀은 1nm∼500nm 직경을 가지는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 청구항 6에 있어서,
    상기 2차 산화 공정 후, 상기 다공성 양극 알루미나 구조에 대한 등방성 식각 공정을 실시하여 상기 홀의 저부에 남아있는 산화 알루미늄 잔류물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 청구항 1에 있어서,
    상기 금속층은 금, 코발트, 니켈 및 인듐으로 이루어진 군으로부터 선택된 어느 하나의 금속인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  12. 청구항 1에 있어서,
    상기 실리콘 나노와이어 성장 단계는 기체-액체-고체상 변화 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  13. 청구항 1에 있어서,
    상기 실리콘 나노와이어 구조는 다공성 양극 알루미나 구조의 홀을 통해 노출된 상기 실리콘층 영역에서만 성장하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  14. 청구항 1에 있어서,
    상기 다공성 양극 알루미나 구조 및 금속층 제거 단계는 황산과 불산, 또는 황산과 과산화수소의 화합물 용액에 기판을 침지하여 수행되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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