JP5758123B2 - 誘電体材料上に2つの電極を接続する半導体材料で作られたナノワイヤを成長する方法 - Google Patents

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Description

本発明は、2つの電極を接続する単結晶半導体材料で作られたナノワイヤの製造方法であって、誘電体材料の層上において、
電極を形成し、
触媒を用いることにより、電極間に、誘電体材料の層に沿ってナノワイヤを成長させる、
方法に関する。
マイクロエレクトロニクス回路の性能の継続的な改良は、回路の基本部品の集積密度を上げることを必要とする。これまでは、性能の改良は、MOSFETトランジスタの大きさをの継続的に縮小することで実現された。現在、トランジスタはナノメータサイズであり、その製造は多数の技術課題に直面している。電界効果トランジスタ内の量子効果は、もはや無視することはできず、従来のマイクロエレクトロニクス材料は、もはや要求仕様に合致する特性を提供することはできない。従って、マイクロエレクトロニクス回路の性能を改良し続けるために、代替的な解決方法が提案されている。
最も将来有望な方法の1つは、ナノサイズの物質(nano-objects)及びより精密な半導体のナノワイヤを使用することにある。ナノワイヤは、電界効果MOSトランジスタの単結晶チャネルを形成するのに使用され得る。
特許文献1は、ウェットエッチングによりシリコン・オン・インシュレータ基板からのシリコンナノワイヤの成長について説明する。この方法には、ナノワイヤの大きさを決めるための従来のフォトリソグラフィ方法の使用と、単結晶ナノワイヤを得るための単結晶シリコン基板の使用と、を必要とするという欠点がある。この方法では、厚さのみが、最初の基板の厚さと同様に、比較的よく決められ得る。幅に関するバラツキは、使用されるエッチング方法及びリソグラフィ方法のバラツキに関連づけられるほど大きい。
特許文献2は、2つのシリコン電極間の単結晶シリコンブリッジの製造について説明する。シリコン・オン・インシュレータ基板から、2つのシリコン電極が、フォトリソグラフィ及びエッチングによる従来の方法で形成される。次いで、触媒材料の塊(クラスタ)が、電極の1つの垂直壁上に堆積して、電極の対向する垂直壁間の水平なシリコンナノワイヤの成長を可能とする。この方法は、結晶シリコン電極の形成を必要とし、そのため最初に単結晶の基板(ベース)を必要とする。また、アニールされている塊は、ナノワイヤの直径に大きなバラツキをもたらす。
これらの2つの方法は、上下に数階層のトランジスタを備える回路の工業上の集積と相性が悪い。実際には、単結晶シリコンの第2層の形成は、シリコンの第1層上に形成されるトランジスタと相性が悪い可能性のある熱消費(thermal budgets)を有する技術的な再固化か層転写の方法の使用を必要とする。また、回路を製造するには、複数のトランジスタが全く同じものでなければならない。しかしながら、ナノワイヤは、個々のナノワイヤごとに大きさ(直径、幅、厚さ)において大きなバラツキがあり、それにより、半導体回路にナノワイヤを使用することを不可能にする。
国際公開WO−A−2006/083310号公報 米国特許7208094B2号
本発明の目的は、再生産が可能であり、且つ完全に明確に決められた直径の半導体材料で作られたナノワイヤの製造方法を提供することであり、この方法は、実施が容易であり、且つわずかな熱消費を有する。
本発明によれば、この目的は、添付の特許請求の範囲、より具体的には電極が金属材料で作られているという事実により達成され、触媒は、電極の少なくとも1つの最下層により形成され、その最下層は、ナノワイヤが誘電体材料の層と接触して形成されるように、誘電体材料の層と直接接触し、そのナノワイヤは、触媒の厚さに相当する所定の直径を有する。
その他の利点及び特徴は、非限定的な例示目的でのみ与えられ、図1(単一図)の断面に概略的に図示される以下の本発明の特定の実施形態の記述からより明らかになるであろう。
本発明の特定の実施形態の概略的な断面図。
図1に図示されたように、金属材料で作られた2つの電極3は、基板1の誘電体材料2の層上に形成される。基板1と垂直に、電極3は、ほぼ平行な対向する側面(図1の垂直方向)を有し、これら側面間にナノワイヤが形成されるべきである。
誘電体材料2の層は、例えば、シリコン酸化物をベースとした材料、シリコン窒化物をベースとした材料、HfOをベースとした材料、及びAlをベースとした材料から選択される。基板1は、例えばバルクシリコンで作られるが、ガラス又は後続の技術的な工程に耐えることができる材料であればどんな材料で作られても良い。基板1が誘電体材料で作られた場合には、層2は、基板1に集積され得る。基板1は、例えば誘電体材料2の層に封入される集積回路を形成するトランジスタを備えても良い。
触媒材料4の層は、誘電体材料2の層と接触しており、2つの電極3の少なくとも1つの最下層により形成される。触媒層4は、金属材料で作られ、例えば、金(Au)、アルミニウム(Al)、鉄(Fe)、チタン(Ti)、プラチナシリサイド(PtSi)、ニッケルシリサイド(NiSi)、又は銅(Cu)から選択される。個々の電極3は、好ましくは触媒材料4の最下層より上に設けられるコンタクト層5を備える。コンタクト層5及び触媒層4は、異なる材料で作られる。コンタクト層5は、好ましくはアルミニウム又は銅で作られる。
触媒層4は、任意の適当な技術、例えば、カソードスパッタリング、蒸着、又は化学気相成長により、堆積され得る。触媒層4の位置決めは、電極の形成と同時に又は電極3の形成の後に、例えばフォトリソグラフィ及びエッチングにより、又はリフトオフにより行われ得る。
従来の方法では、マスク層(図示せず)は、電極3の輪郭、特に電極3の最下層4と反対側の水平面の輪郭を画定するのに使用され得る。
次いで、ナノワイヤ6が、電極3の少なくとも1つの触媒4から誘電体材料2の層に並行して成長される。単結晶ナノワイヤ6が2つの電極3の底部で2つの電極3の対向する表面同士を接続するまで、半導体材料で作られた単結晶ナノワイヤ6は、任意の適当な技術、例えば化学気相成長又は分子線エピタキシャルによる従来の方法で成長される。触媒材料4の最下層は、誘電体材料2の層と直接接触するので、ナノワイヤ6は、誘電体材料2の層と接触して形成される。
触媒材料4の層と接触する誘電体材料2の層の存在は、ナノワイヤ6が成長したときに、ナノワイヤ6が誘電体材料2の層との接触を維持することを意味する。従って、ナノワイヤの成長は、従来技術の方法のようにほとんど垂直に成長する代わりに、図1においてほぼ水平である。この欠点は、結晶シリコン電極からナノワイヤ6の結晶構造を強制的に作る(imposing)ことにより特許文献2で回避された。
ナノワイヤ6の厚さ及び幅は、触媒材料層4の厚さ及び幅に関連しており、ナノワイヤ6は、触媒材料4の層の厚さに相当する直径を有する円筒形である。また、2つのナノワイヤ6を形成するためには、同じ電極3上の非反応面(non-reactive surface)により分けられた触媒材料で作られた2つの開放面を備える必要はない。触媒材料4の層の幅は、電極間に作られるナノワイヤ6の数を制御する。次いで、電極を向いた面を調整するだけで、1つ以上のナノワイヤ6を成長させることができる。ナノワイヤ6の直径は触媒材料4の層の厚さに相当するので、ナノワイヤの直径のバラツキは、触媒材料の厚さのバラツキに直接関連する。堆積方法は、幾つもの基板にわたって極めて再現性が高く、且つどのような基板に対しても小さいバラツキを有するので、ナノワイヤの必要直径は十分に制御される。半導体材料のナノワイヤの直径が触媒材料の厚さに直接関連するので、本実施形態は、その実施に特に有効である。カーボンナノチューブはその直径に大きなバラツキを示すので、この利点は、カーボンナノチューブでは得られない。成長が起こると、ナノワイヤの直径は、実際には最初の触媒材料の厚さに対して非相関である。
M. Zachariasらによる文献「“Semiconductor Nanowires: From Self-Organization to Patterned Growth”, Small Journal 2006, 2, No. 6, pp700-717」は、ナノワイヤの成長に使用可能な異なる材料及び対応する技術について説明する。
ナノワイヤ6は、好ましくは、シリコン、ゲルマニウム、又はこれらの材料の合金で作られる。ナノワイヤがシリコンで作られた場合には、ナノワイヤの成長は、好ましくは化学気相成長により行われ、例えば20[mbar]の圧力下で400度の温度、且つシラン(SiH)及び水素(H)の流量がそれぞれ50[sccm(標準状態でのcm/分)]及び3.7[slm(標準状態でのリットル/分)]で行われる。
例えば、20[nm]に相当する厚さを有する金で作られた触媒材料4を用いると、シリコンナノワイヤの成長は、20[mbar]の圧力下で450度の温度、且つシラン(SiH)及び水素(H)の流量がそれぞれ50[sccm(標準状態でのcm/分)]及び3.7[slm(標準状態でのリットル/分)]での化学気相成長により実現される。ナノワイヤは、20[nm]の最終的な厚さを有する。
意図的に不純物が導入されていない半導体材料で作られたナノワイヤ6が製造され得る。これらのナノワイヤは、その後に従来の注入技術により不純物が導入され得る。しかしながら、成長条件を調整することにより、p型又はn型のナノワイヤ6を形成することもできるし、一方の不純物型を示すナノワイヤを形成した後に他方の不純物型を示すナノワイヤを形成することもできるし、これらの不純物を同じナノワイヤ6に交互に導入して形成することもできる。
電極3の異なる構造も可能である。ナノワイヤ6は、電極3の単一の側面から成長しても良い。しかしながら、この電極3を複数の他の電極に接続するために、成長は、電極3の幾つかの開放された側面から行われても良い。
次いで、代替の実施形態では、2以上の電極、例えば、所定のデザイン(predefined design)のナノワイヤ6により互いに接続される3つの電極を形成することができる。ナノワイヤ6の成長は、電極3の1つの幾つかの側面であって、それぞれが他方の電極の表面と対向する表面から行われ得る。
上述したナノワイヤ6を成長する方法は、電界効果トランジスタを作製するために利用できる点で好適であり、この電界効果トランジスタの電極3はソースおよびドレイン電極を備え、ナノワイヤ6が絶縁材料2の層上にトランジスタチャネルを形成する。ゲート電極は、その後にナノワイヤ6により形成されるチャネルの上に従来の方法により製造される。従って、絶縁膜上において、結晶基板との連続的な結晶コンタクトなしに、又は結晶層の転写を使用せずに、直接的な局所成長により得られる単結晶半導体材料で作られたチャネルを有するトランジスタを製造することができる。
次いで、トランジスタ、ロジック構造、揮発性メモリ、又は不揮発性メモリが、誘電体材料の層により封入されたトランジスタを既に含む構造の上に製造され得る。次いで、この技術は、上下に配置されて誘電体材料の層により一般的に分けられた数階層のトランジスタを備える3D構造と呼ばれる構造を製造するのに特に有効である。

Claims (5)

  1. 2つの電極(3)を接続する単結晶半導体材料で作られたナノワイヤ(6)の成長方法であって、誘電体材料(2)の層上において、
    触媒層(4)およびコンタクト層(5)を連続して堆積し、前記触媒層(4)および前記コンタクト層(5)は異なる材料で作られ、
    前記コンタクト層(5)を部分的に覆うエッチングマスクを形成し、
    前記コンタクト層(5)および前記触媒層(4)をエッチングして前記電極(3)を形成し、
    触媒(4)を用いることにより、電極(3)間に、前記誘電体材料(2)の層に並行してナノワイヤ(6)を成長させ、
    前記電極(3)は、金属材料で作られ、前記誘電体材料(2)の層と直接接触する触媒層(4)を備え、前記ナノワイヤ(6)の成長は前記触媒層(4)を用いて行われ、前記ナノワイヤ(6)は前記誘電体材料(2)と接触して成長し、かつ前記触媒層(4)の厚さに相当する直径を有する、ことを特徴とする方法。
  2. 前記触媒材料は、金(Au)、アルミニウム(Al)、鉄(Fe)、チタン(Ti)、プラチナシリサイド(PtSi)、ニッケルシリサイド(NiSi)、又は銅(Cu)から選択される、請求項1記載の方法。
  3. 前記コンタクト層(5)は、アルミニウム又は銅で作られる、請求項1又は2記載の方法。
  4. 前記誘電体材料(2)の層は、シリコン酸化物をベースとした材料、シリコン窒化物をベースとした材料、HfO2をベースとした材料、及びAl2O3をベースとした材料から選択される、請求項1乃至3の何れか1項記載の方法。
  5. 前記ナノワイヤ(6)は、シリコンで作られる、請求項1乃至4の何れか1項記載の方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4923003B2 (ja) * 2008-07-17 2012-04-25 日本電信電話株式会社 ナノワイヤ作製方法、ナノワイヤ素子及びナノワイヤ構造物
KR101220400B1 (ko) 2011-08-19 2013-01-09 인하대학교 산학협력단 마이크로웨이브를 이용한 나노와이어 성장용기 및 나노와이어 성장방법
JP6533465B2 (ja) 2012-10-16 2019-06-19 コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. ナノワイヤプラットフォームに基づく広いダイナミックレンジを持つ流体センサ
CN104701284B (zh) * 2013-12-05 2017-12-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108352400B (zh) * 2015-10-30 2021-09-10 佛罗里达大学研究基金会有限公司 包封的纳米结构及其制造方法
JP6758620B2 (ja) * 2016-03-09 2020-09-23 国立大学法人東海国立大学機構 ナノワイヤデバイス、該ナノワイヤデバイスを含む分析装置、サンプルの加熱処理方法及びサンプルの分離方法
US9711607B1 (en) * 2016-04-15 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. One-dimensional nanostructure growth on graphene and devices thereof
FR3081154B1 (fr) * 2018-05-17 2023-08-04 Commissariat Energie Atomique Procede de fabrication d'un composant electronique a multiples ilots quantiques

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1251962C (zh) * 2000-07-18 2006-04-19 Lg电子株式会社 水平生长碳纳米管的方法和使用碳纳米管的场效应晶体管
DE10123876A1 (de) * 2001-05-16 2002-11-28 Infineon Technologies Ag Nanoröhren-Anordnung und Verfahren zum Herstellen einer Nanoröhren-Anordnung
KR100434271B1 (ko) * 2001-06-07 2004-06-04 엘지전자 주식회사 탄소나노튜브 길이별 제조방법
WO2005072089A2 (en) * 2003-12-11 2005-08-11 The Penn State Research Foundation Controlled nanowire in permanent integrated nano-templates and method of fabricating sensor and transducer structures
US7208094B2 (en) 2003-12-17 2007-04-24 Hewlett-Packard Development Company, L.P. Methods of bridging lateral nanowires and device using same
WO2005065425A2 (en) * 2003-12-30 2005-07-21 The Regents Of The University Of California Localized synthesis and self-assembly of nanostructures
JP2008506254A (ja) * 2004-07-07 2008-02-28 ナノシス・インコーポレイテッド ナノワイヤーの集積及び組み込みのためのシステムおよび方法
US7692179B2 (en) 2004-07-09 2010-04-06 Hewlett-Packard Development Company, L.P. Nanowire device with (111) vertical sidewalls and method of fabrication
WO2006038504A1 (ja) * 2004-10-04 2006-04-13 Matsushita Electric Industrial Co., Ltd. 縦型電界効果トランジスタおよびその製造方法
JP2006128233A (ja) * 2004-10-27 2006-05-18 Hitachi Ltd 半導体材料および電界効果トランジスタとそれらの製造方法
JP2006140293A (ja) * 2004-11-11 2006-06-01 Matsushita Electric Ind Co Ltd 半導体微小構造体及びその製造方法
US7262991B2 (en) * 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
US20070155064A1 (en) * 2005-12-29 2007-07-05 Industrial Technology Research Institute Method for manufacturing carbon nano-tube FET

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