JP2022532757A - ３次元ｓｒａｍアーキテクチャ及び光導波路を製造するための触媒影響化学エッチング - Google Patents

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Abstract

触媒影響化学エッチング（ＣＩＣＥ）を用いて、３次元（３Ｄ）スタティックランダムアクセスメモリ（ＳＲＡＭ）アーキテクチャを製造するための方法。ＣＩＣＥを利用して、半導体フィンを、エッチングテーパがなく、なめらかな側壁で、最大高さ制限なくエッチングすることができる。ＣＩＣＥは、所望する多数のナノシート層の積み重ねを可能とするとともに、ＳＲＡＭセルのための３Ｄ積層アーキテクチャを可能にする。さらに、ＣＩＣＥは、シリコン導波路のエッチングに利用可能であり、それにより、伝送効率を向上するなめらかな側壁の導波路を形成し、また、光子ベース量子回路のための、光子の識別不能性に影響を与え得る荷電変動を排除するために利用可能である。【選択図】図３

Description

（関連出願の相互参照）
本出願は、２０１９年５月１３日に出願された「Three-Dimensional SRAM Architectures Using Catalyst Influenced Chemical Etching」と題する米国仮特許出願第６２／８４７，１９６号、及び２０１９年１０月７日に出願された「Low Loss, High Yield Waveguides for Large-Scale Integrated Silicon Photonics」と題する米国仮特許出願第６２／９１１，８３７号の優先権を主張し、それらの全体が参照により本明細書に組み込まれる。
（技術分野）
本発明は、一般に、スタティックランダムアクセスメモリ（ＳＲＡＭ）アーキテクチャ及びフォトニック集積回路に関し、特に、三次元ＳＲＡＭアーキテクチャを作り、低いラインエッジ粗さ及び側壁粗さを有する光導波路を作るために、触媒影響化学エッチングを利用することに関する。
触媒影響化学エッチング（Ｃａｔａｌｙｓｔ Ｉｎｆｕｌｕｅｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ：ＣＩＣＥ）は、高アスペクト比、低側壁テーパ、低側壁粗さ、及び／又は、制御可能な空隙率を有する、シリコン、ゲルマニウム等の半導体におけるフィーチャを作るために使用することができる触媒ベースのエッチング方法である。この方法は、低損失導波路だけでなく、より高密度でより高性能のスタティックランダムアクセスメモリ（ＳＲＡＭ）を作成するために使用される。
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、各ビットを記憶するために双安定ラッチ回路（フリップ・フロップ）を使用する半導体ランダムアクセスメモリ（ＲＡＭ）の一種である。ＳＲＡＭは、データ残留磁気を示すが、メモリに電力が供給されないときにデータが最終的に失われるという従来の意味では、依然として揮発性である。
ＳＲＡＭは、その高速アクセス時間、安定性及びＣＭＯＳ論理デバイスとの互換性のため、集積回路で一般的に使用される。これは、プロセッサとメモリの両方を同じチップに搭載することで性能が向上するように設計された組み込みメモリである。ＳＲＡＭアレイは多くの回路設計においてチップ領域の大きな割合を占める。ＳＲＡＭビットセルには多くのタイプがあり、最も一般的に使用されているのは、その優れた堅牢性、低電力動作及び高容量のため、６トランジスタ（６Ｔ）ＳＲＡＭセルである。その他のセル設計では、性能と安定性の要件に応じて、４トランジスタ（４Ｔ）、７トランジスタ（７Ｔ）、８トランジスタ（８Ｔ）等が使用される。ＦｉｎＦＥＴベースのＳＲＡＭ設計へのシフトのようなトランジスタのスケーリングにより、より高いＳＲＡＭ密度を達成した。トランジスタは、ＦｉｎＦＥＴや次世代ナノシートトランジスタ等、３次元にスケールされているが、ＳＲＡＭトランジスタの配置は２次元のままである。３次元（３Ｄ）ＮＡＮＤフラッシュ等の他のメモリデバイスは、メモリセルのスタッキングを利用して、フットプリントを増大させることなくメモリ密度を増大させる。ＳＲＡＭは論理が埋め込まれているため、集積回路に３Ｄ積層ＳＲＡＭセルを集積することは困難である。
さらに、フォトニック集積回路（Ｐｈｏｔｏｎｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：ＰＩＣｓ）は、光インターコネクト用の半導体産業において開発されている。ＰＩＣは、複数の（少なくとも２つの）フォトニック機能を集積化した装置であり、例えば、電子集積回路に類似している。両者の大きな違いは、ＰＩＣが光波長（例えば、３００ｎｍ～１６５０ｎｍ）に課された情報信号のための機能を提供することである。
ＰＩＣは、回路の速度を向上させ、より高速で高性能な古典計算機や量子計算機を可能にするために、さまざまなアプリケーションで使用できる。光導波路は、シリコンチップにおけるより高速な相互接続を可能にすることができる。インターポーザとダイ・チップ間は、古典的な金属ベースの相互接続の代わりに、光相互接続を用いて接続することができる。しかしながら、これらの導波路は、既存の回路と一体化する必要がある。重要な考慮事項は、作製プロセス中の不完全性に影響される、動作中の伝送損失である。
ＰＩＣ、単一光子源及び検出器と一体化した場合、光子ベースの量子コンピューティングは、成熟したＣＭＯＳ技術を用いてスケールアップの可能性を有する大規模量子回路を可能にすることができる。しかしながら、これらの量子回路素子の製造中に極端に低い欠陥許容度のために、フォトニック量子回路の小型化には一定の課題が生じる。
ＰＩＣにおけるフォトニック回路の他の素子との集積及び光子の伝送中の損失は歩留まりに影響し、産業における展開のバリアーとなる。
本発明の一実施形態では、多層ナノ構造を作製する方法は、２以上の層を含む半導体材料を提供することを含む。この方法は、半導体材料の表面上に触媒層をパターニングすることをさらに含む。該方法は、パターン化された触媒層をエッチング液に曝すことをさらに含み、ここで、パターン化された触媒層及びエッチング液は、半導体材料のエッチングを引き起こして垂直型ナノ構造を形成し、ここで、垂直型ナノ構造は、材料、形態、多孔度、エッチング速度、熱処理速度、ドープ濃度及びドーパント材料のうちの少なくとも１つにおいて異なった２以上の層を含む。さらに、本方法は、垂直ナノ構造の一部に階段状構造を形成することを含む。さらに、この方法は、垂直ナノ構造の少なくとも一部の周りに第２の材料を充填することを含む。さらに、この方法は、２以上の層のうちの１つ以上を選択的に処理して、その化学組成を変化させる、又は、それを除去することを含む。
本発明の別の実施形態では、３次元（３Ｄ）ＳＲＡＭデバイスは、フィンの垂直方向に沿って１以上のナノシートＦＥＴを含み、フィンの壁角は８９．５度よりも大きく、１以上のナノシートＦＥＴは、物質、形態、多孔度、エッチング速度、熱処理速度、ドープ濃度及びドープ物質のうちの少なくとも１つにおいて異なった物質の２以上の層を使用して生成される。さらに、１以上のナノシートＦＥＴは、フィンの組成とは異なる組成を有する物質によって分離される、又は、空気によって分離される。
３次元（３Ｄ）ＳＲＡＭデバイスは、フィンの垂直方向に沿って１以上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を含み、フィンの壁角は８９．５度よりも大きく、１以上のＦｉｎＦＥＴは、物質、形態、多孔度、エッチング速度、熱処理速度、ドープ濃度及びドープ物質のうちの少なくとも１つにおいて異なった物質の２以上の層を使用して生成される。さらに、１以上のＦｉｎＦＥＴは、フィンの組成とは異なる組成を有する物質によって分離される、又は、空気によって分離される。
上記は、以下の本発明の詳細な説明がより良く理解され得るように、本発明の１以上の実施形態の特徴及び技術的利点をむしろ一般的に概説した。本発明のさらなる特徴及び利点は、本発明の特許請求の範囲の主題を形成し得る以下に記載される。
本発明のより良い理解は、以下の詳細な説明が以下の図面と併せて考慮されるときに得られる。
本発明の一実施形態による、異なるエッチングテーパ角度によるナノシート層の最大数を示す図である。 本発明の一実施形態による、２層の「上部」及び「下部」ＳＲＡＭセルのためのＳＲＡＭ回路接続を示す。 本発明の一実施形態による、上側及び下側ＳＲＡＭセルのためのワード線（ＷＬ）及びビット線（ＢＬ）へのフィン、ゲート、ソース及びドレイン並びにコンタクトビアを示すトップダウンＳＲＡＭ２ビットセルレイアウトを示す。 本発明の一実施形態による、ゲートの下に３つのナノシート層を有するナノシートＦＥＴを備えたＳＲＡＭ２ビットセルを示す図である。 本発明の一実施形態による、ゲートの下に３つのナノシート層を有するナノシートＦＥＴを備えたＳＲＡＭ２ビットセルを示す図である。 本発明の一実施形態による、ゲートの下にフィンを備えたＦｉｎＦＥＴを備えたＳＲＡＭ２ビットセルを示す図である。 本発明の一実施形態による、ゲートの下にフィンを備えたＦｉｎＦＥＴを備えたＳＲＡＭ２ビットセルを示す図である。 本発明の一実施形態による、下側トランジスタへのアクセスのための変更された階段接続を有するワード線（ＷＬ）の代替レイアウトを示す。 本発明の一実施形態による、階段状構造を使用するサブレイヤトランジスタへのサブレイヤアクセスのための拡張フィンを示す図である。 本発明の一実施形態による、ゲート領域のみに接続されたフィンを有する代替レイアウトを示す。 本発明の一実施形態による、ＳＲＡＭセルのアレイを作成するように構成された多くのＳＲＡＭ２ビットセルの例示的なレイアウトを示す。 本発明の一実施形態による、リソグラフィリンク接続を有するＳＲＡＭセルのアレイを作成するための、多くのＳＲＡＭ２ビットセルの例示的なレイアウトを示す。 は、本発明の一実施形態によるナノシート多層ＦＥＴを製造する方法のフローチャートである。 本発明の一実施形態による、図３に記載される工程を使用してナノシート多層ＦＥＴを製造するための断面図を示す。 本発明の一実施形態によるナノシート多層ＦＥＴを製造するための代替方法のフローチャートである。 本発明の一実施形態による、図５に記載される工程を使用してナノシート多層ＦＥＴを製造するための断面図を示す。 は、本発明の一実施形態によるナノシート多層ＦＥＴを製造するための別の代替方法のフローチャートである。 本発明の一実施形態に従った、図７に記載される工程を使用してナノシート多層ＦＥＴを作製するための２つの代替階段状フィン－幾何学の横断面図を描く。 本発明の一実施形態に従った、図７に記載される工程を使用してナノシート多層ＦＥＴを作製するための２つの代替階段状フィン－幾何学の横断面図を描く。 本発明の一実施形態による、結晶学的テーパを使用して階段状コンタクトを生成することを示す。 本発明の一実施形態による、コンタクト及び階段が一方向に整列するようなコンタクト及び階段の例示的な配置を示す。 本発明の一実施形態による３次元ＳＲＡＭアーキテクチャを作成する方法のフローチャートである。 本発明の一実施形態による、図１１に記載された工程を使用して３次元ＳＲＡＭアーキテクチャを作成するための断面図を示す。 本発明の一実施形態による、図１１に記載された工程を使用して３次元ＳＲＡＭアーキテクチャを作成するための断面図を示す。 本発明の一実施形態による３次元ＳＲＡＭアーキテクチャを作成するための代替方法のフローチャートである。 本発明の一実施形態に従った、図１３に記載された工程を使用して３次元ＳＲＡＭアーキテクチャを作成するためのＳＲＡＭレイアウトのトップダウン図を示す。 本発明の一実施形態による、表面損傷を伴わずにＮｂＮ等の超伝導材料をパターニングするための方法のフローチャートである。 本発明の一実施形態に従った、図１５に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。 本発明の一実施形態による、表面損傷のない、ＮｂＮ等の超伝導材料のパターニングのための代替方法のフローチャートである。 本発明の一実施形態に従った、図１７に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。 本発明の一実施形態による、表面損傷のない、ＮｂＮ等の超伝導材料のパターン形成のための別の代替方法のフローチャートである。 本発明の一実施形態に従った、図１９に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。 本発明の一実施形態による、表面損傷なしにＮｂＮ等の超伝導材料をパターニングするための追加の代替方法のフローチャートである。 本発明の一実施形態による、図２１に記載された工程を使用して、表面損傷なしに超伝導材料をパターン化するための断面図を示す。 本発明の一実施形態による、ＣＩＣＥを用いて導波路を作成するための方法のフローチャートである。 本発明の一実施形態による、図２３に記載される工程を使用してＣＩＣＥを有する導波路を作製するための断面図を示す。 本発明の一実施形態による、ＣＩＣＥを用いて導波路を作成するための代替方法のフローチャートである。 本発明の一実施形態による、図２５に記載される工程を使用してＣＩＣＥを有する導波路を作製するための断面図を示す。 本発明の一実施形態による、ＣＩＣＥを用いて導波路を生成するためのさらなる代替方法のフローチャートである。 本発明の一実施形態による、図２７に記載された工程を使用してＣＩＣＥを有する導波路を作成するための断面図を示す。 本発明の一実施形態による、ＣＩＣＥを用いて導波路を作成するための別の代替方法のフローチャートである。 本発明の一実施形態による、図２９に記載される工程を使用してＣＩＣＥを有する導波路を作製するための断面図を示す。 本発明の一実施形態による、ＣＩＣＥを用いて導波路を生成するためのさらなる代替方法のフローチャートである。 本発明の一実施形態による、図３１に記載される工程を使用してＣＩＣＥを有する導波路を作製するための断面図を示す。 本発明の一実施形態によるCICEを有するバルクシリコンウエハを使用して導波路を作成する方法のフローチャートである。 本発明の一実施形態による、図３３に記載される工程を使用して、ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための断面図を示す。 本発明の一実施形態によるＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための代替方法のフローチャートである。 本発明の一実施形態による、図３５に記載される工程を使用して、ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための断面図を示す。 本発明の一実施形態による、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成する方法のフローチャートである。 本発明の一実施形態による、図３７に記載される工程を使用して、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための断面図を描く。 本発明の一実施形態による、ＣＩＣＥを有するシリコンウエハを使用して導波路を形成するための代替方法のフローチャートである。 本発明の一実施形態による、図３９に記載される工程を使用して、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための断面図を示す。 本発明の一実施形態によるシリコン超格子エッチング（ＳｉＳＥ）を使用してシリコン導波路の複数の層を作成するためのフローチャートである。 本発明の一実施形態による、図４５に記載される工程を使用して、ＳｉＳＥを使用して、シリコン導波路の複数の層を生成するための断面図を示す。
背景技術の項で述べたように、触媒影響化学エッチング（ＣＩＣＥ）は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン－ゲルマニウム合金（ＳｉｘＧｅ１－ｘ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ガリウムヒ素（ＧａＡｓ）、インジウムヒ素（ＩｎＡｓ）、リン化ガリウム（ＧａＰ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、リン化インジウムガリウム（ＩｎＧａＰ）、リン化インジウムガリウム（ＩｎＧａＰ）、炭化ケイ素（ＳｉＣ）、シリコン－ゲルマニウム（ＳｉＧｅ）、ＩＶ族元素、ＩＩＩ－Ｖ族化合物、ＩＩ－Ｖ族化合物等、並びに半導体の多層等の半導体基板上で使用することができる触媒ベースのエッチング方法である。ＣＩＣＥ用の基材は、単結晶バルクシリコンウエハ、シリコン・オン・インシュレータウエハ、シリコンオンサファイアウエハ、ゲルマニウムウエハ、ドープシリコンウエハ等のいずれかを含む。加えて、基板は、基板上に堆積された１００ｎｍを超える厚さのポリシリコンの層、基板上に堆積された１００ｎｍを超える厚さのアモルファスシリコンの層、及び基板上の１００ｎｍを超える厚さのエピタキシャルシリコンの層のような、半導体材料の層を含むことができる。一実施形態では、基材は、様々等プタイプ及び／又は濃度のシリコンの交互層、シリコンの交互層、シリコン－ゲルマニウム合金（ＳｉｘＧｅ－１－ｘ）及び／又はゲルマニウム等からなる材料積層体を含むことができる。一実施形態では、交互層の各層の厚さは、１ｎｍ～５００ｎｍである。
ＣＩＣＥは、８９．５度を超える側壁テーパ（９０度は完全に垂直構造である）を有する高度に異方性の半導体ナノ構造をエッチングするために使用され、得られる構造は、１００ｎｍ未満の少なくとも１つの横方向寸法と、少なくとも５：１の最小横方向寸法に対するフィーチャの高さのアスペクト比とを有する。一実施形態では、ナノ構造形状における少なくとも１つの寸法におけるフィーチャサイズは、２００ｎｍ未満であり、アスペクト比は、１０：１より大きい。一実施形態では、アスペクト比は５０：１より大きい。一実施形態では、壁角度は、ナノ構造の上部及び下部における臨界フィーチャ寸法を測定することによって測定され、例えば、ナノ構造断面の上部は５０ｎｍを測定し、下部は５０．５ｎｍを測定する。一実施形態では、断面測定は、走査型電子顕微鏡（ＳＥＭ）、原子間力顕微鏡（ＡＦＭ）、透過型電子顕微鏡（ＴＥＭ）、光散乱測定等の計測技術を用いて行われる。
ＣＩＣＥは、半導体基板をエッチングするために触媒を使用し、その触媒をパターニングするために、フォトリソグラフィ、電子ビームリソグラフィ、ナノスフェアリソグラフィ、ブロック共重合体、レーザ干渉リソグラフィ、コロイドリソグラフィ、ダブルパターニング、クォードパターニング、ナノインプリントリソグラフィ及び陽極酸化アルミニウム（ＡＡＯ）テンプレートのようなパターニング技術を有する高アスペクト比フィーチャを作るために使用されてきた。触媒は、炭素、クロム（Ｃｒ）等のようなエッチング遅延物質と組み合わせて使用することができる。この設備は、エッチング液（例えば、フッ化水素酸（ＨＦ）、フッ化アンモニウム（ＮＨ４Ｆ）、緩衝ＨＦ、及び／又は硫酸（Ｈ２ＳＯ４）、Ｈ２Ｏ等のフッ化物種、並びに過酸化水素（Ｈ２Ｏ２）、酸化バナジウム（Ｖ２Ｏ５）、過マンガン酸カリウム（ＫＭｎＯ４）、溶存酸素等の酸化剤）を含む液に浸漬される。アルコール（例えば、エタノール、イソプロピルアルコール、エチレングリコール等）、エッチング均一性を調節するための材料（例えば、界面活性剤、可溶性ポリマー、ジメチルスルホキシド（ＤＭＳＯ）等）、溶媒（例えば、脱イオン（ＤＩ）水、ＤＭＳＯ等）、及び緩衝溶液等の他の化学物質もまた、エッチング組成物に含まれ得る。使用される化学物質は、エッチングされる半導体基板に依存する。必要であれば、非水性エッチング液を使用することもできる。シリコン基板用のこのようなエッチング液の実施形態は、ＤＩ Ｈ２Ｏ、Ｈ２Ｏ２、及びエタノール及び電波を含む。触媒材料の実施形態には、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、タングステン（Ｗ）、酸化ルテニウム（ＩＶ）（ＲｕＯ２）、酸化イリジウム（ＩＶ）（ＩｒＯ２）、窒化チタン（ＴｉＮ）、グラフェン及びカーボンが含まれる。
一実施形態では、触媒メッシュを有する得られた基質は、エッチング液溶液中に置かれ、電場、温度勾配、及びその場でエッチング深さを決定することができる光学画像システムによって能動的に制御された、ある深さまで正確にエッチングされる。ＣＩＣＥの後、触媒は、王水、塩素ベースのプラズマ等を用いた原子層エッチング、化学エッチング又はプラズマエッチングを用いて除去される。
一実施形態では、ＣＩＣＥプロセスのメカニズムは、触媒による酸化剤の還元を含み、それによって正に帯電した正孔ｈ＋を生成することができる。次に、これらの正孔は、金属を介して金属－半導体界面に注入され、それによって、金属の下の半導体を酸化する。酸化されたケイ素は、エッチング液のフッ化物成分によって溶解され、このフッ化物成分は、触媒の側面から、そして触媒を通って拡散し、そして可溶性生成物は、拡散する。この方法のエッチング速度及び結果として生じる空隙率は、ドープ剤の種類、濃度、膜厚及びエッチング液濃度に依存する。電場と磁場の両方を用いて、エッチングプロセス中のホールの拡散によるポロシティのより大きな均一性／制御を達成した。
一実施形態では、触媒材料の堆積は、化学蒸着、原子層堆積、物理蒸着、熱蒸発、電子ビーム蒸着、電着、選択原子層堆積等のうちの１つを使用して達成される。
原子層堆積（ＡＬＤ）のための前駆体を、以下に示す表１に列挙する：
Figure 2022532757000002
一実施形態では、堆積された触媒は、プラズマエッチング、ウェットエッチング、気相エッチング、リフトオフ、金属破断を伴う堆積、原子層エッチング等を用いてパターニングされる必要がある。
一実施形態では、Ｒｕは、触媒影響化学エッチング（ＣＩＣＥ）のための触媒として使用される。
一実施形態では、Ｒｕは、（ａ）ビス（エチルシクロペンタジエニル）ルテニウム（ＩＩ）及びＯ２、ＮＨ３等を可能な限り共反応剤（ｂ）(エチルベンジル）（１－エチル－１，４－シクロヘキサジエニル)Ｒｕ（０）前駆体及びＯ２を可能な限り共反応剤（ｃ）熱ＲｕＯ４（ＴｏＲｕＳ）／Ｈ２等）として用いて原子層蒸着を用いて蒸着することができる。Ｒｕはまた、使用される前駆体に応じて、パターン化されたＡＬＤ抑制物質及び／又はＡＬＤ強化物質を用いて、選択的ＡＬＤを使用して所望の領域に選択的に堆積させることができる。一実施形態では、ＡＬＤ抑制物質はＳｉＯ２であり、ＡＬＤ強化物質はチタニウム（Ｔｉ）である。別の実施形態では、ＡＬＤ抑制物質はＳｉ－Ｈであり、ＡＬＤ強化物質はＳｉＯ２である。
一実施形態では、堆積されたＲｕは、フォトレジスト、ポリマー、インプリントレジスト、酸化ケイ素、窒化ケイ素等のエッチングマスクを用いて、オゾン、プラズマＯ２、Ｏ２／Ｃｌ２化学を使用してパターン化及びエッチングすることができる。Ｒｕは、プラズマエッチングの場合と同様のガス化学物質による原子層エッチングを用いてエッチングすることもできる。Ｒｕは、次亜塩素酸ナトリウム混合物を使用して湿式エッチングすることもできる。
ＲｕによるＣＩＣＥの後、オゾン、プラズマＯ２、Ｏ２／Ｃｌ２化学又はＣＭＯＳ適合性次亜塩素酸塩溶液による湿式又は気相化学を使用して、金属を除去することができる。この態様に関する議論は、米国特許出願公開第２０１８／０６０１７６号、Sreenivasanら、「Catalyst Influenced Pattern Transfer Technology」に提供されている。
一実施形態では、触媒は、全てのフィンがリソグラフィックリンクを使用して接続されるように、崩壊を防止するように設計される。触媒のふらつきをさらに防止するために、連結されたリンクは、全ての触媒領域を連結するリソグラフィックリンクで作られ、一方、全てのフィンが連結されて潰れを防止することを確実にする。一実施形態では、触媒影響化学エッチングによる高アスペクト比半導体構造の実質的な崩壊を防止するための方法は、半導体材料の表面上に触媒層をパターン化することを含み、触媒層は、意図された設計及びリソグラフィリンクを含む。さらに、リソグラフィリンクは、半導体材料の１つ又は複数の孤立したフィーチャを実質的に接続する。本方法は、さらに、半導体材料の表面上のパターン化触媒層をエッチング液に曝すステップを含み、ここで、パターン化触媒層は、半導体材料のエッチングを生じさせて、相互接続された高アスペクト比構造を形成する。
一実施形態では、ＣＩＣＥ中に多孔質シリコンを生成するために、変調された電場が使用される。時間と共に電流密度や照明密度等のパラメータを変調すると、シリコンに空隙率が生じる可能性がある。電流密度は、ｐ型シリコン基板については、正の電流密度が、触媒がシリコンにシンクするときに空隙率を生じさせ、ゼロ又は負の電流密度が、触媒エッチングのみを伴う結晶層を与えるように、変調することができる。あるいは、エッチング液濃度は、空隙率を作り出すために、より高い比率の酸化剤を有するように改変され得る。別の実施形態では、シリコンのより高いドーピングを有するエピタキシャル層が、空隙率を生成するために使用される。
シリコン超格子エッチング（ＳｉＳＥ）を用いて多孔質と非多孔質シリコンの交互層を作ることができる。ＳｉＳＥは、触媒を使用して半導体基板をエッチングする一方で、層の少なくとも１つが多孔質である交互の層を有する超格子を同時に生成する。交互層は、電界パラメータ変調及び／又は交互ドーピング特性を有する層を通るエッチングによって形成される。あるいは、エッチング液濃度は、空隙率（より高い酸化剤比）及び低／非空隙率ケイ素層（より低い酸化剤比）を作り出すように交互にすることができる。
一実施形態では、物質の交互の層を有するナノ構造は、ＳｉＳＥを使用して加工される。交互層は、シリコン、シリコン－ゲルマニウム合金（ＳｉｘＧｅ－１－ｘ）及び／又はゲルマニウムの交互層を含むことができる。一実施形態では、交互層の各層の厚さは、１ｎｍ～５００ｎｍである。
一実施形態では、垂直多層ナノ構造は、ＳｉＳＥによって形成され、１つ以上の層は、装置及び設計要件に基づいて修正され得る。一実施形態では、多層ナノ構造は、交互層を含み、層は、物質、形態、多孔度、エッチング速度、熱処理速度、ドープ濃度及びドーパント物質のうちの少なくとも１つにおいて異なっている。一実施形態では、交互層は、シリコン及びシリコン－ゲルマニウム合金である。別の実施形態では、交互層は、多孔質及び非多孔質シリコンである。別の実施形態では、交互層は、交互空隙率を有する多孔質シリコンである。一実施形態では、形態は、層が多孔質であるか非多孔質であるか、細孔サイズ、細孔配向等を記述するために使用される。熱処理速度は、酸化、アニール、シリサイドの生成等のような処理のための温度を表す。
一実施形態において、多層ナノ構造の１つ以上の層は、その化学組成を変化させるために選択的に処理される。一実施形態では、化学組成は、層のうちの１つ（例えば、多孔質シリコン）の酸化速度が他の層（例えば、シリコン）の酸化速度よりもはるかに大きくなるように、構造を酸化することによって選択的に変更される。一実施形態では、多孔質シリコンの酸化速度は、非多孔質シリコンの酸化速度の５倍である。別の実施形態では、化学組成は、非多孔質シリコンに実質的に影響を及ぼすことなく、多孔質シリコンに金属を吸収させ、それをアニールすることによって、多孔質シリコンをドープするか、又はシリサイドを生成することによって変更される。
別の実施形態では、層のうちの１つ（例えば、ＳｉＧｅ合金）は、他の層（例えば、シリコン）に実質的に影響を及ぼすことなく、（例えば、塩酸又は原子層エッチングを使用して）選択的にエッチングすることによって除去される。別の実施形態では、多孔質シリコンは、穏やかなフッ素含有化学物質中で非多孔質シリコンを実質的にエッチングすることなく、選択的にエッチング除去される。これは、懸垂ナノシート又は非エッチング（例えば、シリコン）材料で作製される水平懸垂ナノワイヤを作製するために使用され得る。一実施形態では、これらの浮遊ナノシート又はナノワイヤは、トランジスタを作製するために使用される。
背景のセクションで述べたように、ＳＲＡＭは、その高速アクセス時間、安定性及びＣＭＯＳ論理デバイスとの互換性のため、集積回路において一般的に使用される。これは、プロセッサとメモリの両方を同じチップに搭載することで性能が向上するように設計された組み込みメモリである。ＳＲＡＭアレイは多くの回路設計においてチップ領域の大きな割合を占める。ＳＲＡＭビットセルには多くのタイプがあり、最も一般的に使用されているのは、その優れた堅牢性、低電力動作及び高容量のため、６トランジスタ（６Ｔ）ＳＲＡＭセルである。その他のセル設計では、性能と安定性の要件に応じて、４トランジスタ（４Ｔ）、７トランジスタ（７Ｔ）、８トランジスタ（８Ｔ）等が使用される。ＦｉｎＦＥＴベースのＳＲＡＭ設計へのシフトのようなトランジスタのスケーリングにより、より高いＳＲＡＭ密度を達成した。トランジスタは、ＦｉｎＦＥＴや次世代ナノシートトランジスタのように、３次元にスケーリングされてきたが、ＳＲＡＭトランジスタの配置は２次元のままである。３次元（３Ｄ）ＮＡＮＤフラッシュ等の他のメモリデバイスは、メモリセルのスタッキングを利用して、フットプリントを増大させることなくメモリ密度を増大させる。ＳＲＡＭは論理が埋め込まれているため、集積回路に３Ｄ積層ＳＲＡＭセルを集積することは困難である。
４個のｎ型（ＮＭＯＳ）トランジスタ（２個のプルダウン（ＰＤ）と２個のパスゲート（ＰＧ）トランジスタ）と２個のｐ型（ＰＭＯＳ）プルアップ（ＰＵ）トランジスタから成る６Ｔ－ＳＲＡＭセルのように、産業界で使用される種々のＳＲＡＭレイアウトがある。
ＦｉｎＦＥＴベースの６Ｔ―ＳＲＡＭセルの場合、６個のトランジスタの各々は高密度セルサイズのために１個のフィンを有し、一方、高性能のために、ｎＦＥＴは２個のフィンを有し、ｐＦＥＴは１個のフィンを有する。
一方、横方向のナノワイヤ及びナノシートトランジスタについては、水平層の数を増加させてもフットプリントが増加しないので、高密度セルも高性能であり得る。フィン（又はシート）幅がフィン長よりもはるかに低いナノシートＦＥＴ（それによって、水平ナノシートとは対照的に水平ナノワイヤを形成する）は、横方向ナノワイヤＦＥＴである。本発明の実施形態では、異なるトランジスタを互いの上に積み重ねる設計オプションが追加される。各トランジスタは、フィン又はナノシートの１つ以上の層を有することができ、異なるトランジスタソース、ドレイン及びゲートには、階段型のコンタクトアーキテクチャを用いてアクセスされる。７Ｔ－、８Ｔ－、１０－Ｔ等には、６Ｔ－ＳＲＡＭと同様のセル設計にＳＲＡＭセル当たり追加のトランジスタを追加することができる。
最小のＳＲＡＭビットセルは、「７ｎｍノード」ＦｉｎＦＥＴを使用し、０．０２６μｍの2の領域を有する。一実施形態では、最小金属ハーフピッチは１４ｎｍであり、コンタクトポリハーフピッチは２４ｎｍであり、物理的ゲート長は１８ｎｍであり、最小フィン幅は７ｎｍであり、フィン最小ハーフピッチは１４ｎｍであり、最小コンタクトホール又はビアピッチは４０ｎｍであり、エッチング後のコンタクト／ビア臨界寸法（ＣＤ）は１４ｎｍであり、オーバレイは３．５ｎｍである。しかし、７ｎｍのＦｉｎＦＥＴ ＳＲＡＭセルを用いても、６個のトランジスタのレイアウトは平面的である。次世代ＳＲＡＭのためのナノシートフィンへのスケーリングは性能を改善し寄生容量を低減するであろうが、ＦｉｎＦＥＴと比較してビットセルサイズを顕著に低減しないであろう。
しかし、７ｎｍのＦｉｎＦＥＴ ＳＲＡＭセルを用いても、６個のトランジスタのレイアウトは平面的である。次世代ＳＲＡＭのためのナノシートフィンへのスケーリングは性能を改善し寄生容量を低減するであろうが、ＦｉｎＦＥＴと比較してビットセルサイズを顕著に低減しないであろう。
一方、垂直ナノワイヤ(ＮＷ)ＦＥＴは、ビットセルサイズを縮小することができ、また、３Ｄ ＳＲＡＭを生成するために、ＳＲＡＭセルを互いの上に積み重ねることを可能にすることができる。ｐＦＥＴの上に積み重ねられたｎＦＥＴからなる相補型ＦＥＴ（ＣＦＥＴ）もまた、ビットセルサイズを縮小することができる。しかしながら、このような積層ゲート全周(ＧＡＡ)ＦＥＴの製造は、１２インチウエハにわたって不均一な厚さを有する可能性のある複数の時間付きエッチバックステップのために困難である。このような不均一性は、しきい値電圧のようなトランジスタ特性の変化量に伝播し、それによってデバイス性能に影響を及ぼす。従って、それらは製造可能性のためにエッチバック寸法の正確な制御を必要とする。
他のタイプの３Ｄ積層ＳＲＡＭ設計は、多結晶シリコン又はレーザ誘起結晶化を使用し、これは、より低品質で、より高価であり、ＣＭＯＳ論理と容易に積分できない。
最小パターニング解像度や金属ピッチ等、ロジックセル設計におけるいくつかの主要な制約は、デバイス及びシステム（ＩＲＤＳ）レポートの国際ロードマップからの次元とともに、表２に示されている。表２に見られるように、トランジスタソース、ドレイン、ゲートのコンタクトは領域能率を制限する。
Figure 2022532757000003
本発明の実施形態は、横方向ナノワイヤ及びナノシートＦＥＴ（例えば、Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ（ＧＡＡ）ＦＥＴ)に基づくＣＭＯＳ可積分積層ＳＲＡＭ技術を利用する。６Ｔ－ＳＲＡＭ設計に基づく本発明のいくつかの実施形態を以下に説明する。「７ｎｍ」ノードに対応するメトリックは、設計で使用されるが、より小さいノードにも拡張することができる。
ナノシートＦＥＴは、５ｎｍ技術ノード及びそれ以上でのＦｉｎＦＥＴの良好な置き換えとなり得る、水平に積み重ねたゲート・オール・アラウンド構造を有する。それらは汎用性のある設計を可能にし、同じフットプリントに対してＦｉｎＦＥＴよりも高い性能と静電性を示した。例示的なナノシートＦＥＴは、５ｎｍのシート厚及び１０ｎｍの垂直シート間間隔の３つの層を有する積層ナノシートによるＦｉｎＦＥＴ中のフィンの置換によって想像することができる。より多くの数のナノシート層は、トランジスタの性能をさらに向上させることができる。しかしながら、フィンの最大高さ、それによってナノシート層の最大数は、プラズマエッチングを用いてフィンをエッチングするために、パターン転写ステップの間、ゼロでないエッチテーパによって制限される。触媒影響化学エッチング（ＣＩＣＥ）により、半導体フィンは、非常に低い～エッチテーパがなく、側壁が滑らかで、最大高さ制限がない異方性エッチングが可能であり、ここで、実質的に非自立ナノ構造を設計することによりフィンの崩壊を回避することができる。Ｃａｔａｌｙｓｔ Ｉｎｆｌｕｅｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ （ＣＩＣＥ）は、半導体のフィーチャを作るために使用できる触媒ベースのエッチング方法である。このようなフィーチャが高いアスペクト比、低い側壁テーパ、低い側壁粗さ、及び／又は制御可能な多孔性を有する場合、シリコン、ゲルマニウム等である。
一実施形態では、多層ナノ構造体の製造方法は、交互層を含む半導体材料を提供することを含み、半導体材料は、シリコン、シリコンゲルマニウムアロイ（ＳｉｘＧｅ１－ｘ）及び／又はゲルマニウムの交互層を含み、交互層の各層の厚さは、１ｎｍ～５００ｎｍである。一実施形態では、半導体材料は、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、シリコン－ゲルマニウム（ＳｉＧｅ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、ＩＶ族元素、ＩＩＩ－Ｖ族化合物、及びＩＩ－Ｖ族化合物のうちの１以上を含む。一実施形態では、半導体材料は、単結晶バルクシリコンウエハ又はシリコン・オン・インシュレータウエハである。この方法は、半導体材料の表面上に触媒層をパターニングすることをさらに含む。触媒層は、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、クロム（Ｃｒ）、グラフェン及びカーボンのうちの１以上を含む。一実施形態では、リソグラフィリンクは、触媒層の実質的に隔離されたノードを接合する接続線を有するように触媒層内にパターン化される。該方法は、パターン化された触媒層をエッチング液に曝すことをさらに含み、ここで触媒層は、エッチング液の存在下で半導体基材中に沈む。エッチング液は、以下のうちの少なくとも２つを含む：フッ化物種、酸化剤、アルコール、及び溶媒：フッ化水素酸及びフッ化アンモニウム、ここで、酸化剤は、過酸化水素、過マンガン酸カリウム及び溶存酸素のうちの１つを含み、アルコールは、エタノール、イソプロピルアルコール及びエチレングリコールのうちの１つを含み、溶媒は、脱イオン水及びジメチルスルホキシドのうちの１つを含む。パターニングされた触媒層及びエッチング液は、垂直ナノ構造を形成するために半導体材料のエッチングを生じさせ、垂直ナノ構造は、以下の材料、形態、空隙率、エッチング速度、熱処理速度、ドーピング濃度及びドーパント材料のうちの少なくとも１つにおいて、異なる複数の層を含む。さらに、本方法は、垂直ナノ構造の一部に階段状構造を形成するステップを含み、階段状構造は、下に位置するナノシートＦＥＴのソース、ドレイン及びゲートへのコンタクトを作成するために使用される。一実施形態では、階段構造は、水酸化カリウム（ＫＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）、及びエチレンジアミン（ＥＤＰ）のうちの１つを含むエッチング液を用いて、結晶依存エッチングを用いて結晶面に沿って半導体物質をエッチングすることによって形成される。さらに、この方法は、垂直ナノ構造の少なくとも一部に第２の材料を充填することを含む。さらに、この方法は、交互層の１つを選択的に処理して、その化学組成を変化させるか、又は除去することを含む。一実施形態では、交互層は、シリコン－ゲルマニウム合金（ＳｉｘＧｅ１－ｘ）層を含み、シリコン－ゲルマニウム合金（ＳｉｘＧｅ１－ｘ）層は、塩酸を使用して除去され、シリコンナノシート及び／又は横方向ナノワイヤを生成する。別の実施形態では、交互層は、シリコンのドープ層を含み、シリコンのドープ層のうちの１つは、エッチング液の存在下で多孔質になり、多孔質シリコン層は、フッ化水素酸（ＨＦ）、ＨＦ気相、ＨＦ、及び酸化剤のうちの１つ又は複数を使用して除去される。この方法は、交互層を生成するために時間変化電界を使用することをさらに含み、交互層のうちの少なくとも１つは多孔質である。
図１は、本発明の一実施形態による、エッチングテーパ角度が、フィン内に積層することができるナノシート層の最大数をどのように定義するかを示す。ＣＩＣＥは、８９．５°を超えるエッチテーパ角を有し、したがって、所望の数のトランジスタの積層を可能にし、また、ＳＲＡＭセルのための新しい３Ｄ積層アーキテクチャを可能にする。９０度の側壁角度エッチテーパは、完全に垂直な側壁フィンを提供する。ナノシート多層ＦＥＴベースのＳＲＡＭレイアウトに関する議論は、以下に提供される。
ナノシートフィン内の個々のトランジスタに対するソース、ドレイン、及びゲートへの別々の接点が、それらを個別にアドレス指定するために必要とされる。したがって、より多くのナノシートフィンを同じ領域に充填するには、コンタクトビアの設置面積の増加を考慮する必要がある。トランジスタ間に共通のコンタクトノード（ソース、ドレイン、又はゲート）を有する論理設計では、ソース、ドレイン、及び／又はゲートは、同じナノシート多層ＦＥＴ内に接続することができ、それによって、コンタクトビアのフットプリントを減少させる。多層ＦＥＴ設計における個々のトランジスタのコンタクトノードへのコンタクトは、階段状構造を使用して、ＦｉｎＦＥＴ、横方向ナノワイヤＦＥＴ及びナノシートＦＥＴ等の下層のトランジスタのソース、ドレイン、及びゲートへのコンタクトを生成することができる。
図２Ａ～図２Ｉは、本発明の一実施形態による、下部ＳＲＡＭトランジスタへの個別のコンタクトを必要とせずに、内部積層ＳＲＡＭビットセル接続を実現するための接続フィンを備えた、互いに上部に積み重ねられた２つのＳＲＡＭセルの例示的なレイアウトを示す。図２Ａを参照すると、図２Ａは、本発明の一実施形態による、「ＳＲＡＭ ２ビットセル」と呼ばれる、２層の「上部」及び「下部」ＳＲＡＭセルのためのＳＲＡＭ回路接続を示す。図２Ｂは、本発明の一実施形態による、上側及び下側ＳＲＡＭセルのためのワード線（ＷＬ）及びビット線（ＢＬ）へのフィン、ゲート、ソース及びドレイン並びにコンタクトビアを示すトップダウンＳＲＡＭ ２ビットセルレイアウトを示す。このレイアウトにおける２つのＳＲＡＭセルは、共通のビット線を共有し、別々のワード線を有する。
図２Ｃ及び図２Ｄは、本発明の一実施形態に従って、互いに積み重ねられた２つのトランジスタを有する各フィンを備えたＳＲＡＭ ２ビットセルの三次元図を示す。図２Ｃ及び図２Ｄは、本発明の一実施形態による、ゲートの下に３つのナノシート層を有するナノシートＦＥＴを備えたＳＲＡＭ ２ビットセルをさらに示す図である。一実施形態では、このような層は、ナノシートＦＥＴの代わりにＦｉｎＦＥＴを積層するために使用することができる。図２Ｅ及び図２Ｆは、本発明の一実施形態による、ゲートの下にフィンを備えたＦｉｎＦＥＴを備えたＳＲＡＭ ２ビットセルを示す図である。一実施形態では、分離層は、フィンの垂直方向に沿って積層トランジスタを分離するために使用される。一実施形態では、フィン又は空気とは異なる組成を含む（図２Ｄ、２Ｆ参照）。下側ＳＲＡＭビットセルのワード線をアドレス指定するためのコンタクトビアは、階段状コンタクトを使用して形成することができる。
一実施形態では、階段状構造は、下にあるＦＥＴのソース、ドレイン、及びゲートへのコンタクトをクレートするために使用される。階段接続のレイアウトを図２Ｇ～２Ｉに示す。
下部トランジスタ２０１（図２Ｃ、図２Ｄ、図２Ｅ、図２Ｆ）にアクセスするための修正階段接続を有するコンタクトノード接続を有するＳＲＡＭ ２ビットセルの代替レイアウトも、本発明の一実施形態に従って、図２Ｇに示される。また、ＳＲＡＭレイアウトは、本願の一実施形態による、周囲のｐ型シリコンと比較して異なるドーピングを有するｎウェル２０２を示す。図２Ｈは、本発明の一実施形態による、階段状構造を使用するサブ層アクセス２０３からサブ層トランジスタへの拡張フィンを示す。図２Ｉは、本発明の一実施形態による、ゲート領域においてのみ接続されたフィンを有する代替レイアウトを示す。
一実施形態では、ＳＲＡＭアレイレイアウトは、意図された設計及びリソグラフィリンクを含む触媒と共にＣＩＣＥを有するナノ構造を生成するように設計され、触媒の影響を受けた化学エッチングによって作製される高アスペクト比半導体構造の実質的な崩壊を防止する。
図２Ｊは、本発明の一実施形態による、ＳＲＡＭセルのアレイを作成するように構成された多くのＳＲＡＭ ２ビットセルの例示的なレイアウトを示す。図２Ｋは、本発明の一実施形態による、リソグラフィリンク接続を有するＳＲＡＭセルのアレイを作成するための、多くのＳＲＡＭ ２ビットセルの例示的なレイアウトを示す。
同様に、ナノシートフィン当たり３つ以上のトランジスタを互いの上に積み重ねて、複数のＳＲＡＭセルを互いの上に積み重ねることができる。他の実施形態は、金属ビアのフットプリントを減少させるために、共通の金属コンタクトを有する再配置されたレイアウトを含む。一実施形態では、レイアウトにおいて最適化されるべきパラメータの１つは、リソグラフィ及びコンタクトビアの寄生容量制限に接着した金属コンタクトの配置である。一実施形態では、６個のトランジスタを有するフィンを使用して、６個のＳＲＡＭセルを積み重ね、２次元（２Ｄ)ＳＲＡＭレイアウトと比較して少なくとも２０％の領域フットプリントの低下があるようにする。
他の実施形態は、横方向ナノワイヤＦＥＴ又はＦｉｎＦＥＴを使用すること、又はＦｉｎＦＥＴ及びナノシートＦＥＴの組み合わせを使用して、３次元でＳＲＡＭセルの複数の層を作成することを含む。一実施形態では、トポロジ最適化アルゴリズムを使用して、ＳＲＡＭトランジスタレイアウト内の共通のコンタクトノード接続を最適化し、下層トランジスタゲート、ソース及びドレインに必要なコンタクトビアのフットプリントを増加させることなく、スタックの数を増加させながら、ＳＲＡＭセルのフットプリントを減少させることができる。別の実施形態では、ＳＲＡＭセルの複数の層は、集積回路上のＳＲＡＭアレイ全体の端部に向かってファンアウトされた下部ＳＲＡＭ層への階段状接続を有する３Ｄ ＮＡＮＤフラッシュアーキテクチャに類似した方法で配置される。
ＳＲＡＭセルに隣接する他の論理トランジスタもまた、フットプリントを減らすために多重レベルとすることができ、又は、フィン当たりすべてのナノシート層を利用することができる。例えば、６つのナノシート層を有するフィンは、ダイの非ＳＲＡＭ領域に１つの論理トランジスタを有し、ＳＲＡＭ領域に２つの多層トランジスタを有し得る。
本明細書で論じられるように、多層ＦＥＴは、互いの上に、フィンの垂直方向に沿って垂直に積み重ねられた２つ以上のトランジスタを有するトランジスタを指す。トランジスタは、ＦｉｎＦＥＴ、ナノシートＦＥＴ、横方向ＮＷ ＦＥＴ及び他のＧａｔｅ―Ａｌｌ―Ａｒｏｕｎｄ（ＧＡＡ）ＦＥＴであり得る。
一実施形態では、上側及び下側のＦＥＴは、ＦｉｎＦＥＴの高さに類似した単一の厚いナノシート層からなる。別の実施形態では、２つのＦＥＴが１つのナノシートフィンで実現され、下部ＦＥＴ及び上部ＦＥＴはそれぞれ、それらのＧＡＡ設計において３つのナノシート層を有する。
ＦＥＴに対する各層の厚さは、設計要件に基づいて変化させることができ、ＦＥＴ間の追加の層を使用して、ＦＥＴ間の電気的絶縁を容易にしてもよい。
ここで図３を参照すると、図３は、本発明の一実施形態によるナノシート多層ＦＥＴを製造するための方法３００のフローチャートである。図４Ａ～４Ｅは、本発明の一実施形態による、図３に記載された工程を使用してナノシート多層ＦＥＴを製造するための断面図を示す。
図４Ａ～図４Ｅに関連して図３を参照すると、ステップ３０１において、チャネル４０１と犠牲材料４０２との交互層が堆積され、図４Ａに示すように、交互層の組の間に保護犠牲材料４０４が堆積される。
一実施形態では、チャンネル物質４０１はケイ素を含み、犠牲物質４０２はＳｉｘＧｅ１－ｘを含み、保護犠牲物質４０４はゲルマニウムを含む。別の実施形態では、チャネル物質４０１は、低ドープシリコンを含み、犠牲物質４０２は、高ドープシリコンを含み、保護犠牲物質４０４は、適度にドープされたシリコンを含む。一実施形態では、材料は、エピタキシャル堆積、化学蒸着、物理蒸着、及び原子層堆積のうちの１つ又は複数を使用して堆積される。一実施形態では、保護犠牲層４０４は、絶縁層を生成するために使用され、ここで、絶縁層は、フィンの垂直方向に沿って積層トランジスタを分離するために使用される。一実施形態では、フィン又は空気とは異なる組成を含む。
交互層の厚さは、トランジスタチャネル厚及びゲート全周トランジスタの表面領域を最大化するための必要なフィン幅等の、トランジスタ（例えば、ナノシートＦＥＴ、ＦｉｎＦＥＴ、横方向ナノワイヤＦＥＴ、多層ＦＥＴ）の設計要件によって定義される。これは、リソグラフィ解像度、フィンのリソグラフィパターニング中のオーバレイ制限、及びフィン及び誘電体を取り囲むコンタクト及びゲート材料の抵抗によって制限される。一実施形態では、ナノシートＦＥＴは、厚さ１０ｎｍのシリコンと厚さ１０ｎｍのシリコン－ゲルマニウムとの交互層のＣＩＣＥを使用して作られる。
ステップ３０２では、図４Ａに示されるように、リソグラフィ及びエッチングを使用して、フィン４０３が形成される。一実施形態では、リソグラフィは、フォトリソグラフィ、極端紫外線（ＥＵＶ）リソグラフィ、インプリントリソグラフィ、及び電子ビームリソグラフィのうちの１つ又は複数を使用して実行される。一実施形態では、エッチングは、触媒影響化学エッチングを使用して行われる。別の実施形態では、エッチングは、プラズマエッチング又は原子層エッチングを使用して行われる。
ステップ３０３では、図４Ｂに示すように、チャネル材料層４０１及び保護犠牲層４０４を残して、１つ又は複数の犠牲層４０２が除去又はエッチングされる。一実施形態では、犠牲層４０２は、リン酸、フッ化水素酸、過酸化水素、塩酸、及び硫酸のうちの１つ又は複数を使用して除去される。一実施形態では、犠牲層４０２は、湿式エッチング、プラズマエッチング、原子層エッチング、及び気相エッチングのいずれかのエッチングプロセスを使用してエッチングされる。
ステップ３０４では、図４Ｃに示されるように、誘電体材料４０５が、チャネル４０１及び保護層４０４の周囲に堆積される。誘電体材料４０５は、酸化ケイ素、酸窒化ケイ素、酸化アルミニウムケイ素、酸化ハフニウム、酸化ジルコニウムアルミニウム、及び酸化ストロンチウムチタンのうちの１つを含むことができる。
ステップ３０５では、図４Ｄに示すように、犠牲層４０２が以前に除去された充填領域を含む、フィン４０３の上にゲート材料４０６が堆積される。ゲート材料４０６は、ポリシリコン、タングステン、ニッケル、銅、ルテニウム、コバルト、白金、パラジウム、チタン、及び窒化チタンのうちの１つを含むことができる。
ステップ３０６では、保護犠牲層４０４が除去され、それによって、図４Ｅに示されるように、トランジスタ４０７がフィン４０３に沿って分離される。
トランジスタ４０７は、図４Ｅに示されるような犠牲層を除去するか、又はフィンに沿ってトランジスタ間に電気的接続性がないように材料を選択的に堆積することによって絶縁することができる。加えて、ナノシートフィン内の個々のトランジスタに対するソース、ドレイン、及びゲートへの別々のコンタクトが、それらを個々にアドレス指定するために必要とされる。一実施形態では、階段構造を使用して、下部トランジスタへのコンタクトを落とすことができる。
一実施形態では、トランジスタのフィンのベースは、浅いトレンチ分離のために誘電体で囲まれている。誘電体は、酸化シリコン、酸窒化シリコン、低誘電率誘電体等であってもよい。フィンの高さには、浅いトレンチ分離に必要な厚さが含まれる。一実施形態では、フィンのベースを囲む浅いトレンチ分離の高さは、１００ｎｍである。
ナノシート多層ＦＥＴを作るための代替方法を、図５及び６Ａ～６Ｅに関連して以下に論じる。このような代替方法では、誘電体及びゲート材料は、ナノシートＦＥＴ間のチャネルナノシート上（及び犠牲層上ではない）に選択的に堆積される。交互のナノシート層を有し、階段構造を有するフィンが、図６Ａ～６Ｅに示されている。各ナノシート積層は、２つの交互の層Ａ及びＢを含む。犠牲材料Ｂは除去され、それによって、チャネル材料Ａを放出し、それを支持構造（図には示されていない）の間に吊るす。一実施形態では、選択的原子層堆積は、チャネル材料上に選択的にｈｉｇｈ－ｋ誘電体（例えば、酸化ハフニウム、酸化ジルコニウムアルミニウム、酸化ストロンチウムチタン）を堆積するために使用され、Ｈｉｇｈ－Κ誘電体材料上に選択的にゲート材料（例えば、ポリシリコン、タングステン、ニッケル、銅、ルテニウム、コバルト、白金、パラジウム、チタン、窒化チタン等）を堆積するために使用される。これにより、異なるトランジスタのゲートが接続されないようになる。このような方法のより詳細な説明は、図５及び６Ａ～６Ｅに関連して以下に提供される。
図５は、本発明の一実施形態によるナノシート多層ＦＥＴを製造するための代替方法５００のフローチャートである。図６Ａ～６Ｅは、本発明の一実施形態による、図５に記載された工程を使用してナノシート多層ＦＥＴを製造するための断面図を示す。
図５を参照すると、図６Ａ～６Ｅに関連して、ステップ５０１において、チャネル材料６０１、犠牲材料６０２、及び分離材料６０３の交互の層が、図６Ａに示されるように堆積される。一実施形態では、チャンネル材料６０１はケイ素を含み、犠牲材料６０２はＳｉｘＧｅ１－ｘを含み、分離材料６０３はゲルマニウムを含む。
ステップ５０２では、図６Ａに示されるように、リソグラフィ及びエッチングを使用して、フィン及び階段構造６０４が形成される。
ステップ５０３では、図６Ｂに示すように、ウェットエッチング等によって、１以上の犠牲層６０２が除去される。
ステップ５０４では、ソース６０５及びドレイン６０６が、図６Ｃに示されるように形成される。一実施形態では、ソース及びドレインは、ホウ素、リン、ゲルマニウム、ヒ素等のドーパントと共にシリコンのエピタキシャル堆積によって形成される。別の実施形態では、ソース及びドレインは、Ｎｉ、Ｍｏ、Ｗ、Ｐｄ、Ｐｔ等のデバイス固有の仕事関数を有する金属の堆積によって形成される。任意のアニーリングステップは、それらを金属シリサイドに変換することができる。
ステップ５０５では、図６Ｄに示されるように、誘電体及びゲート材料６０７が、分離材料６０３の表面以外の表面上に選択的に堆積される。一実施形態では、選択的原子層堆積は、チャネル材料６０１上（分離材料層６０３上ではない）に誘電体及びゲート材料６０７を堆積するために使用される。
ステップ５０６では、図６Ｅに示すように、分離材料６０３を任意選択で除去する。
ステップ５０７では、低誘電材料６０８（例えば、酸化ケイ素、オキシ窒化ケイ素、フッ素ドープ二酸化ケイ素等）が、随意に、分離材料６０３及び犠牲層６０２が、図６Ｅに示されるように、先に除去された領域で堆積される。
選択的原子層堆積を必要とせずにＦＥＴを分離する別の方法は、物質の堆積前に、ＦＥＴ間の領域を阻止することによる。これは、図８Ａ～図８Ｇ及び図９Ａ～図９Ｇに示すように、階段構造を利用し、典型的なナノシートプロセスフローに類似した他の犠牲層（例えばＳｉＧｅ層）をすべて除去しながら、２つのＦＥＴの間にある交互の層の特定の積み重ね（例えば、ＳｉＧｅ／Ｓｉ／ＳｉＧｅナノシート層）を保護することによって行うことができる。各ナノシート積層は、２つの交互の層Ａ（チャネル材料）及びＢ（犠牲材料）を含む。トランジスタ間のある層のＢは、Ｂ及びＧａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ（ＧＡＡ）堆積の犠牲層の残りの部分の除去中に保護される。これらの保護層Ｂは、ゲートを分離するためにＧＡＡ堆積後に除去される。このような方法のより詳細な説明は、図７、８Ａ～８Ｇ及び９Ａ～９Ｇに関連して以下に提供される。
図７は、本発明の一実施形態によるナノシート多層ＦＥＴを製造するための別の代替方法７００のフローチャートである。図８Ａ～８Ｇ及び９Ａ～９Ｇは、本発明の一実施形態による、図７に記載される工程を使用して、ナノシート多層ＦＥＴを作るための２つの代替階段フィン－幾何学の横断面図を示す。
図８Ａ～図８Ｇ及び図９Ａ～図９Ｇに関連して図７を参照すると、ステップ７０１において、チャネル８０１、９０１及び犠牲材料８０２、９０２の交互層が、それぞれ図８Ａ及び図９Ａに示されるように堆積される。
ステップ７０２では、フィン及び階段構造８０３、９０３は、それぞれ、図８Ａ及び９Ａに示されるように、リソグラフィ及びエッチングを使用して形成される。
ステップ７０３では、保護層８０４、９０４が、図８Ｂ及び図９Ｂにそれぞれ示すように、選択された犠牲層８０２、９０２を除去するための開口部（スロット）８０５、９０５を有するフィン及び階段構造８０３、９０３上に堆積される。
ステップ７０４において、１つ以上の犠牲層８０２、９０２が除去され、図８Ｃ及び９Ｃにそれぞれ示されるように、保護された犠牲層８０６、９０６が残される。
ステップ７０５において、保護層８０４、９０４は、図８Ｃ及び９Ｃにそれぞれ示されるように除去される。
ステップ７０６において、ソース８０８、９０８、及びドレイン領域８０９、９０９は、それぞれ図８Ｄ及び９Ｄに示されるように形成される。
ステップ７０７では、図８Ｅ及び９Ｅにそれぞれ示されるように、誘電体及びゲート材料８１０、９１０が堆積される。
ステップ７０８では、保護犠牲層８０６、９０６は、図８Ｆ及び９Ｆにそれぞれ示されるように、犠牲層８０６、９０６と接触するエッチング誘電体及びゲート材料８１０、９１０と共に除去される。一実施形態では、保護犠牲層８０６、９０６は、保護犠牲層８０６、９０６と接触する階段構造の一部を化学蒸気に曝すことによって除去される。蒸気は、チャネル材料８０１、９０１に実質的に影響を及ぼすことなく、保護犠牲層８０６、９０６及びそれと接触する誘電体及びゲート材料８１０、９１０をエッチングする。
ステップ７０９では、低誘電材料８１１、９１１（例えば、酸化ケイ素、オキシ窒化ケイ素、フッ素ドープ二酸化ケイ素）が、必要に応じて、犠牲層８０２、９０２が、それぞれ、図８Ｇ及び９Ｇに示すように、先に除去された領域で堆積される。
リソグラフィ及びオーバレイ制約内でのコンタクトビアの配置と同様に、接続フィンを作る様々なリソグラフィの課題が存在する。一実施形態では、「７ｎｍノード」の場合、フィンの物理的厚さは１２ｎｍであり、フィン間の間隔も１２ｎｍである。ライン／スペースパターン及びカットマスクは、図１０Ｂに示すような初期フィンパターンを作るために作られる。コンタクトビアは臨界寸法（ＣＤ）が１４ｎｍ、千鳥金属ピッチが４０ｎｍである。
一実施形態では、ナノシート多層トランジスタを作製するプロセスは、必要な場合に個々のナノシート層へのコンタクトを作ることを除いて、従来のナノシートトランジスタを作製するプロセスと同様である。下部トランジスタに接点（ソース、ドレイン及びゲートへの接点）を形成するための階段状の形成は、リソグラフィ及びプラズマエッチングを使用して、又は水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）、エチレンジアミン（ＥＤＰ）等のエッチング液を使用する結晶学的テーパエッチングを使用し、続いて、図１０Ａに示すように、水平面コンタクトを形成するための単一工程プラズマエッチングを使用することによって行われる。図１０Ａは、本発明の一実施形態による、結晶学的テーパを使用して階段状コンタクトを形成することを示す。結晶学的エッチングのためには、パターンをシリコン基板の結晶学的面に整列させる必要がある。図１０Ｂは、ＳＲＡＭレイアウトにおけるそのようなテーパ構造の配置を示す。図１０Ｂは、コンタクト１００１及び階段１００２が、本発明の実施形態に従って一方向に整列されるように配置される例示的な例を示す。
３次元ＳＲＡＭアーキテクチャの作成に関する議論は、図１１及び図１２Ａ～図１２Ｊに関連して以下に提供される。
図１１は、本発明の一実施形態による、３次元ＳＲＡＭアーキテクチャを作るための方法１１００のフローチャートである。図１２Ａ～１２Ｊは、本発明の一実施形態に従った、図１１に記載される工程を使用して、３次元ＳＲＡＭアーキテクチャを作成するための断面図を示す。
図１１を参照すると、図１２Ａ～図１２Ｊに関連して、ステップ１１０１において、分離層１２０１によって分離された上部及び下部ナノシートＦＥＴを含む構造が、前述のプロセス工程によって形成される（図３、４Ａ～４Ｅ、５、６Ａ～６Ｅ、７、８Ａ～８Ｇ、９Ａ～９Ｇ、１０Ａ及び１０Ｂ参照）。図１２Ａは、ナノシート層１４０２からなるナノシートフィン及び階段形成を有する３次元ＳＲＡＭ ２ビットセルの例を示す。
ステップ１１０２では、支持材料（図示せず）が堆積され、図１２Ｂに示されるように、ダミーゲート１２０３が構造上にパターニングされる。
ステップ１１０３において、ナノシート層１２０２は、図１２Ｃに示されるように、解放又は除去される。
ステップ１１０４では、それぞれ、ｐ型及びｎ型ソース／ドレイン領域１２０４、１２０５が、図１２Ｄに示されるように、ビアエピタキシャル堆積等によって形成される。
ステップ１１０５では、図１２Ｅに示すように、上側ＦＥＴと下側ＦＥＴとの間の分離層１２０１が除去される。
ステップ１１０６では、切断されたｐ型及びｎ型ソース／ドレイン領域１２０４、１２０５が、内部ＳＲＡＭビットセルトランジスタ内に形成される。すなわち、追加のｐ型及びｎ型ソース／ドレイン領域１２０４、１２０５は、ＳＲＡＭビットセルの内部トランジスタ領域１２０６内に形成され、エピタキシャルに堆積されたソース及びドレイン物質１２０４、１２０５が、図１２Ｆに示すように、上下のＦＥＴ間の分離層領域１２０１内の物質なしで切断される。
ステップ１１０７において、コンタクト１２０７は、図１２Ｇに示されるように、上側及び下側ＦＥＴコンタクトノードを互いに接続し、アドレス指定するようにパターニングされる。
ステップ１１０８において、ダミーゲート物質１２０３は、除去され、Ｈｉｇｈ－Κ誘電体（例えば、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化イットリウム、チタン酸ストロンチウム、他の適切な金属酸化物、又はそれらの組み合わせ）及び金属ゲート（ポリシリコン、タングステン、ニッケル、銅、ルテニウム、コバルト、白金、パラジウム、チタン、窒化チタン等）（集合的に要素１２０８）を堆積することによって形成されるゲートと置換され、ダミーゲート物質１２０３は、図１２Ｈに示されるように以前に存在した。一実施形態では、ダミーゲート物質１２０３は、ステップ１１０２でのダミーゲート堆積の前に堆積されたＨｉｇｈ－Κ誘電体を有する最終ゲート物質として使用される。
ステップ１１０９では、切断された金属接点が、接続された内部ＳＲＡＭビットセルトランジスタに形成される。すなわち、ＳＲＡＭセルのコンタクトノードを接続するための、ビア原子層蒸着等の、金属コンタクト１２０９のパターニング及びコンフォーマル蒸着は、図１２Ｉ及び１２Ｊに示すように、上側及び下側のＦＥＴコンタクトノードを接続せずに実行される。図１２Ｊは、図１２Ｉに示される構造の側面図を示しており、接触金属蒸着（例えば、シリコンの周囲の選択的原子層蒸着）中にＦＥＴ間の電気的接触を回避するために、上側ＦＥＴと下側ＦＥＴ間のギャップ１２１０を示している。一実施形態では、ギャップ又は分離層は、フィンの垂直方向に沿って積み重ねられたトランジスタを分離するために使用される。一実施形態では、フィン又は空気とは異なる組成を含む。
別のプロセスでは、上部ＦＥＴと下部ＦＥＴとの間の分離層は、すべてのコンタクトが堆積されるまで除去されない。分離層が除去されると、分離層と接触する金属接続部も、分離層エッチングに続いて金属エッチングを用いて除去される。同様に、上部ＦＥＴと下部ＦＥＴとの間の望ましくない接続を有するソース／ドレインも、分離層を取り囲むシリコンを除去するためにシリコンエッチングを追加することによって除去することができる。階段領域を用いて、剥離層の周囲の不要な接続部を食刻するための接近手段が提供される。
一実施形態では、分離層は、シリコンゲルマニウム（ＳｉＧｅ）で作られ、コンタクト金属は、タングステン、コバルト、又はモリブデンである。
図１３は、本発明の一実施形態による、３次元ＳＲＡＭアーキテクチャを作成するための代替方法１３００のフローチャートである。図１４Ａ～１４Ｅは、本発明の一実施形態に従った、図１３に記載された工程を使用して３次元ＳＲＡＭアーキテクチャを作成するためのＳＲＡＭレイアウトのトップダウン図を示す。
図１３を参照すると、図１４Ａ～１４Ｅと関連して、ステップ１３０１では、階段形状１４０２を有するＳＲＡＭ ２ビットセルのためのフィンレイアウト１４０１が、図１４Ａに示されるように、上述されるように形成される。
ステップ１３０２では、支持材料１４０３（チャネル解放のための支持体）及びダミーゲート１４０４が堆積され、次いで、犠牲層が除去され（図示せず）、結果として、ダミーゲート１４０４及び支持材料１４０３を伴う垂直フィンが得られ、その上面図が図１４Ｂに示される。
ステップ１３０３において、ソース／ドレイン領域１４０５は、図１４Ｃに示されるように、ｐＦＥＴにおけるソース／ドレイン形成のために領域１４０５を開口した後に形成される。一実施形態では、ソース／ドレイン領域１４０５は、炭素ドープシリコンのエピタキシャル成長によって形成される。
ステップ１３０４では、図１４Ｄに示されるように、ｎＦＥＴにおけるソース／ドレイン形成のために領域１４０６を開いた後に形成されたソース／ドレイン領域１４０６がある。オプションのＬｏｗ－Κ誘電体は、開放領域（図１４Ｄにおいて周囲の箱として示される）で堆積されてもよい。一実施形態では、ソース／ドレイン領域１４０６は、シリコン―ゲルマニウム（ＳｉＧｅ）のエピタキシャル成長によって形成される。
ステップ１３０５では、ダミーゲート１４０４が除去され、図１４Ｅに示されるように、Ｈｉｇｈ－Κ誘電体及び金属ゲート（ＨＫＭＧ）１４０７の堆積と置き換えられる。
一実施形態では、３Ｄ ＳＲＡＭデバイスは、少なくとも５：１のアスペクト比及び８９．５度より大きい側壁角度を有するフィンの垂直方向に沿ったナノシートＦＥＴを含む。一実施形態では、壁角度は、フィンの上部及び下部における臨界特徴寸法を測定することによって測定され、例えば、フィン断面の上部は１０ｎｍを測定し、下部は１０．２ｎｍを測定する。一実施形態では、断面測定は、走査型電子顕微鏡（ＳＥＭ）、原子間力顕微鏡（ＡＦＭ）、透過型電子顕微鏡（ＴＥＭ）、光散乱測定等の計測技術を用いて行われる。
前述のように、スタティックランダムアクセスメモリ（ＳＲＡＭ）は、アクセス時間が速く、ＣＭＯＳ論理プロセスとの互換性があるため、集積回路で一般に使用されている。ＦｉｎＦＥＴや次世代ナノシートトランジスタ等、トランジスタは３次元（３Ｄ）にスケーリングされているが、ＳＲＡＭトランジスタの配置は平面のままである。論理デバイスのためのナノシートトランジスタの使用は、２Ｄから３Ｄ ＮＡＮＤフラッシュへのシフトと同様の方法で、３Ｄ ＳＲＡＭ設計を作成する機会をもたらす。ナノシートＦＥＴは、５ｎｍ技術ノード及びそれ以上でのＦｉｎＦＥＴの良好な置き換えとなり得る、水平に積み重ねたゲート・オール・アラウンド構造を有する。それらは汎用性のある設計を可能にし、同じフットプリントに対してＦｉｎＦＥＴよりも高い性能と静電性を示した。しかしながら、フィンの最大高さ、それによってナノシート層の最大数は、プラズマエッチングを用いてフィンをエッチングするために、パターン転写ステップの間、ゼロでないエッチテーパによって制限される。提案したＣａｔａｌｙｓｔ Ｉｎｆｌｕｅｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ（ＣＩＣＥ）により、半導体フィンはエッチテーパなし、滑らかな側壁、最大高さ制限なしでエッチできる。ＣＩＣＥは、所望の数のナノシート層の積層を可能にし、また、ＳＲＡＭセルのための新しい３Ｄ積層アーキテクチャを可能にする。
さらに、「背景」の部で述べたように、ＰＩＣと一体化した場合の光子ベースの量子コンピューティングでは、単一の光子源と検出器により、成熟したＣＭＯＳ技術を用いてスケールアップする可能性のある大規模な量子回路を可能にすることができる。しかしながら、これらの量子回路素子の製造中に極端に低い欠陥許容度のために、フォトニック量子回路の小型化には一定の課題が生じる。ＰＩＣにおけるフォトニック回路の他の素子との集積及び光子の伝送中の損失は歩留まりに影響し、産業における展開のバリアーとなる。
本発明の実施形態は、これらの損失を低減し、歩留まり及び性能を改善するために、新規な製造プロセス及びプロセス統合技術によって、このような課題に対処する。
ここで、シリコンフォトニクスに関する簡単な議論が適切であると考えられる。ＣＭＯＳ互換シリコンフォトニクスは、同じシリコンチップ上の光学部品のＣＭＯＳトランジスタとの集積化を可能にし、高性能マルチコアデバイスのための高帯域幅低エネルギー通信を可能にすることができる。
シリコン導波路コア材料には、単結晶シリコン、（Ｇｅ）ドープシリカコア、水素化アモルファスシリコン、再結晶ポリシリコン、窒化シリコン、炭化シリコン、ゲルマニウム、窒化ガリウム（ＧａＮ）、リン化ガリウム（ＧａＰ）、ＩＩＩ－Ｖ族半導体等がある。
シリコン導波路クラッド材料としては、二酸化シリコン、酸窒化シリコン、空気、多孔質シリコン、多孔質シリコン酸化物、金属酸化物等が挙げられる。
ＳＯＩ(シリコン・オン・インシュレータ）ウエハはシリコンフォトニクスの主要プラットフォームであり、シリコン単一モード導波路に対して１～２ｄＢ／ｃｍの伝搬損失をもつ。
フォトニクス物質の基本設計は、コアとクラッド物質を含み、コアの屈折率はクラッド物質の屈折率よりも大きく、両方とも動作波長に対して透明である。より高屈折率のコントラスト導波路は、低損失でより小さな曲げを許容できるので、より小さなフットプリントを有する。単結晶シリコンは、１５５０ｎｍの波長におけるクラッド（二酸化シリコンでは１．４４４）と比較して高い屈折率（３．４７６）のため、理想的な導波路材料である。しかし、シリコン導波路は、製造上の欠陥に非常に敏感である－側壁粗さは、光源との結合損失を増加させ、横方向電気（ＴＥ）偏光のための透過損失と位相誤差を増加させる。幅と高さの変化量は横方向磁気（ＴＭ）分極に対する有効指数に影響する。加えて、垂直テーパは結合損失を改善できるが、製造の複雑さを増加させる。
受動デバイスは、光機能性のための電気入力を必要としない。例として、光カプラ、アレイ導波路回折格子（ＡＷＧ）、Ｍａｃｈ―Ｚｅｈｎｄｅｒ干渉計（ＭＺＩ）及びリング共振器がある。ＡＷＧはシリコンで最も低いフットプリントを持つ；しかしながら、側壁粗さは位相誤差を誘起し、それは波長分割／多重化（ＷＤＭ）中に大きなクロストーク、高損失、スペクトル形状変形等をさらに導入する。リング共振器における共振波長は、幅と厚さの変動に影響される実効屈折率変動に非常に敏感である。
これらのデバイスに使用される導波路のラインエッジ粗さ（ＬＥＲ）は、ナノインプリントリソグラフィを使用して低減でき、側壁損傷は、触媒影響化学エッチング（ＣＩＣＥ）を使用して低減できる。ＣＩＣＥはまた、側壁テーパが８９．５度より大きく保たれることを保証する。シリコンの結晶学的エッチングを用いることにより結合損失を下げるために垂直テーパを達成できた。コア側壁は、１ｎｍ１シグマ未満の表面粗さを有し、コアフィーチャラインエッジ粗さは、２ｎｍ１シグマ未満である。これらの値は、原子間力顕微鏡（ＡＦＭ）、透過型電子顕微鏡（ＴＥＭ）、走査型電子顕微鏡（ＳＥＭ）、光学計測、及び導波路性能改善を用いて測定できる。
光子は、量子情報科学への主要なアプローチとして出現している。典型的なフォトニック量子コンピュータは、光子源、検出器、及び精巧な光回路を含む。量子コンピューティングにシリコン－フォトニックルートを使用することは、成熟した膨大な半導体産業をスケールアップに活用する利点がある。フォトニック集積回路（ＰＩＣ）は、光インターコネクト用に半導体産業によって既に開発されている。シリコンベースのＰＩＣを光子源と検出体を１つのチップに集積することにより、低損失、高歩留まりの量子回路を可能にすることができる。
理想的な単一光子源は、純度、識別不能性、及び明るさという３つの重要な特性を有する。単一光子源には、インジウムガリウム砒素（ＩｎＧａＡｓ）、ガリウム砒素（ＧａＡｓ）、ＩＩ－ＶＩテルル化物及びセレン化物、ＩＩＩ－Ｖ窒化物、ダイヤモンド中の窒素空孔及びシリコン空孔、希土類原子ドーパント及び２次元（２Ｄ）単層材料中の欠陥が含まれる。それらのバンドギャップに基づいて、発光スペクトルと動作温度（極低温から室温）を決定することができる。ＩＩＩ―Ｖ族半導体に基づく量子ドット（ＱＤ）は、現在最も性能の良い単一光子源（ＳＰＳ）の一つである。ＳＰＳはマイクロピラー、マイクロディスク、テーパ付きナノワイヤ、マイクロレンズ、ブル・アイ、及び光クリスタル空室のＱＤを用いても得ることができる。
このようなＱＤは、フォトニック構造に結合されると、高度な半導体マイクロ処理技術を適用することによって、単一チップ上に集積化することができる。これにより、エミッタと導波路デバイスとの間のほぼ単一の結合効率を達成できる。しかしながら、ＱＤベースのオンチップＳＰＳに関する主要な問題は、近くのエッチングされたデバイスからの電荷変動に関連する光子の識別不能性の損失である。不動態化技術を用いて、粗いエッチ表面で見いだされた表面状態を減少させた。しかしながら、パッシベーション技術を用いても、エッチングされた表面をＱＤから遠ざけるために、導波路のサイズを大きくしなければならない。
本発明の実施形態は、Ｃａｔａｌｙｓｔ Ｉｎｆｌｕｅｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ（ＣＩＣＥ）を利用して、シリコン導波路をエッチングすることによって、滑らかな側壁を有する導波路を生成し、結合効率を改善し、光子の識別不能性に影響を及ぼし得る充電ゆらぎを除去する。
サブ１００ｎｍ幅及び３～６ｎｍ厚の窒化ニオブ（ＮｂＮ）ナノワイヤに基づく超伝導ナノワイヤ単一光子検出器（ＳＮＳＰＤ）は、最低のタイミングジッタ（ＴＪ）で赤外光子を検出できる。他のＳＮＳＰＤ物質としては、窒化ニオブチタン（ＮｂＴｉＮ）、ケイ化タングステン、ケイ化ニオブ及びケイ化モリブデンが挙げられる。複数のＳＮＳＰＤを有する構築システムは、低歩留まりに悩まされ、フォトニックチップ上に集積されると悪化する。
必要なナノフィーチャを作るための窒化ニオブ（ＮｂＮ）の従来のプラズマエッチングは、周囲のシリコンに残留プラズマ損傷を作り出すことができる。これは、ＮｂＮの選択的原子層蒸着（ＡＬＤ）を使用することによって回避することができ、この場合、前駆体は、窒化チタニウム（ＴｉＮ）の領域選択的ＡＬＤと同様の方法でドーズされる。一実施形態では、Ｈ２プラズマ処理された非晶質カーボンは、ＮｂＮが堆積から除外される領域に使用することができ、それによって、ナノスケールのＮｂＮを検出器領域にのみ堆積させることができる。あるいは、原子層エッチングは、エッチング中にシリコンを保護するために、保護エッチストップと共に使用され得る。ＮｂＮを隔離し、化学機械研磨（ＣＭＰ）を用いてその一部を除去することも、ＮｂＮをパターニングするために使用することができる。
ＮｂＮの選択的ＡＬＤを可能にするアトミック層配置プリカーサは、（ａ）ＮｂＣｌ５とＮＨ３、（ｂ）Ｎｂ（ＮｔＢｕ）（ＮＥｔＭｅ）３とＨ２ガス、（ｃ）ＮｂＣｌ５とＭｅ２ＮＮＨ２を含む。これらの前駆体は、表面化学に基づく特定のＡＬＤ抑制材料工学に対して選択的に、必要とされる堆積表面上に材料を選択的に堆積させるために使用することができる。ＡＬＤ抑制表面には、炭素、水素プラズマ処理炭素、スピンオンカーボン、ポリマー、アクリレート等が含まれる。堆積される材料は、シリコン、二酸化シリコン、シリコン上の自然酸化物、酸化アルミニウム等であってもよい。
図１５は、本発明の一実施形態による、表面損傷を伴わない、ＮｂＮ、窒化ニオブチタン（ＮｂＴｉＮ）、ケイ化タングステン、ケイ化ニオブ、及びケイ化モリブデン等の超電導材料のパターニングのための方法１５００のフローチャートである。図１６Ａ～１６Ｄは、本発明の一実施形態に従った、図１５に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。
次に図１５を参照すると、図１６Ａ～１６Ｄと関連して、ステップ１６０１では、原子層蒸着（ＡＬＤ）抑制物質１６０１は、図１６Ａ及び１６Ｂに示されるように、基板１６０２（例えば、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、エピタキシャルシリコン、ＩＩＩ－Ｖｓ、窒化ガリウム（ＧａＮ）、ゲルマニウム（Ｇｅ））上にパターン化される。
ステップ１５０２では、図１６Ｃに示されるように、ＮｂＮ等の超電導材料１６０３が、被露光基板１６０２上に選択的に堆積される。一実施形態では、そのような超電導材料１６０３は、１００ｎｍ未満の最小横方向寸法を有する。一実施形態では、超電導材料１６０３は、選択的原子層蒸着によって蒸着される。
ステップ１５０３では、図２０Ｄに示すように、ＡＬＤ抑制物質１６０１を除去する。一実施形態では、ＡＬＤ抑制物質１６０１は、穏やかな酸化プラズマを使用して除去される。
表面損傷を伴わない、ＮｂＮ等の超電導材料のパターン化のための代替プロセスを、図１７及び１８Ａ～１８Ｆに関連して、以下に論じる。
図１７は、本発明の一実施形態による、表面損傷を伴わない、ＮｂＮ、窒化ニオブチタン（ＮｂＴｉＮ）、ケイ化タングステン、ケイ化ニオブ、及びケイ化モリブデン等の超電導材料のパターン化のための代替方法１７００のフローチャートである。図１８Ａ～図１８Ｆは、本発明の一実施形態に従った、図２１に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。
図１７を参照すると、図１８Ａ～図１８Ｆに関連して、ステップ１７０１において、酸化シリコン及び窒化シリコン等の化学機械研磨（ＣＭＰ）停止材料１８０１が、図１８Ａ及び図１８Ｂに示すように、基板１８０２（例えば、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、エピタキシャルシリコン、ＩＩＩ－Ｖｓ、窒化ガリウム（ＧａＮ）、ゲルマニウム（Ｇｅ））上に成長又は堆積される。
ステップ１７０２では、図１８Ｂに示されるように、ハードマスク１８０３がＣＭＰ－ストップ物質１８０１上にパターン化され、ＣＭＰ－ストップ物質１８０１をエッチングする。
ステップ１７０３では、図１８Ｃに示されるように、ＣＭＰ停止材料１８０１へのエッチングが行われる。
ステップ１７０４では、図１８Ｄに示されるように、ＮｂＮ等の超電導材料１８０４が、被露光基板１８０２上に堆積される。一実施形態では、超電導材料１８０４は、１００ｎｍ未満の最小横方向寸法を有する。一実施形態では、超電導材料１８０４は、選択的原子層蒸着を介して蒸着される。
ステップ１７０５では、図１８Ｅに示されるように、超電導材料１８０４のＣＭＰが実施される。
ステップ１７０６では、図１８Ｆに示すように、ＣＭＰ停止材料１８０１を任意選択で除去する。
表面損傷を伴わない、ＮｂＮ等の超電導材料のパターン化のためのさらなる代替プロセスを、図１９及び２０Ａ～２０Ｅに関連して、以下に論じる。
図１９は、本発明の一実施形態による、表面損傷を伴わない、ＮｂＮ、窒化ニオブチタン（ＮｂＴｉＮ）、ケイ化タングステン、ケイ化ニオブ、及びケイ化モリブデン等の超電導材料のパターン化のための別の代替方法１９００のフローチャートである。図２０Ａ～２０Ｅは、本発明の一実施形態に従った、図１９に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。
図１９を参照すると、図２０Ａ～２０Ｅと関連して、ステップ１９０１では、図２０Ａ及び２０Ｂに示されるように、ＮｂＮ等の超電導材料２００１が、被露光基板２００２（例えば、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、エピタキシャルシリコン、ＩＩＩ－Ｖｓ、窒化ガリウム（ＧａＮ）、ゲルマニウム（Ｇｅ））上に堆積される。一実施形態では、超電導材料２００１は、１００ｎｍ未満の最小の横方向寸法を有する。一実施形態では、超電導材料２００１は、選択的原子層堆積を介して堆積される。
ステップ１９０２では、図２０Ｃに示されるように、ハードマスク材料２００３が超電導材料２００１上にパターン化される。
ステップ１９０３では、露出された超電導材料２００１の原子層エッチングが、図２０Ｄに示されるように、側壁及び表面の損傷を最小限に抑えて実施される。
ステップ１９０４では、図２０Ｅに示すように、ハードマスク材料２００３が除去される。
表面損傷を伴わない、ＮｂＮ等の超電導材料のパターン化のためのさらなる代替プロセスを、図２１及び２２Ａ～２２Ｇに関連して、以下に論じる。
図２１は、本発明の一実施形態による、表面損傷を伴わない、ＮｂＮ、窒化ニオブチタン（ＮｂＴｉＮ）、ケイ化タングステン、ケイ化ニオブ、及びケイ化モリブデン等の超電導材料のパターニングのための、追加の代替方法２１００のフローチャートである。図２２Ａ～２２Ｇは、本発明の一実施形態に従った、図２５に記載される工程を使用して、表面損傷を伴わない超電導材料のパターン化のための断面図を示す。
図２１を参照すると、図２２Ａ～図２２Ｇに関連して、ステップ２１０１において、図２２Ａ及び図２２Ｂに示されるように、基板２２０２（例えば、バルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、エピタキシャルシリコン、ＩＩＩ－Ｖｓ、窒化ガリウム（ＧａＮ）、ゲルマニウム（Ｇｅ））上にエッチストップ材料２２０１（例えば、酸化シリコン、窒化シリコン）が成長又は堆積される。
ステップ２１０２では、エッチング停止材料２２０１の一部が、図２２Ｃに示されるようにパターン化される。
ステップ２１０３では、図２２Ｄに示されるように、ＮｂＮ等の超電導材料２２０３が、エッチング停止材料２２０１及び被露光基板２２０２の残りの部分上に堆積される。一実施形態では、超電導材料２２０３は、１００ｎｍ未満の最小横方向寸法を有する。一実施形態では、超電導材料２２０３は、選択的原子層蒸着を介して蒸着される。
ステップ２１０４では、ハードマスク２２０４が、図２２Ｅに示されるように、超電導材料２２０３上にパターン化される。
ステップ２１０５では、露出された超電導材料２２０３は、図２２Ｆに示されるように、プラズマエッチング又は原子層エッチングを介して、側壁損傷を最小限に抑えてエッチングされる。
ステップ２１０６では、図２２Ｇに示されるように、基板表面粗さを最小化するために、等方性ドライエッチング、気相エッチング、ウェットエッチング等の高度に選択的なエッチングを使用して、ハードマスク２２０４及びエッチストップ材料２２０１が除去される。
さらに、本発明の実施形態は、導波路を使用する光回路を含む。
シリコン又は窒化シリコンコア、酸化シリコン又は酸窒化シリコンクラッドを有する導波路は、標準的なＣＭＯＳプロセスを用いてＳＯＩ(シリコン・オン・インシュレータ)ウエハから容易に作製することができる。シリコン導波路を形成するために、光リソグラフィ及びエッチング技術が使用される。しかしながら、このプロセスは、主に側壁の粗さによって引き起こされる高い損失を被る。側壁粗さは、光リソグラフィにおけるラインエッジ粗さ（ＬＥＲ）、シリコンのエッチング中のプラズマ損傷、及びＳＮＳＰＤのような他のフォトニック回路素子の処理ステップに起因する場合がある。ＬＥＲを減少させるために電子ビームリソグラフィが用いられ、その結果、より滑らかな導波路側壁とより良い歩留まりが得られた。プラズマエッチ後の側壁粗さを低減するために平滑化技術が用いられてきた。しかしながら、平滑化技術は、シリコンの一部を消費し、特徴サイズ制御に影響を与え、電子ビームリソグラフィは、非常に低いスループットを有する。
一実施形態では、リソグラフィ及び触媒影響化学エッチング（ＣＩＣＥ）中にＬＥＲを制御するためのナノインプリントリソグラフィが、側壁損傷がなく、エッチテーパがない導波路を作製するために使用され、それによって、非常に低い伝送損失が可能になる。従って、側壁損傷がなく、エッチテーパがない本発明の原理を用いたシリコン導波路の平滑なプラズマフリーエッチングは、大規模単一チップ集積シリコンフォトニック量子コンピュータ用の低損失、高収率シリコン導波路を可能にすることができる。
高い歩留まりパターン形成と除去を有するＣＩＣＥ用触媒は、ＣＩＣＥを用いた作製光回路を可能にする。Ａｕ、Ａｇ、Ｒｕ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、ＲｕＯ２、ＩｒＯ２、Ｗ、ＴｉＮ等の触媒を使用できる。ＣＭＯＳ互換触媒は、フォトニクス、光インターコネクト及び量子コンピューティングチップのためのこれらの装置の大量製造のために半導体製造を使用することを可能にする。
ＣＩＣＥによるシリコン導波路作製に関する議論、例えば、（１）均一なエッチング深さを有するシリコンコアを有する導波路の作成、（２）酸化補償を伴うシリコンのアンダーエッチング、（３）シリコンを除去するための第２のエッチングステップを有するシリコンのアンダーエッチング、（４）シリコンのオーバーエッチング、が以下に提供される。
低線縁粗さ（ＬＥＲ）及び側壁粗さ、ならびに８９．５度より大きい側壁角を有するシリコン導波路は、図２３及び２４Ａ～２４Ｅに関連して以下に記載されるように、ＣＩＣＥを使用して、様々なシリコン基材上に作製され得る。
図２３は、本発明の一実施形態による、ＣＩＣＥを用いて導波路を作成するための方法２３００のフローチャートである。図２４Ａ～２４Ｅは、本発明の一実施形態による、図２３に記載された工程を使用してＣＩＣＥを有する導波路を作成するための断面図を示す。
図２３を参照すると、図２４Ａ～２４Ｅと関連して、ステップ２３０１では、触媒２４０１は、図２４Ａ及び２４Ｂに示されるように、シリコン２４０３、絶縁体２４０４、及びシリコン基板２４０５から成るＳＯＩ基板２４０２上にパターン化される。
ステップ２３０２では、ＣＩＣＥが実行され、それによって、図２４Ｃに示すように、触媒２４０１下のシリコン２４０３が除去される。
ステップ２３０３では、図２４Ｄに示すように、触媒２４０１を除去する。
ステップ２３０４では、図２４Ｄの構造、すなわち、図２４Ｅに示されるように、絶縁体２４０４の露出部分及びシリコン２４０３の残りの部分上に、酸化物クラッド２４０６が堆積される。
ＣＩＣＥを用いて導波路を生成するための代替的なプロセスは、図２５及び２６Ａ～２６Ｆに関連して以下に説明される。
図２５は、本発明の一実施形態による、ＣＩＣＥを用いて導波路を作成するための代替方法２５００のフローチャートである。図２６Ａ～２６Ｆは、本発明の一実施形態による、図２５に記載されたステップを使用してＣＩＣＥを有する導波路を作成するための断面図を示す。
図２５を参照すると、図２６Ａ～２６Ｆと関連して、ステップ２５０１では、触媒２６０１は、図２６Ａ及び２６Ｂに示されるように、シリコン２６０３、絶縁体２６０４、及びシリコン基板２６０５から成るＳＯＩ基板２６０２上にパターン化される。
ステップ２５０２では、ＣＩＣＥが実行され、それによって、図２６Ｃに示すように、触媒２６０１下のシリコン２６０３の一部が除去される。
ステップ２５０３では、図２６Ｄに示すように、触媒２６０１を除去する。
ステップ２５０４では、図２６Ｅに示すように、シリコン２６０３の酸化を伴うシリコンの酸化（要素２６０６参照）が行われる。
ステップ２５０５では、図２６Ｆに示されるように、酸化物クラッド２６０７が、図２６Ｅの構造、すなわち、酸化シリコン２６０６上に堆積される。
ＣＩＣＥを用いて導波路を生成するためのさらなる代替プロセスは、図２７及び２８Ａ～２７Ｈに関連して以下に説明される。
図２７は、本発明の一実施形態による、ＣＩＣＥを用いて導波路を生成するためのさらなる代替方法２７００のフローチャートである。図２８Ａ～２８Ｈは、本発明の一実施形態による、図２７に記載された工程を使用してＣＩＣＥを有する導波路を作成するための断面図を示す。
図２７を参照すると、図２８Ａ～２８Ｈと関連して、ステップ２７０１では、触媒２８０１は、図２８Ａ及び２８Ｂに示されるように、シリコン２８０３、絶縁体２８０４、及びシリコン基板２８０５から成るＳＯＩ基板２８０２上にパターン化される。
ステップ２７０２では、ＣＩＣＥが実行され、それによって、図２８Ｃに示すように、触媒２８０１下のシリコン２８０３の一部が除去される。
ステップ２７０３では、図２８Ｄに示すように、触媒２８０１を除去する。
ステップ２７０４では、フォトレジスト、二酸化シリコン、スピンオンカーボン等のマスキング材料２８０６が、図２８Ｅに示すように、露出したシリコン２８０３上に堆積される。
ステップ２７０５では、マスキング材料２８０６は、図２８Ｆに示されるような方法でパターン化される。
ステップ２７０６では、シリコン２８０３の一部が、図２８Ｇに示されるように、ビアプラズマエッチング、原子層エッチング、ウェットエッチング、ＣＩＣＥ等のように、エッチングされる。
ステップ２７０７では、図２８Ｈに示すように、残りのマスキング材料２８０６が除去される。
ステップ２７０８では、図２８Ｈに示されるように、残りのマスキング物質２８０６、すなわち、残りのマスキング物質２８０６の除去後のシリコン２８０３及び絶縁体２８０４の露出部分の除去後に、図２８Ｇの構造上に酸化物クラッド２８０７が堆積される。
ＣＩＣＥを用いて導波路を作成するための別の代替プロセスを、図２９及び３０Ａ～３０Ｅに関連して以下に説明する。
図２９は、本発明の一実施形態による、ＣＩＣＥを用いて導波路を作成するための別の代替方法２９００のフローチャートである。図３３Ａ～３３Ｅは、本発明の一実施形態による、図２９に記載された工程を使用してＣＩＣＥを有する導波路を作成するための断面図を示す。
図２９を参照すると、図３０Ａ～３０Ｅと関連して、ステップ２９０１では、触媒３００１は、図３０Ａ及び３０Ｂに示されるように、シリコン３００３、絶縁体３００４、及びシリコン基板３００５から成るＳＯＩ基板３００２上にパターン化される。
ステップ２９０２では、ＣＩＣＥが行われ、それによって、触媒３００１下のシリコン３００３及び絶縁体３００４の一部が、図３０Ｃに示されるように、露出したシリコン３００３（触媒３００１でパターン化されていないシリコン３００３の一部）下の絶縁体３００４の一部と同様に除去される。
ステップ２９０３では、図３０Ｄに示すように、触媒３００１を除去する。
ステップ２９０４では、図３０Ｅに示されるように、酸化物クラッド３００６が、図３０Ｄの構造、すなわち、露出シリコン３００３及び露出絶縁体３００４上に堆積される。
ＣＩＣＥを用いて導波路を形成するための別の代替的なプロセスは、図３１及び３２Ａ～３２Ｈに関連して以下に説明される。特に、図３１は、ＣＩＣＥを用いて窒化ケイ素コアを有する導波路を作成するための方法である。
図３１は、本発明の一実施形態による、ＣＩＣＥを用いて導波路を生成するためのさらなる代替方法３１００のフローチャートである。図３２Ａ～３２Ｈは、本発明の一実施形態による、図３１に記載された工程を使用してＣＩＣＥを有する導波路を作成するための断面図を示す。
図３１を参照すると、図３２Ａ～３２Ｈと関連して、ステップ３１０１では、触媒３２０１は、図３２Ａ及び３２Ｂに示されるように、シリコン３２０３、絶縁体３２０４、及びシリコン基板３２０５から成るＳＯＩ基板３２０２上にパターン化される。
ステップ３１０２では、ＣＩＣＥが実行され、それによって、図３２Ｃに示すように、触媒３２０１下のシリコン３２０３が除去される。
ステップ３１０３では、図３２Ｄに示すように、触媒３２０１を除去する。
ステップ３１０４では、図３２Ｅに示すように、エッチングされたシリコン及び／又は多孔質シリコン（酸化シリコン３６０６）の酸化が行われる。
ステップ３１０５では、高屈折率材料３２０７（例えば、窒化ケイ素）が、図３２Ｆに示されるように、酸化シリコン３２０６上に堆積され、露出絶縁体３２０４される。
ステップ３１０６では、高屈折率材料３２０７は、図３２Ｇに示されるように、化学機械研磨、プラズマエッチング、湿式エッチング等を介して、酸化シリコン３２０６のレベルまでエッチバックされる。
ステップ３１０７では、図３２Ｇの構造、すなわち、図３２Ｈに示すように、露出した酸化シリコン３２０６及び露出した高屈折率材料３２０７上に、酸化物クラッド３２０８が堆積される。
ＣＩＣＥを有する導波路を生成するためのさらなる代替プロセスは、図３３、３４Ａ～３４Ｇ、３５、及び３６Ａ～３６Ｉに関連して以下に説明される。このようなプロセスは、シリコンコアを有するバルクシリコンウエハと、高屈折率材料（例えば、窒化シリコン）を有するコアとを用いて導波路を作ることに向けられる。多孔質シリコンの酸化後、二酸化ケイ素は、さらなる処理の前に、任意の多孔質面を平滑化するために、原子層蒸着を使用して蒸着される。
図３３は、本発明の一実施形態による、ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための方法３３００のフローチャートである。図３４Ａ～３４Ｇは、本発明の一実施形態による、図３３に記載される工程を使用して、ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための断面図を示す。
図３３を参照すると、図３４Ａ～３４Ｇと関連して、ステップ３３０１では、触媒３４０１は、図３４Ａ及び３４Ｂに示されるように、バルクシリコン基板（例えば、低ドープバルクシリコン基板）３４０２上にパターン化される。
ステップ３３０２では、ＣＩＣＥが実行され、それによって、図３４Ｃに示すように、触媒３４０１下のシリコン基板３４０２の一部が除去される。
ステップ３３０３では、図３４Ｄに示すように、ＣＩＣＥ中にシリコン基板３４０２（要素３４０３参照）の一部の多孔化が起こる。
ステップ３３０４では、図３４Ｅに示すように、非多孔質シリコンの少なくとも一部を含むシリコンの露出層３４０４を残して、触媒３４０１を除去する。
ステップ３３０５では、図３４Ｆに示すように、多孔質シリコン３４０３の酸化、及び非多孔質シリコン３８０４の少なくとも一部の酸化等、非多孔質及び多孔質シリコンが酸化される（要素３４０５参照）。さらに、二酸化ケイ素は、任意に、任意の多孔質表面を平滑化するために、原子層堆積等によって堆積されてもよい。
ステップ３３０６において、酸化物クラッド３４０６が、図３４Ｆの構造、すなわち図３４Ｇに示されるような酸化シリコン３４０５上に堆積される。
ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための代替プロセスを、図３５及び３６Ａ～３６Ｉに関連して以下に論じる。
図３５は、本発明の一実施形態による、ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための代替方法３５００のフローチャートである。図３６Ａ～３６Ｉは、本発明の一実施形態による、図３５に記載される工程を使用して、ＣＩＣＥを有するバルクシリコンウエハを使用して導波路を作成するための断面図を示す。
図３６Ａ～３６Ｉに関連して図３５を参照すると、ステップ３５０１において、触媒３６０１は、図３６Ａ及び３６Ｂに示されるようにバルクシリコン基板３６０２上にパターン化される。
ステップ３５０２では、ＣＩＣＥが実行され、それによって、図３６Ｃに示すように、触媒３６０１下のシリコン基板３６０２の一部が除去される。
ステップ３５０３において、シリコン基板３６０２（要素３６０３参照）の一部の多孔化は、図３６Ｄに示されるように、ＣＩＣＥの後に実行される。一実施形態では、多孔化は、ＣＩＣＥに使用されるのと同じ工具及び同じエッチング液でケイ素の電気化学的エッチングを使用して行われる。一実施形態では、多孔化は、電界を使用して行われる。
ステップ３５０４では、図３６Ｅに示すように、触媒３６０１を除去する。
ステップ３５０５において、多孔質シリコンは、図３６Ｆに示されるような多孔質シリコン３６０３の酸化のように、酸化される（要素３６０４参照）。さらに、二酸化ケイ素は、任意に、任意の多孔質表面を平滑化するために、原子層堆積等によって堆積されてもよい。
ステップ３５０６では、図３６Ｇに示されるように、図３６Ｆの構造、すなわち、酸化シリコン３６０４上に、窒化シリコン等の高屈折率材料３６０５が堆積される。
ステップ３５０７では、高屈折率材料３６０５は、図３６Ｈに示されるように、酸化シリコン３６０４のレベルまで、化学機械研磨、プラズマエッチング、湿式エッチング等を介して、エッチバックされる。
ステップ３５０８では、図３６Ｈの構造、すなわち、図３６Ｉに示すように、酸化シリコン３６０４及び高屈折率材料３６０５の露出部分上に、酸化物クラッド３６０６が堆積される。
ＣＩＣＥを有する導波路を生成するためのさらなる代替的なプロセスは、図３７、３８Ａ～３８Ｆ、３９及び４０Ａ～４０Ｈに関連して以下に説明される。このようなプロセスは、シリコンコアを有するシリコンウエハと、高屈折率材料（例えば、窒化シリコン）を有するコアとを用いて導波路を作製することに向けられる。多孔質シリコンの酸化後、二酸化ケイ素は、さらなる処理の前に、任意の多孔質面を平滑化するために、原子層蒸着を使用して蒸着される。
図３７は、本発明の一実施形態による、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための方法３７００のフローチャートである。図３８Ａ～３８Ｆは、本発明の一実施形態による、図３７に記載される工程を使用して、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための断面図を示す。
図３７を参照すると、図３８Ａ～３８Ｆと関連して、ステップ３７０１では、触媒３８０１は、図３８Ａ及び３８Ｂに示されるように、シリコン基板３８０３（例えば、高ドープシリコン基板）上のシリコン層３８０２（例えば、低ドープエピタキシャル（エピ）シリコン層）上にパターン化される。
ステップ３７０２では、ＣＩＣＥが実行され、それによって、図３８Ｃに示すように、触媒３８０１下のシリコン３８０２、３８０３が除去される。
ステップ３７０３では、図３８Ｃに示されるように、高ドープシリコン（要素３８０４参照）の気孔化は、ＣＩＣＥの際に生じる。
ステップ３７０４では、図３８Ｄに示すように、触媒３８０１を除去する。
ステップ３７０５では、図３８Ｅに示すように、多孔質シリコン３８０４が酸化される（要素３８０５参照）。任意選択的に、二酸化ケイ素を、原子層堆積等によって堆積させて、任意の多孔質表面を平滑化する。
ステップ３７０６では、図３８Ｅの構造、すなわち、図３８Ｆに示されるように、シリコン基板３８０３の残りの部分及びシリコンウエハ３８０２の残りの部分上に、酸化物クラッド３８０６が堆積される。
ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための代替プロセスを、図３９及び４０Ａ～４０Ｈに関連して、以下に論じる。
図３９は、本発明の一実施形態による、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための代替方法３９００のフローチャートである。図４０Ａ～４０Ｈは、本発明の一実施形態による、図３９に記載される工程を使用して、ＣＩＣＥを有するシリコンウエハを使用して導波路を作成するための断面図を示す。
図３９を参照すると、図４０Ａ～４０Ｈと関連して、ステップ３９０１では、触媒４００１は、図４０Ａ及び４０Ｂに示されるように、シリコン基材４００２（例えば、高ドープ又は低ドープバルクシリコン基材）上にパターン化される。
ステップ３９０２では、ＣＩＣＥが実行され、それによって、図４０Ｃに示すように、触媒４００１下のシリコン４００２が除去される。
ステップ３９０３では、図４０Ｃに示すように、ＣＩＣＥ中にシリコンの多孔化（要素４００３参照）が起こる。
ステップ３９０４では、図４０Ｄに示すように、触媒４００１を除去する。
ステップ３９０５では、図４０Ｅに示すように、多孔質シリコン４００３が酸化される（要素４００４参照）。任意選択的に、二酸化ケイ素を、原子層堆積等によって堆積させて、任意の多孔質表面を平滑化する。
ステップ３９０６では、図４０Ｆに示されるように、高屈折率材料４００５（例えば、窒化ケイ素）が、酸化シリコン４００４上に蒸着される。
ステップ３９０７では、高屈折率材料４００５は、図４０Ｇに示されるように、化学機械研磨、プラズマエッチング、湿式エッチング等を介して、酸化シリコン４００４のレベルまでエッチバックされる。
ステップ３９０８では、図４０Ｈに示されるように、酸化物クラッド４００６が、図４０Ｇの構造、すなわち、酸化シリコン４００４、及び高屈折率材料４００５の露出部分上に堆積される。
本発明の実施形態は、ＣＩＣＥを有する多層シリコン導波路を作製することもできる。
シリコン超格子エッチング（ＳｉＳＥ）を用いることにより、単結晶シリコンコアを持つ同じ基板上にシリコン導波路の多重積層を作ることができる。一実施形態では、基材は、様々等プタイプ及び／又は濃度のシリコンの交互層、シリコンの交互層、シリコン－ゲルマニウム合金（ＳｉｘＧｅ－１－ｘ）及び／又はゲルマニウム等からなる材料積層体を含む。一実施形態では、交互層の各層の厚さは、１ｎｍ～５００ｎｍである。
ＳｉＳＥは、米国特許出願公開第２０１８／０６０１７６号、Sreenivasanら、「Catalyst Influenced Pattern Transfer Technology」（これは、その全体が参照により本明細書に組み込まれる）に記載されるように、エッチングの電気化学的性質を利用することによって、触媒がシリコンをエッチングする際の多孔度を調整するために使用され得る。多孔質及び非多孔質シリコンの交互層は、ＭＡＣＥ中にシリコンのドーピング濃度、電界電流密度、又は酸化剤の濃度を変化させる等、異なるエッチングパラメータを利用することによって実証されている。
図４１は、本発明の一実施形態による、ＳｉＳＥを使用してシリコン導波路の複数の層を作成するための方法４１００のフローチャートである。図４２Ａ～４２Ｃは、本発明の一実施形態による、図４１に記載される工程を使用して、ＳｉＳＥを使用して、シリコン導波路の複数の層を生成するための断面図を示す。
図４１を参照すると、図４２Ａ～４２Ｃと関連して、ステップ４１０１では、それぞれ、非多孔質及び多孔質シリコン４２０１、４２０２の交互層が、図４２Ａに示されるように、Sreenivasanらにおいて議論されるように、ＳｉＳＥを使用して、シリコン基板４２０３上に形成される。
ステップ４１０２では、図４２Ｂに示すように、シリコン４２０２が酸化される（要素４２０４参照）。任意選択で、二酸化ケイ素が、原子層堆積等によって堆積される。
ステップ４１０３では、酸化物クラッド材料４６０５は、図４２Ｃに示されるように、図４２Ｂの構造上に蒸着される。
本発明の一実施形態では、導波路のマルチスタックを作製する方法は、交互半導体膜の２つ以上の層を含む物質スタックを作製することを含み、交互半導体膜の２つ以上の層のそれぞれは、物質、ドーピング濃度、及びドーパント物質の特性のうちの少なくとも１つにおいて互いに異なる。本方法は、特性が異なる層が、次のうちの少なくとも１つで異なるエッチングされたナノ構造を生成するように、触媒影響化学エッチングによって材料積層体をエッチングするステップをさらに含む：空隙率、エッチング速度、及び熱処理速度。この方法は、さらに、交互の半導体膜の２つ以上の層のうちの１つを選択的に処理して、化学組成を変化させるか、又はそれを除去することを含む。さらに、交互の半導体膜の処理された層は、コアが、単結晶シリコン、ゲルマニウムドープシリカコア、水素化非晶質シリコン、再結晶化ポリシリコン、窒化シリコン、炭化シリコン、ゲルマニウム、窒化ガリウム、リン化ガリウム、及びＩＩＩ－Ｖ族半導体のうちの１つを含む導波路のためのコアとして作用する。さらに、交互の半導体膜の処理された層は、導波路のクラッドとして作用し、ここで、クラッドは、二酸化ケイ素、酸窒化ケイ素、空気、多孔質シリコン、多孔質シリコン酸化物、及び金属酸化物のうちの１つを含む。
本発明の別の実施形態では、導波路の多層積層を作製するための方法は、半導体材料を提供することを含み、半導体材料は、単結晶バルクシリコンウエハ、基板上に堆積された１００ｎｍを超える厚さのポリシリコンの層、基板上に堆積された１００ｎｍを超える厚さの非晶質シリコンの層、シリコン・オン・インシュレータウエハ、及び基板、シリコン、ゲルマニウム、及びシリコン－ゲルマニウム合金（ＳｉｘＧｅ１－ｘ）上の１００ｎｍを超える厚さのエピタキシャルシリコンの層のうちの１つを含む。この方法は、半導体材料の表面上に触媒層をパターニングすることをさらに含む。一実施形態では、触媒はルテニウムを含む。該方法は、さらに、パターン化触媒層をエッチング液に曝すことを含む触媒影響化学エッチングを実施することを含み、パターン化触媒層及びエッチング液は、半導体物質のエッチングを引き起こしてナノ構造を形成する。さらに、本方法は、時間変動電場に半導体材料を曝して、エッチングされたナノ構造の交互の層を生成するステップを含み、ここに、交互の層のうちの少なくとも１つは多孔質である。さらに、この方法は、交互層の１つを選択的に処理して、その化学組成を変化させるか、又は除去することを含む。さらに、交互の半導体膜の処理された層は、コアが、単結晶シリコン、ゲルマニウムドープシリカコア、水素化非晶質シリコン、再結晶化ポリシリコン、窒化シリコン、炭化シリコン、ゲルマニウム、窒化ガリウム、リン化ガリウム、及びＩＩＩ－Ｖ族半導体のうちの１つを含む導波路のためのコアとして作用する。さらに、交互の半導体膜の処理された層は、導波路のクラッドとして作用し、ここで、クラッドは、二酸化ケイ素、酸窒化ケイ素、空気、多孔質シリコン、多孔質シリコン酸化物、及び金属酸化物のうちの１つを含む。
本発明のさらなる実施形態では、フォトニック導波路は、８９．５度より大きい壁角を有するコアを含み、コアは、より低い屈折率を有するクラッド材料によって囲まれ、コアは、触媒影響化学エッチングを使用して生成され、コアは、シリコン又は窒化シリコンを含み、クラッド材料は、酸化シリコン、酸窒化シリコン、又は空気を含む。さらに、コアの側壁は、１ｎｍ１シグマ未満の表面粗さを有し、コアフィーチャラインエッジ粗さは、２ｎｍ１シグマ未満である。
本発明の別の実施形態では、単一の光子検出器を有する量子コンピューティングデバイスは、横方向の寸法が１００ｎｍ未満の最小の超電導材料を含み、ここで、超電導材料は、選択的原子層堆積を用いて堆積される。一実施形態では、超電導材料は、以下のうちの１つを含む：窒化ニオブ（ＮｂＮ）、窒化ニオブチタン（ＮｂＴｉＮ）、ケイ化タングステン、ケイ化ニオブ、及びケイ化モリブデン。
前述したように、シリコンフォトニクスは、電子、フォトニック並びに量子コンピュータにおいて、より高性能なコンピューティングを可能にすることができる。電子コンピュータは、光相互接続を使用して、より低いエネルギーでより高い帯域幅を達成することができる。フォトニック集積回路（ＰＩＣ）、単一光子源及び検出器と一体化した場合、光子ベース量子コンピューティングは、成熟したＣＭＯＳ技術を用いてスケールアップの可能性を有する大規模量子回路を可能にすることができる。しかし、ＰＩＣの主要元素である光導波路は、製造プロセスの不完全性によって生じる伝送損失と光子識別不能性の損失を被る。加えて、フォトニック回路の他の素子との集積は歩留まりに影響し、産業における展開に対する障壁である。本発明の様々な実施形態は、ＰＩＣの損失を低減し、歩留まり及び性能を改善するための新規な製造プロセス及びプロセス統合技術を提供する。
フォトニック集積回路（ＰＩＣ）の鍵となる元素である光導波路は、製造プロセスの不完全性によって生じる伝送損失と光子識別不能性の損失を被る。本発明の原理は、ラインエッジ粗さを最小化するためにナノインプリントリソグラフィを使用し、側壁角度及び側壁損傷を最小化するために触媒影響化学エッチング（ＣＩＣＥ）を使用し、ＰＩＣを使用する量子コンピュータにおける超伝導材料の選択的原子層堆積を使用する。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であることも、開示された実施形態に限定されることも意図されていない。記載された実施形態の範囲及び精神から逸脱することなく、多くの修正及び変形が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用又は技術的改善を最もよく説明するために、又は当業者が本明細書で開示される実施形態を理解することを可能にするために選択された。

Claims (20)

  1. 多層ナノ構造を作るための方法であって、
    ２以上の層を含む半導体材料を提供し、
    前記半導体材料の表面上に触媒層をパターニングし、
    前記パターニングされた触媒層をエッチング液に曝し、ここで、前記パターニングされた触媒層及び前記エッチング液は、垂直型ナノ構造を形成するために、前記半導体材料のエッチングを引き起こし、ここで、前記垂直型ナノ構造は、材料、形態、多孔度、エッチング速度、熱処理速度、ドープ濃度及びドーパント材料のうちの少なくとも１つにおいて異なる２以上の層を含み、
    前記垂直ナノ構造の一部に階段状構造を形成し、
    前記垂直ナノ構造の少なくとも一部の周りに第２材料を充填し、
    前記２以上の層のうちの１以上を選択的に処理して、その化学組成を変化させる、又は、除去する
    ことを特徴とする方法。
  2. 前記半導体材料は、交互層を含み、
    当該方法はさらに、
    前記交互層のうちの１つを選択的に処理して、その化学組成を変化させ、又は、それを除去した後に、結果として得られる構造を形成し、ここで、前記結果として得られる構造は、後に、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、横方向ナノワイヤＦＥＴ又はナノシートＦＥＴの形成にためにフィンとして使用される
    ことを特徴とする請求項１に記載の方法。
  3. 前記ＦｉｎＦＥＴ、前記横方向ナノワイヤＦＥＴ又は前記ナノシートＦＥＴは、積層ＳＲＡＭビットセルを生成するために使用されることを特徴とする請求項２に記載の方法。
  4. 前記結果として得られる構造は、１００ｎｍ未満である少なくとも一つの横方向寸法と、少なくとも５：１であるフィーチャの高さ対最小横方向寸法のアスペクト比とを有することを特徴とする請求項２に記載の方法。
  5. 当該方法はさらに、ｐ－ＦＥＴ及びｎ－ＦＥＴにそれぞれ炭素ドーププシリコン材料及びシリコン－ゲルマニウム材料を用いてソース及びドレイン領域を形成することを特徴とする請求項２に記載の方法。
  6. 前記ＦｉｎＦＥＴ、前記横方向ナノワイヤＦＥＴ又は前記ナノシートＦＥＴにおける複数のトランジスタは、互いの上に１以上のトランジスタが積み重ねられた、１以上の積層ＳＲＡＭビットセルを生成するように、配置され接続されることを特徴とする請求項２に記載の方法。
  7. 前記交互層の少なくとも１つの最小厚さは、トランジスタチャネル厚さの要件によって規定されることを特徴とする請求項２に記載の方法。
  8. フィンの垂直方向に沿った１以上のナノシートＦＥＴと、ここで、前記フィンの壁角度は８９．５度より大きく、前記１以上のナノシートＦＥＴは、物質、形態、多孔度、エッチング速度、熱処理速度、ドーピング濃度及びドーパント物質のうちの少なくとも１つにおいて異なる物質の２以上の層を使用して生成されており、
    前記１以上のナノシートＦＥＴは、前記フィンの組成とは異なる組成を有する物質によって分離される、又は、空気によって分離される
    ことを特徴とする３次元（３Ｄ）ＳＲＡＭデバイス。
  9. 前記フィンは、誘電体及びゲート金属の周囲に半導体材料の横方向の層を含むことを特徴とする請求項８に記載のデバイス。
  10. 前記横方向の層は、シリコンとシリコンゲルマニウムとの交互層をエッチングすることによって作られることを特徴とする請求項９に記載のデバイス。
  11. 前記エッチングは触媒影響化学エッチングによって行われ、ここで、前記触媒影響化学エッチングの触媒はルテニウムを含むことを特徴とする請求項１０に記載のデバイス。
  12. 前記壁角度は、前記フィンの頂部及び前記フィンの底部における臨界フィーチャ寸法に対して測定されることを特徴とする請求項８に記載のデバイス。
  13. 前記１以上のナノシートＦＥＴのうちの１つのベースが、浅いトレンチ分離のための誘電体によって取り囲まれていることを特徴とする請求項８に記載のデバイス。
  14. 前記１以上のナノシートＦＥＴのうち、少なくとも１つのナノシートＦＥＴのコンタクトノードが階段状コンタクトを使用して接触されることを特徴とする請求項８に記載のデバイス。
  15. フィンの垂直方向に沿った１以上のフィン電界効果トランジスタ（ＦｉｎＦＥＴ）と、ここで、前記フィンの壁角が８９．５度よりも大きく、前記１以上のＦｉｎＦＥＴは、物質、形態、多孔度、エッチング速度、熱処理速度、ドープ濃度及びドーパント物質のうちの少なくとも１つにおいて異なる物質の２以上の層を使用して生成され、
    前記１以上のＦｉｎＦＥＴは、前記フィンの組成とは異なる組成を有する物質によって分離される、又は、空気によって分離される
    ことを特徴とする３次元（３Ｄ）ＳＲＡＭデバイス。
  16. 前記フィンは、トランジスタを形成するために、誘電体及びゲート金属によって囲まれた半導体材料を含むことを特徴とする請求項１５に記載のデバイス。
  17. 前記壁角度は、前記フィンの頂部及び前記フィンの底部における臨界フィーチャ寸法に対して測定されることを特徴とする請求項１５に記載のデバイス。
  18. 前記１以上のＦｉｎＦＥＴのうちの１つのベースが、浅いトレンチ分離のための誘電体によって取り囲まれていることを特徴とする請求項１５に記載のデバイス。
  19. 前記１以上のＦｉｎＦＥＴのうち、少なくとも１つのＦｉｎＦＥＴのコンタクトノードは、階段状コンタクトを使用して接触されることを特徴とする請求項１５に記載のデバイス。
  20. 前記フィンは、誘電体及びゲート金属の周囲全体を有する半導体材料の横方向の層を含み、ここで、前記横方向の層は、シリコン及びシリコンゲルマニウムの交互層をエッチングすることによって作られ、前記エッチングは、触媒影響化学エッチングによって行われ、前記触媒影響化学エッチングの触媒は、ルテニウムを含むことを特徴とする請求項１５に記載のデバイス。
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