KR20220133230A - 엇갈린 적층 수직 결정질 반도전성 채널들 - Google Patents

엇갈린 적층 수직 결정질 반도전성 채널들 Download PDF

Info

Publication number
KR20220133230A
KR20220133230A KR1020227028839A KR20227028839A KR20220133230A KR 20220133230 A KR20220133230 A KR 20220133230A KR 1020227028839 A KR1020227028839 A KR 1020227028839A KR 20227028839 A KR20227028839 A KR 20227028839A KR 20220133230 A KR20220133230 A KR 20220133230A
Authority
KR
South Korea
Prior art keywords
semiconducting channel
channel
vertical nanowires
semiconductor structure
silicon
Prior art date
Application number
KR1020227028839A
Other languages
English (en)
Inventor
쯔엉-생 강
타오 리
아르다셰이어 라만
프라빈 조셉
인디라 세샤드리
에크미니 아누자 데 실바
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20220133230A publication Critical patent/KR20220133230A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Lasers (AREA)
  • Compositions Of Oxide Ceramics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

엇갈린 적층 수직 결정질 반도전성 채널들(STAGGERED STACKED VERTICAL CRYSTALLINE SEMICONDUCTING CHANNELS)
반도체 구조는 복수의 수직 나노와이어들들 갖는 제1 반도전성 채널 및 복수의 수직 나노와이어들들을 갖는 제2 반도전성 채널을 포함한다. 상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층 구성으로 구성된다. 상기 제1 반도전성 채널의 복수의 수직 나노와이어들들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들에 대해 교차 위치들에 있도록 구성된다.

Description

엇갈린 적층 수직 결정질 반도전성 채널들
[0001] 수직 방향으로 전계 효과 트랜지스터(FET)를 적층하면 CMOS(Complementary Metal-Oxide-Semiconductor) 면적 확장(area scaling)을 위한 추가 치수(an additional dimension)가 제공된다. 일반적인 CMOS 레이아웃에서, 제1 트랜지스터를 적어도 하나의 제2 트랜지스터에 연결하는데 시간의 90%를 소비한다. 예를 들어, n형 트랜지스터의 드레인은 p형 트랜지스터의 드레인에 연결되어 인버터를 형성한다.
제2 트랜지스터의 소스에 연결된 제1 트랜지스터의 드레인, 제2 트랜지스터의 드레인에 연결된 제1 트랜지스터의 드레인, 또는 제2 트랜지스터의 소스에 연결된 제1 트랜지스터의 소스 사이의 연결들과 같은, 다른 구성들도 고려될 수 있는데, 여기서 제1 및 제2 트랜지스터들은 n형 또는 p형 트랜지스터들의 모든 조합일 수 있다.
[0002] 수직 전계 효과 트랜지스터(VFET)는 적층 프로세스를 도울 수 있는 고유의 구조(a unique structure)를 가지고 있다. 평면 CMOS 디바이스와, 달리 VFET는 하단 소스/드레인에 배치된 수직 핀 채널과 상기 핀 채널에 배치된 상단 소스/드레인으로 배향된다. 게이트는 수직 핀 채널을 따라 수직으로 향한다. VFET는 CMOS를 5나노미터(nm) 노드 이상으로 확장하기 위한 잠재적인 디바이스 옵션으로 추구되어 왔다.
[0003] 본 발명의 실시예들은 엇갈리게 적층된 수직 반도전성 채널들(staggered stacked vertical semiconducting channels)을 형성하기 위한 구조 및 방법을 포함한다. 예를 들어, 하나의 예시적인 실시예는 반도체 구조를 포함하고, 상기 반도체 구조는 복수의 수직 나노와이어들들을 포함하는 제1 반도전성 채널; 및 복수의 수직 나노와이어들들을 포함하는 제2 반도전성 채널을 포함한다. 상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층 구성으로(in a stacked configuration) 구성된다. 상기 제1 반도전성 채널의 복수의 수직 나노와이어들들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들에 대해 교차 위치들(alternating positions)에 있도록 구성된다.
[0004] 다른 예시적인 실시예는 논리 디바이스(a logic device)를 포함하고, 상기 논리 디바이스는 하나 또는 그 이상의 반도체 구조들들을 포함한다. 상기 하나 또는 그 이상의 반도체 구조들들 중 적어도 하나는 복수의 수직 나노와이어들들을 포함하는 제1 반도전성 채널; 및 복수의 수직 나노와이어들을 포함하는 제2 반도전성 채널을 포함한다. 상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층 구성으로 구성된다. 상기 제1 반도전성 채널의 복수의 수직 나노와이어들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들에 대해 교차 위치들에 있도록 구성된다.
[0005] 다른 예시적인 실시예는 하나 또는 그 이상의 반도체 구조들을 포함하는 집적 회로 논리 디바이스(an integrated circuit logic device)를 포함한다. 상기 하나 또는 그 이상의 반도체 구조들 중 적어도 하나는 복수의 수직 나노와이어들을 포함하는 제1 반도전성 채널; 및 복수의 수직 나노와이어들을 포함하는 제2 반도전성 채널을 포함한다. 상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층 구성으로 구성된다. 상기 제1 반도전성 채널의 복수의 수직 나노와이어들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들에 대해 교차 위치들에 있도록 구성된다.
[0006] 다른 예시적인 실시예는 복수의 수직 나노와이어들을 포함하는 제1 반도전성 채널 및 복수의 수직 나노와이어들을 포함하는 제2 반도전성 채널을 반도체 기판 상에 형성하는 단계를 포함하는 방법을 포함한다. 상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층된 구성이 되도록 구성된다. 상기 제1 반도전성 채널의 복수의 수직 나노와이어들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들에 대해 교차 위치들에 있도록 구성된다.
[0007] 다른 예시적인 실시예는 기판의 표면으로부터 복수의 층상 실리콘-절연체-실리콘 나노와이어들(a plurality of layered silicon-insulator-silicon nanowires)을 형성하는 단계를 포함하는 방법을 포함한다. 상기 복수의 나노와이어들은 그 상단 표면(a top surface thereof) 상에 하드마스크를 포함한다. 상기 방법은 교차로 적층된 실리콘-절연체-실리콘 나노와이어의 외부 표면들(exterior surfaces) 상에 라이너(a liner)를 형성하는 단계를 더 포함한다. 상기 라이너는 하드마스크로 연장되어 상기 적층된 실리콘-절연체-실리콘 나노와이어의 하단 실리콘 층(the bottom silicon layer)을 노출시키는 상기 절연체 층의 일부 상에 형성된다. 상기 방법은 다른 교차로 적층된 실리콘-절연체-실리콘 나노와이어의 외부 표면 상에 제1 산화물 층을 형성하는 단계를 더 포함한다. 상기 제1 산화물 층은 상기 기판의 상단 표면으로 연장되어 상기 적층된 실리콘-절연체-실리콘 나노와이어들의 상단 실리콘층을 노출시키는 상기 절연체층의 일부 상에 형성된다. 상기 방법은 상기 층상 실리콘-절연체-실리콘 나노와이어들의 노출된 하단 실리콘 층 및 상기 층상 실리콘-절연체- 실리콘 나노와이어들 실리콘 층들의 노출된 상단 실리콘 층을 열적으로 산화시키는 단계를 더 포함한다.
[0008] 본 발명의 이들 및 다른 특징들, 목적들 및 이점들은, 첨부 도면들을 참조하여 설명되는, 본 발명의 예시적인 실시예들의 다음의 상세한 설명으로부터 명백해질 것이다.
[0009] 도 1은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제1 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0010] 도 2는 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제2 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0011] 도 3은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제3 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0012] 도 4는 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제4 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0013] 도 5는 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제5 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0014] 도 6은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제6 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0015] 도 7은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제7 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0016] 도 8은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제8 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0017] 도 9는 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제9 중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0018] 도 10은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제10-중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0019] 도 11은 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제11-중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0020] 도 12는 하나 또는 그 이상의 예시적인 실시예에 따른, 제조의 제12-중간 단계에서의 반도체 구조의 개략적인 측단면도이다.
[0021] 본 발명은 일반적으로 반도체 제조 기술(semiconductor fabrication techniques), 특히 수직 전계 효과 트랜지스터(VFET) 디바이스를 제조하는데 사용하기 위한 엇갈린 적층 수직 반도전성 채널들을 제조하기 위한 구조 및 방법에 관한 것이다. VFET들의 수직 적층은 하단 FET의 소스/드레인(S/D) 접점들을 연결하는 것을 어렵게 만드는데, 왜냐하면 "L"자형 전도성 재료의 제조가 필요하기 때문이다. 반도체 핀들이 피치로 엇갈리는, 예시적인 실시예들의 수직으로 적층된 결정질 반도체 구조(또는 수직 핀 어레이)는 최종 하단 FET의 S/D 접점들을 쉽고 간단한 방식으로 연결할 수 있게 한다.
[0022] 첨부된 도면들에 도시된 다양한 층들, 구조들, 및 영역들은 스케일에 맞게 그려지지 않은 개략도임을 이해해야 한다. 또한, 설명의 편의를 위해, 반도체 디바이스 또는 구조를 형성하는 데 일반적으로 사용되는 유형의 하나 또는 그 이상의 층들, 구조들 및 영역들은 주어진 도면에서 명시적으로 도시되지 않을 수 있다. 이것이 명시적으로 표시되지 않은 층들, 구조들 및 영역들이 실제 반도체 구조에서 생략되었음을 의미하지는 않는다.
[0023] 또한, 여기에 설명된 실시예는 여기에 도시되고 설명된 특정 재료, 특징 및 처리 단계로 제한되지 않는다는 것을 이해해야 한다. 특히, 반도체 처리 단계와 관련하여, 여기에 제공된 설명이 기능적 반도체 집적 회로 디바이스를 형성하는 데 필요할 수 있는 모든 처리 단계를 포함하도록 의도된 것은 아니라는 것을 이해해야 한다. 오히려, 예를 들어 습식 세정 및 어닐링 단계와 같이 반도체 디바이스를 형성하는데 일반적으로 사용되는 특정 처리 단계는 설명의 경제성을 위해 본 명세서에서 의도적으로 설명되지 않는다.
[0024] 또한, 도면 전체에 걸쳐 동일 또는 유사한 참조번호를 사용하여 동일 또는 유사한 특징, 구성요소 또는 구조를 나타내므로, 동일 또는 유사한 특징, 요소 또는 구조에 대한 구체적인 설명은 도면들 각각에 대해 반복되지 않는다. 두께, 폭, 백분율, 범위 등과 관련하여 본 명세서에 사용된 "약" 또는 "실질적으로"라는 용어는 가깝거나 근사하지만 정확하다는 것은 아님을 의미하는 것으로 이해되어야 한다. 예를 들어, 본 명세서에 사용된 용어 "약" 또는 "실질적으로"는 언급된 양보다 1% 또는 그 이하와 같이 작은 오차 마진이 존재할 수 있음을 의미한다.
[0025] 반도체 구조를 형성하기 위한 예시적인 실시예는 도 1 내지 도 12를 참조하여 아래에서 논의될 것이다. 이제 도면들을 참조하면, 도 1은 반도체 기판(102) 및 하드마스크 층(104)을 포함하는 반도체 구조(100)의 단면도이다. 반도체 기판(102)은, 예를 들어, 당업자에게 공지되어 있는, 예를 들어, 극도로 얇은 실리콘 온 절연체(ETSOI) 또는 초극도로 얇은 본체 및 매립 산화물(Ultra-thin Body and Buried Oxide: UTBB) 실리콘 온 절연체(silicon on insulator:SOI)와 같은, 종래 유형의 실리콘 온 절연체(SOI) 기판 웨이퍼를 포함할 수 있다. 대안으로, 반도체 기판(102)은 벌크 반도체 기판 웨이퍼를 포함할 수 있다. 도시된 바와 같이, 기판(102)은 먼저 베이스 층(102a), 예를 들어, 실리콘을 포함할 수 있다. 절연층(102b), 예를 들어 매립 산화물층은 베이스층(102a) 상에 형성될 수 있다. 실리콘 층(102c)은 절연체 층(102b) 위에 차례로 형성되며, 실리콘 층(102c)은 또한 모든 다른 적절한 반도체 층일 수 있다. 일 실시예에서, 기판(102)은 층상 실리콘-절연체-실리콘 기판(a layered silicon-insulator-silicon substrate)이다.
[0026] 상기 SOI 기판의 상단 반도체 층 또는 벌크 기판의 반도체 재료는 집적 회로 애플리케이션에 적절하게 도핑될 수 있다. SOI 기판의 하나의 예시적인 실시예에서, 상기 상단 반도체 층은 전체 공핍(the fully depleted: FD) 구성일 수 있다. 상기 벌크 기판은, 예를 들어, 다수의 에피택셜 성장된 반도체 층들을 포함할 수 있다. 여기에 설명된 프로세스 기술은 SOI 및 벌크 기판뿐만 아니라 다른 유형의 기판에도 동일하게 적용할 수 있다.
[0027] 하드마스크 층(104)은 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 물리 기상 증착(PVD) 또는 다른 유사한 프로세스와 같은, 기존의 모든 증착 프로세스를 사용하여 기파(102) 상에 증착된다. 하드마스크 층(104)에 적합한 재료는, 예를 들어, TiN, SiO2, TaN, SiN, AlOx, SiC 등을 포함한다. 그 다음, 하드마스크 층(104)은, 예를 들어, 화학적 기계적 평탄화(CMP) 프로세스와 같은 평탄화 프로세스에 의해 평탄화될 수 있다.
[0028] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 2에 도시되어 있고, 도 2에서 반도체 구조(100)는 수직 나노와이어들(106)의 세트를 형성하도록 패터닝 된다. 수직 나노와이어들(106)은 실질적으로 수직인 측벽들을 갖는다. 4개의 수직 나노와이어들(106)이 도 2에 도시되어 있지만, 수직 나노와이어들(106)의 상기 수를 제한하는 것으로 간주되어서는 안 된다. 수직 나노와이어들(106)을 형성하기 위해, 직접-인쇄 리소그래피 또는 측벽 이미지 전사(SIT) 프로세스와 같은 모든 유형의 패터닝 기술을 사용하여 리소그래피 및 에칭이 수행된다. 직접-인쇄 리소그래피 프로세스는, 당업자에게 친숙한, 193i 리소그래피 또는 극자외선(EUV) 리소그래피 중 하나일 수 있다. SIT 프로세스는 SADP(Self-Aligned Double Patterning) 프로세스로 지칭될 수 있다. 일부 실시예에서, SIT 프로세스는 하드마스크 (104)의 좁은 라인들을 패터닝하는데 사용될 수 있다. 예를 들어, 리소그래피는, 하드마스크 층(104)의 상단에 패터닝된 포토레지스트를 제공하기 위해, 하드마스크 층(104) 상에 포토레지스트(도시되지 않음)를 형성하는 단계, 포토레지스트를 원하는 패턴의 방사선에 노출시키는 단계, 그 다음, 노출된 포토레지스트를 레지스트 현상액(a resist developer)으로 현상하는 단계를 포함할 수 있다.
[0029] 패턴을 상기 패터닝된 포토레지스트로부터 하드마스크 층(104) 및 기판(102)으로 전사하기 위해 적어도 하나의 에칭이 채용된다. 수직 나노와이어들(106)은 기판(102)을 관통하지 않고 깊게 에칭함으로써 형성된다. 수직 나노와이어들(106)을 형성하기 위해, 예를 들어, 에칭이 수행되는데, 하드마스크 층(104), 실리콘 층(102c), 절연체 층(102b) 및 베이스 층(102a)의 일부를 관통하는 에칭에 의해 수행된다. 상기 에칭 프로세스는 건식 에칭(예를 들어, 반응성 이온 에칭, 플라즈마 에칭, 이온 빔 에칭, 또는 레이저 애블레이션)일 수 있다. 상기 에칭 프로세스는 습식 화학적 에칭(예를 들어, 수산화칼륨, 또는 황산 및 과산화수소(potassium hydroxide, or sulfuric acid and hydrogen peroxide)를 사용한)일 수 있다. 건식 에칭 및 습식 화학적 에칭 프로세스가 모두 사용될 수 있다. 패턴을 전사한 후, 상기 패터닝된 포토레지스트는 레지스트 박리 프로세스들(resist stripping processes), 예를 들어 애싱(ashing)을 사용하여 제거된다. 애싱은 적절한 반응 가스, 예를 들어, O2, N2, H2/N2, O3, CF4 또는 이들의 모든 조합을 사용하여 수행된다.
[0030] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 3에 도시되어 있고, 도 3에서 라이너(108)가 기판(102), 하드마스크(104) 및 수직 나노와이어들(106) 상에 형성된다. 라이너(108)는 유전 재료와 같은 모든 라이너 재료가 될 수 있다. 적절한 유전 재료는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 유전 금속 산화물, 유전 금속 질화물(silicon nitride, silicon oxide, silicon oxynitride, a dielectric metal oxide, a dielectric metal nitride) 또는 이들의 조합을 포함한다. 라이너(108)는, 예를 들어, ALD 프로세스를 사용하여 라이너 층을 증착함으로써 형성될 수 있다. 라이너 층(108)은 약 1 내지 약 3 나노미터(nm) 범위의 두께를 가질 수 있다.
[0031] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 4에 도시되어 있고, 도 4에서 상기 에칭된 영역들은 라이너(108) 상에 그리고 수직 나노와이어들(106) 위에 산화물(110)로 채워진다. 적절한 산화물 재료는, 예를 들어, 실리콘 이산화물을 포함한다. 일 실시예에서, 산화물 충전물(110)은 수직 나노와이어들(106) 위에 산화물의 블랭킷 층을 증착한 다음, 예를 들어 CMP 프로세스에 의해 상기 산화물을 평탄화함으로써 형성된다.
[0032] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 5에 도시되어 있고, 도 5에서 산화물 충전물(110)의 일부가 리소그래피를 사용하여 패터닝되는데, 교차하는 수직 나노와이어들(106) 및 라이너(108)의 상단 부분을 노출시키기 위해서이다. 일 실시예에서, 산화물 충전물(110)은 이방성 에칭(an anisotropic etch)을 사용하여 선택적으로 제거될 수 있다. 예를 들어, 하나의 예시적인 실시예에서, 이방성 에칭은, 암모니아와 함께 기체 무수 HF(gaseous anhydrous HF)의 형태와 같은, 불화수소산(hydrofluoric acid)에 의해 수행될 수 있다. 다른 예시적인 실시예에서, 이방성 에칭은 하이드로플루오로카본 플라즈마 에칭(hydrofluorocarbon plasma etch)에 의해 수행될 수 있다. 예를 들어, 플라즈마 에칭은 불활성 가스(an inert gas)와 결합된 하이드로플루오로카본 플라즈마 가스를 사용하여 수행될 수 있다. 일반적으로 상기 불활성 기체는 90% 이상일 수 있다. 하나의 예시적인 실시예에서, 하이드로플루오로카본은 C5HF7일 수 있고 불활성 가스는 아르곤 및 산소일 수 있으며, 플라즈마 에칭 챔버에서 여기될(excited) 때 고밀도 플라즈마를 생성한다. 예시적인 실시예에서, 무선 주파수(RF) 전원은 챔버 내에서 전력을 받침대(a pedestal) 상에 지지된 에칭되는 기판에 유도적으로 결합한다. 상기 받침대는 또한 상기 유도 결합 전력보다 높은 전력에서 RF 전원에 의해 바이어스된다. 또한, 실리콘 함유 표면이 플라즈마로부터 불소(fluorine)를 제거(scavenge)하기 위해 상기 챔버에 포함될 수 있고 적어도 20℃로 유지될 수 있다. 그 결과, 상기 에칭은 라이너(108)(예를 들어, 실리콘 질화물) 및 리소그래피 방식으로 패터닝된 포토레지스트(도시되지 않음) 위의 산화물 충전물(110)(예를 들어, 실리콘 산화물)에 대해 높은 선택성을 나타낸다. 플라즈마 에칭의 높은 선택성 때문에, 라이너(108)는 에칭되지 않은 채로 남아 있다. 따라서, 이러한 에칭 동안, 산화물 충전물(110)은 교차하는 수직 나노와이어(106)의 상단 일부를 노출시키기 위해 선택적으로 제거된다. 일 실시예에서, 산화물 충전물(110)은 각각의 교차하는 수직 나노와이어들(106)의 절연체 층(102b)의 상단 표면까지 아래로 제거된다.
[0033] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 6에 도시되어 있고, 도 6에서 스페이서(112)가 산화물 충전물(110) 그리고 교차하는 수직 나노와이어들(106) 상의 라이너(108)의 측벽들 상에 증착된다. 스페이서(112)는 ALD와 같은 모든 종래의 기술에 의해 증착될 수 있고 반응성 이온 에칭(RIE)과 같은 이방성 건식-에칭 프로세스를 사용하여 다시 에칭(etched back)될 수 있다. 스페이서(112)에 적합한 재료는, 예를 들어, 비정질 탄소(amorphous carbon)(a-C)를 포함한다. 필요한 경우, 구조(100)의 수평 부분 상의 모든 스페이서 재료는, 예를 들어, RIE에 의해 제거될 수 있다. 스페이서(112)는 약 1 nm 내지 약 3 nm 범위의 두께를 가질 수 있다.
[0034] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 7에 도시되어 있고, 도 7에서, 산화물 충전물(110)은 인접한 스페이서(112) 사이에서 추가로 제거되어 라이너(108)의 상단 표면을 노출시킨다. 일 실시예에서, 산화물 충전물(110)은 이방성 에칭을 사용하여 선택적으로 제거될 수 있다. 하나의 예시적인 실시예에서, 상기 이방성 에칭은 하이드로플루오로카본 플라즈마 에칭에 의해 수행될 수 있다. 예를 들어, 상기 플라즈마 에칭은 불활성 가스와 결합된 하이드로플루오로카본 플라즈마 가스를 사용하여 수행될 수 있다. 하나의 예시적인 실시예에서, 상기 불활성 가스는 플라즈마 에칭의 적어도 약 90%일 수 있다. 하나의 예시적인 실시예에서, 상기 하이드로플루오로카본은 C5HF7일 수 있고 불활성 가스는 아르곤 및 산소일 수 있으며, 플라즈마 에칭 챔버에서 여기될 때 전술한 바와 같이 고밀도 플라즈마를 생성한다. 그 결과, 상기 에칭은 라이너(108) 및 스페이서(112) 위의 산화물 충전물(110)에 대해 높은 선택성을 나타낸다. 상기 플라즈마 에칭의 높은 선택성 때문에, 라이너(108) 및 스페이서(112)는 에칭되지 않은 채로 남아 있다. 다른 예시적인 실시예에서, 상기 이방성 에칭은 암모니아와 함께 기체 무수 HF의 형태와 같은 불화수소산에 의해 수행될 수 있다.
[0035] 따라서, 이러한 에칭 동안, 산화물 충전물(110)은 교차하는 수직 나노와이어들(106)의 상단 부분 및 인접한 스페이서들(112) 사이의 라이너(108)의 상단 표면을 노출시키기 위해 선택적으로 제거된다. 또한, 산화물 충전물(110)은 스페이서들(112) 아래에서는 남아 있다. 일 실시예에서, 산화물 충전물(110)은 각각의 교차하는 수직 나노와이어들(106)의 절연체 층(102b)의 상단 표면까지 아래로 제거된다.
[0036] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 8에 도시되어 있고, 도 8에서 산화물 충전물(110)이 등방성 에칭(isotropic etching)에 의해 교차하는 수직 나노와이어들(106) 각각의 라이너 층(108)의 측벽 상에 형성된 각각의 스페이서(112) 아래는 선택적으로 제거된다. 일 실시예에서, 산화물 충전물(110)은 등방성 에칭을 사용하여 선택적으로 제거될 수 있다. 하나의 예시적인 실시예에서, 상기 등방성 에칭은 하이드로플루오로카본 플라즈마 에칭에 의해 수행될 수 있다. 예를 들어, 상기 플라즈마 에칭은 불활성 가스와 결합된 하이드로플루오로카본 플라즈마 가스를 사용하여 수행될 수 있다. 일반적으로 상기 불활성 기체는 90% 이상일 수 있다. 하나의 예시적인 실시예에서, 하이드로플루오로카본은 C5HF7일 수 있고 상기 불활성 가스는 아르곤 및 산소일 수 있으며, 플라즈마 에칭 챔버에서 여기될 때 전술한 바와 같이 고밀도 플라즈마를 생성한다. 그 결과, 상기 에칭은 라이너(108) 및 스페이서(112) 위의 산화물 충전물(110)에 대해 높은 선택성을 나타낸다. 상기 플라즈마 에칭의 높은 선택성 때문에, 라이너(108) 및 스페이서들(112)는 에칭되지 않은 채로 남아 있다. 다른 예시적인 실시예에서, 상기 등방성 에칭은 암모니아와 함께 기체 무수 HF의 형태와 같은 불화수소산에 의해 수행될 수 있다. 위에서 논의된 바와 같이, 산화물 충전물(110)은 등방성 에칭에 의해 스페이서들(112) 사이의 습식 에칭제(wet etchant)의 흐름을 통해 선택적으로 제거된다. 이 에칭 동안, 인접한 수직 나노와이어들(106)의 측벽 상의 산화물 충전물(110)의 일부가 제거될 수 있다. 또한, 산화물 충전물(110)의 일부는 인접한 수직 나노와이어들(106)의 스페이서들(112) 아래에서 등방성으로 리세스될 수 있다.
[0037] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 9에 도시되어 있고, 도 9에서, 교차하는 수직 나노와이어들(106) 상의 산화물 충전물(110) 위의 노출된 라이너(108) 및 각 수직 나노와이어(106)의 하드마크(104) 상의 노출된 라이너(108)가 선택적으로 제거된다. 하나의 예시적인 실시예에서, 노출된 라이너(108)는 등방성 에칭에 의해 선택적으로 제거된다. 하나의 예시적인 실시예에서, 상기 등방성 에칭은 플루오로카본 플라즈마 에칭에 의해 수행될 수 있다. 예를 들어, 상기 플라즈마 에칭은 불활성 가스와 결합된 플루오로카본 플라즈마 가스를 사용하여 수행될 수 있다. 일반적으로 상기 불활성 기체는 90% 이상일 수 있다. 하나의 예시적인 실시예에서, 상기 플루오로카본은 CF4일 수 있고 상기 불활성 가스는 산소 및 질소일 수 있으며, 플라즈마 에칭 챔버에서 여기될 때 전술한 바와 같이 고밀도 플라즈마를 생성한다. 다른 예시적인 실시예에서, 플루오로카본은 CF4일 수 있고 상기 불활성 가스는 아르곤일 수 있으며, 플라즈마 에칭 챔버에서 여기될 때 전술한 바와 같이 고밀도 플라즈마를 생성한다. 그 결과, 상기 에칭은 산화물 충전물(110) 및 스페이서들(112) 위에 노출된 라이너(108)에 대해 높은 선택성을 나타낸다.
[0038] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 10에 도시되어 있고, 도 10에서 스페이서들(112)이 제거된다. 스페이서들(112)는 습식 에칭 프로세스 또는 건식 에칭을 포함하지만 이에 제한되지 않는 모든 적절한 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 상기 에칭은 RIE 또는 플라즈마 에칭 프로세스를 사용하여 수행될 수 있고, 그리고 N2/H2 케미스트리 또는 아르곤과 같은 불활성 가스에서 N2/H2 케미스트리를 사용하여 수행될 수 있다.
[0039] 반도체 디바이스(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 11에 도시되어 있고, 도 11에서, 노출된 실리콘 부분들(102a, 102c)은 당업계에 공지된 바와 같이 열 산화 프로세스(a thermal oxidation process)를 거칠 수 있다. 상기 열 산화 프로세스는 교차하는 수직 나노와이어들(106)의 노출된 부분들(102a)과 교차하는 수직 나노 와이어들(106)의 노출된 부분들(102c)을 산화시키기 위해 수행된다. 이 프로세스는 교차하는 수직 나노와이어들(106)의 노출된 부분들(102a) 내에 그리고 교차하는 수직 나노와이어들(106)의 노출된 부분들(102c) 내에 산화물을 형성한다. 도시된 바와 같이, 상기 형성된 산화물은 산화물 충전물(110)과 동일하다.
[0040] 반도체 구조(100)를 위한 수직으로 적층된 핀들을 형성하는 다음 단계가 도 12에 도시되어 있고, 도 12에서 구조(100)의 노출된 부분들은 산화물 재료로 채워진다. 상기 산화물 재료는 산화물 충전물(110)과 동일하거나 상이할 수 있다. 하나의 예시적인 실시예에서, 상기 산화물 충전물은 산화물 충전물(110)과 동일하다. 일 실시예에서, 산화물 충전물(110)은 구조(100)의 노출된 부분 내에 그리고 수직 나노와이어들(106) 위에 산화물의 블랭킷 층을 증착함으로써 형성되고, 그 다음, 예를 들어, CMP 프로세스에 의해 상기 산화물을 평탄화 한다. 최종 구조(100)는 수직 결정질 나노와이어들(106)을 포함하되, 수직 결정질 나노와이어들(106)은 적층 구성으로 되어 있는 수직 나노와이어들(106)을 포함하는 2개의 층들 사이에서 피치로 엇갈리게 배열된다(staggered in pitch). 최종 구조(100)는 엇갈린 결정질 반도전성 채널(102a, 102c)을 갖는데, 이들은 동일한 피치를 갖지만 수직 핀 어레이의 상단 및 하단 레벨들 사이에서 시프트되거나 이동된다(translated).
[0041] 일 실시예에서, 상기 적층의 하단에 있는 핀은 PFET 트랜지스터를 형성할 수 있고 상기 적층의 상단에 있는 핀은 NFET 트랜지스터를 형성할 수 있다. 그러나, 본 발명은 그렇게 제한되지 않고 상기 적층의 하단에 있는 트랜지스터와 상기 적층의 상단에 있는 트랜지스터가 PFET 및 PFET, NFET 및 NFET, 또는 NFET 및 PFET로, 각각, 될 수 있는 구조를 포함할 수 있다.
[0042] 본 명세서에 개시된 수직으로 적층된 엇갈린 반도체 핀들(The vertically stacked staggered semiconducting fins)은 하나 또는 그 이상의 추가 처리 단계를 거칠 수 있다. 예를 들어, 제1 전계 효과 트랜지스터는 소스/드레인 영역과, 게이트 유전체 층 및 금속 게이트 층을 포함하는 게이트 구조를 더 포함할 수 있다. 상기 제1 전계 효과 트랜지스터 상에 적층된 제2 전계 효과 트랜지스터도 소스/드레인 영역과, 게이트 유전체 층 및 금속 게이트 층을 포함하는 게이트 구조를 더 포함할 수 있다. 또한, 하나 또는 그 이상의 전도성 비아들이 상기 제1 FET 디바이스의 게이트 구조 또는 상기 제2 FET 디바이스의 게이트 구조와 통신할 수 있다.
[0043] 상기 소스/드레인 영역은, 예를 들어, 상기 제1 전계 효과 트랜지스터의 나노와이어들(106)의 노출된 상단 표면 상에 에피택셜 반도체 재료를 성장시킴으로써 형성될 수 있다. 상기 에피택셜 성장 프로세스는 그 아래의 결정질 기판 상에 결정질 층을 증착하기 위해 수행된다. 상기 아래의 기판은 종자 결정체(seed crystal)로 작용한다. 에피택셜 층들은 기체 또는 액체 전구체들(gaseous or liquid precursors)로부터 성장될 수 있다. 에피택셜 실리콘 재료는 기상 에피택시(VPE), 분자빔 에피택시(MBE), 액상 에피택시(LPE), 또는 다른 적절한 프로세스를 사용하여 성장될 수 있다. 소스 영역(112)을 형성하기 위해 사용되는 에피택셜 재료 및 도펀트의 유형은 FET 디바이스가 P형 또는 N형 디바이스인지에 따라 변할 것이다. 소스/드레인 영역의 에피택셜 성장에 적합 할 수 있는 반도체 재료의 예는 실리콘(단결정, 폴리실리콘 또는 비정질), 게르마늄(단결정, 다결정 또는 비정질), 또는 이들의 조합을 포함하나, 이에 한정되지는 않는다.
[0044] 반도체 재료가 성장된 후, 반도체 재료는, 예를 들어, 인시튜 도핑(in-situ doping) 또는 이온 주입 또는 에피택시 동안 인시튜 도핑을 사용하여 도펀트 원자들로 도핑될 것이다. 이 예시적인 실시예에서, 반도체 재료는 PFET 소스 영역을 형성하기 위해, 예를 들어, 붕소, 알루미늄, 갈륨, 인듐 또는 이들의 합금과 같은 p형 도펀트로 도핑된다. 아래에서 논의되는 바와 같은 다른 실시예에서, 반도체 재료는, 예를 들어, 인, 안티몬, 비소 또는 이들의 합금과 같은 n형 도펀트로 도핑될 수 있다. 도핑 프로세스 후에, 반도체 재료는 대략 1x1019 atoms/cm3에서 대략 5x1021 atoms/cm3 범위의 농도를 갖는 도펀트를 가질 수 있다.
[0045] 반도체 구조들을 제조하기 위해 여기에서 논의된 방법들은 다양한 아날로그 및 디지털 회로 또는 혼합-신호 회로를 갖는 다른 유형의 반도체 디바이스들 및 집적 회로들을 제조하기 위한 반도체 처리 플로 내에 포함될 수 있다는 것을 이해해야 한다. 특히, 집적 회로 다이들은 트랜지스터, 다이오드, 커패시터, 인덕터 등과 같은 다양한 디빙스들로 제조될 수 있다. 실시예들에 따른 집적 회로는 애플리케이션들, 하드웨어, 및/또는 전자 시스템들에 채용될 수 있다. 본 발명의 실시예들을 구현하기 위한 적절한 하드웨어 및 시스템들은 개인용 컴퓨터, 통신 네트워크, 전자 상거래 시스템, 휴대용 통신 디바이스(예: 휴대 전화), 솔리드 스테이트 미디어 스토리지 디바이스, 기능 회로 등을 포함할 수 있지만 이에 국한되지는 않는다. 그러한 집적 회로들을 포함하는 시스템들 및 하드웨어는 여기에 설명된 실시예들의 일부로 간주된다.
[0046] 또한, 전술한 다양한 층들, 영역들 및/또는 구조들은 집적 회로들(칩)로 구현될 수 있다. 최종 집적 회로 칩들은 가공되지 않은 웨이퍼 형태(즉, 여러 개의 포장되지 않은 칩이 있는 단일 웨이퍼), 베어 다이 또는 포장된 형태로 제작자에 의해 배포될 수 있다. 후자의 경우, 상기 칩은 단일 칩 패키지(예: 마더보드 또는 기타 상위 레벨 캐리어에 부착된 리드들을 갖는, 플라스틱 캐리어) 또는 멀티칩 패키지(예: 표면 상호 연결 또는 매립 상호 연결을 갖는 세라믹 캐리어)에 장착된다. 어쨌든, 상기 칩은 (a) 마더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로서 다른 칩들, 개별 회로 요소들 및/또는 기타 신호 처리 디바이스들과 함께 집적된다. 최종 제품은 장난감 및 기타 저가형 애플리케이션 프로그램에서 디스플레이, 키보드 또는 기타 입력 장치 및 중앙 프로세서가 있는 고급 컴퓨터 제품에 이르기까지 집적 회로 칩을 포함하는 모든 제품이 될 수 있다.
[0047] 예시적인 실시예들이 첨부된 도면을 참조하여 여기에 설명되었지만, 본 발명은 이들 정밀한 실시예들로 제한되지 않으며, 다양한 다른 변경들 및 수정들이 본 발명의 범위를 벗어나지 않고 당업자에 의해 이루어질 수 있음을 이해해야 한다.
[0048] 전술한 본 발명의 바람직한 실시예에서, 방법이 제공되고, 상기 방법은: 기판의 표면으로부터 복수의 층상 실리콘-절연체-실리콘 수직 나노와이어들을 형성하는 단계 - 상기 복수의 나노와이어들은 그 상단 표면 상에 하드마스크를 가짐 -; 교차로 적층된 실리콘-절연체-실리콘 수직 나노와이어들의 외부 표면들 상에 라이너를 형성하는 단계 - 상기 라이너는 상기 하드마스크 까지 연장되어 상기 층상 실리콘-절연체-실리콘 수직 나노와이어들의 하단 실리콘 층을 노출 시키는 상기 절연체 층의 일부 상에 형성됨 -; 다른 교차로 적층된 실리콘-절연체-실리콘 수직 나노와이어들의 외부 표면들 상에 제1 산화물 층을 형성하는 단계 - 상기 제1 산화물 층은 상기 기판의 상단 표면으로 연장되고 상기 층상 실리콘-절연체-실리콘 수직 나노와이어들의 상단 실리콘 층을 노출 시키는 절연체 층의 일부 상에 형성됨 -; 및 상기 적층된 실리콘-절연체-실리콘 나노와이어들의 노출된 하단 실리콘 층과 상기 적층된 실리콘-절연체-실리콘 나노와이어들의 노출된 상단 실리콘 층을 열 산화시키는 단계를 포함한다. 바람직하게는, 상기 방법은 상기 기판 및 상기 제1 산화물 층의 외부 표면들 상에 그리고 상기 라이너 위에 제2 산화물 층을 증착하는 단계를 더 포함한다.

Claims (13)

  1. 반도체 구조에 있어서, 상기 반도체 구조는:
    복수의 수직 나노와이어들들을 포함하는 제1 반도전성 채널; 및
    복수의 수직 나노와이어들들을 포함하는 제2 반도전성 채널을 포함하고;
    상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층된 구성으로 구성되며;
    상기 제1 반도전성 채널의 복수의 수직 나노와이어들들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들에 대해 교차 위치들(alternating positions)에 있도록 구성되는
    반도체 구조.
  2. 제1항에 있어서, 상기 제1 반도전성 채널은 벌크 기판 상에 배치되는
    반도체 구조.
  3. 제2항에 있어서, 상기 벌크 기판은 실리콘을 포함하는
    반도체 구조.
  4. 제1항에 있어서, 상기 제1 반도전성 채널의 복수의 수직 나노와이어들들 및 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들 각각은 상기 벌크 기판의 실리콘을 포함하는
    반도체 구조.
  5. 제1항에 있어서, 상기 제1 반도전성 채널의 복수의 수직 나노와이어들들은 제 1 산화물 층에 배치되고, 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들은 제 2 산화물 층에 배치되는
    반도체 구조.
  6. 제1항에 있어서, 상기 제1 반도전성 채널은 상기 제2 반도전성 채널 상에 직접 적층되도록 구성되는
    반도체 구조.
  7. 제1항에 있어서, 상기 제1 반도전성 채널은 n-채널이고, 상기 제2 반도전성 채널 은 p-채널인
    반도체 구조.
  8. 제1항에 있어서, 상기 제1 반도전성 채널은 p-채널이고, 상기 제2 반도전성 채널은 n-채널인
    반도체 구조.
  9. 제1항에 있어서, 상기 반도체 구조는 상기 제1 반도전성 채널의 복수의 수직 나노와이어들들 및 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들 각각의 일부 상에 배치된 라이너를 더 포함하는
    반도체 구조.
  10. 논리 디바이스에 있어서, 상기 논리 디바이스는 이전의 항들 중 어느 한 항에서 청구된 적어도 하나의 반도체 구조를 포함하는
    논리 디바이스.
  11. 집적회로에 있어서, 상기 집적회로는 제10항에서 청구된 논리 디바이스를 포함하는
    집적 회로.
  12. 방법에 있어서, 상기 방법은:
    복수의 수직 나노와이어들들을 포함하는 제1 반도전성 채널 및 복수의 수직 나노와이어들들을 포함하는 제2 반도전성 채널을 반도체 기판 상에 형성하는 단계를 포함하고;
    상기 제1 반도전성 채널 및 상기 제2 반도전성 채널은 적층된 구성으로 형성되며;
    상기 제1 반도전성 채널의 복수의 수직 나노와이어들들은 상기 제2 반도전성 채널의 복수의 수직 나노와이어들들에 대해 교차 위치들에 형성되는
    방법.
  13. 제12항에 있어서, 상기 반도체 기판은 층상 실리콘-절연체-실리콘 기판(a layered silicon-insulator-silicon substrate)을 포함하는
    방법.
KR1020227028839A 2020-03-17 2021-02-17 엇갈린 적층 수직 결정질 반도전성 채널들 KR20220133230A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/821,604 US11251182B2 (en) 2020-03-17 2020-03-17 Staggered stacked vertical crystalline semiconducting channels
US16/821,604 2020-03-17
PCT/IB2021/051331 WO2021186263A1 (en) 2020-03-17 2021-02-17 Staggered stacked vertical crystalline semiconducting channels

Publications (1)

Publication Number Publication Date
KR20220133230A true KR20220133230A (ko) 2022-10-04

Family

ID=77748639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227028839A KR20220133230A (ko) 2020-03-17 2021-02-17 엇갈린 적층 수직 결정질 반도전성 채널들

Country Status (9)

Country Link
US (2) US11251182B2 (ko)
EP (1) EP4122016A4 (ko)
JP (1) JP2023519131A (ko)
KR (1) KR20220133230A (ko)
CN (1) CN115088084A (ko)
AU (1) AU2021238962B2 (ko)
CA (1) CA3165149A1 (ko)
IL (1) IL295107B2 (ko)
WO (1) WO2021186263A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230411386A1 (en) * 2022-06-20 2023-12-21 International Business Machines Corporation Method and structure of forming contacts and gates for staggered fet
US20240063223A1 (en) * 2022-08-22 2024-02-22 International Business Machines Corporation Staggered pitch stacked vertical transport field-effect transistors
KR20240030818A (ko) * 2022-08-31 2024-03-07 삼성전자주식회사 반도체 메모리 장치
US20240096951A1 (en) * 2022-09-16 2024-03-21 International Business Machines Corporation Stacked fets with contact placeholder structures

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612563A (en) 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US8314001B2 (en) 2010-04-09 2012-11-20 International Business Machines Corporation Vertical stacking of field effect transistor structures for logic gates
CN103999226B (zh) 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
JP2016513883A (ja) 2013-03-15 2016-05-16 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 極端な共形性を有するカーボンフィルム堆積、背景技術
WO2015199644A1 (en) 2014-06-23 2015-12-30 Intel Corporation Techniques for forming vertical transistor architectures
US9419003B1 (en) 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9659963B2 (en) 2015-06-29 2017-05-23 International Business Machines Corporation Contact formation to 3D monolithic stacked FinFETs
US9997463B2 (en) * 2015-07-01 2018-06-12 Stmicroelectronics, Inc. Modular interconnects for gate-all-around transistors
US9620509B1 (en) 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
US9680473B1 (en) 2016-02-18 2017-06-13 International Business Machines Corporation Ultra dense vertical transport FET circuits
US9824933B1 (en) 2016-08-09 2017-11-21 Globalfoundries Inc. Stacked vertical-transport field-effect transistors
US10312229B2 (en) * 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US9997413B1 (en) 2017-03-22 2018-06-12 International Business Machines Corporation Stacked vertical devices
US10157794B1 (en) 2017-06-19 2018-12-18 Globalfoundries Inc. Integrated circuit structure with stepped epitaxial region
US10217674B1 (en) 2017-12-13 2019-02-26 International Business Machines Corporation Three-dimensional monolithic vertical field effect transistor logic gates
US10410925B2 (en) * 2017-12-29 2019-09-10 Micron Technology, Inc. Methods of forming integrated assemblies
US10297513B1 (en) 2017-12-29 2019-05-21 International Business Machines Corporation Stacked vertical NFET and PFET
US10366983B2 (en) * 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10971490B2 (en) * 2018-05-15 2021-04-06 International Business Machines Corporation Three-dimensional field effect device
US10593681B1 (en) * 2018-08-21 2020-03-17 International Business Machines Corporation Three-dimensional monolithic vertical transistor memory cell with unified inter-tier cross-couple
US10833089B2 (en) * 2018-11-16 2020-11-10 International Business Machines Corporation Buried conductive layer supplying digital circuits
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
US11069679B2 (en) * 2019-04-26 2021-07-20 International Business Machines Corporation Reducing gate resistance in stacked vertical transport field effect transistors

Also Published As

Publication number Publication date
EP4122016A1 (en) 2023-01-25
IL295107A (en) 2022-09-01
AU2021238962A1 (en) 2022-08-25
AU2021238962B2 (en) 2024-05-16
EP4122016A4 (en) 2023-08-16
US20220149042A1 (en) 2022-05-12
IL295107B1 (en) 2024-01-01
US20210296314A1 (en) 2021-09-23
WO2021186263A1 (en) 2021-09-23
CN115088084A (zh) 2022-09-20
CA3165149A1 (en) 2021-09-23
US11756961B2 (en) 2023-09-12
JP2023519131A (ja) 2023-05-10
IL295107B2 (en) 2024-05-01
US11251182B2 (en) 2022-02-15

Similar Documents

Publication Publication Date Title
US8927362B2 (en) CMOS device and method of forming the same
TWI397961B (zh) 用以形成包含鰭型結構的電子裝置之製程
US11756961B2 (en) Staggered stacked vertical crystalline semiconducting channels
US10236293B2 (en) FinFET CMOS with silicon fin N-channel FET and silicon germanium fin P-channel FET
US9859409B2 (en) Single-electron transistor with wrap-around gate
US20180005895A1 (en) Vertical transistor with variable gate length
US8518828B2 (en) Semiconductor device fabrication method
US10170372B2 (en) FINFET CMOS with Si NFET and SiGe PFET
US10211109B1 (en) Local wiring in between stacked devices
US20180108732A1 (en) Notched fin structures and methods of manufacture
US10468310B2 (en) Spacer integration scheme for FNET and PFET devices
US11024369B1 (en) Static random-access memory cell design
CN107369648B (zh) 一种双栅氧化层制造方法
TW202105619A (zh) 半導體元件
US11916143B2 (en) Vertical transport field-effect transistor with gate patterning
TWI787817B (zh) 半導體元件的製造方法
TWI756018B (zh) 半導體元件及半導體方法
US20230215917A1 (en) Device with vertical nanowire channel region
TWI845313B (zh) 堆疊場效電晶體上之垂直逆變器形成
US20230135392A1 (en) Isolation structures for semiconductor devices

Legal Events

Date Code Title Description
A201 Request for examination