TWI397961B - 用以形成包含鰭型結構的電子裝置之製程 - Google Patents

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Description

用以形成包含鰭型結構的電子裝置之製程
本發明係關於一種用於形成電子裝置之製程，且更特定而言，係關於包括鰭型電晶體結構之電子裝置。
形成於一共用基板上之鰭型場效應電晶體("FinFET")具有增量大致為該FinFET之半導體鰭之高度之偶數整數倍之電通道寬度。當對設計進行最佳化以使運作特性保證在一組合意之運作參數內之運作時，受限於使用具有以該方式限制之通道寬度之FinFET可係成問題。因此，存在具有一更大範圍之可用通道寬度之FinFET係合意。
本發明係提供一種用於形成一電子裝置之方法，其包含：形成一用於一第一鰭型電晶體結構之第一半導體鰭，其中該第一半導體鰭具有一第一高度；且移除該第一半導體鰭之一部分以給該第一半導體鰭提供一第二高度，其中該第二高度較該第一高度為小。
本發明尚提供一種用於形成一電子裝置之方法，其包含：移除一第一半導體鰭之一部分以給一第一鰭型電晶體結構提供一具有一第一通道寬度之第一通道區域；且移除一第二半導體鰭之一部分以給一第二鰭型電晶體結構提供一具有一第二通道寬度之第二通道區域。
本發明尚提供一種用於形成一電子裝置之方法，其包含：形成一用於一第一鰭型電晶體結構之第一半導體鰭，該第一半導體鰭具有一第一高度；形成一用於一第二鰭型電晶體結構之第二半導體鰭，該第二半導體鰭具有該第一高度；移除該第二半導體鰭之一部分以給該第二半導體鰭提供一較該第一高度為小之第二高度；且形成一覆蓋該第一半導體鰭之第一閘電極，其中該第一半導體鰭之一第一通道區域具有一約等於該第一高度兩倍之第一通道寬度；且形成一覆蓋該第二半導體鰭之第二閘電極，其中該第二半導體鰭內之一第二通道區域具有一約等於該第二高度兩倍之第二通道寬度。
根據本揭示內容，一種用於形成一電子裝置之製程可包括：形成一用於一鰭型電晶體結構之具有第一高度之半導體鰭，且移除該半導體鰭之一部分以便將該半導體鰭縮短至一第二高度。根據具體實施例，可為各個鰭型電晶體結構形成一第二或一第二及一第三半導體鰭部分，每一半導體鰭具有一不同高度以提供不同通道寬度。在具體實施例中，半導體鰭部分可摻雜有不同導電性類型之摻雜劑，形成有具有不同晶體定向之通道，或其之任一組合。藉由參照圖1至9將更佳地理解本揭示內容之具體實施例。
自下述詳細說明且自申請專利範圍中，本發明之其他特徵劑優點將變得顯而易見。
圖1包括在工件10之一可隨後形成鰭型電晶體之位置處一基板12之一部分之一剖視圖之圖解說明。在所圖解說明之實施例中，基板12係一包括層14、16及18之絕緣半導體("SOI")基板。在所圖解說明之實施例中，層14可係一支撐層且向該基板之其他層提供機械支撐。層14可係一具有足夠物理強度之材料以支撐其他層。舉例而言，層14可包括一於製造半導體裝置中通常使用之絕緣材料(例如，石英、玻璃、塑膠或其之任一組合)。在其他實施例中，層14可包括一包括一半導體元素(例如，矽、鍺、碳或其之任一組合)之半導體材料。
層16可係一隱埋絕緣層且於層14與層18之間提供電絕緣。層16可包括一氧化物、一氮化物及氧氮化物或其之任一組合。層18可係半導體層且可包括一半導體元素(例如，矽、鍺、碳或類似元素)，且當在一大致垂直於工件10之一主表面方向上量測時具有一在一約50至約150奈米之範圍內之大致均勻之厚度。在一實施例中，層18可包括一n型活性半導體區域、一p型活性半導體區域或其之任一組合。應瞭解，雖然將基板12圖解說明為一SOI基板，但可利用其他提供形成如本文所述用於FinFET電晶體之半導體鰭之能力之基板(例如，一單晶半導體晶圓或類似基板)。
圖2包括在形成層22之後工件10之一剖視圖之一圖解說明。在一實施例中，層22可用作一硬遮罩以保護層18之部分免於隨後之蝕刻。層22之材料通常經選擇以使一經設計以移除層18之暴露部分之蝕刻製程將以一較慢速率或完全不移除層22之暴露部分。層22可包括一氧化物、一氮化物、一氧氮化物、另一對一用於移除層18之蝕刻製程具有抗性之材料或其之任一組合。層22可具有一在一約10奈米至約100奈米之範圍內之厚度且可由一習用或專屬製程生長或沈積。在一實施例中，層22可包括複數個層。
圖3包括在移除層18之暴露部分之後工件10之一剖視圖之一圖解說明。層22於位置310、312及314處之部分覆蓋層18且在一移除製程期間充分地保護層18。在所圖解說明之實施例中，藉由習用或專屬製程自層22形成一硬遮罩，該製程可包括一微影技術、一蝕刻技術或其之任一組合以使層22之部分仍覆蓋位置310、312及314處之層18。使用一蝕刻製程移除層18之一暴露部分以暴露底層16之一部分。層22之保留部分底下的層18之一部分可形成一半導體鰭。一半導體鰭之"高度"可具有大致與先前形成層18之"厚度"相同之值。請注意，在本文中術語"高度"理解為指代一在一大致垂直於基板12之一主表面之方向上所量測之距離。在所圖解說明之實施例中，位置312處之一半導體鰭可與一FinFET(其係一PMOS電晶體)相關聯，同時位置310及314處之半導體鰭可與NMOS電晶體相關聯。在一實施例中，覆蓋一半導體鰭的層22之保留部分可包含一隨後形成鰭型電晶體之帽部分。在所圖解說明之實施例中，層22之保留部分被移除。
視需要，可於此時摻雜活性半導體區域。在一實施例中，該通道摻雜可係在一約1E18至約6E18原子每立方釐米之範圍內。在一具體實施例中，該通道摻雜可具有一約3E18原子每立方釐米之位凖。在其他實施例中，亦可不摻雜或輕度摻雜(1E15至1E17原子每立方釐米)該鰭。在一實施例中，位置312處之半導體鰭可具有一用於該鰭側壁之(110)晶體平面。在另一實施例中，位置310及314處之半導體鰭可具有一用於該鰭側壁之(110)晶體平面。
圖4圖解說明在形成經圖案化層42並部分移除位置312處之半導體層18之部分之後圖3之工件10之一剖視圖。經圖案化層42可形成於工件10上以覆蓋位置310及314以在處理位置312期間保護它們。可以微影方式自一對一用於半導體層18之移除製程具有抗性之輻照活化材料形成經圖案化層42。然後，可使用習用或專屬製程來部分地移除半導體層18之暴露部分。在一實施例中，位置312處之半導體鰭之經移除部分可多至該初始高度之約90%。在另一實施例中，半導體鰭之暴露部分可具有一在一該初始高度之約10%至約50%之範圍內之第二高度。在所圖解說明之實施例中，位置312處之半導體層18之保留部分可大致形成一p通道FinFET電晶體之通道區域。在一實施例中，可將該通道區域摻雜至先前所述之位凖。然後，可自工件10移除經圖案化層42之保留部分。
圖5圖解說明在形成經圖案化層52並部分移除位置310處之半導體層18之部分之後圖4之工件10之一剖視圖。經圖案化層52可形成於工件10上以覆蓋位置312及314以在處理位置310期間保護它們。然後，可使用習用或專屬製程來部分地移除半導體層18之暴露部分。舉例而言，在一實施例中，可將位置310處之半導體鰭縮短多至該初始高度之約75%。在另一實施例中，半導體鰭之保留部分可係在一該初始高度之約25%至約75%之範圍內。在所圖解說明之實施例中，位置310及位置314處之半導體層18之保留部分可包含n通道FinFET電晶體之通道區域。在一實施例中，可將該通道區域摻雜至先前所述之位凖。然後可自工件10移除經圖案化層42之保留部分。
在所圖解說明之實施例中，位置310、312及314處之半導體層18之保留部分可各自形成一具有不同高度之半導體鰭。如先前所述，位置312處之部分可具有一較位置310處之部分為小之高度，且位置310處之部分可具有一較314處之部分為小之高度。在一實施例中，位置310、312及314處之半導體鰭部分之高度係分別符合一約0.5：0.2：1.0之比例。
圖6圖解說明在分別形成位置310、312及314處之層64、66及68之後圖5之工件之一剖視圖。層64可用作一閘極電介質。層64可包括一氧化矽、氮化矽、氧氮化矽、一高介電常數("高－k")材料(例如，介電常數大於8)或其之任一組合之膜。該高－k材料可包括：Hfa Ob Nc 、Hfa Sib Oc 、Hfa Sib Oc Nd 、Hfa Zrb Oc Nd 、Hfa Zrb Sic Od Ne 、Hfa Zrb Oc 、Zra Sib Oc 、Zra Sib Oc Nd 、Zra Ob 、其他含Hf或含Zr之介電材料、前述任一者之一經摻雜形式(鑭摻雜、鈮摻雜等)或其之任一組合。如本文所使用，藉由字母下標所指定之化合物材料上之下標旨在表現彼化合物中存在的原子種類之非零分數，且因此，一化合物內之字母下標共計為1。舉例而言，在Hfa Ob Nc 之情形中，"a"、"b"及"c"之和係1。層64可具有一在一約1至約25奈米之範圍內之厚度。可使用一氧化或氮化環境來熱生長，或使用一習用或專屬化學氣體沈積("CVD")技術、物理氣體沈積("PVD")技術或其之一組合來沈積介電層64。如與介電層64相比，層66及68可各自具有相同或不同之材料，可於相同或不同之時間形成，具有相同或不同之厚度，或其之任一組合。
圖7包括在形成導電部件72及74之後圖6之工件10之一剖視圖之一圖解說明。導電部件72及74可用作閘電極。一適合於形成閘電極之導電層可生長或沈積於工件10上以促進導電部件72及74之形成。導電層可包括一種或多種含半導體材料、一種或多種含金屬材料或其之任一組合。在一實施例中，導電層包括由一化學氣體沈積製程沈積之多晶矽或非晶矽。在另一實施例中，該導電層可包括一種或多種其他材料或可由另一製程(例如，一矽化物)沈積。在一特定實施例中，當沈積時摻雜該導電層，且在另一特定實施例中，在其沈積之後摻雜該導電層。在一實施例中，該導電層之厚度係在一約50至約500奈米之範圍內，且在一完工之裝置中，當該導電層包括多晶矽或非晶矽時該導電層之保留部分具有一至少約1E19原子/立方釐米之摻雜劑濃度。
可使用一習用或專屬微影製程(未圖解說明)來圖案化用於促進導電部件72及74之形成之導電層，藉此可移除暴露部分以形成覆蓋位置310、312及314處之半導體鰭之導電部件72及74。由於該通道區域可大致延伸至該鰭型結構之半導體鰭之高度，故不同大小之半導體鰭(類似於位置310、312及314處之所圖解說明之實施例之彼等鰭)可形成具有不同通道寬度之裝置。在某些實施例中，該通道寬度可約兩倍於該半導體鰭之高度。
圖8包括一大致完成之電子裝置之一剖視圖之一圖解說明。位置310包括一鰭型電晶體結構(FinFET)，該鰭型電晶體結構包括一由層18、層64及導電部件72之一部分形成之半導體鰭。位置312包括一FinFET，該FinFET包括一由層18、層66及導電部件74之一部分形成之半導體鰭。位置314包括一FinFET，該FinFET包括一由層18、層68及導電部件74之一部分形成之半導體鰭。可在隨後形成一半導體鰭之前或之後摻雜該通道區域。
可繼續製程以形成一大致完成之電子裝置。可使用一習用或專屬製程來形成一個或多個源極/汲極區域。使用一種或多種習用或專屬技術形成一個或多個絕緣層84、一個或多個導電層86及一個或多個囊封層88。
圖9圖解說明包括複數個佈置於一SRAM單元內之鰭型電晶體之本揭示內容之一實施例之一佈局。鰭型電晶體911、913、915、921、923及925係自閘電極922、924、926及928，及半導體鰭932、934、936及938形成。半導體鰭932可擔當一位線連接且包括電晶體922及921之源極/汲極區域。半導體鰭934可擔當一電源連接且包括電晶體923之源極/汲極區域及一至閘電極924之連接。半導體鰭936可擔當一電源連接且包括電晶體913之源極/汲極區域且包括一至閘電極926之連接。半導體鰭938可擔當一位線連接且包括電晶體915及925之源極/汲極區域。閘電極922可擔當電晶體911之一字線連接。閘電極924電連接至半導體鰭934且可擔當電晶體913及915之一閘電極。閘電極926電連接至半導體鰭936且可擔當電晶體921及923之一閘電極。閘電極928可擔當電晶體925之一字線連接。
電晶體911及925可係n通道裝置並用作通閘裝置，電晶體921及915可係n通道裝置並用作下拉或鎖存裝置，且電晶體913及923可係p通道裝置並用作上拉或負載裝置。同時參照圖8及9，在所圖解說明之實施例中，位置310可係電晶體911，位置312可係電晶體913，且位置314可係電晶體915。
圖10圖解說明對應於電晶體911、913及915之一FinFET SRAM單元之一部分之一實體實施例。圖10係一標注有圖9中電路圖中所使用之相同參考編號之剖視圖。
諸多不同態樣及實施例係可能。下文將闡述某些彼等態樣及實施例。在閱讀該說明書之後，熟習此項技術者將瞭解，彼等態樣及實施例僅係說明性並不限制本發明之範疇。
為幫助理解該說明書將界定或闡明某些術語。術語"主表面"旨在代表一自其隨後形成一電晶體結構之表面。主表面可係在形成任一電子組件之前一基板之一初始表面，可係一覆蓋該基材之半導體層之一表面或可係一在處理期間變得暴露之表面。舉例而言，一絕緣半導體基板之絕緣層之一暴露表面可係一主表面，且非該基材之初始表面。
如本文所使用，除以其他方式明確界定外，相對方向術語(例如，"上"、"在...之上"、"覆蓋"、"頂"、"左"、其反義詞或類似術語)旨在闡明一圖式內之相對位置。
如本文所使用，術語"包含(comprises)"、"包含(comprising)"、"包括(includes)"、"包括(including)"、"具有(has)"、"具有(having)"或其任一其他變形詞彙皆旨在涵蓋一非排他性內涵。舉例而言，一包含一系列要素之製程、方法、物件或裝置未必僅限於此等要素，而是可包含其他未明確列出的或此等製程、方法、物件或裝置所固有的要素。此外，除非明確說明相反之情形，否則，"或"係指一包含性"或"且非指排他性"或"。舉例而言，一條件A或B可藉由下述任意一者得以滿足：A為真(或存在)且B為假(或不存在)、A為假(或不存在)且B為真(或存在)，以及A與B均為真(或存在)。
如本文所使用，術語"高度"旨在代表在一大致垂直於該主表面之方向上自一結構之底部至頂部之距離之物理尺寸。
如本文所使用，術語"通道長度"闡述當該通道區域係"開啟"時在一平行於所設計之載體流動方向之方向上該通道區域之尺寸。舉例而言，該通道長度可係自一電晶體之一源極/汲極區域至另一者之最短距離。
術語"通道寬度"闡述當該通道區域係"開啟"時在一垂直於所設計之載體流動方向之方向上該通道區域之尺寸。在一習用FinFET裝置內，在一大致垂直於一基板之一主表面之方向上量測該通道寬度。
另外，為清晰目的且為給出本文所述實施例範疇之一大體認識，使用"一"或"一個"來闡述"一"或"一個"指代之一個或多個物件。因此，每當使用"一"或"一個"時該說明書應理解為包括一個或至少一個，且除非另有明確地相反表示外，該單數亦包括複數。
除非另有說明，否則本文所用所有技術及科學術語皆具有與一般熟習本發明所屬技術者通常所瞭解的意義相同的意義。本文所述及之所有出版物、專利申請案、專利、及其它參考文獻之全部內容皆以引用方式併入本文中。倘若出現衝突，則以本說明書(包括定義)為准。此外，該等材料、方法及實例僅出於說明之目的而非意欲限制本發明。
對於本文未述及之範圍，已習知諸多關於具體材料、處理方法及電路之細節且可在半導體及微電子技術領域內之教科書及其他來源中找到。
在一第一態樣中，一種用於形成一電子裝置之製程可包括：形成一用於一第一鰭型電晶體結構之第一半導體鰭，其中該第一半導體鰭具有一第一高度。該製程亦可包括：移除該第一半導體鰭之一部分以給該第一半導體鰭提供一第二高度，其中該第二高度較該第一高度為小。
在該第一態樣之一實施例中，該製程可進一步包括：在移除該第一半導體鰭之該部分之前形成一用於一第二鰭型電晶體結構之第二半導體鰭，其中該第二半導體鰭具有該第一高度。在另一實施例，形成該第一半導體鰭及形成該第二半導體鰭包括自一半導體層形成該第一半導體鰭及該第二半導體鰭。在一特定實施例中，形成該第二半導體鰭在與形成該第一半導體鰭大致相同之時間發生。在另一特定實施例中，該第一半導體鰭包括一p通道裝置，且該第二半導體鰭包括一n通道裝置。
在該第一態樣之再一特定實施例中，該製程可進一步包括：在移除該第一半導體鰭之該部分之後藉由一n型摻雜劑摻雜該第一半導體鰭，且在移除該第一半導體鰭之該部分之後藉由一p型摻雜劑摻雜該第二半導體鰭。在再一特定實施例中，形成該第一半導體鰭包括自一經n摻雜之半導體區域形成該第一半導體鰭，且形成該第二半導體鰭包括自一經p摻雜之半導體區域形成該第二半導體鰭。
在該第一態樣之另一特定實施例中，在移除該第一半導體鰭之該部分之後該第二半導體鰭具有該第一高度。在該第一態樣之再一特定實施例中，形成該第一半導體鰭包括自一具有一用於該鰭側壁之(110)晶體平面之半導體材料形成該第一半導體鰭。在再一特定實施例中，形成該第二半導體鰭包括自一具有一用於該鰭側壁之(110)晶體平面之半導體材料形成該第二半導體鰭。
在該第一態樣之另一特定實施例中，該製程可進一步包括：在移除該第一半導體鰭部分之該部分之前形成一用於一第三鰭型電晶體結構之第三半導體鰭，該第三半導體鰭具有該第一高度。在一更特定實施例中，該製程可進一步包括：移除該第三鰭型電晶體結構之一部分以給該第三半導體鰭提供一第三高度，其中該第三高度係在該第一高度與該第二高度之間。
在一第二態樣中，一種用於形成一電子裝置之製程可包括：移除一第一半導體鰭之一部分以給一第一鰭型電晶體結構提供一具有一第一通道寬度之第一通道區域。該製程亦可包括移除一第二半導體鰭之一部分以給一第二鰭型電晶體結構提供一具有一第二通道寬度之第二通道區域。
在該第二態樣之一特定實施例中，該第一通道區域係一n通道電晶體之通道區域。在一更特定實施例中，該第一通道寬度較該第二通道寬度為大。在另一實施例中，該第一通道區域係一p通道電晶體之通道區域。在再一實施例中，該製程可進一步包括形成一第三半導體鰭以給一第三鰭型電晶體結構提供一具有一不同於該第一及該第二通道寬度之第三通道寬度之第三通道區域。
在一第三態樣中，一種用於形成一電子裝置之製程可包括：形成一用於一第一鰭型電晶體結構之第一半導體鰭，該第一半導體鰭具有一第一高度，且形成一用於一第二鰭型電晶體結構之第二半導體鰭，該第二半導體鰭具有該第一高度。該製程亦可包括移除該第二半導體鰭之一部分以給該第二半導體鰭提供一較該第一高度為小之第二高度。該製程可進一步包括形成一覆蓋該第一半導體鰭之第一閘電極，其中該第一半導體鰭之一第一通道區域具有一約等於該第一高度兩倍之第一通道寬度。該製程亦可包括形成一覆蓋該第二半導體鰭之第二閘電極，其中該第二半導體鰭內之一第二通道區域具有一約等於該第二高度兩倍之第二通道寬度。
在該第三態樣之一實施例中，該製程可進一步包括：形成一用於一第三鰭型結構之第三半導體鰭，該第三半導體鰭具有該第一高度，且移除該第三半導體鰭之一部分以給該第三半導體鰭提供一較該第二高度為小之第三高度。該製程亦可包括：形成一覆蓋該第三半導體鰭之第三閘電極，其中該第一半導體鰭及該第三半導體鰭具有用於該等鰭側壁之不同晶體定向平面。在另一實施例中，該第一通道區域及一第三通道區域具有相反導電性類型。
請注意，並不需要上文一般說明或實例中所述之全部活動，可能不需要一具體活動之一部分，且除所述之彼等活動外可實施一種或多種其他活動。更進一步，列出活動之順序並不一定係實施它們之順序。在閱讀該說明書之後，熟習此項技術者將能夠確定使用或不使用哪一個或哪一些活動或其哪一個或哪一些部分及針對其具體需要或期望而實施該等活動之順序。舉例而言，於位置310、312及314處對鰭結構之摻雜可於該製程內數個點發生。用於摻雜之熱活化步驟可於該製程流程內之不同位置發生。儘管將位置312及314處之電晶體結構圖解說明為共享一閘電極，但在其他實施例中，其他閘電極之佈置係可能(亦即，位置310、312及314可全部具有單獨受控之閘極結構)。雖然關於形成於位置310、312及314處之電晶體結構引用了具體摻雜及通道類型，但在其他實施例中，對於該等位置處之電晶體結構可形成通道類型之任一組合。舉例而言，位置312處之電晶體結構可係一n型電晶體結構，且位置310及314處之電晶體結構可各自係一p型電晶體。
上文已關於一個或多個具體實施例闡述了任何一個或多個益處、一個或多個其他優點、對一個或多個問題之一個或多個解決方案，或其之任一組合。然而，該(該等)益處、優點、對問題之解決方案或任一可導致任一益處、優點或解決方案發生或變得更顯著之要素不應被解釋為任一或全部請求項之一關鍵、必需或基本特徵或要素。
上文所揭示之主題應被視為說明性而非限制性，且隨附申請專利範圍意欲涵蓋全部此類修改、改進及屬於本發明範疇內之其他實施例。因而，在法律所允許之最大範圍上，本發明之範疇將由對下述申請專利範圍及其等效形式之可允許之最廣義解釋來決定，而不應由前述詳細說明限制或限定。
10．．．工件
12．．．基板
14．．．層
16．．．層
18．．．層
22．．．層
42．．．層
52．．．層
64．．．層
66．．．層
68．．．層
72．．．導電部件
74．．．導電部件
84．．．層
86．．．導電層
88．．．層
310．．．位置
312．．．位置
314．．．位置
911．．．電晶體
913．．．電晶體
915．．．電晶體
921．．．電晶體
922．．．閘電極
923．．．電晶體
924．．．閘電極
925．．．電晶體
926．．．閘電極
928．．．閘電極
932．．．半導體鰭
934．．．半導體鰭
936．．．半導體鰭
938．．．半導體鰭
藉由參照隨附圖式，熟習此項技術者可更佳地理解本揭示內容，且其諸多特徵及優點變得顯而易見。隨附圖式中以實例而非限定方式圖解說明本揭示內容之標的。
圖1至7根據本揭示內容圖解說明一製程流程之一具體實施例。
圖8圖解說明一使用FinFET裝置之SRAM單元之一佈局。
圖9圖解說明該佈局之一部分之一實際實施例之剖視圖。
圖10圖解說明一FinFET SRAM單元之一部分之一實際實施例。
熟悉此項技術者應瞭解，附圖中之組件係出於簡單明晰之目的而繪示，而未必按照比例尺繪製。舉例而言，為幫助提高對本發明之實施例的理解，該等圖式中之某些元件之尺寸可相對於其它元件被誇大。在不同附圖中，使用相同之參考符號來表示相似或相同之物項。
14．．．層
16．．．層
922．．．閘電極
924．．．閘電極
932．．．半導體鰭
934．．．半導體鰭
936．．．半導體鰭
938．．．半導體鰭

Claims (20)

  1. 一種用於形成一電子裝置之方法，其包含：於一基板之一支撐層上形成一用於一第一鰭型電晶體結構之第一半導體鰭，其中該第一半導體鰭具有一第一高度；且移除該第一半導體鰭之一部分以給該第一半導體鰭提供一第二高度，其中該第二高度較該第一高度為小。
  2. 如請求項1之方法，其進一步包含：在移除該第一半導體鰭之該部分之前於該支撐層上形成一用於一第二鰭型電晶體結構之第二半導體鰭，其中該第二半導體鰭具有該第一高度。
  3. 如請求項2之方法，其中形成該第一半導體鰭及形成該第二半導體鰭包含自該基板之一半導體層形成該第一半導體鰭及該第二半導體鰭。
  4. 如請求項2之方法，其中形成該第二半導體鰭在一與形成該第一半導體鰭大致相同之時間發生。
  5. 如請求項2之方法，其中該第一半導體鰭包含一p通道裝置，且該第二半導體鰭包含一n通道裝置。
  6. 如請求項2之方法，其進一步包含：在移除該第一半導體鰭之該部分之後藉由一n型摻雜劑摻雜該第一半導體鰭；且在移除該第一半導體鰭之該部分之後藉由一p型摻雜劑摻雜該第二半導體鰭。
  7. 如請求項2之方法，其中形成該第一半導體鰭包含自一 經n摻雜之半導體區域形成該第一半導體鰭，且形成該第二半導體鰭包含自一經p摻雜之半導體區域形成該第二半導體鰭。
  8. 如請求項2之方法，其中在移除該第一半導體鰭之該部分之後該第二半導體鰭具有該第一高度。
  9. 如請求項2之方法，其中形成該第一半導體鰭包括自一具有一用於該鰭側壁之(110)晶體平面之半導體材料形成該第一半導體鰭。
  10. 如請求項2之方法，其中形成該第二半導體鰭包括自一具有一用於該鰭側壁之(110)晶體平面之半導體材料形成該第一半導體鰭。
  11. 如請求項2之方法，其進一步包含：在移除該第一半導體鰭部分之該部分之前形成一用於一第三鰭型電晶體結構之第三半導體鰭，該第三半導體鰭具有該第一高度。
  12. 如請求項11之方法，其進一步包含：移除該第三鰭型電晶體結構之一部分以給該第三半導體鰭提供一第三高度，其中該第三高度係在該一高度與該第二高度之間。
  13. 一種用於形成一電子裝置之方法，其包含：於一基板之一支撐層上形成一第一半導體鯺；於該支撐層上形成一第二半導體鯺；移除該第一半導體鰭之一部分以給一第一鰭型電晶體結構提供一具有一第一通道寬度之第一通道區域；且 移除該第二半導體鰭之一部分以給一第二鰭型電晶體結構提供一具有一第二通道寬度之第二通道區域。
  14. 如請求項13之方法，其中該第一通道區域係一n通道電晶體之一通道區域。
  15. 如請求項14之方法，其中該第一通道寬度較該第二通道寬度為大。
  16. 如請求項13之方法，其中該第一通道區域係一p通道電晶體之一通道區域。
  17. 如請求項13之方法，其進一步包含：於該基板之該支撐層上形成一第三半導體鰭以給一第三鰭型電晶體結構提供一具有一不同於該第一及該第二通道寬度之第三通道寬度之第三通道區域，其中該第三通道寬度較該第一及第二通道寬度為大。
  18. 一種用於形成一電子裝置之方法，其包含：形成一用於一第一鰭型電晶體結構之第一半導體鰭，該第一半導體鰭具有一第一高度；形成一用於一第二鰭型電晶體結構之第二半導體鰭，該第二半導體鰭具有該第一高度；移除該第二半導體鰭之一部分以給該第二半導體鰭提供一較該第一高度為小之第二高度；且形成一覆蓋該第一半導體鰭之第一閘電極，其中該第一半導體鰭之一第一通道區域具有一約等於該第一高度兩倍之第一通道寬度；且形成一覆蓋該第二半導體鰭之第二閘電極，其中該第 二半導體鰭內之一第二通道區域具有一約等於該第二高度兩倍之第二通道寬度。
  19. 如請求項18之方法，其進一步包含：形成一用於一第三鰭型結構之第三半導體鰭，該第三半導體鰭具有該第一高度；移除該第三半導體鰭之一部分以給該第三半導體鰭提供一較該第二高度為小之第三高度；且形成一覆蓋該第三半導體鰭之第三閘電極，其中該第一半導體鰭及該第三半導體具有用於該等鰭側壁之不同晶體定向平面。
  20. 如請求項19之方法，其中該第一通道區域及一第三通道區域具有相反導電性類型。
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