JP5404816B2 - 半導体デバイスの形成方法 - Google Patents

半導体デバイスの形成方法 Download PDF

Info

Publication number
JP5404816B2
JP5404816B2 JP2011548637A JP2011548637A JP5404816B2 JP 5404816 B2 JP5404816 B2 JP 5404816B2 JP 2011548637 A JP2011548637 A JP 2011548637A JP 2011548637 A JP2011548637 A JP 2011548637A JP 5404816 B2 JP5404816 B2 JP 5404816B2
Authority
JP
Japan
Prior art keywords
semiconductor
containing layer
dopant
mask
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011548637A
Other languages
English (en)
Other versions
JP2012517693A (ja
Inventor
ドリス・ブルース
チェン・カングオ
ワン・ガン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2012517693A publication Critical patent/JP2012517693A/ja
Application granted granted Critical
Publication of JP5404816B2 publication Critical patent/JP5404816B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、マイクロエレクトロニクスに関する。更に具体的にいうならば、本発明は、フィン型ＦＥＴデバイスを形成する方法に関する。
半導体電界効果型トランジスタ（ＦＥＴ）の寸法は、この寸法が小さくなるほどデバイスの性能の改善を促進するので、過去３０年又はそれ以上に亘って着実に減少されてきた。一般的にプレーナＦＥＴデバイスは、半導体チャネルの上に位置決めされそして薄いゲート酸化物層によりチャネルから電気的に絶縁されている導電性ゲート電極を有する。チャネルを流れる電流は、導電性ゲート電極に電圧を印加することにより制御される。
所定のデバイス長さに対して、ＦＥＴの電流駆動量はデバイス幅により規定される。電流駆動量はデバイスの幅に比例しそして、幅の広いデバイスは幅の狭いデバイスよりも多くの電流を流す。集積回路の種々な回路は、ＦＥＴに対して種々な量の電流を要求し、即ちＦＥＴが種々なデバイス幅を有することを要求し、このデバイス幅は、プレーナ・デバイスの場合には、（リソグラフィにより）デバイスのゲート幅を単純に変更するだけで容易に実現される。
通常のプレーナＦＥＴの小型化が基本的な限界に到達するにつれて、半導体業界は、デバイス性能の改善の促進を容易にするであろう従来とは異なる形状に注目するようになった。このような形状に属するデバイスは、電界効果型トランジスタのボディを形成する薄いフィン構造からなるマルチ・ゲート・トランジスタであるフィン型ＦＥＴである。
本発明の第１の態様は、それぞれがサブリソグラフィック寸法を有する複数個のフィン型ＦＥＴデバイスを形成する方法を提供する。概念的にいうと、この方法は、基板上に配置されている半導体含有層の上に複数個の開口を有するマスクを形成するステップを含む。次いで、角度付けしたイオン注入ステップが、半導体含有層の第１部分にドーパントを導入するために行われ、ここでドーパントがほぼ存在しない残りの部分がマスクの下側に存在する。この後、パターンを生じるために、半導体含有層のうちドーパントを含む第１部分は、半導体含有層のうちドーパントをほぼ含まない残りの部分に対して選択的に除去される。次いで、サブリソグラフィック寸法の幅を有するフィン構造を形成するために、このパターンは、基板に転写される。
本発明の他の態様は、基板上に配置されている半導体含有層の上に複数個の開口を有するマスクを最初に形成するステップを含む、例えばフィン型ＦＥＴのような半導体デバイスの製造方法を提供する。マスクの複数個の開口の隣接する開口は、３０ｎｍ乃至２００ｎｍの範囲の寸法だけ離されている。角度付けしたイオン注入が、１×１０１８原子／ｃｍ３乃至８×１０２１原子／ｃｍ３の範囲の濃度のドーパントを半導体含有層の第１部分に導入するために行われ、ここでマスクの下側にある半導体含有層の残りの部分はドーパントをほぼ含まない。半導体含有層の第１部分は、５ｎｍ乃至１００ｎｍの範囲の幅の開口を有するエッチング・マスクを形成するために、半導体含有層の残りの部分に対して、選択的にエッチングされる。次いで、エッチング・マスクにより与えられるパターンは、５ｎｍ乃至１００ｎｍの範囲の幅を有するフィン構造を形成するために下側の基板に転写される。
本発明の更に他の態様において、複数個のフィン構造を生成するのに利用されることができるエッチング・マスクが形成され、ここでエッチング・マスクにより生成されるフィン構造のそれぞれは、サブリソグラフィック寸法の幅を有し、そしてこのサブリソグラフィック寸法の距離が、隣接するフィン型ＦＥＴ構造を分離する。概略的に言うと、エッチング・マスクは、ドープされていない半導体スペーサにより分離されているドープされている半導体領域を含む半導体含有層を含み、ここでドープされている半導体領域の幅及びドープされていない半導体スペーサの幅は、サブリソグラフィック寸法である。
本発明の１つの実施例に従うフィン型ＦＥＴデバイスを形成する方法において使用される初期構造の側断面図であり、ここで、初期構造は、セミコンダクター・オン・インシュレータ（ＳＯＩ）基板を含み、ＳＯＩ基板の上面上に誘電体層を有しそして誘電体層上に半導体含有層を有する。 本発明の１つに実施例に従い基板上に存在する半導体含有層に重ねて複数個の開口を有するマスクを形成することを示す側断面図であり、ここで、マスクの複数個の開口のうち隣接する開口は、最小構造寸法（最小フィーチャ寸法）だけ離されている。 本発明の１つの実施例に従うマスクのトリミングを示す側断面図である。 本発明の１つの実施例に従って半導体含有層の第１部分にドーパントを導入するための角度を付けられたイオン注入を行うことを示す側断面図であり、ここでドーパントが殆ど存在しない残り部分がマスクの下側に存在する。 本発明の１つの実施例に従うサブリソグラフィック寸法の幅を有するフィン構造を形成するためのエッチング・マスクを示す側断面図であり、ここでエッチング・マスクは、ドープされた第１部分及びドーパントが殆ど存在しない残り部分を有する半導体含有層で構成される。 本発明の１つの実施例に従って、フィン構造を形成するためのパターンを形成するために、半導体含有層のうちほぼドーパントを含まない残り部分に対して半導体含有層のうちドーパントを含む第１部分を選択的に除去することを示す側断面図である。 本発明の１つの実施例に従って、基板の上面上に存在する誘電体層にパターンを転写することを示す側断面図である。 本発明の１つの実施例に従って、サブリソグラフィック寸法の幅を有するフィン構造を形成するために絶縁基板上の半導体のＳＯＩ層にパターンを転写することを示す側断面図である。 本発明の１つの実施例に従うフィン型ＦＥＴ構造の上面及び側断面を示す図である。
本発明の詳細な実施例を以下に説明するが、説明する実施例は、種々な形で具現化され得る実施例のうちの１つの例示的なものであることを理解されたい。更に、本発明の種々な実施例に関連して説明する例のそれぞれは、例示的なものであり限定的なものでない。更に図面は、必ずしも正しい寸法では描かれてなく、幾つかの構造（フィーチャ）は、これの特定なコンポーネントを示すために拡大して示されている。従って、本明細書で説明する特定な構造及び機能についての詳細は限定的に解釈されるべきでなく、本発明を種々な形で使用させるために当業者に教示するための例示的なものに過ぎない。
本発明は、例えばフィン型ＦＥＴ半導体デバイスのような半導体デバイスの構造及びこれを形成するための方法に関する。以下の構造及び方法を説明する上で、以下に示す用語は、特に示さない限り次のような意味を有する。
本明細書で用いる“半導体”は、ドープされた、即ちドーパントが導入されて真性半導体と異なる電気的特性を示す半導体材料を指す。ドーピングは、真性半導体内にドーパント原子を加えて、熱平衡において真性半導体の電子及びホール・キャリア濃度を変化させることを含む。不純物半導体における優勢なキャリア濃度により、ｎ型半導体若しくはｐ型半導体に分けられる。
本明細書で用いる“フィン構造”は、電界効果型トランジスタのボディとして使用されるフィン（薄いひれ）状の半導体材料を指し、ここで電荷がフィン構造の２つの側部にあるチャネル及びフィン構造の上面に沿ったチャネルに流れるように、ゲート誘電体及びゲートがフィン構造の周りに位置決めされる。
本明細書においてフィン構造を説明するのに使用される“幅”はフィン構造の対向する側部に存在するチャネルを離隔する寸法を指す。
本明細書で用いる“異方性エッチング・プロセス”は、エッチングされるべき表面に垂直な方向のエッチング・レートが、このエッチングされるべき表面に平行な方向のエッチング・レートよりも大きい材料除去プロセスを指す。
用語“等方性エッチング・プロセス”は、エッチング反応のレートがどの方向においても同じである材料除去プロセスを意味する。
用語“最小構造（フィーチャ）寸法”は、リソグラフィにより得られる最小寸法を意味する。
用語“サブリソグラフィック寸法”は、リソグラフィにより得られる最小寸法よりも小さい寸法を意味する。
本明細書で用いる用語“誘電”、“絶縁”又は“絶縁特性”は、約１０−１０（Ω・ｍ）−１よりも小さい室温での導電率を有する材料を示す。
本明細書で用いる材料除去プロセスに関連する用語“選択的”は、材料除去プロセスが適用される構造の第１材料に対する材料除去のレートが、少なくとも他の材料に対する除去レートよりも大きいことを意味する。
本明細書で用いる材料除去プロセスに関する用語“非選択的”は、材料除去プロセスが適用される構造の第１材料に対する材料除去のレートが、他の材料に対する除去レートとほぼ同じであることを意味する。
以下の説明で使用する用語“上側”、“下側”、“右”、“左”、“垂直”、“水平”、“上部”、“底部”及びこれらの派生語は、図面上での位置及び向きを表す。
図１乃至図８は、複数個のフィン型ＦＥＴデバイスを形成するためのプロセスの１つの実施例を示し、ここで、各フィン型ＦＥＴは、サブリソグラフィック寸法の幅Ｗ１を有するフィン構造を有する。図１乃至図８に示される本発明のこの実施例の方法は、１つの基板上に半導体含有層を最初に形成することを含む。複数個の開口を有するマスクが半導体含有層上に次いで形成され、ここでマスクの開口は、最小構造寸法に等しい幅を有する。この後この方法は、角度付けしたイオン注入を使用して半導体含有層の第１部分内にドーパントを導入し、ここでマスクの下側にはドーパントが殆ど存在しない半導体含有層の残り部分が存在する。続くステップにおいて、半導体含有層の第１部分がこの半導体含有層の残り部分に対して選択的に除去され、そしてサブリソグラフィック寸法の幅Ｗ１を有するフィン構造を形成するためにパターンが基板に転写される。
図１は、本発明に従うフィン型ＦＥＴデバイスを形成する方法の１つの実施例で使用される初期構造を示す。この初期構造は、基板５と、半導体含有層６及び誘電体層４の積層体（スタック）１５とを含む。
１つの実施例において、基板５はＳＯＩ基板を含む。ＳＯＩ基板は、埋め込み絶縁層２により互いに電気的に絶縁されている底部半導体層１及び上部半導体層３（これをＳＯＩ層３とも呼ぶ）を含む。上部半導体層３及び底部半導体層１は、Ｓｉ，Ｇｅ合金、ＳｉＧｅ、ＧａＡｓ，ＩｎＡｓ，ＩｎＰ，ＳｉＣＧｅ、ＳｉＣ及び他のIII／V若しくはII／IV族化合物半導体の少なくとも１つで構成される。上部半導体層３及び底部半導体層１は、同じ材料又は異なる材料で構成されることができる。１つの実施例において、上部半導体層３の全体又は上部半導体層３の一部分は、アモルファス、多結晶若しくは単結晶とすることができる。１つの実施例において、底部半導体層１の全体若しくは底部半導体層1の一部分は、アモルファス、多結晶若しくは単結晶とすることができる。
更に、上に述べた半導体基板の型に加えて、本発明で使用できる半導体基板は、上部半導体層３及び底部半導体層１が互いに異なる結晶方向の表面領域を有する方向混成型の半導体基板で構成されることができる。上部半導体層３及び底部半導体層１は、ドープされてもよく、ドープされなくてもよく、又はドープされた領域及びドープされていない領域を含むことができる。更に、上部半導体層３及び底部半導体層１は、歪みを有する領域及び歪みを有さない領域を含むことができる。１つの実施例において、上部半導体層３及び底部半導体層１は、引っ張り歪みの領域及び圧縮歪みの領域を含むことができる。
上部半導体層３及び底部半導体層１を分離する埋め込み絶縁層２は、結晶性若しくは非結晶性の酸化物、窒化物、酸窒化物若しくは他の適切な絶縁材料でもよい。本発明で使用されるＳＯＩ基板５は、接着ステップを含む層転写プロセスを利用して形成されることができる。これの代わりに、例えばＳＩＭＯＸ（酸素注入による分離）のような注入プロセスがＳＯＩ基板５を形成するために使用されることができる。
基板５の種々な層の厚さは、これを形成するのに使用される技術に依存する。１つの実施例において、上部半導体層３は３ｎｍ乃至１００ｎｍの厚さを有し、埋め込み絶縁層２は１０ｎｍ乃至１５０ｎｍの厚さを有し、そしてＳＯＩ基板の底部半導体層１の厚さは、任意の厚さでよい。
以下の説明しおいてＳＯＩ基板が示されそして説明されるが、本発明の実施例は、バルク半導体基板を使用することもできる。バルク半導体基板を使用する本発明の実施例において、バルク半導体基板は、Ｓｉ，Ｇｅ合金、ＳｉＧｅ，ＧａＡｓ、ＩｎＡｓ，ＩｎＰ，ＳｉＣＧｅ、ＳｉＣ及び他のIII／V若しくはII／IV族化合物半導体の少なくとも１つからなることができる。
更に図１を参照すると、半導体含有層６及び誘電体層４からなる積層体１５が、基板５の上部に存在している。誘電体層４は、基板５の上部半導体層３の上面に位置決めされることができる。半導体含有層６は、誘電体層４の上面に位置決めされる。
誘電体層４は、窒化物、酸化物、酸窒化物材料または任意の他の適切な誘電体層あるいはその両方からなることができる。誘電体層４は、誘電体材料の単層若しくは誘電体材料の多層からなることができる。誘電体層４は、例えば化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）あるいはその両方のような付着プロセスにより形成されることができる。化学気相堆積（ＣＶＤ）は、付着される種が、室温余も高い温度（２５℃乃至９００℃）における気体状反応物相互間の化学反応の結果として形成される付着プロセスであり、ここで反応から生じる固相物質が、この固相物質の膜、被膜若しくは層を形成すべき表面上に付着される。ＣＶＤプロセスの種類は、常圧化学気相堆積（ＡＰＣＶＤ），低圧ＣＶＤ（ＬＰＣＶＤ），プラズマＣＶＤ（ＥＰＣＶＤ），金属―有機ＣＶＤ（ＭＯＣＶＤ）及びこれらの組み合わせであるがこれに限定されない。これの代わりに、誘電体層４は、例えば熱酸化若しくは熱窒化のような成長プロセスを使用して形成されることができる。誘電体層４は、１ｎｍ乃至１００ｎｍの範囲の厚さを有することができる。１つの実施例において、誘電体層４は、化学気相堆積により２５ｎｍ乃至５０ｎｍのオーダの厚さまでに形成されたＳｉＯ２のような酸化物からなる。
半導体含有層６は、シリコン含有材料からなることができる。シリコン含有材料は、シリコン、単結晶シリコン、多結晶シリコン、シリコン・ゲルマニウム、シリコン炭素合金、シリコン・オン・シリコン・ゲルマニウム、アモルファス・シリコン、シリコン・オン・インシュレータ（ＳＯＩ），シリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）及びアニールされた多結晶シリコンを含むがこれに限定されない。１つの実施例において、半導体含有層６は、アモルファス・シリコン又は多結晶シリコンである。本発明で用いる用語“アモルファス”は、周期性及び長距離秩序を有しない非結晶固体を指す。用語“結晶”は、固定形状パターン又は格子状に配列されている固体を指す。多結晶シリコンは、多数のＳｉ結晶からなる材料である。半導体層は、例えば化学気相堆積のような付着方法を使用して形成されることができる。本発明のこの時点で付着された半導体含有層６の厚さは、種々な値を取りうるが、代表的には、付着された半導体層６は、５ｎｍ乃至１００ｎｍの厚さを有する。他の実施例においては、半導体含有層６は１０ｎｍ乃至５０ｎｍの範囲の厚さを有する。
図２乃至図６を参照すると、以下のプロセス順序において、半導体含有層６は、サブリソグラフィック寸法の開口８を有するエッチング・マスク１００を設ける場合のエッチングの選択性を与えるための適切なドーパントでドープされることができる。ドーパントは、最小構造寸法の開口８を有するマスク７と角度付けした注入９との組み合わせにより導入されることができる。この後、半導体含有層６のドープされた部分１１は、サブリソグラフィック寸法の開口１３を半導体含有層６に設けてエッチング・マスク１００を形成するために、残りのドープされない部分１２に対して選択的にエッチングされる。更に後続のステップにおいて、エッチング・マスク１００により生成されるパターンが、サブリソグラフィック寸法の幅を有するフィン構造１０を形成するために基板５のＳＯＩ層３に転写される。
図２は、最小構造寸法Ｆの開口８を有するマスク７を形成するステップを示す。１つの実施例において、マスク７を形成するために、フォトレジスト層が半導体含有層６の上に最初に形成される。フォトレジスト層は、例えばＣＶＤ，ＰＥＣＶＤ，蒸着若しくはスピン・オン・コーティング等の付着プロセスを利用して半導体含有層６の表面に付着されたフォトレジスト材料のブランケット層を設けることにより形成されることができる。フォトレジスト材料のブランケット層は、フォトレジスト材料を光り放射のパターンで露光しそしてレジスト現像材を利用して露光されたフォトレジスト材料を現像することを含むリソグラフィック・プロセスを利用することによりパターン化されてマスク７を形成する。マスク７を形成するために、例えば酸化物若しくは窒化物のハード・マスクのようなハード・マスクが利用され得ることに注目されたい。
最小構造寸法の開口８は、２０ｎｍ乃至１０００ｎｍの範囲の幅Ｆを有することができる。他の実施例において、最小構造寸法の開口８は、４０ｎｍ乃至３００ｎｍの範囲の幅Ｆを有する。望ましくは、最小構造寸法の開口８は、４０ｎｍ乃至１００ｎｍの範囲の幅Ｆを有する。１つの実施例において、開口８の幅は、開口８相互間に位置づけられているマスク７の部分の幅Ｆに等しい。
図３は、最小構造寸法よりも大きな幅を有する開口８ａを形成するためにトリミング・ステップの１つの実施例を示し、ここで開口８ａ相互間のマスクの残りの部分７ａは、最小構造寸法よりも小さな幅を有する。マスクがフォトレジスト材料からなる１つの実施例において、マスクのトリミングは、Ｏ２／ＨＢｒ／Ａｒのプラズマ・ガスを使用するプラズマ・エッチングを使用する。トリミング後の開口８ａ相互間のマスクの残りの部分７ａは、２５ｎｍ乃至１０００ｎｍの範囲の幅を有する。１つの実施例において、トリミング後の開口８ａ相互間のマスクの残りの部分７ａは、４０ｎｍ乃至２００ｎｍの範囲の幅を有する。望ましくは、開口８ａ相互間のマスクの残りの部分７ａの幅は、４０ｎｍ乃至１００ｎｍの範囲の幅を有する。マスク・トリミングのステップは、任意選択的であることに注目されたい。
図４は、半導体含有層６の第１部分１１にドーパントを導入するために行われる角度付けしたイオン注入ステップを示し、ここで半導体含有層６の残りの部分１２には、ドーパントがほぼ存在しない。１つの実施例において、半導体含有層６の残りの部分１２は、マスクの残りの部分７ａの下側に存在する。
１つの実施例において、ドーパントは、砒素、リン、ゲルマニウム、キセノン、アルゴン、クリプトン若しくはこれらの組み合わせである。ドーパントが、半導体含有層６のうちドーパントが存在している第１部分１１と、半導体含有層６のうちドーパントがほぼ存在しない残りの部分１２との間の選択的なエッチングを可能とする限り、他のドーパントが使用され得ることに注目されたい。
本明細書で言う角度付けしたイオン注入９は、ドーパントが、半導体含有層６の表面にほぼ垂直な面Ｐ２に対して鋭角αで交差する面Ｐ１に沿って半導体含有層６の表面に向かって注入されることを指す。角度付けしたイオン注入９は、３度乃至７５度の範囲の角度αを使用する。他の実施例において、角度付けしたイオン注入９は、５度乃至６０度の範囲の角度αを使用する。望ましくは、角度付けしたイオン注入９は、１５度乃至４５度の範囲の角度αを使用する。
半導体含有層６の第１部分１１のドーパント濃度は、１×１０１８原子／ｃｍ３乃至８×１０２１原子／ｃｍ３の範囲である。他の実施例において、半導体含有層６の第１部分１１のドーパント濃度は、１×１０１９原子／ｃｍ３乃至３×１０２０原子／ｃｍ３の範囲である。望ましくは、半導体含有層６の第１部分１１のドーパント濃度は、３×１０１９原子／ｃｍ３乃至１×１０２０原子／ｃｍ３の範囲である。
半導体含有層６の残りの部分１２を説明するために使用する本明細書における記載“ドーパントがほぼ存在しない”は、ドーパント濃度が１×１０１８原子／ｃｍ３よりも低いことを意味する。１つの実施例において、半導体含有層６の残りの部分１２のドーパント濃度は、約３×１０１７原子／ｃｍ３よりも少ない。更に他の実施例において、半導体含有層６の残りの部分１２のドーパント濃度は、約１×１０１７原子／ｃｍ３よりも少ない。
角度付けしたイオン注入９は、硼素ドーパントを使用することができ、そして１×１０１３原子／ｃｍ２乃至５×１０１５原子／ｃｍ２の範囲のイオン線量を有する注入を使用することができる。１つの実施例において、角度付けしたイオン注入９は、５．０ｋｅＶ乃至６０．０ｋｅＶの範囲のエネルギーで動作するイオン注入装置を使用して行われる。他の実施例において、角度付けしたイオン注入９は、１０．０ｋｅＶ乃至４０．０ｋｅＶの範囲のエネルギーを使用して行われる。角度付けしたイオン注入９は、５０℃乃至８００℃の範囲の温度で行われることができる。他の実施例において、角度付けしたイオン注入９は、１００℃乃至４００℃の範囲の温度で行われる。
１つの実施例において、半導体含有層６の第１部分１１は、１×１０１８原子／ｃｍ３乃至８×１０２１原子／ｃｍ３の範囲のドーパント濃度を有し、そしてマスクの残りの部分７ａの側壁から測定した場合これから３ｎｍ乃至２０ｎｍの範囲の寸法だけマスクの残りの部分７ａの下側に延びる延長領域を含む。
図５を参照すると、角度付けしたイオン注入に続いて、マスクの残りの部分７ａが除去される。マスクの残りの部分７ａがフォトレジストで構成されている１つの実施例において、マスクの残りの部分７ａは、酸素アッシングを使用して除去されることができる。図５に示されているように、エッチング・マスク１００は、ドープされた半導体含有層６を周期的に含み、ここで半導体含有層６のドープされた部分及びドープされない部分（即ち、スペーサ）１１及び１２の両方の幅は、サブリソグラフィック寸法である。
図６は、半導体含有層６のうちドーパントがほぼ存在しない残りの部分１２に対して、半導体含有層６のうちドーパントを含む第１部分１１を選択的に除去するステップを示す。半導体含有層６の第１部分１１を除去することにより、下側のＳＯＩ層３の部分を保護するパターンが形成され、ここでＳＯＩ層３のうちこのパターンにより保護される部分のそれぞれは、サブリソグラフィック寸法を有する。このパターン（即ち、半導体層６の残りの部分１２のそれぞれによるパターン）は、１０ｎｍ乃至２００ｎｍの範囲の幅を有する。１つの実施例において、パターンは１２ｎｍ乃至１００ｎｍの範囲の幅を有する。望ましくは、パターンは、１５ｎｍ乃至３０ｎｍの範囲の幅を有する。
半導体含有層６の第１部分１１は、エッチングにより除去されることができる。半導体含有層６の残りの部分１２は、後続のステップの間に基板５のＳＯＩ層３からフィン構造１０を形成するのに利用されるエッチング・マスク１００となる。１つの実施例において、半導体含有層６の残りの部分１２に対して半導体含有層６の第１部分１１を選択的にエッチングするステップは、第１部分１１を５００の割合そして残りの部分１２を１の割合除去するエッチング選択性から、第１部分１１を５の割合そして残りの部分１２を１の割合除去するエッチング選択性に至る選択性を有する等方性エッチングを含む。他の実施例において、等方性エッチングは、水酸化アンモニウム（ＮＨ４ＯＨ），水酸化テトラメチルアンモニウム（ＴＭＡＨ）、ヒドラジン、エチレン・ジアミン・ピロカテコール（ＥＤＰ）若しくはこれらの組み合わせのようなエッチング剤を使用する湿式エッチングでもよい。更に他の実施例において、半導体含有層６がアモルファスＳｉであり、そして半導体含有層６の第１部分１１が４×１０１９乃至１×１０２０原子／ｃｍ３の範囲の砒素をドープされている場合には、等方性エッチングは、水酸化アンモニウム（ＮＨ４ＯＨ）を使用する湿式エッチングを含む。これの代わりに、等方性エッチングは、六弗化イオウ（ＳＦ６）、分子塩素（Ｃｌ２），臭化水素（ＨＢｒ）若しくはこれらのガスの組み合わせからなるエッチング・ガスを使用するドライ・エッチングを含む。
図７は、エッチング・マスク１００により生成されたパターンを基板５の上面上に存在する誘電体層４に転写するステップを示す。マスク１００により与えられるパターンを下側の基板５に転写するステップは、異方性エッチングを含む。更に具体的に説明すると、１つの実施例において、エッチング・マスク１００により与えられるパターンは、２ステージの異方性エッチングを使用して下側の基板５の上部半導体層３に転写されることができる。
異方性エッチングは、反応性イオン・エッチング（ＲＩＥ）を含むことができる。反応性イオン・エッチング（ＲＩＥ）は、プラズマ・エッチングの一種であり、エッチングの間、エッチングされるべき表面は高周波（ＲＦ）電圧が印加される電極上に置かれ、更に、ＲＩＥの間、エッチングされるべき表面は、プラズマから引き出されたエッチング種をこの表面に向かって加速する電位にされ、そして化学エッチング反応がこの表面に垂直な方向に生じる。本発明のこの時点で使用されることができる異方性エッチングの他の例は、イオン・ビーム・エッチング、プラズマ・エッチング若しくはレーザ・アブレーションである。
２ステージの異方性エッチングは、誘電体層４の露出された部分を除去する第１の選択的エッチングを含むことができ、ここでエッチング・マスク１００は、半導体含有層６の残りの部分１２の下側に存在する誘電体層４の部分を保護する。誘電体層４の保護された部分の下側にあるＳＯＩ層３は、次いで形成されるデバイスのためのフィン構造１０を与える。異方性エッチングの第１のステージは、エッチング・マスク１００により露出されている誘電体層４の部分が除去されてＳＯＩ層３を露出するまで継続されることができる。エッチング・マスク１００がアモルファスＳｉで構成されそして誘電体層４が例えばＳｉＯ２のような酸化物で構成される１つの実施例においては、異方性エッチングの第１ステージのエッチング・ガスは、酸素（Ｏ２），ヘキサフルオロブタジェン（Ｃ４Ｆ６）及びアルゴン（Ａｒ）からなることができる。
異方性エッチングの第２ステージにおいて、ＳＯＩ層３の露出された部分が、埋め込み絶縁層２に対してＳＯＩ層３の材料を選択的に除去するエッチング剤により除去される。このエッチング・プロセスの第２ステージの間、誘電体層４の残りの部分は、ＳＯＩ層３からフィン構造１０を形成するためにＳＯＩ層３の部分を保護するためのハード・エッチング・マスクとして機能する。異方性エッチングの第２ステージの間、半導体含有層６の残りの部分１２が除去される。誘電体層４が例えばＳｉＯ２のような酸化物で構成される１つの実施例においては、異方性エッチングの第２ステージのエッチング・ガスは、酸素（Ｏ２），ヘキサフルオロブタジェン（Ｃ４Ｆ６）及びアルゴン（Ａｒ）からなることができる。誘電体層４が例えばＳｉＯ２のような酸化物からなりそしてＳＯＩ層３がシリコンからなる他の実施例においては、異方性エッチングの第２ステージのエッチング・ガスは、ジフルオロメタン（ＣＨ２Ｆ２），テトラフルオロメタン（ＣＦ４），酸素（Ｏ２）及び窒素（Ｎ２）からなることができる。異方性エッチングの第２ステージは、図８に示されているようにフィン構造１０を形成することができる。
フィン構造１０は、５ｎｍ乃至２００ｎｍの範囲の高さＨ１を有することができる。１つの実施例において、フィン構造１０は、１０ｎｍ乃至１００ｎｍの範囲の高さＨ１を有する。望ましくは、半導体フィン構造１０は、約２０ｎｍ乃至約５０ｎｍの範囲の高さＨ１を有する。
フィン構造１０は、サブリソグラフィック寸法の幅Ｗ１を有することができる。１つの実施例において、フィン構造１０は、５ｎｍ乃至２００ｎｍの範囲の幅Ｗ１を有する。望ましくは、半導体フィン構造１０は、１５ｎｍ乃至３０ｎｍの範囲の幅Ｗ１を有する。
隣接するフィン構造１０相互間の開口１３のそれぞれは、１０ｎｍ乃至２００ｎｍの範囲の幅Ｗ２を有することができる。１つの実施例において、開口１３は１５ｎｍ乃至１００ｎｍの範囲の幅Ｗ２を有する。望ましくは、開口１３は、１５ｎｍ乃至３０ｎｍの範囲の幅Ｗ２を有する。１つの実施例において、開口１３は、最小構造寸法の半分である。
フィン構造１０の形成に続いて、図９の（Ａ）及び（Ｂ）に示すように、フィン型ＦＥＴを形成するために更に他の処理ステップが行われる。フィン型ＦＥＴを形成するための以下に説明するプロセスは、例示的なものであり、本明細書で示さない追加及び中間的な処理ステップを行うことができる。１つの例において、ゲート構造１０１が、フィン構造１０に接触して形成されることができる。ゲート構造１０１は、少なくとも１つのゲート導体１０５及び少なくとも１つのゲート誘電体１１０を含むことができ、ここで、ゲート誘電体１１０は、ゲート導体１０５とフィン構造１０との間に位置決めされる。ゲート誘電体１１０は、フィン構造１０の少なくとも垂直な側壁上に代表的に位置決めされる。
ゲート誘電体１１０は、例えば酸化、窒化若しくは酸窒化処理のような熱成長プロセスにより形成されることができる。又、ゲート誘電体１１０は、例えば化学気相堆積（ＣＶＤ），プラズマＣＶＤ，金属有機化学気相堆積（ＭＯＣＶＤ）、原子層付着（ＡＬＤ），蒸着、反応性スパッタリング、化学溶液付着及び他の同様な付着プロセスのような付着プロセスにより形成されることができる。ゲート誘電体１１０は又、上記プロセスの任意の組み合わせにより形成されることができる。
ゲート誘電体１１０は、約４．０若しくはこれ以上の誘電定数を有する絶縁材料で構成されることができる。他の実施例において、ゲート誘電体１１０は、７．０よりも大きい誘電定数を有する絶縁材料で構成されることができる。上記の誘電定数は、真空中での値である。１つの実施例において、本発明で使用するゲート誘電体１１０は、酸化物、窒化物、酸窒化物、金属シリケートを含むシリケート、アルミ酸塩、チタン酸塩若しくは窒化物である。ゲート誘電体１１０が酸化物である１つの実施例において、酸化物は、ＳｉＯ２，ＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，ＴｉＯ２，Ｌａ２Ｏ３，ＳｒＴｉＯ３，ＬａＡｌＯ３，Ｙ２Ｏ３及びこれらの混合物からなる群から選択されることができる。ゲート誘電体４の物理的な厚さは変動できるが、代表的には、ゲート誘電体４は１ｎｍ乃至１０ｎｍの厚さを有する。他の実施例において、ゲート誘電体４は、１ｎｍ乃至３ｎｍの厚さを有する。
ゲート誘電体１１０を形成した後、ゲート構造１０１のゲート導体１０５を形成する導電性材料のブランケット層が、例えば物理気相堆積（ＰＶＤ），ＣＶＤ若しくは蒸着のような周知の付着プロセスを利用してゲート誘電体１１０の上に形成される。導電性材料は、多結晶、ＳｉＧｅ、シリサイド、金属、例えばＴａ−Ｓｉ−Ｎのような金属―シリサイド−窒化物である。導電性材料として使用されることができる金属の例は、Ａｌ，Ｗ，Ｃｕ，Ｔｉ若しくは他の同様な導電性金属である。導電性材料のブランケット層は、ドープされてもよく又はドープされなくてもよい。もしもドープされるならば、その場（ｉｎ−ｓｉｔｕ）ドーピング・プロセスが使用されることができる。これの代わりに、ドープされた導電性材料は、付着、イオン注入及びアニールにより形成されることができる。
少なくともゲート誘電体１１０及び導電性材料の付着の後に、ゲート導体１０５を含むゲート構造１０１が形成される。１つの実施例において、ゲート構造１０１は、最初に導電性材料の上にパターン化されたマスクを付着により形成し、リソグラフィを行い、そしてパターンを導電性材料及びゲート誘電体１１０に転写することにより形成される。エッチング・ステップは、例えばＲＩＥのようなドライ・エッチングを含む１以上のエッチング・プロセスを含む。フィン構造１０のうちゲート導体１０５が重なる領域はチャネル領域である。
続く処理ステップにおいて、ソース及びドレイン領域１０６がチャネルの両側に設けられることができる。例えば、ｎ型の導電型若しくはｐ型の導電型のドーパント領域、即ちソース及びドレイン領域１０６を形成するために、ドーパントがイオン注入によりフィン構造１０の端部のそれぞれに注入されることができる。ｐ型の導電型のドーパント領域は、元素の周期表のIII−Ａ族の元素例えばＢをフィン構造１０の部分にドープすることにより、このフィン構造１０に形成される。Ｎ型の導電型の領域は、V族の元素例えばＰ若しくはＡｓをフィン構造１０にドーピングすることによりこのフィン構造１０に形成される。
本発明をこれの良好な実施例について示しそして説明したが、これらが本発明の精神から逸脱することなく変更又は修正されうることは、当業者により理解されるであろう。
１ 底部半導体層
２ 埋め込み絶縁層
３ 上部半導体層（ＳＯＩ層）
４ 誘電体層
５ 基板
６ 半導体含有層
７ マスク
７ａ 残りの部分
８、８ａ 開口
９ イオン注入
１０ フィン構造
１５ 積層体
１１ ドープされた部分
１２ ドープされない部分
１３ 開口
１００ エッチング・マスク
１０１ ゲート構造
１０５ ゲート導体
１０６ ソース／ドレイン領域
１１０ ゲート誘電体

Claims (24)

  1. 基板上に配置された半導体含有層上に複数個の開口を有するマスクを形成するステップと、
    前記半導体含有層の第１部分にドーパントを導入するように角度付けしたイオン注入を行うステップであって、前記半導体含有層のうち前記ドーパントが存在しない残りの部分は、前記マスクの下側に第１領域を有し、前記複数個の開口内の隣合う前記ドーパントを含む第１部分の間に第２領域を有する、前記ステップと、
    パターンを形成するように、前記半導体含有層のうち前記ドーパントが存在しない前記残りの部分に対して前記半導体含有層のうち前記ドーパントを含む第１部分を選択的に除去するステップと、
    サブリソグラフィック寸法の幅を有するフィン構造を形成するように、前記パターンを前記基板に転写するステップと、
    を含む半導体デバイスの形成方法。
  2. 前記マスクの複数個の開口のうち互いに隣接する開口は、最小構造寸法だけ離されている、請求項１に記載の方法。
  3. 前記基板は、埋め込み絶縁層上に設けられた上部半導体層を含む、請求項１又は請求項２に記載の方法。
  4. 前記半導体含有層は、シリコン含有層である、請求項１、２又は３に記載の方法。
  5. 前記半導体含有層は、アモルファスＳｉ又は多結晶Ｓｉで構成される、請求項４に記載の方法。
  6. 前記ドーパントの進行方向に平行な面と前記基板の表面に垂直な面との間の交点において測定した前記角度付けしたイオン注入の角度は３度乃至７５度である、請求項１乃至５のいずれか１項に記載の方法。
  7. 前記ドーパントは、砒素、リン、ゲルマニウム、キセノン、アルゴン、クリプトン若しくはこれらの組み合わせである、請求項１乃至６のいずれか１項に記載の方法。
  8. 前記第１部分は、１×１０１８原子／ｃｍ３乃至８×１０２１原子／ｃｍ３の範囲のドーパント濃度を有する、請求項１乃至７のいずれか１項に記載の方法。
  9. 前記残りの部分は、１×１０１８原子／ｃｍ３よりも少ないドーパント濃度を有する、請求項１乃至８のいずれか１項に記載の方法。
  10. 前記最小構造寸法は、３０ｎｍ乃至２００ｎｍの範囲である、請求項２に記載の方法。
  11. １×１０１８原子／ｃｍ３乃至８×１０２１原子／ｃｍ３の範囲のドーパント濃度を有する前記半導体含有層の前記第１部分は、前記マスクの側壁から３ｎｍ乃至２０ｎｍの範囲の寸法だけ前記マスクの下側に延びる延長領域を有する、請求項８に記載の方法。
  12. 前記半導体含有層のうち前記ドーパントが存在しない前記残りの部分に対して選択的に前記半導体含有層のうち前記ドーパントを含む第１部分を除去するステップは、前記第１部分を５００の割合そして前記残りの部分を１の割合除去するエッチング選択性から、前記第１部分を５の割合そして前記残りの部分を１の割合除去するエッチング選択性に至る選択性を有する等方性エッチングを含む、請求項１乃至１１のいずれか１項に記載の方法。
  13. 前記パターンを前記基板に転写するステップは、異方性エッチングを含む、請求項１乃至１２のいずれか１項に記載の方法。
  14. 前記マスクをトリミングするステップを含む、請求項１乃至１３のいずれか１項に記載の方法。
  15. 前記フィン構造は、１５ｎｍ乃至３０ｎｍの範囲の幅を有する、請求項１乃至１４のいずれか１項に記載の方法。
  16. 基板上に配置された半導体含有層上に複数個の開口を有するマスクを形成するステップであって、前記マスクの複数個の開口のうち互いに隣接する開口は、３０ｎｍ乃至２００ｎｍの範囲の寸法だけ離されている、前記ステップと、
    前記半導体含有層の第１部分に、１×１０１８原子／ｃｍ３乃至８×１０２１原子／ｃｍ３の範囲のドーパント濃度までドーパントを導入するように角度付けしたイオン注入を行うステップであって、前記半導体含有層のうち前記ドーパントが存在しない残りの部分は、前記マスクの下側に第１領域を有し、前記複数個の開口内の隣合う前記ドーパントを含む第１部分の間に第２領域を有する、前記ステップと、
    ５ｎｍ乃至１００ｎｍの範囲の幅の開口を有するエッチング・マスクを形成するように、前記半導体含有層の前記残りの部分に対して前記半導体含有層の前記ドーパントを含む第１部分を選択的に除去するステップと、
    １５ｎｍ乃至３０ｎｍの範囲の幅を有するフィン構造を形成するように、前記エッチング・マスクの前記開口のパターンを前記下側の基板に転写するステップと、
    を含む半導体デバイスの形成方法。
  17. 前記半導体含有層は、アモルファスＳｉ又は多結晶Ｓｉである、請求項１６に記載の方法。
  18. 前記基板は、埋め込み絶縁層上に配置された半導体層を含む、請求項１６又は請求項１７に記載の方法。
  19. 前記ドーパントの進行方向に平行な面と前記基板の表面に垂直な面との間の交点において測定した前記角度付けしたイオン注入の角度は３度乃至７５度である、請求項１６乃至１８のいずれか１項に記載の方法。
  20. 前記ドーパントは、砒素、リン、ゲルマニウム、キセノン、アルゴン、クリプトン若しくはこれらの組み合わせである、請求項１６乃至１９のいずれか１項に記載の方法。
  21. 前記マスクを形成するステップは、前記半導体含有層の上にフォトレジスト層を付着するステップと、前記フォトレジスト層をパターン化するステップと、前記フォトレジスト層を現像するステップとを含む、請求項１６乃至２０のいずれか１項に記載の方法。
  22. 前記フォトレジストで構成された前記マスクをトリミングするステップを含む、請求項２１に記載の方法。
  23. 前記マスクをトリミングするステップは、Ｏ２／ＨＢｒ／Ａｒのプラズマ・ガスを使用する等方性の反応性イオン・エッチングを使用する、請求項２２に記載の方法。
  24. 前記エッチング・マスクの前記パターンを前記基板に転写するステップは、異方性エッチングを使用する、請求項１６乃至２３のいずれか１項に記載の方法。
JP2011548637A 2009-02-10 2010-01-22 半導体デバイスの形成方法 Expired - Fee Related JP5404816B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/368,561 US8222154B2 (en) 2009-02-10 2009-02-10 Fin and finFET formation by angled ion implantation
US12/368,561 2009-02-10
PCT/EP2010/050727 WO2010091932A1 (en) 2009-02-10 2010-01-22 Fin and finfet formation by angled ion implantation

Publications (2)

Publication Number Publication Date
JP2012517693A JP2012517693A (ja) 2012-08-02
JP5404816B2 true JP5404816B2 (ja) 2014-02-05

Family

ID=41723055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011548637A Expired - Fee Related JP5404816B2 (ja) 2009-02-10 2010-01-22 半導体デバイスの形成方法

Country Status (7)

Country Link
US (1) US8222154B2 (ja)
EP (1) EP2396813B1 (ja)
JP (1) JP5404816B2 (ja)
KR (1) KR20110111534A (ja)
CN (1) CN102318046B (ja)
TW (1) TW201044466A (ja)
WO (1) WO2010091932A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8574950B2 (en) * 2009-10-30 2013-11-05 International Business Machines Corporation Electrically contactable grids manufacture
WO2011067821A1 (ja) * 2009-12-04 2011-06-09 株式会社 東芝 半導体装置の製造方法
US9171733B2 (en) 2011-01-25 2015-10-27 The Board Of Trustees Of The University Of Illinois Method of selectively etching a three-dimensional structure
US8420464B2 (en) 2011-05-04 2013-04-16 International Business Machines Corporation Spacer as hard mask scheme for in-situ doping in CMOS finFETs
US8853092B2 (en) * 2011-12-30 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning with implantation
CN103762313A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种顶栅薄膜晶体管的制造方法
CN103187446B (zh) * 2011-12-31 2016-02-03 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管及其制造方法
US8927432B2 (en) * 2012-06-14 2015-01-06 International Business Machines Corporation Continuously scalable width and height semiconductor fins
US9093556B2 (en) 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US9159810B2 (en) * 2012-08-22 2015-10-13 Advanced Ion Beam Technology, Inc. Doping a non-planar semiconductor device
CN103021806B (zh) * 2012-09-18 2017-06-23 上海集成电路研发中心有限公司 一种单晶硅衬底上制备硅纳米线的方法
CN103854984B (zh) * 2012-12-03 2017-03-01 中国科学院微电子研究所 一种后栅工艺假栅的制造方法和后栅工艺假栅
US8853101B1 (en) * 2013-03-15 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits including formation of chemical guide patterns for directed self-assembly lithography
US8900978B1 (en) 2013-05-30 2014-12-02 Stmicroelectronics, Inc. Methods for making a semiconductor device with shaped source and drain recesses and related devices
US9219133B2 (en) 2013-05-30 2015-12-22 Stmicroelectronics, Inc. Method of making a semiconductor device using spacers for source/drain confinement
US9093477B1 (en) * 2014-11-09 2015-07-28 United Microelectronics Corp. Implantation processing step for a recess in finFET
CN107112239B (zh) * 2015-01-08 2021-02-19 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN105845591B (zh) * 2015-01-16 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种监测离子注入角度的方法
US9748363B2 (en) * 2015-01-28 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9748364B2 (en) * 2015-04-21 2017-08-29 Varian Semiconductor Equipment Associates, Inc. Method for fabricating three dimensional device
CN106328528B (zh) * 2015-06-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9984889B2 (en) * 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions
US9852917B2 (en) 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls
US10854455B2 (en) * 2016-11-21 2020-12-01 Marvell Asia Pte, Ltd. Methods and apparatus for fabricating IC chips with tilted patterning
WO2018236358A1 (en) * 2017-06-20 2018-12-27 Intel Corporation DUAL PATTERN FORMATION ALLOWED BY ION IMPLANTATION CHARACTERISTICS DEFINED BY SPRAYING
CN107195565B (zh) * 2017-07-12 2021-11-30 邳州市鑫盛创业投资有限公司 一种离子注入角度的监控方法
CN109427559A (zh) * 2017-09-05 2019-03-05 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
KR102449608B1 (ko) * 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
JP6994381B2 (ja) * 2017-12-22 2022-01-14 株式会社Ｓｃｒｅｅｎホールディングス エッチング方法
US10515848B1 (en) * 2018-08-01 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10658180B1 (en) * 2018-11-01 2020-05-19 International Business Machines Corporation EUV pattern transfer with ion implantation and reduced impact of resist residue

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6833084B2 (en) * 1999-04-05 2004-12-21 Micron Technology, Inc. Etching compositions
JP2004533110A (ja) * 2001-03-28 2004-10-28 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｅビーム放射を使用した、改良されたトランジスタゲート
US20030123279A1 (en) * 2002-01-03 2003-07-03 International Business Machines Corporation Silicon-on-insulator SRAM cells with increased stability and yield
US6900139B1 (en) * 2002-04-30 2005-05-31 Advanced Micro Devices, Inc. Method for photoresist trim endpoint detection
US6960510B2 (en) 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US20060276043A1 (en) 2003-03-21 2006-12-07 Johnson Mark A L Method and systems for single- or multi-period edge definition lithography
DE10337808B3 (de) 2003-08-14 2004-10-21 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit Ladungskompensationsstruktur
DE10338503B3 (de) * 2003-08-21 2005-05-25 Infineon Technologies Ag Herstellungsverfahren für eine Hartmaske für eine Halbleiterstruktur
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7229928B2 (en) * 2005-08-31 2007-06-12 Infineon Technologies Ag Method for processing a layered stack in the production of a semiconductor device
US7906275B2 (en) 2006-08-31 2011-03-15 Stc.Unm Self-aligned spatial frequency doubling
WO2008115600A1 (en) * 2007-03-21 2008-09-25 Olambda, Inc. Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
KR100891247B1 (ko) 2007-05-14 2009-04-01 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
KR20100048954A (ko) * 2007-07-27 2010-05-11 파나소닉 주식회사 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
KR20110111534A (ko) 2011-10-11
US8222154B2 (en) 2012-07-17
CN102318046B (zh) 2013-11-27
EP2396813A1 (en) 2011-12-21
WO2010091932A1 (en) 2010-08-19
EP2396813B1 (en) 2020-01-01
JP2012517693A (ja) 2012-08-02
CN102318046A (zh) 2012-01-11
US20100203732A1 (en) 2010-08-12
TW201044466A (en) 2010-12-16

Similar Documents

Publication Publication Date Title
JP5404816B2 (ja) 半導体デバイスの形成方法
US9704993B2 (en) Method of preventing epitaxy creeping under the spacer
US8420464B2 (en) Spacer as hard mask scheme for in-situ doping in CMOS finFETs
US9041009B2 (en) Method and structure for forming high-K/metal gate extremely thin semiconductor on insulator device
US8169024B2 (en) Method of forming extremely thin semiconductor on insulator (ETSOI) device without ion implantation
US10720528B2 (en) Method and structure of stacked FinFET
US10014409B1 (en) Method and structure to provide integrated long channel vertical FinFET device
US10083907B2 (en) Method and structure for forming on-chip anti-fuse with reduced breakdown voltage
US20080173942A1 (en) STRUCTURE AND METHOD OF MANUFACTURING A STRAINED FinFET WITH STRESSED SILICIDE
US9324801B2 (en) Nanowire FET with tensile channel stressor
US20170148923A1 (en) Perfectly shaped controlled nanowires
US10622379B2 (en) Structure and method to form defect free high-mobility semiconductor fins on insulator
US9825143B1 (en) Single spacer tunnel on stack nanowire
US9627271B1 (en) III-V compound semiconductor channel material formation on mandrel after middle-of-the-line dielectric formation
US9831254B1 (en) Multiple breakdown point low resistance anti-fuse structure
US11081398B2 (en) Method and structure to provide integrated long channel vertical FinFet device
US10304841B2 (en) Metal FinFET anti-fuse
US20160336176A1 (en) Method and structure for forming a dense array of single crystalline semiconductor nanocrystals

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120803

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130910

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131015

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131029

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees