KR20110111534A - 경사 이온 주입에 의한 ｆｉｎ 및 ｆｉｎｆｅｔ 형성 - Google Patents

경사 이온 주입에 의한 ｆｉｎ 및 ｆｉｎｆｅｔ 형성 Download PDF

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겅 왕
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Abstract

반도체 디바이스가 제공되는데, 이 반도체 디바이스는 기판을 제공함에 의해 그리고 상기 기판의 위에 반도체-함유층을 형성함에 의해 형성된다. 그런 다음, 복수의 오프닝들을 갖는 마스크가 상기 반도체-함유층 위에 형성되는데, 상기 마스크의 상기 복수의 오프닝들 중 인접한 오프닝들은 최소 피쳐 치수(minimum feature dimension)로 분리된다. 그 후, 상기 반도체-함유층의 제1 부분에 도펀트들을 유입시키기 위해 경사 이온 주입(angled ion implantation)이 수행되는데, 실질적으로 도펀트들이 없는 나머지 부분이 상기 마스크 아래에 존재한다. 서브리소그래피 치수의 패턴을 제공하기 위해, 상기 도펀튿르을 함유하는 상기 반도체-함유층의 상기 제1 부분은 실질적으로 상기 도펀트들이 없는 상기 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 제거되고, 서브리소그래피 치수의 핀 구조(fin feature)를 제공하기 위해 상기 패턴은 상기 기판에 전사된다.

Description

경사 이온 주입에 의한 ＦＩＮ 및 ＦＩＮＦＥＴ 형성{FIN AND FINFET FORMATION BY ANGLED ION IMPLANTATION}
본 발명은 마이크로전자공학(microelectronics)과 관련된다. 더 구체적으로는, 본 발명은 finFET 디바이스를 형성하는 방법과 관련된다.
더 작은 치수들로의 크기 조정(scaling)이 계속해서 디바이스 성능 향상의 결과를 초래함에 따라, 반도체 전계 효과 트랜지스터들(field effect transistors, FETs)의 치수들(dimensions)은 지난 삼십 년 정도에 걸쳐 끊임없이 축소되어 왔다. 평면 FET 디바이스들은 일반적으로 도전성 게이트 전극을 갖는다. 이 도전성 게이트 전극은 반도전성 채널 위에 위치하고, 얇은 게이트 산화물층에 의해 상기 채널로부터 전기적으로 분리된다. 상기 채널을 통해 흐르는 전류는 상기 도전성 게이트에 전압을 인가함으로써 제어된다.
주어진 디바이스 길이에 대해, FET를 위한 전류 구동량(amount of current drive)은 그 디바이스의 폭(width, w)에 의해 정의된다. 전류 구동은 디바이스 폭에 비례하여 크기 조정되는데, 더 넓은 디바이스들은 더 좁은 디바이스들보다 더 많은 전류를 전달한다. 서로 다른 집적회로들(ICs)의 파트들은 서로 다른 전류량들을(즉, 서로 다른 디바이스 폭들로) 구동시킬 FETs를 필요로 하는데, 이는 그 디바이스 게이트 폭을 단지 변경시킴에 의해(리소그래피를 통해) 평면 FET 디바이스들에서 수용하기에 특히 쉬운 것이다.
통상의 평면 FET 크기 조정이 근본적인 한계에 도달함에 따라, 반도체 산업은 계속되는 디바이스 성능 향상을 촉진시킬 더 독특한 기하구조들을 찾고 있다. 이러한 부류의 한 가지 디바이스들은 finFET인데, 이 finFET는 전계 효과 트랜지스터의 바디를 형성하는 얇은 핀 구조(thin fin structure)를 포함하는 멀티게이트 트랜지스터 아키텍쳐이다.
본 발명의 제1 측면은 복수의 finFET 디바이스들을 형성하는 방법을 제공하는데, 상기 복수의 finFET 디바이스들에서 각각의 finFET는 서브리소그래피 치수(sublithographic dimension)의 폭을 가질 수 있다. 넓게는, 상기 방법은 기판 상에 위치한 반도체-함유층(semiconductor-containing layer)의 위에 복수의 오프닝들(openings)을 갖는 마스크를 형성하는 단계를 포함한다. 그런 다음, 상기 반도체-함유층의 제1 부분에 도펀트들(dopants)을 유입시키기 위해 경사 이온 주입(angled ion implantation)이 수행되되, 상기 마스크 아래에는 실질적으로 도펀트들이 없는 나머지 부분이 존재한다. 패턴을 제공하기 위해, 상기 도펀트들을 함유하는 상기 반도체-함유층의 상기 제1 부분은 그 후 실질적으로 상기 도펀트들이 없는 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 제거된다. 그런 다음, 서브리소그래피 치수의 폭을 갖는 핀 구조(fin structure)를 제공하기 위해, 상기 패턴은 상기 기판으로 전사(transfer)된다.
본 발명의 다른 측면은 finFET와 같은 반도체 디바이스를 제조하는 방법을 제공하는데, 이 방법은 먼저 기판 상에 위치하는 반도체-함유층의 위에 복수의 오프닝들을 갖는 마스크를 형성하는 단계를 포함한다. 상기 마스크의 상기 복수의 오프닝들 중 인접한 오프닝들은 30nm 내지 200nm 범위의 치수로 분리된다. 그런 다음, 1x1018 원자/cm3 내지 8x1021 원자/cm3 범위의 농도로 상기 반도체-함유층의 제1 부분에 도펀트들을 유입시키기 위해 경사 이온 주입이 수행되되, 상기 마스크 아래의 상기 반도체-함유층의 나머지 부분은 실질적으로 도펀트들이 없다. 5nm 내지 100nm 범위의 폭을 갖는 오프닝들을 갖는 식각 마스크를 제공하기 위해, 상기 반도체-함유층의 상기 제1 부분은 상기 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 식각된다. 그런 다음, 5nm 내지 100nm 범위의 폭을 갖는 핀 구조를 제공하기 위해, 상기 식각 마스크에 의해 제공된 패턴은 하부의 상기 기판으로 전사된다.
또 다른 측면에서, 복수의 핀 구조들을 생성하기 위해 이용될 수 있는 식각 마스크가 제공되는데, 여기서 상기 식각 마스크에 의해 생성된 각각의 핀 구조는 서브리소그래피 치수를 갖는 폭을 가지며, 서브리소그래피 치수의 거리는 인접한 finFET 구조들을 분리시킨다. 넓게는, 상기 식각 마스크는 도핑되지 않은(un-doped) 반도체 스페이서들에 의해 분리된 도핑된(doped) 반도체 영역들로 구성되는 반도체-함유층을 포함하되, 상기 도핑된 영역들 각각의 폭 및 상기 도핑되지 않은 반도체 스페이서들의 폭은 서브리소그래피 치수를 갖는다.
이하의 상세한 설명은 단지 발명의 예로서 제시는 것이지 발명의 범위를 그것으로 한정하려는 의도로 제시되는 것은 아니다. 이러한 상세한 설명은 첨부되는 도면들과 관련지어 설명되는 경우 가장 잘 이해될 것이다. 또한, 도면들에서 유사한 참조 부호들은 유사한 구성요소들 및 파트들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 finFET 디바이스를 형성하는 방법에서 사용되는 초기 구조의 측단면도인데, 여기서 상기 초기 구조는, 반도체 온 절연체(semiconductor on insulator, SOI) 기판, 이 SOI 기판의 상부 표면(upper surface) 상에 존재하는 유전체층 및 상기 유전체층 위의 반도체-함유층을 포함한다.
도 2는 본 발명의 일 실시예에 따라 상기 기판 상에 존재하는 상기 반도체-함유층의 위에 배치되는(overlying) 복수의 오프닝들을 갖는 마스크를 형성하는 것을 도시하는 측단면도인데, 여기서 상기 마스크의 상기 복수의 오프닝들 중 인접한 오프닝들은 최소 피쳐 치수(minimum feature dimension)에 의해 분리된다.
도 3은 본 발명의 일 실시예에 따른 마스크 트리밍(mask trimming)을 도시하는 측단면도이다.
도 4는 본 발명의 일 실시예에 따라 상기 반도체-함유층의 제1 부분에 도펀트들을 유입시키기 위해 경사 이온 주입을 수행하는 것을 도시하는 측단면도인데, 상기 마스크 아래에는 실질적으로 도펀트들이 없는 나머지 부분이 존재한다.
도 5는 본 발명의 일 실시예에 따른 서브리소그래피 치수의 폭을 갖는 핀 구조들을 생성하기 위한 식각 마스크를 도시하는 측단면도인데, 여기서 상기 식각 마스크는 도우프된 제1 부분 및 실질적으로 도펀트들이 없는 나머지 부분을 갖는 반도체-함유층으로 구성된다.
도 6은 본 발명의 일 실시예에 따라 상기 핀 구조들을 형성하기 위한 패턴을 제공하기 위해, 도펀트들을 함유하는 상기 반도체-함유층의 상기 제1 부분을 실질적으로 도펀트들이 없는 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 제거하는 것을 도시하는 측단면도이다.
도 7은 본 발명의 일 실시예에 따라 상기 기판의 상부 표면 상에 존재하는 유전체층 내로 상기 패턴을 전사시키는 것을 도시하는 측단면도이다.
도 8은 본 발명의 일 측면에 따른 서브리소그래피 치수를 갖는 폭을 갖는 핀 구조를 제공하기 위해 상기 반도체 온 절연체 기판의 상기 SOI층 내로 상기 패턴을 전사(transfer)시키는 것을 도시하는 측단면도이다.
도 9a는 본 발명의 일 실시예에 따른 finFET 구조의 평면도이다.
도 9b는 도 9a에 도시된 finFET 구조의 측단면도이다.
여기서는 본 발명의 상세한 실시예들이 기술된다. 그러나, 개시되는 실시예들은 여러 형태들로 구현될 수 있는 본 발명을 단지 설명하기 위한 것임을 이해해야 할 것이다. 또한, 본 발명의 여러 가지 실시예들과 함께 주어진 예들 각각은 설명 목적으로 제공된 것이지, 발명의 범위를 한정하려는 목적으로 제공된 것은 아니다. 나아가, 도면들에 있어서 그 크기는 고려되지 않았으며, 일부 피쳐들(features)은 특정 컴포넌트들의 세부 사항들을 보여주기 위해 과장되어 표현될 수도 있다. 그러므로, 여기에 개시되는 특정 구조 및 기능의 세부 사항들은 발명의 범위를 한정하려는 것으로 해석되어서는 아니되고, 단지 본 발명을 다양하게 채용하기 위해 당해 기술 분야에서 숙련된 자들을 위한 예시적인 것으로 고려되어야 할 것이다.
본 발명은 finFET 반도체 디바이스와 같은 반도체 디바이스를 형성하기 위한 방법들 및 구조들과 관련된다. 다음의 구조들 및 방법들을 기술할 때, 이하의 용어들은 특별히 다르게 언급되지 않는다면 다음의 의미들을 갖는다.
여기에 사용되는 바와 같이, "반도체"는 도핑된(doped) 진성 반도체 재료(trinsic semiconductor material)를 나타내는데, 즉, 이 진성 반도체 재료 내에 도펀트가 유입되어 진성 반도체와는 다른 전기적 특성들을 제공한다. 도핑(doping)은 진성 반도체에 도펀트 원자들을 추가하는 것을 수반하는데, 이는 열 평형(thermal equilibrium)에서 진성 반도체의 전자 및 정공 캐리어 농도를 변화시킨다. 그리하여, 외인성 반도체(extrinsic semiconductor)에서 도미넌트 캐리어(dominent carrier) 농도는 그것을 n-타입 또는 p-타입 반도체로 분류한다.
여기에 사용되는 바와 같이, "핀 구조(fin structure)"는 반도체 재료를 나타내는데, 이는 전계 효과 트랜지스터의 바디로서 채용되고, 이 핀 구조에서 상기 게이트 유전체 및 게이트는 상기 핀 구조 주위에 위치하여, 전하가 상기 핀 구조의 두 개의 측면들(two sides) 상의 채널 아래로 그리고 선택적으로는 상기 핀 구조의 탑 표면을 따라 흐르도록 한다.
상기 핀 구조를 기술하기 위해 사용되는 "폭(width)"은 상기 핀 구조의 반대편들(opposing sides) 상에 존재하는 채널을 분리시키는 치수이다.
여기에 사용되는 바와 같이, "이방성 식각 공정(anisotropic etch process)"은 재료 제거 공정을 나타내는데, 이 재료 제거 공정에서는 식각될 표면에 대해 법선(normal) 방향으로의 식각 레이트(etch rate)가 식각될 표면에 대해 평행인 방향으로의 식각 레이트보다 더 크다.
"등방성 식각 공정(isotropic etch process)"이라는 용어는 그 식각 반응(etching reaction) 레이트가 어느 방향으로든지 동일한 재료 제거 공정을 의미한다.
"최소 피쳐 치수(minium feature dimension)"라는 용어는 리소그래피에 의해 획득가능한 실질적으로 가장 작은 치수를 의미한다.
"서브리소그래피 치수(sublithographic dimension)"라는 용어는 리소그래피에 의해 획득가능한 가장 작은 치수보다 작은 것을 의미한다.
여기에 사용되는 바와 같이, "유전체", "절연" 또는 "절연 특성들" 이라는 용어는 약 10-10(Ω-m)-1보다 작은 상온 도전율(room temperature conductivity)을 갖는 재료를 나타낸다.
여기에 사용되는 바와 같이, 재료 제거 공정에 있어서 "선택적(selective)"이라는 용어는 제1 재료에 대한 재료 제거의 레이트가 상기 재료 제거 공정이 적용되고 있는 기판의 적어도 또 다른 재료에 대한 제거의 레이트보다 더 크다는 것을 나타낸다.
여기에 사용되는 바와 같이, 재료 제거 공정에 있어서 "비선택적(non-selective)"이라는 용어는 제1 재료에 대한 재료 제거의 레이트가 상기 재료 제거 공정이 적용되고 있는 구조의 다른 재료들과 실질적으로 동일하다는 것을 나타낸다.
이하에서의 설명을 위해, "상부(upper)", "하부(lower)", "오른쪽", "왼쪽", "수직", "수평", "탑(top)", "바텀(bottom)", 및 이것들의 파생어들이 발명과 관련하여 기술될 것인데, 이는 도면들에서 배향된 바와 같다.
나아가, 층, 영역 또는 기판으로서 하나의 구성요소가 또 다른 하나의 구성요소 "상에(on)" 또는 "위에(atop)" 또는 "위에(over)" 또는 "위에 배치되는(overlying)" 또는 "아래(below)" 또는 "하에(beneath)" 또는 "아래에 배치되는(underlying)" 것으로 언급되는 경우, 그것은 그 다른 구성요소 바로 위일 수도 있고 또는 개재되는 구성요소들이 또한 존재할 수 있다는 것을 이해해야 할 것이다.
"일 실시예", "일 예", "하나의 실시예" 등에 대한 명세서 내의 참조들은 기술된 실시예 또는 예가 특정 피쳐, 구조, 또는 특징을 포함할 수 있다는 것을 나타내지만, 모든 실시예 각각이 그 특정 피쳐, 구조, 또는 특징을 필수적으로 포함하지는 않는다. 더욱이, 이러한 어구들은 반드시 동일한 실시예를 일컫는 것은 아니다. 나아가, 특정 피쳐, 구조, 또는 특징이 일 실시예와 관련지어 기술될 때, 그것은 명시적으로 기술되든 그렇지 않든 다른 실시예들과 관련된 그러한 피쳐, 구조, 또는 특징에 영향을 미친다는 것은 당해 기술 분야에서 숙련된 자의 지식 내에 있다.
도 1-8은 복수의 finFET 디바이스들을 형성하기 위한 공정 시퀀스의 일 실시예를 도시하는데, 여기서 각각의 finFET 디바이스는 서브리소그래피 치수의 폭 W1을 갖는 핀 구조(fin structure)를 갖는다. 도 1-8에 도시된 본 발명의 이 실시예의 방법은 먼저 기판의 위에 반도체-함유층을 형성하는 단계를 포함한다. 그런 다음, 복수의 오프닝들을 갖는 마스크가 상기 반도체-함유층의 기판 상에 형성되는데, 여기서 상기 마스크의 상기 오프닝들은 최소 피쳐 치수 F와 동일한 폭을 갖는다. 그 후, 상기 방법은 상기 반도체-함유층의 제1 부분에 경사 이온 주입을 통해 도펀트들을 유입시키는 단계를 더 포함하는데, 상기 마스크 아래에는 실질적으로 도펀트들이 없는 상기 반도체-함유층의 나머지 부분이 존재한다. 다음 단계에서, 상기 반도체-함유층의 상기 제1 부분은 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 제거되고, 상기 패턴은 서브리소그래피 치수의 폭 W1을 갖는 핀 구조를 제공하기 위해 상기 기판으로 전사된다.
도 1은 본 발명의 일 실시예에 따른 finFET 디바이스를 형성하는 방법의 일 실시예에 사용되는 초기 구조를 도시한다. 상기 초기 구조는 기판(5)과, 반도체-함유층(6) 및 유전체층(4)의 스택(15)을 포함할 수 있다.
일 실시예에서, 기판(5)은 SOI 기판을 포함한다. SOI 기판은 바텀 반도체층(1) 및 탑 반도체층(3)(이는 다르게는 SOI 층(3)으로도 일컬어짐)을 포함하는데, 이것들은 매립 절연층(2)에 의해 서로 전기적으로 분리된다. 탑 반도체층(3) 및 바텀 반도체층(1)은 Si, Ge 합금들, SiGe, GaAs, InAs, InP, SiCGe, SiC 및 기타 III/V 또는 II/VI 화합물 반도체들 중 적어도 하나를 포함할 수 있다. 탑 반도체층(3) 및 바텀 반도체층(1)은 동일 또는 다른 재료들을 포함할 수 있다. 일 예에서, 전체 탑 반도체층(3), 또는 탑 반도체층(3)의 일부분은 무정형(amorphous), 다결정(polycrystalline), 또는 단결정(monocrystalline)일 수 있다. 일 예에서, 전체 바텀 반도체 층(1), 또는 바텀 반도체층(1)의 일부분이 무정형, 다결정, 또는 단결정일 수 있다.
앞서 언급된 반도체 기판의 타입들에 대해 추가로, 본 발명에 채용되는 반도체 기판은 또한 탑 반도체층(3) 및 바텀 반도체층(1)이 서로 다른 결정 배향(crystallographic orientations)의 표면 영역들을 갖는 하이브리드 배향 반도체 기판(hybrid orientation semiconductor substrate)을 포함할 수 있다. 탑 반도체층(3) 및 바텀 반도체층(1)은 도핑될 수도 있고, 도핑되지 않을 수도 있으며, 또는 그 내부에 도핑된 영역들 및 도핑되지 않은 영역들을 포함할 수 있다. 나아가, 탑 반도체층(3) 및 바텀 반도체층(1)은 그 내부에 스트레인(strain)이 있는 영역들 및 스트레인이 없는 영역들을 포함할 수 있다. 일 예에서, 탑 반도체층(3) 및 바텀 반도체층(1)은 인장 스트레인(tensile strain) 및 압축 스트레인(compressive strain)의 영역들을 포함할 수 있다.
탑 반도체층(3) 및 바텀 반도체층(1)을 분리시키는 매립 절연 재료(2)는 결정 또는 비결정 산화물(oxide), 질화물(nitride), 산질화물(oxynitride), 또는 기타 적절한 절연 재료일 수 있다. 본 발명에 채용되는 SOI 기판(5)은 본딩 단계를 포함하는 층 전사 공정(layer transfer process)을 이용하여 형성될 수 있다. 이와는 다르게, SOI 기판(5)을 형성함에 있어서, SIMOX(산소의 주입에 의한 분리(Separation by IMplantation of OXygen))와 같은 주입 공정이 사용될 수 있다.
기판(5)의 여러 층들의 두께는 그것을 형성함에 있어서 사용되는 기술에 의존하여 변할 수 있다. 일 실시예에서, 탑 반도체층(3)은 3nm 내지 100nm의 두께를 가지며, 매립 절연층(2)은 10nm 내지 150nm의 두께를 가지며, SOI 기판(5)의 바텀 반도체층(1)의 두께는 본 발명에서는 중요하지 않다.
비록 이하의 논의에서 SOI 기판이 설명 및 기술되고 있지만, 본 발명의 실시예들은 벌크 반도체 기판(bulk semiconductor substrate)을 이용하는 것도 고려된다는 점을 주목하자. 벌크 반도체 기판이 사용되는 본 발명의 일 예에서, 상기 벌크 반도체 기판은 Si, Ge 합금들, SiGe, GaAs, InAs, InP, SiCGe, SiC 및 기타 III/V 또는 II/VI 화합물 반도체들 중 적어도 하나를 포함할 수 있다.
계속해서 도 1을 참조하면, 반도체-함유층(6) 및 유전체층(4)으로 구성된 층이진 스택(15)은 기판(5)의 위에 존재한다. 유전체층(4)은 기판(5)의 탑 반도체층(3)의 상부 표면 상에 위치할 수 있다. 반도체-함유층(6)은 유전체층(4)의 상부표면 상에 위치한다.
유전체층(4)은 질화물, 산화물, 산질화물 재료, 및/또는 기타 적절한 유전체층으로 구성될 수 있다. 유전체층(4)은 유전체 재료의 하나의 층 또는 유전체 재료들의 다수의 층들을 포함할 수 있다. 유전체층(4)은 화학 기상 증착(chemical vapor deposition, CVD) 및/또는 원자층 증착(atomic layer deposition, ALD)과 같은 증착 공정에 의해 형성될 수 있다. CVD는 상온보다 높은 온도(25℃ 내지 900℃)에서 기체 반응물들(gaseous reactants) 사이의 화학 반응의 결과로서 증착되는 화학종들(deposited species)이 형성되는 증착 공정이다. 여기서, 상기 반응의 고체 산물(solid product)은 상기 고체 산물의 층, 막, 또는 코팅이 형성될 표면 상에 증착된다. CVD 공정의 변형들은, 대기압 CVD(Atmospheric Pressure CVD, APCVD), 저압 CVD(Low Pressure CVD, LPCVD), 및 플라즈마 CVD(Plasma Enhanced CVD, PECVD)을 포함하며, 금속유기 CVD(Metal-Organic CVD, MOCVD) 및 이것들의 조합들도 또한 채용될 수 있다. 그러나, 이러한 예들로 한정되는 것은 아니다. 이와는 다르게, 유전체층(4)은 열 산화(thermal oxidation) 또는 열 질화(thermal nitridation)와 같은 성장 공정을 사용하여 형성될 수 있다. 유전체층(4)은 1nm 내지 100nm 범위에 이르는 두께를 가질 수 있다. 일 실시예에서, 유전체층(4)은 SiO2와 같은 산화물로 구성되는데, 이는 약 25nm 내지 50nm의 두께로 화학 기상 증착에 의해 형성된다.
반도체-함유층(6)은 실리콘-함유 재료일 수 있다. Si-함유 재료는, 실리콘, 단결정 실리콘, 다결정 실리콘, 실리콘 게르마늄, 실리콘 탄소 합금, 실리콘-온-실리콘 게르마늄, 무정형 실리콘, 실리콘-온-절연체(SOI), 실리콘 게르마늄-온-절연체(SGOI), 및 어닐된 폴리실리콘을 포함할 수 있으나, 이러한 예들로 한정되는 것은 아니다. 일 실시예에서, 반도체-함유층(6)은 무정형 Si 또는 다결정 Si로 구성된다. 여기에 사용되는 바와 같이, "무정형"이라는 용어는 어떠한 주기성(periodicity) 및 장거리 규칙도(long-range order)도 갖지 않는 비결정 고체를 나타낸다. "결정(crystalline)"이라는 용어는 고정된 기하 패턴들 또는 격자들로 정렬된 고체를 의미한다. 다결정 Si는 다수의 Si 결정들로 구성된 재료이다. 상기 반도체층은 화학 기상 증착과 같은 증착 방법을 사용하여 형성될 수 있다. 본 발명의 이 포인트에서 증착된 반도체-함유층(6)의 두께는 5nm 내지 100nm의 두께를 갖는다. 또 다른 실시예에서, 반도체-함유층(6)은 10nm 내지 50nm 범위의 두께를 갖는다.
도 2-6을 참조하면, 이후의 공정 시퀀스에서, 반도체-함유층(6)은 서브리소그래피 치수의 오프닝들(8)을 갖는 식각 마스크(100)를 제공함에 있어서의 식각 선택도(etch selectivity)에 대해 적절한 도펀트로 도핑될 수 있다. 상기 도펀트는 최소 피쳐 치수의 오프닝들(8)을 갖는 마스크(7)와 함께 경사 이온 주입(9)에 의해 유입될 수 있다. 그 후, 서브리소그래피 치수를 갖는 반도체-함유층(6)에서의 오프닝들(13)을 제공하고, 그리하여 식각 마스크(100)를 제공하기 위해, 반도체-함유층(6)의 도핑된 부분들(11)은 나머지 도핑되지 않은 부분들(12)에 대해 선택적으로 식각된다. 그 이후의 공정 단계에서, 서브리소그래피 치수의 폭을 갖는 핀 구조(10)를 제공하기 위해 식각 마스크(100)에 의해 생성된 패턴은 그런 다음 기판(5)의 SIO층(3)으로 전사된다.
도 2는 최소 피쳐 치수 F의 오프닝들(8)을 갖는 마스크(7)를 형성하는 것을 도시한다. 일 예에서, 마스크(7)를 제공하기 위해 포토레지스트층은 먼저 반도체-함유층(6)의 위에 위치한다. 상기 포토레지스트층은 포토레지스트 재료의 블랭킷층에 의해 제공될 수 있는데, 이 포토레지스트 재료의 블랭킷층은 예를 들어 CVD, PECVD, 증발 또는 스핀-온 코팅과 같은 증착 공정을 이용하여 반도체-함유층(6)의 표면 상에 증착된다. 그런 다음, 마스크(7)를 제공하기 위해 상기 포토레지스트 재료의 블랭킷층은 패턴되는데, 이는 상기 포토레지스트 재료를 방사 패턴에 노출시키는 단계 및 레지스트 현상제(resist developer)를 이용하여 노출된 포토레지스트 재료를 현상하는 단계를 포함할 수 있는 리소그래피 공정을 이용하여 수행된다. 마스크(7)를 제공하기 위해, 하드마스크, 예를 들어 산화물 또는 질화물 하드마스크도 또한 이용될 수 있다는 것을 주목하자.
최소 피쳐 치수의 오프닝들(8)은 20nm 내지 1000nm 범위의 폭 F를 가질 수 있다. 일 실시예에서, 최소 피쳐 치수의 오프닝들(8)은 40nm 내지 300nm 범위의 폭(F)을 갖는다. 바람직하게는, 최소 피쳐 치수의 오프닝들(8)은 40nm 내지 100nm 범위에 이르는 폭 F를 갖는다. 일 실시예에서, 오프닝들(8)의 폭은 오프닝들(8) 사이에 위치하는 마스크(7)의 일부분의 폭 F와 동일하다.
도 3은 최소 피쳐 치수보다 더 큰 폭을 갖는 오프닝들(8a)을 제공하기 위해 상기 마스크를 트리밍하는 일 실시예를 도시하는데, 여기서 오프닝들(8a) 사이의 마스크의 나머지 부분(7a)은 최소 피쳐 치수보다 작은 폭을 갖는다. 일 예에서, 그 마스크는 포토레지스트 재료로 구성되는데, 상기 마스크의 트리밍은 O2/HBr/Ar 플라즈마 케미스트리(plasma chemistry)로의 플라즈마 식각을 포함할 수 있다. 트리밍 이후, 오프닝들(8a) 간의 마스크의 나머지 부분(7a)은 25nm 내지 1000nm 범위의 폭을 가질 수 있다. 일 실시예에서, 트리밍 이후, 오프닝들(8a) 간의 마스크의 나머지 부분(7a)은 40nm 내지 200nm 범위의 폭을 가질 수 있다. 바람직하게는, 오프닝들(8a) 간의 마스크의 나머지 부분(7a)은 40nm 내지 100nm 범위의 폭을 가질 수 있다. 마스크 트리밍 단계는 선택적임에 주목하여야 할 것이다.
도 4는 반도체-함유층(6)의 제1 부분(11)에 도펀트들을 유입시키기 위해 경사 이온 주입(9)을 수행하는 것을 도시하는데, 반도체-함유층(6)의 나머지 부분(12)에는 실질적으로 도펀트들이 없다. 일 실시예에서, 반도체-함유층(6)의 나머지 부분(12)은 상기 마스크의 나머지 부분(7a) 아래에 존재한다.
일 실시예에서, 상기 도펀트들은 비소(arsenic), 인(phosphorus), 게르마늄, 제논(xenon), 아르곤, 크립톤, 또는 이것들의 조합으로 구성된다. 도펀트들이 그것들이 존재하는 반도체-함유층(6)의 제1 부분(11)과 실질적으로 상기 도펀트들이 없는 반도체-함유층(6)의 나머지 부분(12) 사이의 선택적 식각을 가능하게 하는 한, 그러한 도펀트들도 또한 고려되고 이 또한 본 발명의 범위 내에 있다는 것을 주목하자.
상기 인스턴트 어플리케이션 전체에서 사용되는 경사 이온 주입(9)은 도펀트들이 평면 P1 - 이 평면 P1은 반도체-함유층(6)의 표면에 대해 실질적으로 수직인 평면 P2를 횡단하는 경우 예각 α를 형성함 - 을 따라 반도체-함유층(6)의 표면 쪽으로 주입된다는 것을 나타낸다. 경사 이온 주입(9)은 3°내지 75°범위의 각 α를 포함할 수 있다. 또 다른 실시예에서, 경사 이온 주입(9)은 5°내지 60°범위의 각 α를 포함한다. 바람직하게는, 경사 이온 주입(9)은 15°내지 45°범위의 각 α를 포함한다.
반도체-함유층(6)의 제1 부분(11)에서의 도펀트 농도는 1x1018 원자/cm3 내지 8x1021 원자/cm3의 범위일 수 있다. 또 다른 실시예에서, 반도체-함유층(6)의 제1 부분(11)에서의 도펀트 농도는 1x1019 원자/cm3 내지 3x1020 원자/cm3의 범위일 수 있다. 바람직하게는, 반도체-함유층(6)의 제1 부분(11)에서의 도펀트 농도는 3x1019 원자/cm3 내지 1x1020 원자/cm3의 범위이다.
반도체-함유층(6)의 나머지 부분(12)을 기술하기 위해 사용되는 "실질적으로 도펀트들이 없는" 이라는 용어는 그 도펀트 농도가 1x1018 원자/cm3보다 낮다는 것을 의미한다. 일 실시예에서, 반도체-함유층(6)의 나머지 부분(12)에서의 도펀트 농도는 약 3x1017 원자/cm3보다 낮다. 또 다른 실시예에서는, 반도체-함유층(6)의 나머지 부분(12)에서의 도펀트 농도는 약 1x1017 원자/cm3보다 낮다.
경사 이온 주입(9)은 붕소 도펀트(boron dopant)를 포함할 수 있고 또한 1x1013 원자/cm2 내지 5x1015 원자/cm2의 범위의 이온량(ion dosage)을 갖는 주입물질(implant)을 채용할 수 있다. 일 실시예에서, 경사 이온 주입(9)은 5.0keV 내지 60.0keV 범위의 에너지에서 동작하는 이온 주입 장치를 사용하여 수행될 수 있다. 또 다른 실시예에서, 경사 이온 주입(9)은 10.0keV 내지 40.0keV의 에너지를 사용하여 수행될 수 있다. 경사 이온 주입(9)은 50℃ 내지 800℃ 범위의 온도에서 수행될 수 있다. 또 다른 실시예에서, 경사 이온 주입(9)은 100℃ 내지 400℃ 범위의 온도로 수행된다.
일 예에서, 반도체-함유층(6)의 제1 부분(11)은 1x1018 원자/cm3 내지 8x1021 원자/cm3 범위의 도펀트 농도를 가지며, 상기 마스크의 나머지 부분(7a)의 측벽으로부터 측정시, 3nm 내지 20nm 범위의 치수로 상기 마스크의 나머지 부분(7a) 아래에 존재하는 확장 영역(extension region)을 포함한다.
도 5를 참조하면, 상기 경사 이온 주입 이후에, 상기 마스크의 나머지 부분(7a)은 제거된다. 일 실시예에서, 상기 마스크의 나머지 부분(7a)는 포토레지스트로 구성되는데, 여기서 상기 마스크의 나머지 부분(7a)은 산소 애싱(oxygen ashing)을 사용하여 제거될 수 있다. 도 5에 도시된 바와 같이, 식각 마스크(100)는 규칙적으로 도핑된 반도체-함유층(6)을 포함하는데, 여기서 반도체-함유층(6)의 도핑된 부분 및 도핑되지 않은 부분(예를 들어, 스페이서들(11, 12)) 각각의 폭은 서브리소그래피 치수를 갖는다.
도 6은 상기 도펀트들을 포함하는 반도체-함유층(6)의 제1 부분(11)을 실질적으로 상기 도펀트들이 없는 반도체-함유층(6)의 나머지 부분(12)에 대해 선택적으로 제거하는 것을 도시한다. 반도체-함유층(6)의 제1 부분(11)을 제거하는 것은 하부의 SOI층(3) 부분들을 보호하는 패턴을 제공하는데, 여기서 상기 패턴에 의해 보호되는 SOI층(3) 부분 각각은 서브리소그래피 치수의 폭을 갖는다. 상기 패턴(즉, 반도체-함유층(6)의 나머지 부분 각각(12))은 10nm 내지 200nm 범위의 폭을 가질 수 있다. 일 실시예에서, 상기 패턴은 12nm 내지 100nm 범위의 폭을 갖는다. 바람직하게는, 상기 패턴은 15nm 내지 30nm 범위의 폭을 갖는다.
반도체-함유층(6)의 제1 부분(11)은 식각에 의해 제거될 수 있다. 반도체-함유층(6)의 나머지 부분(12)은 후속되는 공정 단계들 동안 기판(5)의 하부 SOI층(3)으로부터 핀 구조(10)를 성형하기 위해 이용되는 식각 마스크(100)를 제공한다. 일 실시예에서, 반도체-함유층(6)의 나머지 부분(12)에 대해 선택적으로 반도체-함유층(6)의 제1 부분(11)을 식각하는 것은, 500 파트들의 제1 부분(11) 대 1 파트의 나머지 부분(12) 내지 5 파트들의 제1 부분(11) 대 1 파트의 나머지 부분(12)의 식각 선택도(etch selectivity)를 갖는 실질적인 등방성 식각(isotropic etch)을 포함한다. 또 다른 실시예에서, 상기 등방성 식각은 암모늄 히드록사이드(ammonium hydroxide, NH4OH), 테트라메틸암모늄 히드록사이드(tetramethylammonium hydroxide, TMAH), 히드라진(hydrazine), 에틸렌 디아민 피로카테콜(ethylene diamine pyrocatechol, EDP) 또는 이것들의 조합의 식각제를 포함하는 습식 식각(wet etch)일 수 있다. 또 다른 실시예에서 그리고 반도체-함유층(6)이 무정형 Si를 포함하고 또한 반도체-함유층(6)의 제1 부분(11)이 4x1019 내지 1x1020 원자/cm3 범위의 농도로 비소로 도핑되는 경우, 상기 등방성 식각은 암모늄 히드록사이드(NH4OH)를 포함하는 습식 식각을 포함할 수 있다. 이와는 다르게, 상기 등방성 식각은 황 헥사플루오라이드(sulfur hexafluoride, SF6), 분자 염소(Cl2), 수소 브로마이드(HBr), 또는 이들 기체들의 적절한 조합을 포함하는 식각 기체로 건식 식각(dry etch)하는 것을 포함할 수 있다.
도 7은 식각 마스크(100)에 의해 생성된 패턴을 기판(5)의 상부 표면 상에 존재하는 유전체층(4) 내로 전사(transfer)시키는 것을 도시한다. 상기 패턴을 식각 마스크(100)에 의해 하부 기판(5)으로 전사시키는 것은 이방성 식각을 포함할 수 있다. 더 구체적으로는, 일 실시예에서, 식각 마스크(100)에 의해 제공되는 패턴은 두 단계의 이방성 식각을 사용하여 하부 기판(5)의 탑 반도체층(3)으로 전사될 수 있다.
상기 이방성 식각은 반응성-이온 식각(reactive-ion etching, RIE)을 포함할 수 있다. 반응성 이온 식각(RIE)은 플라즈마 식각의 한 형태인데, 이러한 식각에서는 식각 동안 식각될 표면이 RF 전력의 전극 상에 배치되고, 더 나아가, RIE 동안 식각될 표면은 그 표면 방향으로 플라즈마로부터 추출된 식각 화학종들(etching species)을 가속시키는 전위(potential)를 갖게 되는데, 여기서 상기 화학 식각 반응은 상기 표면에 대해 법선 방향으로 일어난다. 본 발명의 이 포인트에서 사용될 수 있는 이방성 식각의 다른 예들은 이온 빔 식각, 플라즈마 식각 또는 레이저 어블레이션(laser ablation)을 포함한다.
상기 두 단계의 이방성 식각은 유전체층(4)의 노출된 부분들을 제거하는 제1 선택적 식각을 포함할 수 있는데, 여기서 식각 마스크(100)는 반도체-함유층(6)의 나머지 부분(12) 아래에 존재하는 유전체층(4)의 부분들을 보호한다. 유전체층(4)의 상기 보호받는 부분 아래에 있는 SIO층(3)은 계속해서 형성되는 디바이스의 핀 구조(10)를 제공한다. 상기 이방성 식각의 제1 단계는 식각 마스크(100)에 의해 노출된 유전체층(4)의 부분이 제거되어 SOI층(3)을 노출시킬 때까지 계속될 수 있다. 일 실시예에서, 식각 마스크(100)는 무정형 SI로 구성되고 유전체층(4)은 SiO2와 같은 산화물로 구성되는데, 이 실시예에서, 상기 이방성 식각의 제1 단계의 식각 케미스트리(etch chemistry)는 산소(O2), 헥사플루오로부타디엔(hexafluorobutadiene, C4F4), 및 아르곤(Ar)으로 구성될 수 있다.
상기 이방성 식각의 제2 단계에서, SOI층(3)의 상기 노출된 부분은 매립 절연층(2)에 대해 선택적으로 SOI층(3)의 재료를 제거하는 식각 케미스트리에 의해 제거된다. 상기 식각 공정의 제2 단계 동안, 유전체층(4)의 나머지 부분은 SOI층(3)의 아래 부분을 보호하는 하드 식각 마스크로서 기능하여 SOI층(3)으로부터 핀 구조들(10)을 제공한다. 상기 이방성 식각의 제2 단계 동안, 반도체-함유층(6)의 나머지 부분(12)이 제거될 수 있다. 일 실시예에서, 유전체층(4)은 SiO2와 같은 산화물로 구성되는데, 이 실시예에서, 상기 이방성 식각의 제1 단계의 식각 케미스트리는 산소(O2), 헥사플루오로부타디엔(hexafluorobutadiene, C4F6), 및 아르곤(Ar)으로 구성될 수 있다. 또 다른 실시예에서, 유전체층(4)은 SiO2와 같은 산화물로 구성되고, SOI층(3)은 실리콘으로 구성되는데, 이 실시예에서, 상기 이방성 식각의 제2 단계의 식각 케미스트리는 디플루오로메탄(difluoromethane, CH2F2), 테트라플루오로메탄(tetrafluoromethane, CF4), 산소(O2), 및 질소(N2)로 구성될 수 있다. 상기 이방성 식각의 제2 단계는 도 8에 도시된 핀 구조들(10)을 정의(define)할 수 있다.
핀 구조(10)는 5nm 내지 200nm 범위의 높이(H1)를 가질 수 있다. 일 실시예에서, 핀 구조(10)는 10nm 내지 100nm 범위의 높이(H1)를 갖는다. 바람직하게는, 반도체 핀 구조(10)는 약 20nm 내지 약 50nm 범위의 높이(H1)를 갖는다.
핀 구조(10)는 서브리소그래피 치수의 폭(W1)을 가질 수 있다. 일 실시예에서, 핀 구조(10)는 5nm 내지 200nm 범위의 폭(W1)을 갖는다. 바람직하게는, 반도체 핀 구조(10)는 15nm 내지 30nm 범위의 폭(W1)을 갖는다.
인접한 핀 구조들(10) 간의 오프닝들(13)은 각각 10nm 내지 200nm 범위의 폭(W2)을 가질 수 있다. 일 실시예에서, 오프닝들(13)은 15nm 내지 100nm 범위의 폭(W2)을 갖는다. 바람직하게는, 오프닝들(13)은 15nm 내지 30nm 범위의 폭(W2)을 갖는다. 일 예에서, 오프닝들(13)은 최소 피쳐 치수의 반일 수 있다.
핀 구조(10)의 형성 이후에, 도 9a 및 도 9b에 도시된 바와 같이 finFET를 생성하기 위한 추가 처리가 수행될 수 있다. finFET를 생성하기 위한 그 다음의 공정 단계들은 예시적인 목적들을 위해 제공되는 것이고 발명의 범위를 한정하려는 의도로 제공되는 것이 아님에 유의하자. 따라서, 여기에 논의되지 않는 추가 및 중간의 처리 단계들도 고려되고 이 또한 발명의 범위 내에 있다는 것을 주목하여야 할 것이다. 일 예에서, 게이트 구조(101)는 핀 구조(10)에 접촉되게 형성될 수 있다. 게이트 구조(101)는 적어도 하나의 게이트 도전체(gate conductor)(105) 및 적어도 하나의 게이트 유전체(110)를 포함할 수 있는데, 여기서 게이트 유전체(110)는 게이트 도전체(105)와 핀 구조(10) 사이에 위치한다. 전형적으로는, 게이트 유전체(110)는 적어도 핀 구조(10)의 수직 측벽들 상에 위치한다.
게이트 유전체(110)는, 예를 들어, 산화(oxidation), 질화(nitridation) 또는 산질화(oxynitridation)와 같은 열 성장 공정에 의해 형성될 수 있다. 게이트 유전체(110)는 또한, 예를 들어, CVD, 플라즈마-지원 CVD, MOCVD, ALD, 증발, 반응성 스퍼터링, 화학 용액 증착 및 기타 유사 증착 공정들과 같은 증착 공정에 의해 형성될 수 있다. 게이트 유전체(110)는 또한 위의 공정들의 어떤 조합을 이용하여 형성될 수도 있다.
게이트 유전체(110)는 약 4.0 또는 그보다 더 큰 유전체 상수를 갖는 절연 재료로 구성될 수 있다. 또 다른 실시예에서, 게이트 유전체(110)는 7.0보다 더 큰 유전체 상수를 갖는 절연 재료로 구성된다. 여기에 언급되는 유전체 상수들은 진공에 대한 상대값이다. 일 실시예에서, 본 발명에 채용되는 게이트 유전체(110)는, 산화, 질화, 산질화, 및/또는 금속 실리케이트들(metal silicates), 알루미네이트들(aluminates), 티타네이트들(titanates) 및 질화물들을 포함하는 실리케이트들을 포함한다. 그러나, 이러한 예들로 한정되는 것은 아니다. 일 예에서, 게이트 유전체(110)가 산화물로 구성되는 경우, 상기 산화물은 SiO2, HfO2, ZrO2, Al2O3, TiO2, La2O3, SrTiO3, LaAlO3, Y2O3 및 이것들의 혼합물을 포함하는 그룹으로 선택될 수 있으나, 이러한 것들로 한정되는 것은 아니다. 게이트 유전체(110)의 물리적 두께는 다양할 수 있으나, 전형적으로는 게이트 유전체(110)는 1nm 내지 10nm의 두께를 갖는다. 또 다른 실시예에서, 게이트 유전체(110)는 1nm 내지 3nm의 두께를 갖는다.
게이트 유전체(110)를 형성한 후, 게이트 구조(101)의 게이트 도전체(105)를 형성하는 도전성 재료의 블랭킷층(blanket layer)은, 물리 기상 증착(physical vapor deposition, PVD), CVD 또는 증발과 같은 알려진 증착 공정을 이용하여 게이트 유전체(110) 상에 형성된다. 상기 도전성 재료는 폴리실리콘, SiGe, 실리사이드, 금속 또는 금속-실리콘-질화물(예, Ta-Si-N)을 포함할 수 있다. 상기 도전성 재료로서 사용될 수 있는 금속들의 예들은, Al, W, Cu, Ti, 또는 기타 유사 도전성 재료들을 포함할 수 있으나, 이러한 예들로 한정되는 것은 아니다. 도전성 재료의 상기 블랭킷층은 도핑될 수도 있고 도핑되지 않을 수도 있다. 만약 도핑된다면, 인시츄(in-situ) 도핑 증착 공정이 채용될 수 있다. 이와는 다르게, 도핑된 도전성 재료는 증착, 이온 주입 및 어닐링에 의해 형성될 수 있다.
적어도 게이트 유전체(110) 및 상기 도전성 재료의 증착 후, 게이트 도전체(105)를 포함하는 게이트 구조들(101)이 형성된다. 일 실시예에서, 게이트 구조들(101)은 먼저 증착 및 리소그래피에 의해 상기 도전성 재료 위에 패턴된 마스크를 제공함에 의해, 그런 다음 상기 도전성 재료 및 게이트 유전체(110)에 상기 패턴을 전사시킴에 의해 형성된다. 상기 식각 단계들은 RIE와 같은 건식 식각을 포함하는 하나 또는 그 이상의 식각 공정들을 포함할 수 있다. 게이트 도전체들(105)이 교차하는 핀 구조들(10)의 영역은 채널 영역이다.
이후의 공정 단계에서, 소스 및 드레인 영역들(106)은 그 채널의 반대편들 상에 제공될 수 있다. 예를 들어, n-타입 도전형 또는 p-타입 도전형 도펀트 영역들, 즉, 소스 및 드레인 영역들(106)을 생성하기 위해 핀 구조(10)의 각각의 단으로 이온 주입을 통해 도펀트들이 주입될 수 있다. p-타입 도전형 도펀트 영역들은 B와 같은 원소 주기율표의 그룹 III-A 원소들로써 핀 구조(10)의 부분을 도핑함에 의해 핀 구조들(10)에서 생성된다. n-타입 도전형은 P 또는 As와 같은 그룹 V 원소들로써 핀 구조(10)를 도핑함에 의해 핀 구조들(10)에서 생성된다.
이상에서 비록 본 발명이 바람직한 실시예들과 관련하여 구체적으로 보여지고 기술되었으나, 당해 기술 분야에서 숙련된 자들이라면 본 발명의 사상 및 범위를 벗어나지 않고서 그 형태들 및 세부사항들에서의 앞서 기술한 것 그리고 기타 변형들이 이뤄질 수 있다는 것을 잘 이해할 수 있을 것이다. 그러므로, 본 발명은 기술되고 예시된 그 형태들 및 세부사항들로 한정되는 것이 아니라, 첨부되는 청구항들의 범위 내에 들어오는 것으로 정의되도록 의도된다.

Claims (25)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체-함유층(semiconductor-containing layer)의 위에 복수의 오프닝들(openings)을 갖는 마스크를 형성하는 단계 - 상기 반도체-함유층은 기판 위에 위치함 -;
    상기 반도체-함유층의 제1 부분에 도펀트들(dopants)을 유입시키기 위해 경사 이온 주입(angled ion implantation)을 수행하는 단계 - 상기 마스크 아래에 있는 상기 반도체-함유층의 나머지 부분은 실질적으로 상기 도펀트들이 없음 -;
    패턴을 제공하기 위해, 상기 도펀트들을 함유하는 상기 반도체-함유층의 상기 제1 부분을 실질적으로 상기 도펀트들이 없는 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 제거하는 단계; 및
    서브리소그래피 치수(sublithographic dimension)의 폭을 갖는 핀 구조(fin structure)를 제공하기 위해, 상기 패턴을 상기 기판에 전사(transfer)시키는 단계를 포함하는,
    반도체 디바이스 형성 방법.
  2. 청구항 1에 있어서, 상기 마스크의 상기 복수의 오프닝들 중 인접한 오프닝들은 최소 피쳐 치수(minimum feature dimension)로 분리되는,
    반도체 디바이스 형성 방법.
  3. 청구항 1 또는 2에 있어서, 상기 기판은 매립 절연체층(buried insulator layer) 상에 위치하는 탑 반도체층(top semiconductor layer)을 포함하는,
    반도체 디바이스 형성 방법.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 반도체-함유층은 실리콘-함유층인,
    반도체 디바이스 형성 방법.
  5. 청구항 4에 있어서, 상기 반도체-함유층은 무정형(amorphous) Si 또는 다결정(polycrystalline) Si으로 구성되는,
    반도체 디바이스 형성 방법.
  6. 청구항 1 내지 5 중 어느 한 항에 있어서, 상기 경사 이온 주입은 3°내지 75°범위의 각을 포함하며, 상기 각은 상기 도펀트들의 주입 방향(direction of travel)에 평행인 평면과 상기 기판의 표면에 대해 수직인 평면 사이의 교차지점(intersection)에서 측정되는,
    반도체 디바이스 형성 방법.
  7. 청구항 1 내지 6 중 어느 한 항에 있어서, 상기 도펀트들은 비소, 인, 게르마늄, 제논, 아르곤, 크립톤, 또는 이것들의 조합으로 구성되는,
    반도체 디바이스 형성 방법.
  8. 청구항 1 내지 7 중 어느 한 항에 있어서, 상기 제1 부분은 1x1018 원자/cm3 내지 8x1021 원자/cm3 범위의 도펀트 농도를 갖는,
    반도체 디바이스 형성 방법.
  9. 청구항 1 내지 8 중 어느 한 항에 있어서, 상기 나머지 부분은 1x1018 원자/cm3보다 낮은 도펀트 농도를 갖는,
    반도체 디바이스 형성 방법.
  10. 청구항 2에 있어서, 상기 최소 피쳐 치수는 30nm 내지 200nm 범위인,
    반도체 디바이스 형성 방법.
  11. 청구항 8에 있어서, 1x1018 원자/cm3 내지 8x1021 원자/cm3 범위의 도펀트 농도를 포함하는 반도체-함유층의 상기 제1 부분은, 상기 마스크의 측벽으로부터 측정될 때 3nm 내지 20nm 범위의 치수로 상기 마스크 아래에 존재하는 확장 영역(extension region)을 갖는,
    반도체 디바이스 형성 방법.
  12. 청구항 1 내지 11 중 어느 한 항에 있어서, 상기 도펀트들을 포함하는 반도체-함유층의 상기 제1 부분을 실질적으로 상기 도펀트들이 없는 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 식각하는 단계는, 상기 제1 부분의 500 파트들 대 상기 나머지 부분의 1 파트 내지 상기 제1 부분의 5 파트들 대 상기 나머지 부분의 1 파트의 식각 선택도(etch selectivity)를 갖는 실질적인 등방성 식각(isotropic etch)을 포함하는,
    반도체 디바이스 형성 방법.
  13. 청구항 1 내지 12 중 어느 한 항에 있어서, 상기 마스크에 의해 제공되는 패턴을 상기 기판에 전사시키는 단계는 이방성 식각(anisotropic etch)을 포함하는,
    반도체 디바이스 형성 방법.
  14. 청구항 1 내지 13 중 어느 한 항에 있어서, 상기 반도체 디바이스 형성 방법은 상기 마스크를 트리밍(trimming)하는 단계를 더 포함하는,
    반도체 디바이스 형성 방법.
  15. 청구항 1 내지 14 중 어느 한 항에 있어서, 상기 핀 구조는 10nm 내지 50nm 범위의 폭을 갖는,
    반도체 디바이스 형성 방법.
  16. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체-함유층(semiconductor-containing layer)의 위에 복수의 오프닝들(openings)을 갖는 마스크를 형성하는 단계 - 상기 반도체-함유층은 기판 상에 위치하고 상기 마스크의 상기 복수의 오프닝들 중 인접한 오프닝들은 30nm 내지 200nm 범위의 치수(dimension)로 분리됨 -;
    1x1018 원자/cm3 내지 8x1021 원자/cm3 범위의 농도로 상기 반도체-함유층의 제1 부분에 도펀트들을 유입시키기 위해 경사 이온 주입(angled ion implantation)을 수행하는 단계 - 상기 마스크 아래에 있는 상기 반도체-함유층의 나머지 부분은 실질적으로 도펀트들이 없음 -;
    5nm 내지 100nm 범위의 폭을 갖는 오프닝들을 갖는 식각 마스크를 제공하기 위해, 반도체-함유층의 상기 제1 부분을 반도체-함유층의 상기 나머지 부분에 대해 선택적으로 식각하는 단계; 및
    10nm 내지 50nm 범위의 폭을 갖는 핀 구조(fin structure)를 제공하기 위해 상기 식각 마스크에 의해 제공된 패턴을 하부의 상기 기판에 전사(transfer)시키는 단계를 포함하는,
    반도체 디바이스 형성 방법.
  17. 청구항 16에 있어서, 상기 반도체-함유층은 무정형 Si 또는 다결정 Si로 구성되는,
    반도체 디바이스 형성 방법.
  18. 청구항 16 또는 17에 있어서, 상기 기판은 매립 절연체층(buried insulator layer) 상에 위치하는 반도체층을 포함하는,
    반도체 디바이스 형성 방법.
  19. 청구항 16 내지 18 중 어느 한 항에 있어서, 상기 경사 이온 주입은 3°내지 75°범위의 각을 포함하며, 상기 각은 상기 도펀트들의 주입 방향(direction of travel)에 대해 평행인 평면과 상기 기판의 표면에 대해 수직인 평면 사이의 교차지점(intersection)에서 측정되는,
    반도체 디바이스 형성 방법.
  20. 청구항 16 내지 19 중 어느 한 항에 있어서, 상기 도펀트들은 비소, 인, 게르마늄, 제논, 아르곤, 크립톤, 또는 이것들의 조합으로 구성되는,
    반도체 디바이스 형성 방법.
  21. 청구항 16 내지 20 중 어느 한 항에 있어서, 상기 마스크를 형성하는 단계는 상기 반도체-함유층 위에 포토레지스트층을 증착시키는 단계, 상기 포토레지스트를 패터닝하는 단계, 및 상기 포토레지스트를 현상시키는 단계를 포함하는,
    반도체 디바이스 형성 방법.
  22. 청구항 21에 있어서, 상기 반도체 디바이스 형성 방법은 상기 포토레지스트로 구성된 상기 마스크를 트리밍(trimming)하는 단계를 더 포함하는,
    반도체 디바이스 형성 방법.
  23. 청구항 22에 있어서, 상기 마스크를 트리밍하는 단계는 O2/HBr/Ar 플라즈마 케미스트리(plasma chemistry)를 포함하는 등방성의 반응성 이온 식각(RIE)를 포함하는,
    반도체 디바이스 형성 방법.
  24. 청구항 16 내지 23 중 어느 한 항에 있어서, 상기 식각 마스크에 의해 제공된 상기 패턴을 상기 기판으로 전사시키는 단계는 이방성 식각(anisotropic etch)을 포함하는,
    반도체 디바이스 형성 방법.
  25. 식각 마스크에 있어서,
    도핑되지 않은 반도체 스페이서들에 의해 분리된 도핑된 반도체 영역들을 포함하는 반도체-함유층(semiconductor-containing layer)을 포함하되, 상기 도핑된 반도체 영역들 각각의 폭 및 상기 도핑되지 않은 반도체 스페이서들의 폭은 서브리소그래피 치수(sublithographic dimension)를 갖는,
    식각 마스크.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170141726A (ko) * 2015-04-21 2017-12-26 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 3 차원 디바이스를 제조하기 위한 방법
KR20180057557A (ko) * 2016-11-21 2018-05-30 마벨 월드 트레이드 리미티드 틸트된 패터닝을 구비한 ic 칩을 제조하는 방법 및 장치

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8574950B2 (en) * 2009-10-30 2013-11-05 International Business Machines Corporation Electrically contactable grids manufacture
WO2011067821A1 (ja) * 2009-12-04 2011-06-09 株式会社 東芝 半導体装置の製造方法
US9171733B2 (en) 2011-01-25 2015-10-27 The Board Of Trustees Of The University Of Illinois Method of selectively etching a three-dimensional structure
US8420464B2 (en) 2011-05-04 2013-04-16 International Business Machines Corporation Spacer as hard mask scheme for in-situ doping in CMOS finFETs
US8853092B2 (en) * 2011-12-30 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning with implantation
CN103187446B (zh) * 2011-12-31 2016-02-03 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管及其制造方法
CN103762313A (zh) * 2011-12-31 2014-04-30 广东中显科技有限公司 一种顶栅薄膜晶体管的制造方法
US8927432B2 (en) * 2012-06-14 2015-01-06 International Business Machines Corporation Continuously scalable width and height semiconductor fins
US9093556B2 (en) 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US9159810B2 (en) * 2012-08-22 2015-10-13 Advanced Ion Beam Technology, Inc. Doping a non-planar semiconductor device
CN103021806B (zh) * 2012-09-18 2017-06-23 上海集成电路研发中心有限公司 一种单晶硅衬底上制备硅纳米线的方法
CN103854984B (zh) * 2012-12-03 2017-03-01 中国科学院微电子研究所 一种后栅工艺假栅的制造方法和后栅工艺假栅
US8853101B1 (en) * 2013-03-15 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits including formation of chemical guide patterns for directed self-assembly lithography
US9219133B2 (en) 2013-05-30 2015-12-22 Stmicroelectronics, Inc. Method of making a semiconductor device using spacers for source/drain confinement
US8900978B1 (en) 2013-05-30 2014-12-02 Stmicroelectronics, Inc. Methods for making a semiconductor device with shaped source and drain recesses and related devices
US9093477B1 (en) * 2014-11-09 2015-07-28 United Microelectronics Corp. Implantation processing step for a recess in finFET
KR101972365B1 (ko) * 2015-01-08 2019-04-25 상하이 킹스톤 세미컨덕터 코포레이션 핀펫의 도핑 방법
CN105845591B (zh) * 2015-01-16 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种监测离子注入角度的方法
US9748363B2 (en) 2015-01-28 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
CN106328528B (zh) * 2015-06-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9984889B2 (en) * 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions
US9852917B2 (en) * 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls
WO2018236358A1 (en) * 2017-06-20 2018-12-27 Intel Corporation DUAL PATTERN FORMATION ALLOWED BY ION IMPLANTATION CHARACTERISTICS DEFINED BY SPRAYING
CN107195565B (zh) * 2017-07-12 2021-11-30 邳州市鑫盛创业投资有限公司 一种离子注入角度的监控方法
CN109427559A (zh) * 2017-09-05 2019-03-05 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
KR102449608B1 (ko) * 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
JP6994381B2 (ja) * 2017-12-22 2022-01-14 株式会社Ｓｃｒｅｅｎホールディングス エッチング方法
US10515848B1 (en) 2018-08-01 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10658180B1 (en) * 2018-11-01 2020-05-19 International Business Machines Corporation EUV pattern transfer with ion implantation and reduced impact of resist residue
CN113539968B (zh) * 2020-04-16 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN113539794B (zh) * 2020-04-22 2024-06-04 芯恩（青岛）集成电路有限公司 半导体结构及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6833084B2 (en) * 1999-04-05 2004-12-21 Micron Technology, Inc. Etching compositions
KR100847369B1 (ko) * 2001-03-28 2008-07-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 전자빔 방사를 이용한 개선된 트랜지스터 게이트 및 이 트랜지스터 게이트를 포함하는 집적회로를 형성하는 방법
US20030123279A1 (en) * 2002-01-03 2003-07-03 International Business Machines Corporation Silicon-on-insulator SRAM cells with increased stability and yield
US6900139B1 (en) * 2002-04-30 2005-05-31 Advanced Micro Devices, Inc. Method for photoresist trim endpoint detection
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US20060276043A1 (en) * 2003-03-21 2006-12-07 Johnson Mark A L Method and systems for single- or multi-period edge definition lithography
DE10337808B3 (de) 2003-08-14 2004-10-21 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit Ladungskompensationsstruktur
DE10338503B3 (de) * 2003-08-21 2005-05-25 Infineon Technologies Ag Herstellungsverfahren für eine Hartmaske für eine Halbleiterstruktur
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7229928B2 (en) * 2005-08-31 2007-06-12 Infineon Technologies Ag Method for processing a layered stack in the production of a semiconductor device
US7906275B2 (en) * 2006-08-31 2011-03-15 Stc.Unm Self-aligned spatial frequency doubling
US8907456B2 (en) * 2007-03-21 2014-12-09 Olambda, Inc. Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography
KR100891247B1 (ko) * 2007-05-14 2009-04-01 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
CN102723366B (zh) * 2007-07-27 2015-03-04 知识产权之桥一号有限责任公司 半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170141726A (ko) * 2015-04-21 2017-12-26 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 3 차원 디바이스를 제조하기 위한 방법
KR20180057557A (ko) * 2016-11-21 2018-05-30 마벨 월드 트레이드 리미티드 틸트된 패터닝을 구비한 ic 칩을 제조하는 방법 및 장치

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