KR100301888B1 - 미소 입자 또는 세선의 성장 위치가 제어 가능한 미세 구조의 제조방법 및 그 미세 구조를 사용한 반도체 소자 - Google Patents

미소 입자 또는 세선의 성장 위치가 제어 가능한 미세 구조의 제조방법 및 그 미세 구조를 사용한 반도체 소자 Download PDF

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Abstract

미소 입자 또는 세선의 성장 위치, 크기 및 밀도의 양호한 균일성 및 재현성을 달성할 수 있고, 특수한 미세 가공 기술을 사용하지 않고 간단한 공정에 의해, 제조 비용을 절감할 수 있고, 수율 및 생산성이 높은 양산성에 알맞은 우수한 특성을 갖는 반도체 소자를 실현할 수 있는 미세 구조의 제조 방법 뿐만 아니라, 그 미세 구조를 사용한 반도체 소자를 제공한다. 반도체 기판(11) 표면상에 막두께가 두꺼운 영역(12a) 및 막두께가 얇은 영역(12b)을 갖는 산화막(12)을 형성한다. 다음, 상기 산화막(12)의 막두께가 얇은 영역(12b)의 표면에만, 실리콘 Si로 구성된 세선(15)인 미세 구조를 선택적으로 형성한다.

Description

미소 입자 또는 세선의 성장 위치가 제어 가능한 미세 구조의 제조 방법 및 그 미세 구조를 사용한 반도체 소자{MICROSTRUCTURE PRODUCING METHOD CAPABLE OF CONTROLLING GROWTH POSITION OF MINUTE PARTICLE OR THIN LINE AND SEMICONDUCTOR DEVICE EMPLOYING THE MICROSTRUCTURE}
본 발명은 절연성 기판상에 양자 크기 효과를 발현할 만큼 충분한 미소한 금속 또는 반도체로 구성된 미소 입자 또는 세선을 형성하는 미세 구조의 제조 방법 및 단전자 소자 또는 양자 효과 소자로서 이용되는 미세 구조를 사용한 반도체 소자에 관한 것이다.
최근, 기간 산업인 전자 산업의 발전을 지지하는 대규모 집적회로(LSI)는 미세 구조의 발전에 의해 대용량, 고속, 저소비 전력의 성능을 비약적으로 향상시킬 수 있었다. 그러나, 소자의 크기가 0.1 ㎛ 이하로 되면, 소자는 종래의 동작 원리에 대한 한계에 도달하는 것으로 생각되고, 최신 동작 원리에 기초한 신규 소자에 대한 연구가 활기를 띠고 있다. 본 신규 소자는 나노미터 크기의 양자 도트 또는 양자 세선으로 일컬어지는 미세 구조를 갖는 소자이다. 상기 나노미터 크기의 양자 도트는 각종 양자 효과 디바이스와 함께, 특히 쿨롱 장벽(coulomb blockade) 현상을 이용한 단전자 디바이스로의 응용을 위한 활발한 연구가 진행되고 있다. 상기 나노미터 크기의 양자 세선은 양자 효과를 이용한 초고속 트랜지스터로의 응용이 기대된다.
미래 전자 산업의 새로운 조류로서, 전자 회로 및 광통신 회로의 융합이 모색되고 있다. 이러한 경우, LSI 기판 상에 광전 변환 소자를 탑재하는 것이 불가피하기 때문에, LSI의 주류인 Si계 재료를 사용하는 수광 및 발광 소자가 필수이다. 수광 소자는 종래로부터 Si계 재료와 함께 실용화되고 있지 않고 있다. 그러나, 발광에 관해서, Si계 IV족 반도체가 간접 천이형의 밴드갭(bandgap)을 갖고 있기 때문에 발광에는 영향을 미치지 않는 것으로 알려져 있다. 그러나, 직접 천이형의 밴드 구조의 존재에 의해 10 nm 이하의 크기를 갖는 미소 결정립은 발광에 영향을 주는 것으로 최근에 확인되어 연구가 활발해지고 있다.
상술한 예 이외에도, 양자 효과 등의 특징을 이용한 다양한 전자 및 광학적 소자로의 응용을 목표로, 양자 도트 또는 양자 세선의 형성 기술에 대한 다양한 연구가 진행되어 왔다. 이하, (1) 내지 (5)의 참고 문헌에 기재된 양자 도트 또는 양자 세선의 형성 기술을 설명한다.
(1) 특개평 8-64525호 공보의 참고 문헌
도20은 상기 참고 문헌 특개평 8-64525호 공보에 개시된 '양자 도트의 제조 방법 및 그 양자 도트를 사용한 단전자 트랜지스터'의 구성을 도시한 단면도이다. 상기 단전자 트랜지스터는 실리콘 기판(71)상에 절연막(72)을 형성한 후, 절연막(72)상에 도전막을 퇴적하고, 도전막을 패턴화하여 소스 영역(74) 및 드레인 영역(75)을 형성함으로써 구성된다. 다음, 고진공하, 125℃에서 전자빔 증착법에 의해 Si 미소 입자를 20 Å의 간격을 두고 20 Å의 크기로 퇴적시킨 다음, 500℃에서 열처리한다. 이 단계에서, 상기 Si 미소 입자를 양호한 억제성으로 안정하게 성장시키기 위해, 실리콘 기판(71)의 퇴적 온도를 Si 퇴적의 하한 온도에 근접하는 온도(약 240℃)까지 하강시킴으로써, 비정질 Si 미소 입자를 퇴적시킨다. 이후, 결정화 온도(240℃) 이상에서 열처리하여 Si 미소 입자를 결정화함으로써, 결정 Si 미소 입자(73)을 형성한다. 다음, 상기 절연막(72), 결정 Si 미소 입자(73), 소스영역(74) 및 드레인 영역(75)상에 게이트 절연막(76)을 두께 40 Å으로 퇴적하고, 또 소스 영역(74) 및 드레인 영역(75) 사이의 영역에 대응하는 게이트 절연막(76)의 영역 상에 게이트 전극(78)을 형성한다. 소스 영역(74) 및 드레인 영역(75) 사이에 전압을 인가하여, 결정 Si 미소 입자(73)을 통해 소스 영역(74) 및 드레인 영역(75) 간에 전류를 형성하고, 그 전류를 게이트 전극(78)에 인가하는 전압에 의해 억제함으로써 단전자 트랜지스터를 사용한다. 상기 게이트 전극(78)에 전압이 인가되지 않는 경우, 결정 Si 미소 입자(73)에서 양자 크기 효과에 의해 발현되는 쿨롱 장벽 현상 때문에 어떠한 전류도 흐르지 않는다. 그러나, 게이트 전극(78)에 전압을 인가하여 결정 Si 미소 입자(73) 간의 터널 저항을 양자 저항 이하로 하면, 쿨롱 장벽 현상이 발현되지 않아 전류가 흐른다.
도21은 상기 참고 문헌 특개평 8-64525호 공보에 개시된 '양자 도트를 사용한 발광 소자'의 구성을 도시한 단면도이다. 도21에 도시한 바와 같이, 상기 발광 소자는 실리콘 기판(81)상에 박막(30 Å)의 절연막(82)을 형성하고, 그 절연막(82)상에 상기 단전자 트랜지스터 구조 방법과 동일한 방법으로 결정 Si 미소 입자(83)을 형성한 후, 상기 막 및 입자 상에 박막(30 Å)의 절연막(84)을 퇴적하고, 또 상기 절연막(84)상에 투명 전극(85)을 형성함으로써 제조된다. 이 발광 소자는 상부 전극인 투명 전극(85) 및 하부 전극인 실리콘 기판(81) 사이에 전압을 인가함으로써 형성된 터널 전류를 흐르게 하여 결정 Si 미소 입자(83)에 캐리어(carrier)를 주입함으로써 발광한다.
(2) 1996년 춘계 일본 응용 물리학회에서 이시구로 등이 발표한 강연 번호28a-PB-5, 회보 798 쪽 및 강연 번호 26P-ZA-12, 회보 64쪽.
도22(a) 내지 22(d)는 상기 참고 문헌 (2)에 개시된 '이방성 에칭을 이용하여 SIMOX 기판 상에 균일한 Si 양자 세선을 제조하는 방법'을 도시한 공정도이다.
먼저, 도22(a)에 도시한 바와 같이, 실리콘 기판(91), 산화막(92) 및 SOI(절연막상의 실리콘)막(93)으로 구성된 (100) SIMOX 기판상에 질화 실리콘(Si3N4)을 퇴적한 후, 패턴화를 실시하여 질화 실리콘막(94)을 형성한다.
다음, 도22(b)에 도시한 바와 같이, 마스크로서 질화 실리콘막(94)을 사용하고 TMAH(테트라메틸암모늄-수산화물)을 사용하여 이방성 에칭을 실시함으로써, 패턴 에지에 (111)면을 갖는 SOI 막(93a)을 형성한다.
다음, 도22(c)에 도시한 바와 같이, 마스크로서 상기 질화 실리콘막(94)을 사용하고, SOI 막(93a)의 측벽의 (111) 면을 선택적으로 산화시켜, 산화막(95)을 형성한다.
이후, 도22(d)에 도시한 바와 같이, 상기 질화 실리콘막(94)을 제거한 후, 마스크로서 산화막(95)을 사용하고 재차 TMAH로 이방성 에칭을 실시하여, 폭 10 nm, 길이 100 nm의 Si 양자 세선(96)을 형성한다. Si 양자 세선(96)의 폭은 SOI 막(93)의 막두께에 의해 결정한다.
도21에 도시한 단전자 디바이스와 동일하게 상기 Si 양자 세선(96)이 채널 영역으로서 형성된 양자 세선 MOSFET에서, 쿨롱 장벽 진동, 또는 단전자 현상의 특징이 상온에서 관측된다(도23 참조). 또한, 도23은 Si 양자 세선을 사용한 단전자 디바이스의 드레인 전류의 게이트 의존성을 도시하며, 이때 횡축은 게이트 전압을나타내고 종축은 드레인 전류를 나타낸다.
(3) 1997년 춘계 일본 응용 물리학 강연에서 고토 등이 발표한 강연 번호 28a-T-3, 회보 1313 쪽.
상기 (3)의 참고 문헌에 개시된 '금속 재료의 양자 도트를 형성하는 방법'에 따르면, Ar 가스(4×10-3토르)의 DC(직류) 방전(220 V, 0.4 A)에 의해 Al을 스퍼터링하고 그 주위에 충전된 He 가스로 Al을 응집시키는 마그네트론 스퍼터 응집법에 의해, 직경 5 내지 500 nm의 구형 알루미늄 클러스터를 생성한다.
(4) 1997년 춘계 일본 응용 물리학 강연에서 사꾸라이 등이 발표한 강연 번호 30a-PB-4, 회보 515 쪽.
상기 (4)의 참고 문헌에 개시된 '금속 재료의 양자 세선'에 따르면, SiO2절연 기판상에 폭 30 ㎛, 두께 8 nm의 Al을 증착한 후, AFM(원자력 현미경)을 이용하여 Al 세선 이외의 영역에 있는 Al을 산화시킨다. 구체적으로는, AFM의 탐침 및 Al 사이에 전압을 인가함으로써, Al은 산화하여 절연막으로 되고, 잔류 부분은 폭 20 nm의 Al 세선으로 된다.
(5) 제45회 일본 응용 물리학회 관계 연합 강연회에서 야스다 등이 발표한 강연 번호 28a-K-3, 회보 751 쪽.
상기 (5)의 참고 문헌에 개시된 'Si 선택 성장용 마스크로서 산화막/질화막의 특성 및 응용'에 따르면, 도24(a) 및 24(b)에 도시한 바와 같이, 실리콘 기판(201) 표면에 형성한 매우 얇은 SiO2산화막(202)(막두께 5 내지 20 Å)에 전자빔을 조사하여 산소를 탈리시킴으로써, 조사부(203)를 Si가 풍부한 SiOx에 변질시킨다. 이후, 변질시킨 조사부(203)의 표면에만 선택적으로 Si를 성장시켜 Si 세선(204)을 형성한다(도24(c)). 이 단계에서, 기판 온도를 580℃로 설정하고 원료 가스로서 디실란(Si2H6) 가스를 사용하여 Si 성장을 실시한다.
상기 양자 효과 소자 또는 단전자 소자의 기본인 양자 도트 또는 양자 세선을 종래에 주류인 Si계 대규모 집적회로와 동일한 기판 상에 탑재하는 것은 다음과 같은 문제가 있다.
상기 (1)의 '양자 도트의 제조 방법 및 그 양자 도트를 사용한 단전자 트랜지스터 및 발광 소자'에 따르면, 전자빔 증착의 퇴적 초기 단계에서 발생하는 극미소 크기의 결정립은 그 성장 위치, 크기 및 밀도에 대해 제어할 수 없고, 또 표면의 요철, 불순물 등의 표면 상태에 의해 강하게 영향을 받는다. 균일성 및 재현성을 확보하는 것은 매우 어렵기 때문에, 이 방법을 양산 기술로서 실시하는 것은 곤란하.
또한, 상기 (2)의 '이방성 에칭을 이용하여 SIMOX 기판 상에 균일한 Si 양자 세선을 제조하는 방법'은 질화 실리콘 Si3N4에 대한 퇴적 공정 및 제거 공정 및 Si 층에 대한 에칭 공정이 필요하다. 따라서, 낮은 생산성에 이르는 고비용 및 낮은 수율을 초래하는 상기 방법은 현실적인 양산 기술로서 실시하기가 곤란하다.
상기 (3)의 '금속 재료의 양자 도트를 형성하는 방법'은 스퍼터링 및 기상성장에 의한 응집 반응을 이용한다. 따라서, 결정립의 성장 위치, 크기 및 밀도의 균일성 및 재현성을 확보하는 것이 매우 어렵기 때문에, 상기 방법을 양산 기술로서 실시하는 것은 곤란하다.
상기 (4)의 '금속 재료의 양자 세선'은 AFM과 같은 매우 특수한 미세화 기술이 필요하다. 그러나, 현재 기판 전면의 소망하는 위치에 형성될 수 있는 장치가 없고, 또 세선폭을 양호한 재현성으로 균일하게 형성하는 방법에 대해 또다른 문제가 있다. 양산 장치의 개발시, 배치 방법 및 현실적인 생산 방법에 대한 다수의 문제점이 있다.
또한, 상기 (5)의 참고 문헌에 개시된 'Si 선택 성장용 마스크로서 산화막/질화막의 특성 및 응용'에 따르면, 다결정인 성장 Si는 단결정에 비해 결정성이 불량하여, 우수한 특성을 갖는 디바이스를 실현할 수 없다. 또한, 전자선의 사용에 의해, 현재에 있어서 생산성이 낮고, 현실적인 양산 기술로서 실시하는 것은 곤란하다. 또한, 세선의 폭은 전자선의 빔 직경에 따라 결정되고, 현재 가능한 빔의 직경은 양자 효과의 발현에 필수적인 10 nm 이하를 실현할 수 없다.
따라서, 본 발명의 목적은 미소 입자 또는 세선의 성장 위치가 제어가능하고, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 양호하며, 특수한 미세 가공 기술을 사용하지 않고 간단한 공정을 통해 고수율 및 고생산성과 함께 저비용으로 제조할 수 있고 양산에 알맞은 뛰어난 특성을 갖는 반도체 소자를 실현하는 미세 구조의 제조방법 및 그 미세 구조를 이용한 반도체 소자를 제공하는 것이다.
도1(a), 1(b), 1(c), 1(d) 및 1(e)는 미세 구조 또는 미립자의 성정 과정을 도시한 도면이다.
도2(a), 2(b), 2(c) 및 2(d)는 본 발명의 실시예 1에 따른 미세 구조의 제조 방법을 도시한 공정도이다.
도3(a), 3(b), 3(c), 3(d) 및 3(e)는 본 발명의 실시예 2에 따른 미세 구조의 제조 방법을 도시한 공정도이다.
도4(a), 4(b) 및 4(c)는 본 발명의 실시예 3에 따른 미세 구조의 제조 방법을 도시한 공정도이다.
도5는 상기 실시예 3의 미세 구조의 제조 방법에 의해 제조된 미소 입자의 단면 확대도이다.
도6은 본 발명의 실시예 4에 따른 미세 구조를 사용한 반도체 소자로서의 비휘발성 메모리의 평면도이다.
도7은 도6의 VII-VII선으로부터 본 단면도이다.
도8(a)는 도6의 VⅢ-VⅢ선으로부터 본 단면도이다.
도8(b)는 미소 입자를 사용한 경우, 도6의 VⅢ-VⅢ선으로부터 본 단면도이다.
도9(a)는 본 발명의 실시예 5에 따른 미세 구조를 사용한 반도체 소자로서의 MOSFET의 평면도이다.
도9(b)는 도9(a)의 B-B 선으로부터 본 단면도이다.
도9(c)는 도9(a)의 C-C선으로부터 본 단면도이다.
도10은 본 발명의 실시예 6에 따른 미세 구조를 사용한 반도체 소자로서의 휘발성 소자의 평면도이다.
도11(a), 11(b), 11(c) 및 11(d)는 본 발명의 미세 구조의 제조 방법에 따른 반도체로 구성된 세선의 성장 과정을 도시한 도면이다.
도12는 도11(a)의 주요부의 단면 확대도이다.
도13(a), 13(b) 및 13(c)는 본 발명의 실시예 7에 따른 미세 구조의 제조 방법에 의해 형성된 반도체로 구성된 세선의 과정을 도시한 사시도이다.
도14(a)는 상기 세선의 형성 후의 단면도이다.
도14(b)는 산화에 의해 세선 및 반도체 기판이 절연 분리된 상태를 도시한 단면도이다.
도15(a)는 상기 세선의 형성 후의 단면도이다.
도15(b)는 산화막을 제거한 상태를 도시한 단면도이다.
도15(c)는 산화막을 제거한 후 산화에 의해 재차 세선과 반도체 기판을 절연분리한 상태를 도시한 단면도이다.
도16은 본 발명의 실시예 8에 따른 미세 구조를 사용한 반도체 소자로서의 비휘발성 메모리의 평면도이다.
도17은 도16의 XVII-XVII선으로부터 본 단면도이다.
도18은 도16의 XVⅢ-XVⅢ선으로부터 본 단면도이다.
도19(a)는 본 발명의 실시예 9에 따른 미세 구조를 사용한 반도체 소자로서의 MOSFET의 평면도이다.
도19(b)는 도19(a)의 B-B선으로부터 본 단면도이다.
도19(c)는 도19(a)의 C-C선으로부터 본 단면도이다.
도20은 종래의 미세 구조를 사용한 반도체 소자로서의 양자 도트를 사용한 단전자 트랜지스터의 단면도이다.
도21은 종래의 미세 구조를 사용한 반도체 소자로서의 양자 도트를 사용한 발광 소자의 단면도이다.
도22(a), 22(b), 22(c) 및 22(d)는 종래의 미세 구조의 제조 방법에 따른 Si 양자 세선의 제조 방법을 설명하기 위한 공정도이다.
도23은 상기 Si 양자 세선을 사용한 단전자 디바이스의 드레인 전류의 게이트 의존성을 도시한 그래프이다.
도24(a), 24(b) 및 24(c)는 종래의 선택 성장을 이용한 Si 세선의 성장 과정을 도시한 도면이다.
상기 목적을 달성하기 위해서, 본 발명에서는 :
반도체 기판 표면의 적어도 일부에 막두께가 두꺼운 영역과 막두께가 얇은 영역을 갖는 절연성 박막을 형성하는 공정; 및
상기 절연성 박막의 막두께가 얇은 영역에만, 금속 또는 반도체로 이루어진 미소 입자와 세선 중 적어도 하나로 된 미세 구조를 선택적으로 형성하는 공정을 포함하는 미세 구조의 제조 방법을 제공한다.
상기 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면의 적어도 일부에 막두께가 두꺼운 영역과 막두께가 얇은 영역을 갖는 절연성 박막을 형성한 후 상기 절연성 박막의 막두께가 얇은 영역에만 금속 또는 반도체로 된 미소 입자와 세선 중 적어도 하나로 구성된 미세 구조를 선택적으로 형성하는 것이 가능해진다. 따라서, 일반적인 성막 기술, 리소그라피 기술 및 에칭 기술 등에 의해 절연성 박막의 막두께가 얇은 영역의 형성 위치를 제어함으로써, 미소 입자 또는 세선의 성장 위치 제어가 가능해지는 동시에, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성도 양호해진다. 또한, 특수한 미세 가공 기술을 사용하지 않고 간단한 공정에 의해, 양자 효과를 발생시킬 수 있는 크기의 미소 입자 또는 세선의 미세 구조를 형성할 수 있기 때문에, 제조 비용을 절감할 수 있고 고수율 및 고생산성을 보장하는 양산에 알맞은 미세 구조의 제조 방법이 실현된다. 또한, 상기 미세 구조를 이용함에 의해, 뛰어난 특성의 반도체 소자를 실현할 수 있다.
일 실시예의 미세 구조 제조 방법에서, 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정은 상기 반도체 기판 표면에 절연성 박막을 형성한 후에, 그 절연성 박막 중 일부의 영역만의 두께를 감소시키는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 일반적인 성막 기술, 리소그라피 기술 및 에칭 기술등에 의해 상기 반도체 기판 표면에 절연성 박막을 일단 형성한 후에, 그 절연성 박막의 일부의 영역만을 박막화한다. 따라서, 절연성 박막상에 얇은 영역이 간단한 공정에 의해 형성될 수 있다.
일 실시예에서, 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정은 상기 반도체 기판 표면에 상기 두꺼운 영역으로 되는 제 1 부분을 형성하여, 그 제 1 부분의 일부의 영역만을 제거한 후 상기 제 1 부분이 제거된 상기 반도체 기판 표면에 상기 얇은 영역으로 되는 제 2 부분을 형성하는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 제 1 부분을 일단 형성하고, 그 제 1 부분의 일부의 영역만을 제거하여 반도체 기판 표면의 일부를 노출시킨 후에, 제 1 부분이 제거된 반도체 기판 표면에 제 2 부분을 형성한다. 따라서, 일반적인 성막 기술, 리소그라피 기술 및 에칭기술 등을 이용하여, 상기 반도체 기판 표면의 노출 영역의 형성위치를 제어함으로써, 상기 미세 구조의 형성위치를 용이하게 제어할 수 있다.
일 실시예에서, 상기 반도체 기판 표면에 상기 제 1 부분을 형성한 후 상기 제 1 부분을 패턴화하여 상기 반도체 기판 표면의 일부를 노출시킨 다음, 상기 반도체 기판 표면의 노출된 영역을 산화함에 의해 상기 제 2 부분을 형성한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 제 2 부분을 상기 반도체 기판 표면의 노출된 영역을 산화함에 의해 형성한다. 따라서, 간단한 공정에 의해 막두께가 얇은 영역이 얻어진다.
일 실시예에서, 상기 반도체 기판 표면에 상기 제 1 부분을 형성한 후 상기 제 1 부분을 패턴화하여 상기 반도체 기판 표면의 일부를 노출시킨 다음, 상기 반도체 기판 표면의 노출된 영역상에 상기 제 2 부분을 퇴적한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면의 노출된 영역상에 제 2 부분을 퇴적한다. 따라서, 간단한 공정에 의해 막두께가 얇은 영역이 얻어진다.
일 실시예에서는 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정 전에 상기 반도체 기판 표면에 에지부를 형성하는 공정을 더 포함하며,
상기 반도체 기판 표면에 절연성 박막을 형성하는 공정은 상기 에지부가 형성된 상기 반도체 기판 표면을 산화함에 의해 절연성 박막을 형성하여 상기 절연성 박막의 에지부에 다른 영역보다 막두께가 얇은 영역을 형성하는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 미리 에지부(단부, 에지, 단차부 코너, 날카로운 부분, 칼날 에지등)를 형성하고 그 반도체 기판 표면을 산화함으로써, 에지부에 다른 부분보다 얇은 산화막을 형성한다. 이는, 산화중에 에지부에서는 응력 해제가 진행되지 않고 다른 부분에 비해 산화막 두께가 얇게 되기 때문이다. 이 경향은 산화 온도가 낮을수록 더 커진다. 따라서, 표면의 형상이 미리 가공된 반도체 기판을 산화함으로써, 절연성 박막으로서 작용하는 산화막에 막두께가 얇은 영역을 용이하게 형성할 수 있다.
일 실시예에서는 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정 전에 상기 반도체 기판 표면에 단차 또는 날카로운 에지를 갖는 형상을 형성하는 공정을 더 포함하고,
상기 반도체 기판 표면에 절연성 박막을 형성하는 공정은, 상기 단차 또는 날카로운 에지를 갖는 형상이 형성된 상기 반도체 기판 표면을 산화함에 의해 절연성 박막을 형성하여, 상기 절연성 박막의 단차 또는 날카로운 에지를 갖는 형상으로 다른 영역보다 막두께가 얇은 영역을 형성하는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 미리 단차 또는 날카로운 에지를 갖는 형상을 형성하고 그 반도체 기판 표면을 산화함으로써, 단차 또는 날카로운 에지를 갖는 형상으로 다른 부분보다 얇은 산화막을 형성한다. 이는, 산화 중에 단차 또는 날카로운 에지를 갖는 형상에서는 응력 해제가 진행되지 않고, 다른 부분에 비해 산화막 두께가 얇게 되기 때문이다. 이 경향은 산화 온도가 낮을수록 커진다. 따라서, 표면의 형상이 미리 가공된 반도체 기판을 산화함으로써, 절연성 박막으로서 작용하는 산화막에 막두께가 얇은 영역을 용이하게 형성할 수 있다.
일 실시예에서, 상기 절연성 박막의 막두께가 얇은 영역의 표면에만 상기 미세 구조를 형성하는 공정은, 상기 반도체 기판을 반응실 내로 도입하여, 상기 반응실 내부가 1O-6토르 이하의 고진공이 되도록 반응실을 배기한 후, 상기 반응실 내로 원료 가스를 유동시켜 그 원료 가스 분압이 1O-2토르 이하인 압력하에서 상기 절연성 박막의 막두께가 얇은 영역에서만 상기 미세 구조를 기상 성장시키는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판을 반응실 내로 도입한후, 반응실 내부가 1O-6토르 이하의 고진공이 되도록 반응실 내의 대기의 성분 및 수분 등의 불순물을 배기하여, 고청정한 분위기에서 에피탁시얼 성장을 촉진시킨다. 이어서, 원료 가스를 유동시켜 원료 가스 분압을 1O-2토르 이하의 압력으로 함으로써, 미소 입자 또는 세선 중 적어도 하나로 된 미세 구조를 베이스로서 작용하는 절연성 박막의 막두께가 얇은 영역에서만 기상 성장시킨다. 이 반응시의 원료 가스 분압이 1O-2토르를 넘으면, 절연성 박막의 전면을 통해 빠르게 막 성장이 시작되어, 선택적 성장을 할 수 없다. 상기한 바와 같이, 일반적인 고진공 CVD 장치를 이용하여 반응실 내의 진공도, 원료 가스 도입량, 도입 시간, 기판 온도등을 제어함으로써, 원하는 크기 및 밀도의 미소 입자 또는 세선을 균일하고 재현성 양호하게 형성할 수 있다.
일 실시예에서, 상기 미세 구조가 실리콘으로 이루어지고; 원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 어느 하나가 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 어느 하나를 원료 가스로서 사용하고, 일반적인 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘으로 이루어진 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예에서, 상기 미세 구조는 게르마늄으로 이루어지고;
원료 가스로는 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 어느 하나가 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 어느 하나를 원료 가스로서 이용하고, 일반적인 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 게르마늄으로 이루어진 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예에서, 상기 미세 구조는 실리콘게르마늄으로 이루어지고;
원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스의 혼합 가스가 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 1개의 가스, 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 1개의 가스의 혼합 가스를 원료 가스로서 이용하고, 일반적인 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘게르마늄으로 이루어진 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예에서, 상기 미세 구조가 알루미늄으로 이루어지며;
원료로서 유기 알루미늄이 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 미소 입자 또는 세선이 알루미늄으로 제조되는 경우, 수소화 디메틸알루미늄(DMAH: (CH3)2AlH)등의 유기 알루미늄을 원료로서 이용하고, 예컨대 유기금속 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 알루미늄으로 된 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
또한, 본 발명은 : 반도체 기판 표면에 에지부를 형성하는 공정;
상기 반도체 기판 표면의 에지부 이외의 영역에 절연성 박막을 형성하는 공정; 및
상기 에지부의 표면에만 반도체로 이루어진 세선인 미세 구조를 선택적으로 형성하는 공정을 포함하는 미세 구조의 제조 방법을 제공한다.
본 발명의 미세 구조의 제조 방법에 의하면, 상기 에지부(단부, 에지, 단차부 코너, 칼날 에지등)가 형성된 반도체 기판 표면에, 예컨대 산화 및 에칭에 의해 상기 에지부 이외의 영역에 절연성 박막을 형성함으로써, 상기 에지부를 따라 반도체 기판이 노출된 세선 형상의 영역이 형성된다. 이어서, 상기 반도체 기판이 노출된 에지부의 표면에만, CVD 장치 등에 의해 반도체로 이루어진 세선인 미세 구조를 선택적으로 형성한다. 따라서, 일반적인 성막 기술, 리소그라피 기술 및 에칭 기술등에 의해 절연성 박막으로 덮혀있지 않은 에지부의 형성 위치를 제어함으로써, 세선의 성장 위치 제어가 가능해지고 세선의 크기의 균일성 및 재현성이 양호하게 된다. 또한, 특수한 미세 가공 기술을 이용하지 않고 간단한 공정에 의해 양자 효과를 발생시킬 수 있는 폭 10nm 이하의 반도체 세선인 미세 구조를 형성할 수 있기 때문에, 제조 비용을 절감할 수 있고 고수율 및 고 생산성을 보장하는 양산에 알맞은 미세 구조의 제조 방법이 실현된다. 또한, 상기 미세 구조를 양자 세선으로 이용함에 의해, 뛰어난 특성의 반도체 소자가 실현될 수 있다.
일 실시예에서, 상기 에지부 이외의 영역에 절연성 박막을 형성하는 공정은, 상기 에지부가 형성된 반도체 기판을 산화함에 의해 상기 절연성 박막을 형성하고, 상기 절연성 박막의 에지부에 다른 영역보다 막두께가 얇은 영역을 형성한 후 상기 절연성 박막을 더욱 에칭함에 의해 상기 에지부의 반도체 표면만을 노출시키는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 미리 에지부(단부, 에지, 단차부 코너, 칼날 에지등)을 형성하고 그 반도체 기판 표면을 산화함으로써, 에지부상에 절연성 박막으로서 다른 부분보다 얇은 산화막을형성한다. 이는 산화중에 에지부에서는 응력 해제가 진행되지 않고 다른 부분에 비해 절연성 박막의 막두께가 얇게 되기 때문이다. 이 경향은 산화 온도가 낮을수록 커진다. 상기 절연성 박막의 에지부에서 다른 영역보다 막두께가 얇은 영역만을 제거함으로써, 그 에지부의 반도체 표면만을 용이하게 노출시킬 수 있다.
일 실시예에서는 상기 반도체로 이루어진 세선인 미세 구조를 형성한 후 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속영역을 산화하여 산화막으로 변질시키는 공정을 더 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체로 이루어진 세선인 미세 구조를 형성한 후, 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속 영역을 산화하여 산화막으로 변질시킴으로써, 그 산화막에 의해 상기 세선과 반도체 기판을 절연 분리할 수 있다. 따라서, 단전자 디바이스에 응용가능한 양자 세선이 얻어진다.
일 실시예에서, 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속영역을 산화하여 산화막으로 변질시키는 공정은, 상기 절연성 박막을 일단 제거한 후 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속영역을 산화하여 산화막으로 변질시키는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속 영역을 산화하여 산화막으로 변질시키기 전에 상기 절연성 박막을 일단 제거한다. 이어서, 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속영역을 직접 산화하여 산화막으로 변질시킨다. 그렇게 함으로써, 상기 세선과 반도체 기판을 확실하게 절연 분리시키는 산화막을 형성할 수 있다.
일 실시예에서, 상기 에지부의 표면에만 상기 반도체로 이루어진 세선인 미세 구조를 선택적으로 형성하는 공정은, 상기 반도체 기판을 반응실 내부로 도입하여, 상기 반응실 내가 1O-6토르 이하의 고진공이 되도록 반응실을 배기한 후, 상기 반응실 내로 원료 가스를 유동시켜 그 원료 가스 분압이 1O-2토르 이하인 압력하에서 상기 에지부의 표면에서만 상기 반도체로 이루어진 세선인 미세 구조를 기상 성장시키는 공정을 포함한다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판을 반응실 내로 도입한후, 반응실 내부가 일단 1O-6토르 이하의 고진공이 되도록 반응실 내의 대기의 성분 및 수분 등의 불순물을 배기하여, 고청정한 분위기에서 에피탁시얼 성장을 촉진한다. 이어서, 원료 가스를 유동시켜 원료 가스 분압을 1O-2토르 이하의 압력으로 함으로써, 세선인 미세 구조를 베이스로서 작용하는 상기 에지부의 표면(반도체 기판의 노출된 영역)에서만 기상 성장시킨다. 이 반응시 원료 가스 분압이 1O-2토르를 넘으면, 절연성 박막의 전면으로 빠르게 막 성장이 시작되어, 선택 성장을 할 수 없다. 따라서, 일반적인 고진공 CVD 장치에 의해 반응실 내의진공도, 원료 가스의 도입량, 도입 시간, 기판 온도 등을 제어함으로써, 원하는 크기의 반도체로 이루어진 단결정 세선을 균일하고 재현성 양호하게 형성할 수 있다. 특히,상기 반도체로 이루어진 단결정 세선을 트랜지스터의 채널 영역으로 이용함에 의해, 반도체 세선내에서는 상기 세선이 연장되는 방향에 대해 직교하는 방향으로 상기 채널 영역이 양자화되어 1차원 전도를 나타내게 됨으로써, 전자의 탄성 산란이 억제된다. 따라서, 전자의 이동도가 1O6∼1O7cm2/V·s에 도달할 가능성이 있는 초고속 트랜지스터가 실현된다.
일 실시예에서, 상기 미세 구조는 실리콘으로 이루어지고;
원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 어느 하나가 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 1개를 원료 가스로서 이용하고 일반적인 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘으로 이루어진 상기 미세 구조를 형성함으로써, 미세 구조의 크기 및 밀도의 균일성 및 재현성을 더욱 개선한다.
일 실시예에서, 상기 미세 구조는 게르마늄으로 이루어지고;
원료 가스로는 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 어느 하나가 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 상기 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 어느 하나를 원료가스로서 이용하고 일반적인 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 게르마늄으로 이루어진 상기 미세 구조를 형성함으로써, 미세 구조의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예에서, 상기 미세 구조는 실리콘게르마늄으로 이루어지고;
원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 1개의 가스의 혼합 가스가 사용된다.
상기 실시예의 미세 구조의 제조 방법에 의하면, 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 1개의 가스의 혼합 가스를 원료 가스로서 이용하고, 일반적인 CVD 장치에 의해 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘 게르마늄으로 이루어진 상기 미세 구조를 형성함으로써, 미세 구조의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예에 따른 반도체 소자에는, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역을 통해 흐르는 채널 전류를 제어하는 게이트 영역, 상기 채널 영역과 게이트 영역 사이에 배치된 부유 게이트 영역, 상기 부유 게이트 영역과 게이트 영역 사이에 배치된 제 1 절연막,및 상기 채널 영역과 부유 게이트 영역 사이에 배치된 제 2 절연막이 제공되며,
상기 부유 게이트 영역은 미세 구조의 제조 방법에 의해 형성된 미세 구조이다.
상기 실시예의 미세 구조를 이용한 반도체 소자에 의하면, 상기 미세 구조의 제조 방법에 의해 형성된 미세 구조를 상기 부유 게이트 영역으로 이용함으로써, 축적 전하가 감소되어, 부유 게이트 영역에 주입되는 전하량을 적게 할 수 있어서, 저소비전력, 고밀도 및 대용량의 비휘발성 메모리가 실현된다. 또한, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 비휘발성 메모리가 실현된다. 또한, 본 발명의 미세 구조를 이용한 반도체 소자는 단전자 디바이스의 기본이 되는 양자 도트 또는 양자 세선을 갖는 반도체 소자로서 Si계 대규모 집적회로와 동일의 기판에 탑재할 수 있다.
일 실시예의 미세 구조를 이용한 반도체장치에는, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역을 통해 흐르는 채널 전류를 제어하는 게이트 영역, 및 상기 채널 영역과 게이트 영역 사이에 배치된 게이트 절연막이 제공되며,
상기 채널 영역은 상기 미세 구조의 제조 방법에 의해 형성된 반도체로 이루어진 세선이다.
상기 실시예의 미세 구조를 이용한 반도체 소자에 의하면, 상기 미세 구조의 제조 방법에 의해 형성된 상기 반도체로 이루어진 세선을 상기 채널 영역으로 이용함에 의해, 상기 채널 영역은 세선의 연장 방향에 대해 직교하는 방향으로 양자화되어 1차원 전도를 나타낸다. 따라서, 초고속 동작이 가능한 트랜지스터가 얻어질 수 있으므로, 저비용, 고수율 및 고 생산성을 보장하고 양산에 알맞은 초고속 트랜지스터가 실현된다. 또한, 본 발명의 미세 구조를 이용한 반도체 소자는 양자 효과 디바이스의 기본이 되는 양자 세선을 갖는 반도체 소자로서 Si 계 대규모 집적회로와 동일 기판에 탑재할 수 있다.
일 실시예의 미세 구조를 이용한 반도체 소자에는, 상기 미세 구조의 제조 방법에 의해 형성된 반도체로 된 미소 입자, 상기 미소 입자를 사이에 두고 형성된 절연막들, 및 상기 절연막들을 사이에 두고 형성된 전극들이 제공되며,
상기 전극들 사이에 전압을 인가함으로써 상기 미소 입자가 발광한다.
상기 실시예의 미세 구조를 이용한 반도체 소자에 의하면, 상기 미세 구조의 제조 방법에 의해 형성된 반도체로 이루어지는 미소 입자를 절연막들 사이에 삽입하고 전극들 사이에 절연막을 삽입함에 의해, 상기 미소 입자는 직접 천이형 밴드 구조를 가진다. 전극 사이에 전압을 인가하여 터널전류를 형성함으로써 상기 미소 입자으로 전자를 주입하면, 미소 입자에서 전자의 천이가 발생되어 발광한다. 따라서, 저비용, 고수율 및 고 생산성을 보장하고 양산에 알맞은 발광 소자가 실현된다. 또한, 본 발명의 미세 구조를 이용한 반도체 소자는, 양자 효과 디바이스의 기본이 되는 양자 도트를 갖는 반도체 소자로서 Si계 대규모 집적회로와 동일 기판에 탑재할 수 있다. 이 반도체 소자를 발광 소자 또는 광전변환소자로 응용함에 의해, 전자 회로와 광통신 회로를 융합할 수 있다.
실시예
이하, 도면에 도시한 실시예를 바탕으로, 본 발명의 미세 구조의 제조 방법 및 그 미세 구조를 사용한 반도체 소자를 상세하게 설명한다.
본 발명의 출원인은 실험에 의해 반도체 기판 표면에 형성된 절연성 박막의 막두께가 다를 때, 막두께가 얇은 영역만 선택적으로 미소 입자 또는 세선이 형성된다는 사실을 발견하였다. 먼저, 실시예를 설명하기 전에, 이하에서 미소 입자 또는 세선의 선택 성장에 대해 설명한다.
도1(a) 내지 1(e)는 실리콘 기판(1) 표면에 형성된 절연성 박막으로서의 산화막(2)의 막두께가 두꺼운 영역(2a) 및 얇은 영역(2b)에 Si 미소 입자를 성장시킬 때의 성정 과정을 도시한 도면이다.
먼저, 막두께가 두꺼운 영역(2a) 및 얇은 영역(2b)을 갖는 산화막(2)이 표면에 형성된 실리콘 기판(1)을 반응실 내에 설치하고, 고진공 및 고청정 분위기하에서 소량의 반응 가스를 유동시키는 경우, 초기 시간내, 또는 소위 잠복 시간내에 표면상에서 이동하면서, 산화막(2)의 표면에 흡착할 수 있는 가스 분자를 즉시 탈리시켜, 결국 산화막(2)의 표면상에는 어떠한 것도 형성되지 않는다(도1(a)), 따라서, 상기 잠복 시간이 경과하고 산화막(2)의 표면에 핵이 형성되면, 핵 주위에 미소 입자(3)이 형성된다(도1(b)). 이 잠복 시간은 산화막(2) 또는 베이스 절연막의 막두께에 의존한다. 막두께가 얇을수록, 잠복 시간은 짧아진다. 따라서, 산화막(2)의 막두께가 얇은 영역(2b)에 먼저 미소 입자(3a)이 선택적으로 형성된다(도1(c)). 이것은 산화막(2)의 막두께가 얇게 되면, 산화막(2)을 통해 실리콘 기판(1)의 결정성을 반영한 에피탁시얼 성장이 일어나거나, 또는 산화막(2)의막두께가 얇은 영역의 표면 상태가 두꺼운 영역과 상이한 소위 특이점이 있는 것으로 추정된다. 이어서, 시간이 경과함에 따라, 도1(d) 및 1(e)에 도시한 바와 같이, 산화막(2)의 막두께가 두꺼운 영역(2a)에도 미소 입자(4)이 형성되고, 막두께가 얇은 영역(2b) 측에도 성장한 미소 입자(3b)으로 있다(도1(d)). 이후, 성장이 계속되면, 산화막(2)의 막두께가 두꺼운 영역(2a)측에 미소 입자(4a)이 성장하고, 막두께가 얇은 영역(2b)측에 미소 입자(3c)이 성장한다(도1(e)). 상기 산화막(2)의 막두께가 얇은 영역(2b)을 선상으로 형성함으로써, 상기 성장 과정과 동일한 형태의 Si 세선을 선택 성장시킬 수 있다.
상술한 바와 같이, 반도체 기판 표면에 형성된 절연성 박막의 막두께 차에 의해, 미세 구조(미소 입자 또는 세선)를 선택적으로 형성할 수 있고, 이하 이 특징을 이용한 미세 구조의 제조 방법 및 미세 구조를 사용한 반도체 소자의 실시예를 설명한다.
실시예 1
도2(a) 내지 2(d)는 본 발명의 실시예 1의 미세 구조의 제조 방법을 설명하기 위한 공정도이다.
먼저, 도2(a)에 도시한 바와 같이, 실리콘 기판(11) 표면을 산화시킴으로써, 막두께 7 nm의 산화막(12)을 형성한다.
다음, 도2(b)에 도시한 바와 같이, 전자선 리소그라피 기술을 이용하여 폭 20 nm의 제거 영역(14)을 갖는 레지스터 패턴(13)을 형성한다.
다음, 도2(c)에 도시한 바와 같이, 농도 0.5%의 묽은 불화수소산으로 잔막이2 nm로 될 때까지 산화막(12)을 에칭하여, 막두께가 얇은 영역(12b)을 형성한 후, 레지스터 패턴(13)을 제거한다.
이후, 도2(d)에 도시한 바와 같이, 기판 전체를 고진공 CVD(화학 증착) 장치와 동등한 반응실 내에 설치한 후, 반응실 내를 약 10-8토르 정도의 진공이 되도록 배기한다. 이후, 기판 온도를 590℃로 하고 디실란(Si2H6)을 속도 18 sccm에서 120 초간 유동시켜, 산화막 두께 2 nm의 부분(막두께가 얇은 영역(12b))에서만 Si 결정을 선택적으로 성장시킨다. 상기 조작에 의해, 폭 20 nm 및 높이 9 nm의 세선(15)을 형성한다.
상술한 바와 같이, 베이스로 되는 절연성 박막으로서의 산화막(12)의 막두께가 얇은 영역(12b)에서만 실리콘 Si로 구성된 미세 구조로서의 세선(15)을 선택적으로 형성한다. 따라서, 산화막(12)의 막두께가 얇은 영역(12b)의 형성 위치를 제어함으로써, 세선(15)의 성장 위치 제어를 달성할 수 있고, 세선(15)의 크기 및 밀도의 균일성 및 재현성이 만족스럽게 된다. 또한, 특수한 미세 가공 기술을 이용하지 않고 간단한 공정에 의해 저비용으로 상기 미세 구조를 제조할 수 있고, 고수율 및 고생산성을 보장하고 양산에 알맞은 미세 구조의 제조 방법을 실현할 수 있다.
또한, 상기 실리콘 기판(11) 표면에 산화막(12)을 형성한 후, 산화막(12)의 일부 영역만을 에칭하여 박막화함으로써, 산화막(12)에 막두께가 얇은 영역(12b)을 간단한 공정으로 용이하게 형성할 수 있다.
또한, 상기 산화막(12)이 형성된 실리콘 기판(11)을 반응실 내로 도입한 후, 반응실 내를 10-6토르 이하의 고진공으로 하여 대기 성분 및 수분 등의 불순물을 배기한 다음, 원료 가스를 반응실 내로 유동시키고 원료 가스 분압이 10-2토르 이하의 압력으로 함으로써, 베이스로서의 산화막(12)의 막두께가 얇은 영역(12b)에서만 세선(15)의 에피탁시얼 성장을 촉진할 수 있다. 또, 반응 단계의 원료 가스 분압이 10-2토르를 넘으면, 절연성 박막의 전면에 걸쳐 막 성장이 빠르게 시작되기 때문에, 선택 성장을 달성할 수 없다.
또, 상기 실시예 1의 미세 구조의 제조 방법에 따라, 레지스터 패턴의 개구를 이산적인 미소 원형태로 형성함으로써, 산화막(12)의 막두께가 얇은 영역(12b)에서만 미소 입자를 선택적으로 형성할 수도 있다. 이와 같이, 레지스터 패턴의 개구 형상 및 크기를 제어함으로써, 미세 구조의 결정 형태 및 크기를 제어할 수 있다.
실시예 2
도3(a) 내지 3(e)는 본 발명의 실시예 2의 미세 구조 제조 방법을 설명하기 위한 공정도이다.
먼저, 도3(a)에 도시한 바와 같이, 실리콘 기판(21) 표면을 산화시켜, 막두께 6 nm를 갖는 제 1 부분으로서의 산화막(22)을 형성한다. CVD 방법에 의해 SiO2, Si3N4등의 절연막 또는 적층 절연막을 실리콘 기판(21)상에 퇴적시키더라도, 이하에서 기재할 세선의 성장은 거의 변하지 않는다.
다음, 도3(b)에 도시한 바와 같이, 전자선 리소그라피 기술을 이용하여 폭 20 nm의 제거 영역(24)을 갖는 레지스터 패턴(23)을 형성한다.
다음, 도3(c)에 도시한 바와 같이, 드라이 에칭 기술을 이용하여 실리콘 기판(21)의 표면이 노출될 때까지, 산화막(22)을 에칭시켜 노출영역(25)을 형성한다.
다음, 도3(d)에 도시한 바와 같이, 레지스터 패턴(23)을 제거한 후, 재차 산화시켜 Si 표면의 노출 영역에 막두께 2 nm의 얇은 산화막(27)을 제 2 부분으로서 형성한다. 이 단계에서, 에칭되지 않은 산화막(22)(도3(c)에 도시)은 제 1 부분으로서 막두께 7 nm의 산화막(26)이 된다. CVD 법에 의해 실리콘 기판(21) 상에 SiO2또는 Si3N4등의 절연막 또는 적층 절연막을 2 nm로 퇴적하더라도, 이하에 기재된 세선의 성장은 거의 변하지 않는다. 그러나, CVD 법에 의해 제조된 박막은 선택 성장할 수 있는 두꺼운 막두께를 갖게 되는 경우가 많고, 막두께 5 nm 이하에서는 선택 성장이 가능하다.
이후, 도3(e)에 도시한 바와 같이, 기판 전체를 고진공 CVD 장치와 동등한 반응실 내에 설치하고, 반응실 내를 진공화하여 약 10-8토르로 만든다. 이후, 기판 온도를 590℃로 설정하고 디실란(Si2H6)을 속도 18 sccm에서 120 초간 유동시켜, 막두께가 얇은 영역(산화막(27))에서만 Si 결정이 선택적으로 성장한다. 상기 조작에 의해, 폭 20 nm 및 높이 9 nm의 세선(28)을 형성한다.
상술한 바와 같이, 베이스로 되는 절연성 박막인 두께가 얇은 영역(27)에서만 실리콘 Si로 구성된 미세 구조인 세선(28)을 선택적으로 형성한다. 따라서, 막두께가 얇은 산화막 영역(27)의 형성 위치를 제어함으로써, 세선(28)의 성장 위치 제어가 가능하며, 또 세선(28)의 크기 및 밀도의 균일성 및 재현성이 만족스럽게 된다. 또한, 특수한 다른 미세 가공 기술을 이용하지 않고 단순한 공정에 비해 저비용으로 제조할 수 있으며, 고수율 및 고생산성을 보장하고 양산에 알맞은 미세 구조의 제조 방법을 실현할 수 있다.
상기 실리콘 기판(21) 표면에 제 1 부분으로서의 산화막(22)을 일단 형성하고, 산화막(22)의 일부 영역만을 제거하여 실리콘 기판(21)의 표면 일부를 노출시킨 후에 산화막(22)이 제거된 실리콘 기판(21) 표면상에 제 2 부분으로서의 산화막(27)을 형성함으로써, 실리콘 기판(21) 표면에 막두께가 얇은 영역(산화막(27))을 용이하게 형성할 수 있다.
상기 실리콘 기판(1) 표면의 노출 영역을 산화시켜 제 2 부분으로서의 산화막(27)을 형성함으로써, 단순한 공정으로 막두께가 얇은 산화막(27)을 얻을 수 있다. 또한, 상기 실리콘 기판(21) 표면의 노출 영역상에 제 2 부분을 퇴적시켜, 막두께가 얇은 영역을 형성할 수 있다.
또한, 상기 실시예 2의 미세 구조의 제조 방법에 따라, 레지스터 패턴의 개구를 이산적인 미소 원형태로 형성함으로써, 산화막(22)의 막두께가 얇은 영역(22b)에서만 미소 입자를 선택적으로 형성할 수 있다. 이와 같이, 레지스터 패턴의 개구의 형상 및 크기를 제어함으로써, 미세 구조의 결정 형상 및 크기를 제어할 수 있다.
실시예 3
도4(a) 내지 4(c)는 본 발명의 실시예 3의 미세 구조 제조 방법을 설명하기 위한 공정도이다.
먼저, 도4(a)에 도시한 바와 같이, 드라이 에칭 기술을 이용하여 그루브(32) 및 단부(33)를 형성한다.
다음, 도4(b)에 도시한 바와 같이, 실리콘 기판(31)을 산화시켜 실리콘 기판(31)의 표면상에 산화막(30)을 형성한다. 이 단계에서, 산화막(30)에 대해, 평탄부가 막두께가 6 nm인 두꺼운 영역(35)으로 되고, 그루브(32)의 양측 벽의 상단 및 단부(33)의 상단 코너 에지부(34)가 막두께가 두꺼운 영역(35)보다 얇은 막두께 2 nm의 얇은 영역(36)으로 된다. 이것은 산화 중에 에지부(34)에서는 응력 해제가 진행되지 않고, 다른 부분에 비해 산화막 두께가 얇게 된다. 산화 온도가 낮은 경우, 이러한 경향이 보다 중요하게 된다. 이 경우, 에지부는 단부, 에지, 단차부 코너, 날카로운 부분, 칼날 에지 등을 의미하고, 그루브의 양측 벽의 상단 및 단부의 상단 코너부에 한정되지 않는다.
다음, 도4(c)에 도시한 바와 같이, 기판 전체를 고진공 CVD 장치와 동등한 반응실 내에 설치한 후, 반응실을 진공화시켜 약 10-8토르로 만든다. 이후, 기판 온도를 590℃로 설정하고 디실란(Si2H6)을 속도 18 sccm에서 120초간 유동시켜, 그루브(32)의 양측 벽의 상단 및 단부(33)의 상단 코너부를 따라(도4의 지면에 수직인 방향을 따라) 세선(37)을 형성한다.
성장 조건을 변화시킴으로써, 세선을 대신하여 미소 입자를 형성할 수 있다. 도5는 상기 실시예 3의 미세 구조의 제조 방법을 이용하여, 산화막의 막두께를 더 얇게 하여 크기 약 30 nm의 Si 미소 입자(38)을 성장시키는 경우의 확대도를 도시한 도면이다. 이 경우, 산화막(30)의 두꺼운 영역은 막두께(T1)가 약 30 옹스트롬이고, 얇은 영역(36)의 막두께(T2)는 약 15 옹스트롬이다.
도4(a) 내지 4(c)를 참조하여, 에지부에 대해 그루브의 양측 벽 상단 및 단부의 상단 코너부를 설명하였지만, 다른 형상으로서 실리콘 기판의 드라이 에칭시 미소한 점상 또는 미세한 선상 패턴을 마스크로서 에칭한 경우 얻은 침상 또는 칼날선 형태와 같은 예리한 형상일 수 있다.
상기 미세 구조의 제조 방법에 따라, 에지부(34)가 이미 형성된 실리콘 기판(31)의 표면을 산화함으로써, 에지부(34)에 다른 부분(두꺼운 영역(35))에 비해 보다 얇은 산화막(얇은 영역(36))을 용이하게 형성할 수 있다.
실시예 4
도6은 본 발명의 실시예 4의 미세 구조를 사용한 반도체 소자로서의 비휘발성 메모리(플래쉬 EEPROM 등)의 평면도이다. 도7은 도6의 VII-VII 선으로부터 본 단면도이다.
도6 및 도7에 도시한 바와 같이, 실리콘 기판(41) 상에 소자 분리 영역(42)에 의해 둘러싸인 장방형상의 영역을 형성하고, 상기 영역의 중앙 쯤에 길이 방향에 대해 대략 직각 방향으로 단부(46)를 형성한다. 이후, 실리콘 기판(41)을 산화시켜 제 2 절연막으로서의 터널 절연막(45)을 형성한다. 이후, 상기 단부(46)의상단 코너부에서 터널 절연막(45)은 막두께가 다른 영역에 비해 보다 얇은 두께의 영역(45a)으로 된다. 이 단계에서, 터널 절연막(45)의 얇은 영역(45a)은 막두께 2 nm를 갖게 된다. 이후, 상기 실시예 3의 세선 제조 방법을 이용하여, 터널 절연막(45)의 얇은 영역(45a) 상에 부유 게이트 영역으로서 나노미터 크기의 세선(47A)을 형성한다. 이어서, CVD 법에 의해, 터널 절연막(45)상 및 세선(47A) 상에 제 1 절연막으로서의 막두께 10 nm의 제어 게이트 절연막(48)을 형성한다. 이후, 상기 제어 게이트 절연막(48)상에 게이트 전극(49)을 형성한 후, 게이트 전극(49)을 마스크로서 하고 불순물을 이온 주입함으로써, 실리콘 기판(41)상에 소스 및 드레인 영역(43, 44)을 형성하였다. 소스 영역(43)과 드레인 영역(44) 사이의 게이트 전극(49)에 대응하는 영역이 활성 영역(40)이 된다. 상술한 바와 같이, 활성 영역(40)과 게이트 전극(49)의 사이에 위치한 부유 게이트 영역에서 세선(47A)을 사용한 비휘발성 메모리를 구성한다.
도8(a)는 도6의 VⅢ-VⅢ선으로부터 본 단면도이고, 이때 도6에 도시한 소스 영역(43) 및 드레인 영역(44)이 배열된 방향과 대략 직각으로 교차하도록 세선(47A)을 배치한다.
도6 및 7의 세선 대신 미소 입자를 형성하는 경우, 도6의 VⅢ-VⅢ선으로부터 본 도면인 도8(b)에 도시한 바와 같이, 소스 영역(43) 및 드레인 영역(44)(도6에 도시)이 배열된 방향에 대해 직각 방향으로 복수의 미소 입자(47B)이 배열된다.
상술한 바와 같이, 상기 미세 구조인 세선(47A) 또는 미소 입자(47B)을 부유 게이트 영역에 사용함으로써, 부유 게이트 영역에 축적된 전하를 감소시킬 수 있다. 따라서, 소비 전력이 매우 적고, 초고밀도 및 대용량인 비휘발성 메모리를 실현할 수 있다.
상술한 미세 구조 제조 방법에 의해 형성된 실리콘으로 구성된 상기 세선(47A) 또는 미소 입자(47B)을 사용함으로써, 저비용, 고수율 및 대용량을 보장하고 양산에 알맞은 비휘발성 메모리 등을 실현할 수 있다.
상기 세선 또는 미소 입자의 미세 구조는 상기 실시예 1 또는 실시예 2의 미세 구조의 제조 방법을 이용하여 형성할 수 있다. 상기 세선 또는 미소 입자의 재료는 반도체로 한정되지 않고, 재료가 금속일 수 있다.
실시예 5
도9(a)는 본 발명의 실시예 5의 미세 구조를 사용한 반도체 소자로서의 MOS(금속산화물 반도체) FET(전계 효과 트랜지스터)의 평면도를 도시한 도면이다. 도9(b)는 도9(a)의 B-B 선으로부터 본 단면도를 도시한 도면이다. 도9(c)는 도9(a)의 C-C선으로부터 본 단면도를 도시한 도면이다.
도9(a) 내지 9(c)에 도시한 바와 같이, 실리콘 기판(51)상에 단부(53)를 형성한 후, 실리콘 기판(51)을 산화시켜 절연막(52)을 형성한다. 이후, 상기 단부(53)의 상단 코너부에서 절연막(52)의 막두께가 다른 영역에 비해 얇게 된다. 이후, 상기 실시예 3의 미세 구조의 제조 방법을 이용하여, 절연막(52)의 단부(53) 상에 막두께가 얇은 영역(52a)을 따른 부분에만 나노미터 크기의 반도체로 구성된 세선(54)을 형성한다. 이어서, CVD 법에 의해, 상기 절연막(52)상 및 세선(54) 상에 막두께 30 nm의 게이트 절연막(55)을 형성한다. 이후, 상기 게이트 절연막(55)상에 게이트 전극(56)을 형성한 후, 게이트 전극(56)을 마스크로 사용하여 불순물을 이온 주입함으로써, 세선(54)상에 소스 및 드레인 영역(57, 58)을 형성한다. 세선(54)의 소스 영역(57) 및 드레인 영역(58) 사이의 부분은 채널 영역(59)으로 된다. 이후, 상기 세선(54)의 폭을 수십 nm 이하로 함으로써, 채널 영역(59)은 세선(54)의 연장 방향에 대해 직교하는 방향으로 양자화되어 1차원 전도를 나타내기 때문에, 고속의 MOSFET가 얻어질 수 있다.
상술한 바와 같이, 실리콘 Si로 구성된 미세 구조인 세선(54)의 일부를 채널 영역(59)에 사용함으로써, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 초고속 트랜지스터를 실현할 수 있다.
또, 상기 세선(54)의 형성에는 실시예 1 및 2의 미세 구조의 제조 방법을 이용할 수 있다.
실시예 6
도10은 본 발명의 실시예 6의 미세 구조를 사용한 반도체 소자로서의 발광 소자의 단면도를 도시한 도면이다.
도10에 도시한 바와 같이, 실리콘 기판(61)상에 단부(66)를 형성한 후, 실리콘 기판(61)을 산화시켜 절연막(62)을 형성한다. 단부(66)의 상단 코너부에서 절연막(62)의 막두께는 다른 영역에 비해 얇게 된다. 이후, 상기 실시예 3의 미세 구조의 제조 방법을 이용하여, 절연막(62)의 단부(66) 상에 막두께가 얇은 영역을 따라 직경이 수십 nm인 복수의 미소 입자(63)을 형성한다. 이후, CVD 법에 의해, 절연막(62)상 및 미소 입자(63)상에 막두께 30 nm의 게이트 절연막(64)을 형성한다. 또한, 게이트 절연막(64)상에 투명한 게이트 전극(ITO: 인듐 주석 산화물)(65)을 형성한다. 상기 미소 입자(63)을 절연막(62, 64) 사이에 두고, 또 절연막(62, 64)을 실리콘 기판(61)과 투명 전극(65) 사이에 둠으로써, 미소 입자(63)은 직접 천이형 밴드 구성을 갖게 된다. 이후, 상기 투명 전극(65) 및 실리콘 기판(61)의 사이에 전압을 인가함으로써, 절연막(62) 및 게이트 절연막(64) 사이에 터널 전류가 흐른다. 터널 전류에 의해 미소 입자(63)에 전자가 주입되고, 미소 입자(63)에 전자의 천이가 발생하게 되어 발광한다.
상기 실리콘 Si으로 구성된 미소 입자(63)을 사용함으로써, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 발광 소자를 실현할 수 있다.
또, 상기 미소 입자(63)의 형성에는 실시예 1 및 2의 미세 구조의 제조 방법을 이용할 수 있다.
본 발명의 출원인은 에지부가 형성된 반도체 기판 상에 상기 에지부 이외의 영역에 절연성 박막을 형성하고, 에지부의 반도체 표면에만 선택적으로 세선을 형성하기 위한 다른 방법을 발견하였다. 먼저, 이하에서 세선의 선택 성장에 대해 설명한다.
도11(a) 내지 11(d)는 실리콘 기판(101) 표면에 형성된 에지부(103)의 반도체 표면상에 Si 세선을 성장시킬 때의 성장 과정을 도시한 도면이다.
먼저, 단부(102) 및 에지부(103) 이외의 영역에 형성된 산화막(104)을 갖는 실리콘 기판(101)을 반응실 내에 설치하고, 고진공 및 고청정의 분위기하에서 소량의 반응 가스를 유동시킨다. 상기의 경우, 초기 시간내, 또는 소위 잠복 시간내에표면상에서 이동하면서 산화막(104)의 표면에 흡착할 수 있는 가스 분자를 즉시 탈리시켜, 결국 산화막(104)의 표면에는 어떠한 것도 형성되지 않는다(도11(a)). 이 잠복 시간내에는, 에지부(103)의 표면에 미결정(105)이 성장하고(도11(b)) 에지부(103)의 반도체 표면이 노출된 노출 부분에만 세선(106)이 선택적으로 에피탁시얼 성장한다(도11(c)). 이어서, 시간이 경과하면서, 도11(d)에 도시한 바와 같이, 산화막(104)의 표면에도 미소 입자(108)이 형성되고, 에지부(103)의 표면측에도 성장한 미소 세선(107)이 있다(도11(d)).
도12는 도11(c)의 주요부의 단면 확대도를 도시한 도면이며, 실리콘 기판(101)상에 형성된 에지부(103)(도11(a) 내지 11(d)에 도시)는 세선(106) 및 실리콘 기판(101)의 접속 영역(109)으로 된다.
상술한 바와 같이, 반도체 표면에 형성된 에지부에 미세 구조(세선)를 선택적으로 형성할 수 있다. 이하, 상기 특징을 이용한 미세 구조의 제조 방법 및 그 미세 구조를 사용한 반도체 소자의 실시예를 설명한다.
실시예 7
도13(a) 내지 13(c)는 본 발명의 실시예 7의 미세 구조의 제조 방법에 의해 형성된 반도체로 구성된 세선의 공정을 도시한 사시도이다.
먼저, 도13(a)에 도시한 바와 같이, 일반적인 포토리소그라피 기술 및 드라이 에칭 기술을 이용하여 실리콘 기판(111)상에 그루브(112)(깊이 500 Å)를 형성한다.
다음, 상기 실리콘 기판(11) 표면에 열산화막(113)(평탄부는 막두께 7 nm임)을 형성한다. 이 단계에서, 그루브(112)의 상단 코너부에 위치한 에지부(114)에서 산화막 두께는 다른 부분에 비해 얇은 5 nm이다. 이 경우, 에지부는 단부, 에지, 단차부 코너, 날카로운 부분, 칼날 에지 등을 의미하고, 그루브의 양측 벽의 상단 및 단부의 상단 코너부에 한정되지 않는다. 예컨대, 에지부는 실리콘 기판을 드라이 에칭할 때에, 미소한 점상 또는 미세한 선상 패턴을 마스크로서 에칭한 경우에 얻어진 침상 또는 칼날선 형태의 예리한 형상일 수 있다.
다음, 도13(b)에 도시한 바와 같이, 상기 산화막(113)의 박막부를 제거한다. 즉, 평탄부의 산화막 두께가 산화막(113)을 5.5 nm 에칭함으로써 얻은 1.5 nm 두께의 열산화막(120)이라고 가정하면, 그루브(112)의 상단 코너부의 에지부(114)를 따라 폭 5 nm의 선상 영역(115)에 반도체 기판(111) 표면을 노출한다.
이후, 도13(b)에 도시한 기판을 고진공 CVD 장치의 반응실 내에 설치한 후, 반응실을 진공화하여 약 10-8토르가 되게 한다. 이후, 기판 온도를 590℃로 설정하고 디실란(Si2H6)을 속도 18 sccm에서 60초간 유동시켜, 도13(c)에 도시한 바와 같이, 실리콘 기판(111)이 노출된 선상 영역(115)(도13(b)에 도시)에만 Si를 선택적으로 에피탁시얼 성장시킨다. 상기 조작에 의해, 폭 10 nm의 Si 세선(116)을 형성한다.
또한, 상기 세선(116)을 형성한 후, 평탄부의 산화막 두께가 6.5 nm로 될 때 까지, 세선(116) 및 실리콘 기판(111)의 접속 영역 및 열산화막(120)을 산화시키고, 산화된 세선(117) 및 실리콘 기판(111)을 산화막(121)으로 절연분리한다(도14(a) 및 14(b) 참조).
또, 절연 분리를 위해 산화시키기 전에 도15(a)에 도시된 형태로부터 반도체 표면에 잔류하고 있는 산화막(120)(평탄부 두께 1.5 nm)을 제거하여 도15(b)에 도시한 형태로 만든 후, 세선(116) 및 실리콘 기판(111)을 산화시킴으로써, 도15(c)에 도시한 바와 같이, 열산화막(122)을 형성하고, 동시에 형성된 막두께 5 nm의 산화막(119)으로 세선(118) 및 실리콘 기판(111)을 절연 분리한다(도15(a) 내지 15(c) 참조).
이상과 같이 하여, 폭 5 nm 정도의 세선(117)(또는 세선(118))을 형성한다.
상술한 바와 같이, 베이스로서의 에지부(114)의 표면에만 실리콘 Si로 구성된 미세 구조로서의 세선(116)을 선택적으로 형성한다. 따라서, 일반적인 성막 기술, 리소그라피 기술, 에칭 기술 등에 의해, 절연성 박막으로 피복되지 않은 에지부가 형성되는 위치를 제어함으로써, 세선(116)의 성장 위치를 제어할 수 있고, 세선(116)의 크기의 균일성 및 재현성이 만족스럽게 된다. 또한, 특수한 미세 가공 기술을 이용하지 않고 단순한 공정에 의해 저비용으로 제조할 수 있고, 고수율 및 고생산성을 보장하고 양산에 알맞은 미세 구조를 실현할 수 있는 미세 구조의 제조 방법을 달성할 수 있다.
상기 실리콘 기판(111) 표면에 에지부(114)를 미리 형성하고 실리콘 기판(111)의 표면을 산화함으로써, 에지부(114)의 산화 부분이 다른 부분보다 얇은 열산화막(113)을 절연성 박막으로서 형성한다. 열산화막(113)을 에칭시키고 열산화막(113)의 막두께가 얇은 영역만을 제거함으로써, 에지부(114)의 반도체 표면만을 용이하게 노출시킬 수 있다.
상기 세선(116)과 실리콘 기판(111)의 접속 영역을 산화시켜 산화막(119)으로 변질시키고, 세선(116) 및 실리콘 기판(111)을 산화막(119)에 비해 절연 분리함으로써, 단전자 디바이스로 응용할 수 있는 양자 세선을 얻을 수 있다.
상기 세선(116) 및 실리콘 기판(111)의 접속 영역을 산화시켜 산화막(119)으로 변질시키기 전에, 열산화막(120)을 일단 제거한 후, 세선(116) 및 실리콘 기판(111)의 접속 영역을 직접 산화시켜 산화막(119)으로 변질시킨 경우, 산화막(119)에 의해 세선(116) 및 실리콘 기판(111)을 확실하게 절연 분리할 수 있다.
또한, 상기 실리콘 기판(111)을 반응실 내로 도입한 후, 반응실 내를 10-6토르 이하의 고진공으로 진공화하여, 대기 성분 및 수분 등의 불순물을 배기한 다음, 원료 가스를 반응실 내로 유동시켜 원료 가스 분압이 10-2토르 이하로 만듦으로써, 베이스로서의 에지부(114)의 표면에만 세선(116)의 에피탁시얼 성장을 촉진시킬 수 있다. 반응 단계에서 원료 가스 분압이 10-2토르를 넘으면, 절연성 박막의 전면에 막 성장이 빠르게 시작되기 때문에 선택 성장을 실현할 수 없다.
실시예 8
도16은 본 발명의 실시예 8의 미세 구조를 사용한 반도체 소자로서의 비휘발성 메모리(플래쉬 EEPROM 등)의 평면도이다. 도17은 도16의 XVII-XVII 선으로부터 본 단면도이다.
도16 및 도17에 도시한 바와 같이, 실리콘 기판(141)에 소자 분리 영역(142)으로 둘러싸인 장방형의 영역을 형성하고, 상기 영역의 중앙부 쯤에서 길이 방향에 대해 대략 직각인 방향에 단부(146)를 형성한다. 다음, 상기 실시예 7의 세선의 제조 방법을 이용하여, 제 2 절연막으로서 막두께 2 nm의 터널 절연막(145) 및 영역(145)에 의해 절연 분리된 부유 게이트 영역으로서 폭 5 nm의 세선(147)을 형성한다. 이후, CVD 법에 의해, 터널 절연막(145)상 및 세선(147)상에 제 1 절연막으로서의 두께 10 nm인 제어 게이트 절연막(148)을 형성한다. 이후, 상기 제어 게이트 절연막(148)상에 게이트 전극(149)을 형성한 후, 마스크로서 게이트 전극(149)을 사용하여 불순물을 이온 주입함으로써, 실리콘 기판(141)에 소스 및 드레인 영역(143, 144)을 형성한다. 소스 영역(143) 및 드레인 영역(144) 사이의 게이트 전극(149)에 대응하는 영역이 활성 영역(140)이 된다. 상술한 바와 같이, 활성 영역(140) 및 게이트 전극(149) 사이에 위치한 부유 게이트 영역에 세선(147)을 사용한 비휘발성 메모리를 구성한다.
도18은 도16의 XVⅢ-XVⅢ선으로부터 본 단면도이고, 도16에 도시한 소스 영역(143) 및 드레인 영역(144)에 대해 대략 직각으로 교차하도록, 세선(147)을 배치한다.
따라서, 상기 미세 구조로서의 세선(147)을 부유 게이트 영역에 사용함으로써, 부유 게이트 영역의 축적 전하를 감소시킬 수 있다. 따라서, 소비 전력이 매우 적고, 초고밀도 및 대용량의 비휘발성 메모리를 실현할 수 있다.
상기 미세 구조의 제조 방법에 의해 형성된 실리콘 Si로 구성된 세선(147)을비휘발성 메모리의 부유 게이트 영역에 사용함으로써, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 비휘발성 메모리를 실현할 수 있다.
실시예 9
도19(a)는 본 발명의 실시예 9의 미세 구조를 사용한 반도체 소자로서의 MOS(금속산화물 반도체) FET(전계 효과 트랜지스터)의 평면도를 도시한 도면이다. 도19(b)는 도19(a)의 B-B선으로부터 본 단면도를 도시한 도면이다. 도19(c)는 도19(a)의 C-C 선으로부터 본 단면도를 도시한 도면이다.
도19(a) 내지 19(c)에 도시한 바와 같이, 실리콘 기판(151)상에 단부(153)를 형성한 후, 상기 실시예 7의 세선 제조 방법을 이용하여, 절연막(152) 및 영역(152a)에 의해 절연 분리된 나노미터 크기의 반도체로 구성된 세선(154)(폭 5 nm)을 형성한다. 상기 세선(154)은 절연막(152)의 단부(153)를 따라 형성된다. 이후, 상기 절연막(152)상 및 세선(154)상에 막두께 30 nm의 게이트 절연막(155)을 CVD 법에 의해 형성한다. 이후, 상기 게이트 절연막(155)상에 게이트 전극(156)을 형성한 후, 게이트 전극(156)을 마스크로서 사용하여 불순물을 이온 주입함으로써, 세선(154)에 소스 및 드레인 영역(157, 158)을 형성한다. 세선(154)의 소스 영역(157) 및 드레인 영역(158) 사이의 부분이 채널 영역(159)으로 된다. 이후, 상기 세선(154)의 폭을 10 nm 이하로 함으로써, 채널 영역(159)은 세선(154)의 연장 방향에 대해 직교하는 방향으로 양자화되어 1차원 전도를 나타내기 때문에, 고속의 MOSFET를 얻을 수 있다.
따라서, 실리콘 Si로 구성된 상기 미세 구조인 세선(154)의 일부를 채널 영역(159)에 사용함으로써, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 초고속 트랜지스터 등을 실현할 수 있다.
상기 실시예 1 내지 9에서는 반도체 기판으로서 실리콘 기판을 사용하지만, 반도체 기판은 이에 한정되지 않고, 실리콘 이외의 재료로 구성된 반도체 기판을 사용할 수 있다.
상기 실시예 1 내지 9에서, 미소 입자 및 세선의 재료가 실리콘 Si의 반도체인 경우에 원료 가스로서 디실란(Si2H6)을 사용하였지만, 모노실란(SiH4), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스를 사용할 수 있다.
상기 미소 입자 및 세선의 재료가 게르마늄 Ge으로 구성된 경우, 원료 가스로서 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스를 사용할 수 있다.
상기 미소 입자 및 세선의 재료가 실리콘 게르마늄 SiGe으로 구성된 경우, 원료 가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스의 혼합 가스를 사용할 수 있다.
상기 미소 입자 및 세선의 재료가 금속 알루미늄 Al으로 구성된 경우, 수소화 디메틸알루미늄(DMAH: (CH3)2AlH)와 같은 유기 알루미늄을 사용할 수 있다.
상기 미소 입자 및 세선의 재료는 반도체의 실리콘 Si, 게르마늄 Ge 및 실리콘 게르마늄 SiGe 및 금속 알루미늄 Al에 한정하지 않는다.
상기 실시예 1 내지 3은 미소 입자 및 세선 중 어느 하나의 미세 구조의 제조 방법을 토대로 설명하였지만, 미소 입자 및 세선을 동시에 형성할 수 있다는 것은 자명하다. 상기 실시예 1 내지 3에서 미세 구조인 미소 입자 또는 세선을 절연성 박막의 막두께가 얇은 영역에서 선택적으로 결정 성장시키지만, 비정질의 미소 입자 또는 세선을 절연성 박막의 막두께가 얇은 영역에서 선택적으로 형성할 수 있다.
실시예 4 및 5에서, 본 발명의 미세 구조의 제조 방법을 구체적인 디바이스에 적용하였다. 그러나, 특수한 미세 가공 장치를 사용하지 않고, 도전성 재료의 초미세 세선을 형성할 수 있기 때문에, 고밀도의 LSI 배선에 사용할 수 있다.
본 발명의 미세 구조의 제조 방법에 의해 제조된 양자 효과 디바이스 및 단전자 디바이스의 기본으로 되는 양자 도트 또는 양자 세선을 갖는 반도체 소자는 Si계 대규모 집적회로와 동일한 기판상에 탑재할 수 있다. 이 반도체 소자를 발광 소자 또는 광전 변환 소자에 응용함으로써, 전자 회로와 광통신 회로를 융합할 수 있다.
상술한 바와 같이, 본 발명의 미세 구조의 제조 방법은 반도체 기판 표면의 적어도 일부에 막두께가 두꺼운 영역 및 막두께가 얇은 영역을 갖는 절연성 박막을형성한 후, 금속 또는 반도체로 구성된 미소 입자 및 세선 중 하나 이상의 미세 구조를 선택적으로 형성하는 공정을 포함한다.
따라서, 본 발명의 미세 구조의 제조 방법에 의하면, 일반적인 성막 기술, 리소그라피 기술, 에칭 기술 등을 이용하여, 상기 절연성 박막의 막두께가 얇은 영역의 형성 위치를 제어함으로써, 미소 입자 또는 세선의 성장 위치가 제어 가능하고, 미소 입자 또는 세선의 크기, 밀도의 균일성, 재현성이 만족스럽게 된다. 특수한 미세 가공 기술을 이용하지 않고 단순한 공정에 의해 저비용, 고수율 및 고생산성으로 미세 구조를 제조할 수 있는 미세 구조의 양산 기술을 실현할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면상에 상기 절연성 박막을 형성할 때, 상기 반도체 기판 표면에 절연성 박막을 형성한 후, 그 절연성 박막의 일부 영역만 박막화한다. 따라서, 일반적인 성막 기술, 리소그라피 기술, 에칭 기술 등에 의해 상기 절연성 박막의 일부 영역만 박막화할 수 있고, 얇은 영역을 간단한 공정으로 용이하게 형성할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 상기 절연성 박막을 형성할 때, 상기 반도체 기판 표면에 상기 두꺼운 영역으로 되는 제 1 부분을 형성하고, 제 1 부분의 일부 영역만을 제거한 후, 상기 제 1 부분이 제거된 반도체 기판 표면에 상기 두꺼운 영역으로 되는 제 2 부분을 형성한다. 따라서, 일반적인 성막 기술, 리소그라피 기술, 에칭 기술 등을 이용하여, 상기 반도체 기판 표면의 노출 영역의 형성 위치를 제어함으로써, 상기 미세 구조의 형성 위치를 용이하게 제어할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 상기 제 1 부분을 형성한 후, 상기 제 1 부분을 패턴화하여 반도체 기판 표면의 일부를 노출시킨 다음, 상기 반도체 기판 표면의 노출 영역을 산화함으로써 상기 제 2 부분을 형성한다. 따라서, 간단한 공정으로 막두께가 얇은 영역을 얻을 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 상기 제 1 부분을 형성한 후, 상기 제 1 부분을 패턴화하여 반도체 기판 표면의 일부를 노출시킨 다음, 상기 반도체 기판 표면의 노출 영역 상에 상기 제 2 부분을 퇴적시킨다. 따라서, 간단한 공정으로 막두께가 얇은 영역을 얻을 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 상기 절연성 박막을 형성하는 조작 전에, 상기 반도체 기판 표면에 에지부를 미리 형성한다. 상기 반도체 기판 표면에 상기 절연성 박막을 형성할 때, 상기 에지부가 미리 형성된 반도체 기판 표면을 산화하면, 산화 중에 에지부에서는 응력 해제가 진행되지 않고 다른 부분에 비해 산화막 두께가 얇아진다. 따라서, 절연성 박막으로서의 산화막에 막두께가 얇은 영역(에지부)을 용이하게 형성할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판 표면에 상기 절연성 박막을 형성하는 조작 전에, 상기 반도체 기판 표면에 단차 또는 날카로운 에지를 갖는 형상을 미리 형성한다. 상기 반도체 기판 표면에 상기 절연성 박막을 형성할 때, 상기 단차 또는 날카로운 에지를 갖는 형상이 미리 형성된 반도체 기판 표면을 산화시키면, 산화 중에 단차 또는 날카로운 에지를 갖는 형상에 응력 해제가 진행하지 않고, 다른 부분에 비해 산화막 두께가 얇아진다. 따라서, 절연성 박막으로서의 산화막 상에 막두께가 얇은 영역(단차 또는 날카로운 에지를 갖는 형상)을 용이하게 형성할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판을 반응실 내로 도입하고, 반응실 내 압력이 10-6토르 이하의 고진공으로 되도록 배기한 후, 반응실 내로 원료 가스를 유동하고, 그 원료 가스 분압이 10-2토르 이하의 압력하에서, 상기 절연성 박막의 막두께가 얇은 영역에서만 미세 구조를 기상 성장시킨다. 따라서, 일반적인 고진공 CVD 장치를 이용하여, 반응실 내로 진공도, 원료 가스의 도입량 및 도입 시간, 기판 온도 등을 제어함으로써, 소망하는 크기 및 밀도의 미소 입자 또는 세선을 균일하고 또 양호한 재현성으로 형성할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조가 실리콘으로 구성된 경우, 원료 가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스를 사용한다. 따라서, 일반적인 CVD 장치를 이용하여 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘으로 구성된 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조 가스가 게르마늄으로 구성된 경우, 원료 가스로서 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스를 사용한다. 따라서, 일반적인 CVD 장치를 이용하여반응을 유도하여, 상기 절연성 박막의 막두께가 얇은 영역상에 게르마늄으로 구성된 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조가 실리콘 게르마늄으로 구성된 경우, 원료 가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스와의 혼합 가스를 사용한다. 따라서, 일반적인 CVD 장치를 이용하여 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘 게르마늄으로 구성된 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조가 알루미늄으로 구성된 경우, 원료로서 유기 알루미늄을 사용한다. 따라서, 예컨대 유기 금속 CVD 장치를 이용하여 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 알루미늄으로 구성된 상기 미소 입자 또는 세선을 형성함으로써, 미소 입자 또는 세선의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
또한, 본 발명은 반도체 기판 표면에 에지부를 형성하고, 상기 반도체 기판 표면의 에지부 이외의 영역에 절연성 박막을 형성하고, 상기 에지부의 표면에만 반도체로 구성된 세선인 미세 구조를 선택적으로 형성하는 것을 포함하는 반도체 제조 방법을 제공한다.
따라서, 본 발명의 미세 구조의 제조 방법에 의하면, 일반적인 성막 기술, 리소그라피 기술, 에칭 기술 등에 의해 절연성 박막으로 피복되지 않은 에지부의 형성 위치를 제어함으로써, 세선의 성장 위치 제어가 가능하고, 세선의 크기의 균일성 및 재현성이 만족스럽게 됨으로써, 특수한 미세 가공 기술을 이용하지 않고 간단한 공정에 의해 상기 미세 구조를 형성할 수 있다. 따라서, 제조 비용을 절감할 수 있고, 고수율이고 생산성이 높은 미세 구조의 양산 기술을 실현할 수 있다. 상기 미세 구조를 양자 세선으로서 사용함으로써, 우수한 특성의 반도체 소자를 실현할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 에지부가 형성된 상기 반도체 기판을 산화함으로써 상기 절연성 박막을 형성하고, 상기 절연성 박막의 에지부에 다른 영역에 비해 막두께가 얇은 영역을 형성한 후, 상기 절연성 박막을 에칭함으로써, 에지부의 표면만을 노출시킨다. 따라서, 에지부의 반도체 표면만을 용이하게 노출시킬 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체로 구성된 세선인 미세 구조를 형성한 후, 상기 반도체로 구성된 세선인 미세 구조와 상기 반도체 기판의 접속 영역을 산화하여 산화막으로 변질시킨다. 따라서, 상기 세선 및 반도체 기판을 산화막으로 절연 분리시킴으로써, 단전자 디바이스에 응용할 수 있는 양자 세선을 얻을 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 절연성 박막을 일단 제거한 후, 상기 반도체로 구성된 세선인 미세 구조 및 반도체 기판의 접속 영역을 산화하여 산화막으로 변질시킨다. 따라서, 상기 세선 및 반도체 기판을 확실하게 절연 분리하는 산화막을 형성할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 반도체 기판을 반응실 내로 도입시키고, 그 반응실 내의 압력이 10-6토르 이하의 고진공이 되도록 배기한 후, 반응실 내로 원료 가스를 도입하고, 그 원료 가스 분압이 10-2토르 이하의 압력하에서, 상기 에지부의 표면에서만 미세 구조를 기상 성장시킨다. 따라서, 일반적인 고진공 CVD 장치를 이용하여, 반응실 내의 진공도, 원료 가스의 도입량 및 도입 시간, 기판 온도 등을 제어함으로써, 소망하는 크기 및 밀도의 미세 구조를 균일하고 양호한 재현성으로 형성할 수 있다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조가 실리콘으로 구성된 경우, 원료 가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스를 사용한다. 따라서, 일반적인 CVD 장치를 이용하여 반응을 유도하여, 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘으로 구성된 상기 미세 구조를 형성함으로써, 미세 구조의 크기 및 밀도의 균일성 및 재현성 더욱 개선된다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조가 게르마늄으로 구성된 경우는, 원료 가스로서 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스를 사용한다. 따라서, 일반적인 CVD 장치를 이용하여 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 게르마늄으로 구성된 상기 미세 구조를 형성함으로써, 미세 구조의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예의 미세 구조의 제조 방법에 의하면, 상기 미세 구조가 실리콘 게르마늄으로 구성된 경우, 원료 가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스의 혼합 가스를 사용한다. 따라서, 일반적인 CVD 장치를 이용하여 반응을 유도하여 상기 절연성 박막의 막두께가 얇은 영역상에 실리콘 게르마늄으로 구성된 상기 미세 구조를 형성함으로써, 미세 구조의 크기 및 밀도의 균일성 및 재현성이 더욱 개선된다.
일 실시예의 미세 구조를 사용한 반도체 소자는 소스 영역, 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치한 채널 영역, 상기 채널 영역에 흐르는 채널 전류를 제어하는 게이트 영역, 상기 채널 영역 및 게이트 영역 사이에 위치하는 부유 게이트 영역, 상기 부유 게이트 영역 및 게이트 영역 사이의 제 1 절연막, 및 상기 채널 영역과 부유 게이트 영역 사이의 제 2 절연막을 포함한다. 상기 부유 게이트 영역은 상기 미세 구조의 제조 방법 중 하나의 방법에 의해 형성된 미세 구조이다.
따라서, 상기 미세 구조를 사용한 반도체 소자에 따르면, 상기 미소 입자 및세선 중 하나 이상을 상기 부유 게이트 영역으로서 사용함으로써, 저소비 전력, 고밀도, 및 대용량의 성능이 크게 향상된 비휘발성 메모리를 실현할 수 있다. 더욱이,저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 비휘발성 메모리를 실현할 수 있다. 본 발명의 미세 구조를 사용한 반도체 소자는 단전자 디바이스를 기본으로 하는 양자 도트 또는 양자 세선을 갖는 반도체 소자로서 Si계 대규모 집적회로와 동일한 기판상에 탑재될 수 있다.
일 실시예의 미세 구조를 사용한 반도체 소자는 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이의 채널 영역, 상기 채널 영역으로 흐르는 채널 영역을 제어하는 게이트 영역, 및 상기 채널 영역과 게이트 영역 사이에 위치한 게이트 절연막을 포함한다. 상기 채널 영역은 상기 미세 구조의 제조 방법 중 하나의 방법에 의해 형성된 반도체로 구성된 세선이다.
따라서, 상기 미세 구조를 사용한 반도체 소자에 따르면, 상기 세선을 상기 채널 영역으로서 사용함으로써, 채널 영역은 세선의 연장 방향에 대해 직교하는 방향으로 양자화되어 1차원 전도를 나타낸다. 따라서, 초고속에서 조작이 가능한 트랜지스터를 얻을 수 있기 때문에, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 초고속 트랜지스터를 실현할 수 있다. 본 발명의 미세 구조를 사용한 반도체 소자는 양자 효과 디바이스를 기본으로 하는 양자 세선을 갖는 반도체 소자로서 Si계 대규모 집적회로와 동일한 기판 상에 탑재될 수 있다.
일 실시예의 미세 구조를 사용한 반도체 소자는 상기 미세 구조의 제조 방법 중 하나의 방법에 의해 형성된 반도체로 구성된 미소 입자, 상기 미소 입자를 사이에 두고 형성된 절연막들, 및 상기 절연막들을 사이에 두고 형성된 전극들이 제공된다. 상기 전극간에 전압을 인가함으로써 상기 미소 입자가 발광한다.
따라서, 상기 실시예의 미세 구조를 사용한 반도체 소자에 따르면, 상기 반도체로 구성된 미소 입자를 사이에 두고 형성된 절연막들, 및 상기 절연막들을 사이에 두고 형성된 전극을 제공하여, 미소 입자를 직접 천이형의 밴드 구조로 형성함으로써, 전극 간에 전압 인가시에 미소 입자가 발광하고, 저비용, 고수율 및 고생산성을 보장하고 양산에 알맞은 발광 소자를 실현할 수 있다. 본 발명의 미세 구조를 사용한 반도체 소자는 양자 효과 디바이스를 기본으로 하는 양자 도트를 갖는 반도체로서 Si계 대규모 집적회로와 동일한 기판에 탑재할 수 있다. 본 반도체 소자를 발광 소자 또는 광전 변환 소자로 응용함으로써, 전자 회로 및 광통신 회로의 융합을 실현할 수 있다.
이상, 설명한 바와 같이, 본 발명은 다수의 방법으로 다양할 수 있다는 것은 명백하다. 이러한 변화는 본 발명의 요지 및 범위를 벗어나는 것으로 간주되지 않으며, 본 기술 분야의 당업자에게 있어 명백한 것으로 간주되는 상기 모든 변형은 청구범위의 범위내에 포함된다.

Claims (25)

  1. 반도체 기판 표면의 적어도 일부에 막두께가 두꺼운 영역과 막두께가 얇은 영역을 갖는 절연성 박막을 형성하는 공정; 및
    상기 절연성 박막의 막두께가 얇은 영역에만, 금속 또는 반도체로 이루어진 미소 입자와 세선 중 적어도 하나로 된 미세 구조를 선택적으로 형성하는 공정을 포함하는 미세 구조의 제조 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정에서는 상기 반도체 기판 표면에 절연성 박막을 형성한 후에, 그 절연성 박막 중 일부의 영역만의 두께를 감소시키는 공정을 포함하는 미세 구조의 제조 방법.
  3. 제 1 항에 있어서, 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정에서는 상기 반도체 기판 표면에 상기 두꺼운 영역으로 되는 제 1 부분을 형성하여, 그 제 1 부분의 일부의 영역만을 제거한 후 상기 제 1 부분이 제거된 상기 반도체 기판 표면에 상기 얇은 영역으로 되는 제 2 부분을 형성하는 공정을 포함하는 미세 구조의 제조 방법.
  4. 제 3 항에 있어서, 상기 반도체 기판 표면에 상기 제 1 부분을 형성한 후 상기 제 1 부분을 패턴화하여 상기 반도체 기판 표면의 일부를 노출시킨 다음, 상기 반도체 기판 표면의 노출된 영역을 산화함에 의해 상기 제 2 부분을 형성하는 미세 구조의 제조 방법.
  5. 제 3 항에 있어서, 상기 반도체 기판 표면에 상기 제 1 부분을 형성한 후 상기 제 1 부분을 패턴화하여 상기 반도체 기판 표면의 일부를 노출시킨 다음, 상기 반도체 기판 표면의 노출된 영역상에 상기 제 2 부분을 퇴적하는 미세 구조의 제조 방법.
  6. 제 1 항에 있어서, 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정 전에 상기 반도체 기판 표면에 에지부를 형성하는 공정을 더 포함하며,
    상기 반도체 기판 표면에 절연성 박막을 형성하는 공정은, 상기 에지부가 형성된 상기 반도체 기판 표면을 산화함에 의해 절연성 박막을 형성하여 상기 절연성 박막의 에지부에 다른 영역보다 막두께가 얇은 영역을 형성하는 공정을 포함하는 미세 구조의 제조 방법.
  7. 제 1 항에 있어서, 상기 반도체 기판 표면에 절연성 박막을 형성하는 공정 전에 상기 반도체 기판 표면에 단차 또는 날카로운 에지를 갖는 형상을 형성하는 공정을 더 포함하고,
    상기 반도체 기판 표면에 절연성 박막을 형성하는 공정은, 상기 단차 또는 날카로운 에지를 갖는 형상이 형성된 상기 반도체 기판 표면을 산화함에 의해 절연성 박막을 형성하여, 상기 절연성 박막의 단차 또는 날카로운 에지를 갖는 형상으로 다른 영역보다 막두께가 얇은 영역을 형성하는 공정을 포함하는 미세 구조의 제조 방법.
  8. 제 1 항에 있어서, 상기 절연성 박막의 막두께가 얇은 영역의 표면에만 상기 미세 구조를 형성하는 공정은, 상기 반도체 기판을 반응실 내로 도입하여, 상기 반응실 내부가 1O-6토르 이하의 고진공이 되도록 반응실을 배기한 후, 상기 반응실 내로 원료 가스를 유동시켜 그 원료 가스 분압이 1O-2토르 이하인 압력하에서 상기 절연성 박막의 막두께가 얇은 영역에서만 상기 미세 구조를 기상 성장시키는 공정을 포함하는 미세 구조의 제조 방법.
  9. 제 8 항에 있어서, 상기 미세 구조가 실리콘으로 이루어지고;
    원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4)중 어느 하나가 사용되는 미세 구조의 제조 방법.
  10. 제 8 항에 있어서, 상기 미세 구조는 게르마늄으로 이루어지고;
    원료 가스로는 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 어느 하나가 사용되는 미세 구조의 제조 방법.
  11. 제 8 항에 있어서, 상기 미세 구조는 실리콘게르마늄으로 이루어지고;
    원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 4염화실란(SiCl4) 중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개의 가스의 혼합 가스가 사용되는 미세 구조의 제조 방법.
  12. 제 8 항에 있어서, 상기 미세 구조가 알루미늄으로 이루어지며;
    원료로서 유기 알루미늄이 사용되는 미세 구조의 제조 방법.
  13. 반도체 기판 표면에 에지부를 형성하는 공정;
    상기 반도체 기판 표면의 에지부 이외의 영역에 절연성박막을 형성하는 공정; 및
    상기 에지부의 표면에만 반도체로 이루어진 세선인 미세 구조를 선택적으로 형성하는 공정을 포함하는 미세 구조의 제조 방법.
  14. 제 13 항에 있어서, 상기 에지부 이외의 영역에 절연성 박막을 형성하는 공정은, 상기 에지부가 형성된 반도체 기판을 산화함에 의해 상기 절연성 박막을 형성하고, 상기 절연성 박막의 에지부에 다른 영역보다 막두께가 얇은 영역을 형성한후 상기 절연성 박막을 더욱 에칭함에 의해 상기 에지부의 반도체 표면만을 노출시키는 공정을 포함하는 미세 구조의 제조 방법.
  15. 제 13 항에 있어서, 상기 반도체로 이루어진 세선인 미세 구조를 형성한 후 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속 영역을 산화하여 산화막으로 변질시키는 공정을 더 포함하는 미세 구조의 제조 방법.
  16. 제 15 항에 있어서, 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속영역을 산화하여 산화막으로 변질시키는 공정은, 상기 절연성 박막을 일단 제거한 후 상기 반도체로 이루어진 세선인 미세 구조와 상기 반도체 기판의 접속 영역을 산화하여 산화막으로 변질시키는 공정을 포함하는 미세 구조의 제조 방법.
  17. 제 13 항에 있어서, 상기 에지부의 표면에만 상기 반도체로 이루어진 세선인 미세 구조를 선택적으로 형성하는 공정은, 상기 반도체 기판을 반응실 내부로 도입하여, 상기 반응실내가 1O-6토르 이하의 고진공이 되도록 반응실을 배기한 후, 상기 반응실 내로 원료 가스를 유동시켜 그 원료 가스 분압이 1O-2토르 이하인 압력하에서 상기 에지부의 표면에서만 상기 반도체로 이루어진 세선인 미세 구조를 기상 성장시키는 공정을 포함하는 미세 구조의 제조 방법.
  18. 제 17 항에 있어서, 상기 미세 구조는 실리콘으로 이루어지고;
    원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 테트라클로로실란(SiCl4) 중 1개가 사용되는 미세 구조의 제조 방법.
  19. 제 17 항에 있어서, 상기 미세 구조는 게르마늄으로 이루어지고;
    원료 가스로는 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4) 중 1개가 사용되는 미세 구조의 제조 방법.
  20. 제 17 항에 있어서, 상기 미세 구조는 실리콘게르마늄으로 이루어지고;
    원료 가스로는 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 및 테트라클로로실란(SiCl4) 중 1개의 가스 및 모노게르만(GeH4), 디게르만(Ge2H6) 및 4불화 게르마늄(GeF4)중 1개의 가스의 혼합 가스가 사용되는 미세 구조의 제조 방법.
  21. 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역을 통해 흐르는 채널 전류를 제어하는 게이트 영역, 상기채널 영역과 게이트 영역 사이에 배치된 부유 게이트 영역, 상기 부유 게이트 영역과 게이트 영역 사이에 배치된 제 1 절연막, 및 상기 채널 영역과 부유 게이트 영역 사이에 배치된 제 2 절연막이 제공되며,
    상기 부유 게이트 영역은 청구항 1에 기재된 미세 구조의 제조 방법에 의해 형성된 미세 구조인 반도체 소자.
  22. 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역을 통해 흐르는 채널 전류를 제어하는 게이트 영역, 상기 채널 영역과 게이트 영역 사이에 배치된 부유 게이트 영역, 상기 부유 게이트 영역과 게이트 영역 사이에 배치된 제 1 절연막, 및 상기 채널 영역과 부유 게이트 영역 사이에 배치된 제 2 절연막이 제공되며,
    상기 부유 게이트 영역은 청구항 13항에 기재된 미세 구조의 제조 방법에 의해 형성된 미세 구조인 반도체 소자.
  23. 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역을 통해 흐르는 채널 전류를 제어하는 게이트 영역, 및 상기 채널 영역과 게이트 영역 사이에 배치된 게이트 절연막이 제공되며,
    상기 채널 영역은 청구항 1에 기재된 미세 구조의 제조 방법에 의해 형성된 반도체로 이루어진 세선인 반도체 소자.
  24. 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역을 통해 흐르는 채널 전류를 제어하는 게이트 영역, 및 상기 채널 영역과 게이트 영역 사이에 배치된 게이트 절연막이 제공되며,
    상기 채널 영역은 청구항 13항에 기재된 미세 구조의 제조 방법에 의해 형성된 반도체로 이루어진 세선인 반도체 소자.
  25. 청구항 1에 기재된 미세 구조의 제조 방법에 의해 형성된 반도체로 된 미소 입자, 상기 미소 입자를 사이에 두고 형성된 절연막들, 및 상기 절연막들을 사이에 두고 형성된 전극들이 제공되며,
    상기 전극들 사이에 전압을 인가함으로써 상기 미소 입자가 발광하는 반도체 소자.
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