JPH0878669A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH0878669A JPH0878669A JP20955594A JP20955594A JPH0878669A JP H0878669 A JPH0878669 A JP H0878669A JP 20955594 A JP20955594 A JP 20955594A JP 20955594 A JP20955594 A JP 20955594A JP H0878669 A JPH0878669 A JP H0878669A
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000010419 fine particle Substances 0.000 claims abstract description 40
- 239000002245 particle Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 24
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 7
- 239000011859 microparticle Substances 0.000 claims description 7
- 239000000470 constituent Substances 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- 238000005036 potential barrier Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 2
- 230000005684 electric field Effects 0.000 abstract description 5
- 239000011810 insulating material Substances 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 46
- 239000000758 substrate Substances 0.000 description 24
- 230000004888 barrier function Effects 0.000 description 12
- 230000005012 migration Effects 0.000 description 12
- 238000013508 migration Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005566 electron beam evaporation Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000011856 silicon-based particle Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004469 SiHx Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 206010037660 Pyrexia Diseases 0.000 description 1
- -1 SiHx Chemical class 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【構成】半導体装置は、絶縁膜２上に１０ｎｍ以下（サ
ブ１０ｎｍ）のサイズの導電性の微小粒３を１個もしく
は複数個設置し、その両端にソース電極１１，ドレイン
電極１２を配し、微小粒は絶縁性の材料で埋め込み、そ
の上には制御電極であるゲート電極１０を配する。ゲー
ト電極１０による電界によって、微小粒間のトンネル抵
抗を変化させ、ソース・ドレイン間の電流導通／非導通
を切り換える。 【効果】携帯用エレクトロニクスに必須な高機能，低消
費電力のＬＳＩを実現することが可能になる。
ブ１０ｎｍ）のサイズの導電性の微小粒３を１個もしく
は複数個設置し、その両端にソース電極１１，ドレイン
電極１２を配し、微小粒は絶縁性の材料で埋め込み、そ
の上には制御電極であるゲート電極１０を配する。ゲー
ト電極１０による電界によって、微小粒間のトンネル抵
抗を変化させ、ソース・ドレイン間の電流導通／非導通
を切り換える。 【効果】携帯用エレクトロニクスに必須な高機能，低消
費電力のＬＳＩを実現することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、１個もしくは複数個の
結晶粒をスイッチ部として用いる半導体装置およびその
製造方法に関する。
結晶粒をスイッチ部として用いる半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】ポケット電話，ボッケトコンピュータな
どの携帯用エレクトロニクスの時代を迎えつつある現
在、その心臓部である大規模集積回路（Large Scale In
tegratedcircuit；ＬＳＩ)は、高い性能を提供する超高
集積化と、電池を電源に使える低消費電力化の二つが同
時に求められている。低消費電力化は、具体的には、微
小論理振幅で動作するスイッチング素子，微小電荷量で
記憶するメモリ素子などの開発である。
どの携帯用エレクトロニクスの時代を迎えつつある現
在、その心臓部である大規模集積回路（Large Scale In
tegratedcircuit；ＬＳＩ)は、高い性能を提供する超高
集積化と、電池を電源に使える低消費電力化の二つが同
時に求められている。低消費電力化は、具体的には、微
小論理振幅で動作するスイッチング素子，微小電荷量で
記憶するメモリ素子などの開発である。
【０００３】これらの要請は定性的にはこれまでもあっ
たもので、素子を微細化することでこれらにこたえてき
た。しかし、微細化は従来の素子の動作原理の限界と目
される０.１μｍ の世界に足を踏み入れようとしてい
る。今後は、新しい動作原理の素子を発明し、それを用
いて微細化を進めて行かなければならない。また、その
ための新しい素子製造技術が必要である。
たもので、素子を微細化することでこれらにこたえてき
た。しかし、微細化は従来の素子の動作原理の限界と目
される０.１μｍ の世界に足を踏み入れようとしてい
る。今後は、新しい動作原理の素子を発明し、それを用
いて微細化を進めて行かなければならない。また、その
ための新しい素子製造技術が必要である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、０.
１μｍ 以下のスケールでも通用する動作原理の素子を
提供し、また、その製造方法を提供し、超高集積で低消
費電力なＬＳＩの実現を可能ならしめることにある。
１μｍ 以下のスケールでも通用する動作原理の素子を
提供し、また、その製造方法を提供し、超高集積で低消
費電力なＬＳＩの実現を可能ならしめることにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
０.１μｍ 以下のスケールでありながら無理なく動作す
る素子を提供するために、０.１μｍ 以下のスケールで
得られる物理現象を動作原理として用いる。その動作原
理とは、極微小な粒で得られるクーロン・ブロッケイド
の利用である。
０.１μｍ 以下のスケールでありながら無理なく動作す
る素子を提供するために、０.１μｍ 以下のスケールで
得られる物理現象を動作原理として用いる。その動作原
理とは、極微小な粒で得られるクーロン・ブロッケイド
の利用である。
【０００６】図１に示すように、絶縁膜上に１０ｎｍ以
下（サブ１０ｎｍ）のサイズの導電性の微小粒を１個も
しくは複数個設置し、その両端にソース電極，ドレイン
電極を配し、微小粒は絶縁性の材料で埋め込み、その上
には制御電極であるゲート電極を配した構造とする。た
だし、各微小粒間の間隔は、電子がトンネルによって流
れる程度とし、微小粒間の静電容量Ｃは（ｅ＊ｅ）／２
ｋＴより充分小さくなるようにする。また、ゲート電極
と微小粒との間の静電容量は、Ｃより小さくなるように
しておく。微小粒よりなる超薄膜のシート抵抗は、Ｎ個
の微小粒間にＮｅ／２Ｃより高い電圧を印加したときに
ｈ／４（ｅ＊ｅ）より大きくなるように調整しておく。
ゲート電極による電界によって、微小粒間のトンネル抵
抗を変化させ、ソース・ドレイン間の電流導通／非導通
を切り換える。
下（サブ１０ｎｍ）のサイズの導電性の微小粒を１個も
しくは複数個設置し、その両端にソース電極，ドレイン
電極を配し、微小粒は絶縁性の材料で埋め込み、その上
には制御電極であるゲート電極を配した構造とする。た
だし、各微小粒間の間隔は、電子がトンネルによって流
れる程度とし、微小粒間の静電容量Ｃは（ｅ＊ｅ）／２
ｋＴより充分小さくなるようにする。また、ゲート電極
と微小粒との間の静電容量は、Ｃより小さくなるように
しておく。微小粒よりなる超薄膜のシート抵抗は、Ｎ個
の微小粒間にＮｅ／２Ｃより高い電圧を印加したときに
ｈ／４（ｅ＊ｅ）より大きくなるように調整しておく。
ゲート電極による電界によって、微小粒間のトンネル抵
抗を変化させ、ソース・ドレイン間の電流導通／非導通
を切り換える。
【０００７】本発明の製造方法は、これら量子効果素子
の心臓部である微小粒の形成方法に関するもので、微小
粒を乗せる絶縁膜を所望の温度に加熱しつつ、これに、
微小粒の構成元素からなる原子もしくは分子を気相中か
ら供給する。
の心臓部である微小粒の形成方法に関するもので、微小
粒を乗せる絶縁膜を所望の温度に加熱しつつ、これに、
微小粒の構成元素からなる原子もしくは分子を気相中か
ら供給する。
【０００８】
【作用】まず、本発明の半導体装置における作用につい
て説明し、その後に、本発明の製造方法における作用に
関して説明する。
て説明し、その後に、本発明の製造方法における作用に
関して説明する。
【０００９】本発明の微小粒を用いたスイッチング素子
は、その動作原理に、クーロン・ブロッケイドを利用し
ている。クーロン・ブロッケイドとは、ある物体に電荷
を付与する（帯電させる）には帯電によって物体に生じ
る静電エネルギに相当するだけの電圧を印加しなければ
ならない効果のことである。例えば、電子１個を帯電さ
せるには電子１個によって生じる静電エネルギに相当す
る電圧印加が必要で、それより小さい電圧に対しては物
体は電子を拒絶（ブロック）する。２個目，３個目…、
の帯電に対しても同様で、それぞれ対応する電圧値が離
散的に決まっている。
は、その動作原理に、クーロン・ブロッケイドを利用し
ている。クーロン・ブロッケイドとは、ある物体に電荷
を付与する（帯電させる）には帯電によって物体に生じ
る静電エネルギに相当するだけの電圧を印加しなければ
ならない効果のことである。例えば、電子１個を帯電さ
せるには電子１個によって生じる静電エネルギに相当す
る電圧印加が必要で、それより小さい電圧に対しては物
体は電子を拒絶（ブロック）する。２個目，３個目…、
の帯電に対しても同様で、それぞれ対応する電圧値が離
散的に決まっている。
【００１０】このことは、これらの電圧値を用いて素子
を動作させれば、電子を一つ一つ離散的に扱えることを
意味している。但し、これまでのエレクトロニクスが扱
ってきた素子のサイズでは、電子１個の帯電による静電
エネルギの増量（ｅ＊ｅ）／２Ｃがたいへん小さく、室
温の熱エネルギｋＴ（Ｔ＝３００Ｋ）に埋もれてしまっ
て、この効果を利用することはできない。物体のサイズ
が１０ｎｍ以下（サブ１０ｎｍ）の極めて小さな領域で
のみ、Ｃの減少によって(ｅ＊ｅ)／２ＣがｋＴ（Ｔ＝３
００Ｋ）より充分大きくなることから、この効果を素子
に利用できる。
を動作させれば、電子を一つ一つ離散的に扱えることを
意味している。但し、これまでのエレクトロニクスが扱
ってきた素子のサイズでは、電子１個の帯電による静電
エネルギの増量（ｅ＊ｅ）／２Ｃがたいへん小さく、室
温の熱エネルギｋＴ（Ｔ＝３００Ｋ）に埋もれてしまっ
て、この効果を利用することはできない。物体のサイズ
が１０ｎｍ以下（サブ１０ｎｍ）の極めて小さな領域で
のみ、Ｃの減少によって(ｅ＊ｅ)／２ＣがｋＴ（Ｔ＝３
００Ｋ）より充分大きくなることから、この効果を素子
に利用できる。
【００１１】本発明の素子は、クーロン・ブロッケイド
状態と非クーロン・ブロッケイド状態を遷移させること
により微小論理振幅のスイッチング動作を行う。以下に
その詳細を説明する。
状態と非クーロン・ブロッケイド状態を遷移させること
により微小論理振幅のスイッチング動作を行う。以下に
その詳細を説明する。
【００１２】図１に示すように、複数個の導電性微小粒
を絶縁膜上に配し、かつ、それらの間隔を３ｎｍ以下に
しておくと、それらの間にはトンネル電流が流れること
が期待される。
を絶縁膜上に配し、かつ、それらの間隔を３ｎｍ以下に
しておくと、それらの間にはトンネル電流が流れること
が期待される。
【００１３】ただし、トンネル抵抗Ｒが量子抵抗ｈ／４
（ｅ＊ｅ）よりも大きい場合には、ケイ・ケイ・リカレ
フ（アイビーエム・ジャーナル・オブ・リサーチ・アン
ド・ディベロップメント、第３２巻１９８８年第１号１
４４頁）によって指摘されているように、粒のサイズが
小さく、微小粒間の静電容量が小さくなると、微小粒中
の１個の電子の静電エネルギ(ｅ＊ｅ)／２Ｃが熱エネル
ギｋＴ(Ｔ＝３００Ｋ)より大きくなってクーロン・ブロ
ッケイド効果が顕在化し、Ｖ＜ｅ／２Ｃ（クーロン・ギ
ャップ）のバイアス範囲において、トンネル電流は遮断
される。端子間方向にＮ個の微小粒がある場合には、ユ
ー・ガイゲンミュラーとジー・シェーンらによって論じ
られているように（ユーロフィジックス・レターズ第１
０巻１９８９年第８号７６５頁）、Ｖ＜Ｎｅ／２Ｃのバ
イアス範囲においてこの電流は遮断される。
（ｅ＊ｅ）よりも大きい場合には、ケイ・ケイ・リカレ
フ（アイビーエム・ジャーナル・オブ・リサーチ・アン
ド・ディベロップメント、第３２巻１９８８年第１号１
４４頁）によって指摘されているように、粒のサイズが
小さく、微小粒間の静電容量が小さくなると、微小粒中
の１個の電子の静電エネルギ(ｅ＊ｅ)／２Ｃが熱エネル
ギｋＴ(Ｔ＝３００Ｋ)より大きくなってクーロン・ブロ
ッケイド効果が顕在化し、Ｖ＜ｅ／２Ｃ（クーロン・ギ
ャップ）のバイアス範囲において、トンネル電流は遮断
される。端子間方向にＮ個の微小粒がある場合には、ユ
ー・ガイゲンミュラーとジー・シェーンらによって論じ
られているように（ユーロフィジックス・レターズ第１
０巻１９８９年第８号７６５頁）、Ｖ＜Ｎｅ／２Ｃのバ
イアス範囲においてこの電流は遮断される。
【００１４】Ｒ＜ｈ／４（ｅ＊ｅ）の場合には、荷電状
態の量子ゆらぎが増大するため電子は微小粒中に局在で
きずに、即ち、微小粒相互の波動関数の重なりあいが多
くなって微小粒群が実効的に一体化するため、クーロン
・ブロッケイドは破れて、Ｖ＜Ｎｅ／２Ｃのバイアス範
囲においても電流が流れるようになる。
態の量子ゆらぎが増大するため電子は微小粒中に局在で
きずに、即ち、微小粒相互の波動関数の重なりあいが多
くなって微小粒群が実効的に一体化するため、クーロン
・ブロッケイドは破れて、Ｖ＜Ｎｅ／２Ｃのバイアス範
囲においても電流が流れるようになる。
【００１５】そこで、本発明のスイッチング素子は、ゲ
ート電圧によりトンネル障壁の障壁高さを変化させ、ト
ンネル抵抗を量子抵抗の前後に変調する。これにより、
微小粒群よりなるチャネル部においてクーロン・ブロッ
ケイドをオン／オフし、ソース・ドレイン間の導通をオ
ン／オフするものである。
ート電圧によりトンネル障壁の障壁高さを変化させ、ト
ンネル抵抗を量子抵抗の前後に変調する。これにより、
微小粒群よりなるチャネル部においてクーロン・ブロッ
ケイドをオン／オフし、ソース・ドレイン間の導通をオ
ン／オフするものである。
【００１６】トンネル障壁の障壁高さの制御は、以下に
述べる作用にて行う。ゲート電極に電圧を印加すれば、
ゲート電極と接地電極の間で電位は、微小粒のない領域
では図３（ａ）に示すように直線的に変化する。この
時、微小粒のある領域では電極間で、図３（ｂ）に示す
ように電位変化が生じる。微小粒の存在により電位変化
が歪んでいる。導電性の微小粒で電界が緩和され、その
ぶん両端の絶縁性の膜中における電界強度が増加した。
両者を重ねあわせて描けば、図３（ｃ）に示すようにな
る。矢印で示すように、微小粒の端部における電子エネ
ルギは、隣接する微小粒のない領域に比べ相対的に高
い。すなわち、微小粒の端部で、絶縁性の膜によるポテ
ンシャル障壁（トンネル障壁）が低下した。このように
して、本発明のスイッチング素子は、ゲート電圧によ
り、微小粒間のトンネル障壁を変化（低下）させる。
述べる作用にて行う。ゲート電極に電圧を印加すれば、
ゲート電極と接地電極の間で電位は、微小粒のない領域
では図３（ａ）に示すように直線的に変化する。この
時、微小粒のある領域では電極間で、図３（ｂ）に示す
ように電位変化が生じる。微小粒の存在により電位変化
が歪んでいる。導電性の微小粒で電界が緩和され、その
ぶん両端の絶縁性の膜中における電界強度が増加した。
両者を重ねあわせて描けば、図３（ｃ）に示すようにな
る。矢印で示すように、微小粒の端部における電子エネ
ルギは、隣接する微小粒のない領域に比べ相対的に高
い。すなわち、微小粒の端部で、絶縁性の膜によるポテ
ンシャル障壁（トンネル障壁）が低下した。このように
して、本発明のスイッチング素子は、ゲート電圧によ
り、微小粒間のトンネル障壁を変化（低下）させる。
【００１７】トンネル障壁高さが減少すれば、図４に示
すように、トンネル確率は指数関数的に増加、即ち、ト
ンネル抵抗は指数関数的に減少する。この図は、ポテン
シャル障壁を矩形で近似し１次元のシュレディンガー(S
chrodinger）の波動方程式を解いたものである。なお、
実際の動作条件では、ソース・ドレイン間に電圧がかか
るので、図５（ａ）に示すように障壁の上部が三角形に
薄くなり、さらに鏡像効果も働くので、トンネル確率は
これより大きくなると考えられる。また、例えば、水素
化アモルファスＳｉ(エネルギ・ギャップ；１.６ｅＶ）
など障壁高さの低い膜をトンネル障壁に用いた場合は、
図５（ｂ）に示すように、ソース・ドレイン間電圧によ
り障壁が三角形になる。
すように、トンネル確率は指数関数的に増加、即ち、ト
ンネル抵抗は指数関数的に減少する。この図は、ポテン
シャル障壁を矩形で近似し１次元のシュレディンガー(S
chrodinger）の波動方程式を解いたものである。なお、
実際の動作条件では、ソース・ドレイン間に電圧がかか
るので、図５（ａ）に示すように障壁の上部が三角形に
薄くなり、さらに鏡像効果も働くので、トンネル確率は
これより大きくなると考えられる。また、例えば、水素
化アモルファスＳｉ(エネルギ・ギャップ；１.６ｅＶ）
など障壁高さの低い膜をトンネル障壁に用いた場合は、
図５（ｂ）に示すように、ソース・ドレイン間電圧によ
り障壁が三角形になる。
【００１８】ゲート電圧によるトンネル抵抗の変化は、
図６に示すようにファウラー・ノルドハイム電流の変化
として計算することができるが、この場合も指数関数的
に減少する。即ち、いずれにしても、トンネル障壁のわ
ずかな変化によってトンネル抵抗は敏感に変化する。
図６に示すようにファウラー・ノルドハイム電流の変化
として計算することができるが、この場合も指数関数的
に減少する。即ち、いずれにしても、トンネル障壁のわ
ずかな変化によってトンネル抵抗は敏感に変化する。
【００１９】このトンネル抵抗の変化域を量子抵抗をま
たがるように設定しておけば、チャネルで、ゲートのわ
ずかな電圧振幅により、クーロン・ブロッケイド／非ク
ーロン・ブロッケイド遷移を起こすことができ、小さな
論理振幅でオン／オフするスイッチング素子が実現でき
る。
たがるように設定しておけば、チャネルで、ゲートのわ
ずかな電圧振幅により、クーロン・ブロッケイド／非ク
ーロン・ブロッケイド遷移を起こすことができ、小さな
論理振幅でオン／オフするスイッチング素子が実現でき
る。
【００２０】次に、本発明の製造方法における作用に関
し、説明する。微小粒を用いた量子効果素子の作製を考
えた場合、新たに必要な製造技術は、微小粒を、特に粒
径に関し精度よく形成する方法である。その他の、例え
ば電極の形成等は、従来技術の高度化で対応できる。
し、説明する。微小粒を用いた量子効果素子の作製を考
えた場合、新たに必要な製造技術は、微小粒を、特に粒
径に関し精度よく形成する方法である。その他の、例え
ば電極の形成等は、従来技術の高度化で対応できる。
【００２１】本発明の製造方法は、微小粒を乗せる絶縁
膜を所望の温度に加熱しつつ、これに、微小粒の構成元
素からなる原子もしくは分子を気相中から供給する。絶
縁膜を昇温しておくことにより、膜上に供給した構成元
素に熱エネルギを与え、膜上移動（マイグレーショ
ン）、マイグレーションの結果としての出会ったＳｉど
うしの凝集を可能にする。微小粒の構成元素の供給をそ
の元素よりなる原子・分子の形で行うことにより、粒径
の基板温度依存性を小さくすることができる。
膜を所望の温度に加熱しつつ、これに、微小粒の構成元
素からなる原子もしくは分子を気相中から供給する。絶
縁膜を昇温しておくことにより、膜上に供給した構成元
素に熱エネルギを与え、膜上移動（マイグレーショ
ン）、マイグレーションの結果としての出会ったＳｉど
うしの凝集を可能にする。微小粒の構成元素の供給をそ
の元素よりなる原子・分子の形で行うことにより、粒径
の基板温度依存性を小さくすることができる。
【００２２】一例として、原料純度，パッシベーショ
ン，加工技術体系の充実などの点から量子効果素子用の
材料としても大いに期待されるＳｉで微小粒を形成する
場合の粒径の基板温度依存性を図２に示す。縦軸はマイ
グレーション長であるが、マイグレーションが終了した
時点で凝集が生じＳｉ粒が発生するので、マイグレーシ
ョン長はおおよそＳｉ粒の発生間隔に相当し、間隔いっ
ぱいにＳｉ粒を成長させたときの粒径にも相当する。
ン，加工技術体系の充実などの点から量子効果素子用の
材料としても大いに期待されるＳｉで微小粒を形成する
場合の粒径の基板温度依存性を図２に示す。縦軸はマイ
グレーション長であるが、マイグレーションが終了した
時点で凝集が生じＳｉ粒が発生するので、マイグレーシ
ョン長はおおよそＳｉ粒の発生間隔に相当し、間隔いっ
ぱいにＳｉ粒を成長させたときの粒径にも相当する。
【００２３】さて、ＳｉＨｘなどの化合物として供給す
ると、ＳｉＨｘを基板上でＳｉとそれ以外に分解するた
めのエネルギが必要なため、活性化エネルギが約３.５
ｅＶと大きくなり、粒径の温度依存性は図２に示すよう
に顕著になる。したがって、この場合は、微小粒形成中
のわずかな温度ゆらぎで粒径が変化してしまう。一方、
分子ビーム堆積法でＳｉを原子の形で供給すれば、分解
の必要がなくなるため、活性化エネルギは約０.１ｅＶ
と小さくなり、温度ゆらぎの影響が低減でき、精度よく
微小粒が形成できる。
ると、ＳｉＨｘを基板上でＳｉとそれ以外に分解するた
めのエネルギが必要なため、活性化エネルギが約３.５
ｅＶと大きくなり、粒径の温度依存性は図２に示すよう
に顕著になる。したがって、この場合は、微小粒形成中
のわずかな温度ゆらぎで粒径が変化してしまう。一方、
分子ビーム堆積法でＳｉを原子の形で供給すれば、分解
の必要がなくなるため、活性化エネルギは約０.１ｅＶ
と小さくなり、温度ゆらぎの影響が低減でき、精度よく
微小粒が形成できる。
【００２４】マイグレーション長は、図２よりわかるよ
うに、マイグレーション種の供給速度（堆積速度）を変
えることによってコントロールすることができる。供給
速度（堆積速度）を上げれば、単位面積当たりに存在す
るマイグレーション種の数が増加し、互いに出会う確率
が増加する。わずかの移動で他のマイグレーション種と
合体し凝集体となってマイグレーションが終了するの
で、マイグレーション長が短くなる。
うに、マイグレーション種の供給速度（堆積速度）を変
えることによってコントロールすることができる。供給
速度（堆積速度）を上げれば、単位面積当たりに存在す
るマイグレーション種の数が増加し、互いに出会う確率
が増加する。わずかの移動で他のマイグレーション種と
合体し凝集体となってマイグレーションが終了するの
で、マイグレーション長が短くなる。
【００２５】
（実施例１）本発明の製造方法を用いて、本発明の半導
体装置、即ち、Ｓｉ微小粒をチャネルに使ったスイッチ
ング素子を作製した例について述べる。
体装置、即ち、Ｓｉ微小粒をチャネルに使ったスイッチ
ング素子を作製した例について述べる。
【００２６】抵抗率０.００３Ωcm の低抵抗Ｓｉウェハ
１を用い、通常の選択酸化法により、素子形成領域以外
の表面に厚さ２５０ｎｍの酸化膜を形成し、素子分離領
域とした（図７（ａ））。次に、このウェハを酸素雰囲
気中で熱処理し、素子形成領域の表面に厚さ４ｎｍのＳ
ｉＯ2 膜２を形成した（図７（ｂ））。これを超高真空
槽に導入して６００℃に加熱し、この温度に保持しなが
ら、電子ビーム蒸着法により、基板のＳｉＯ2 膜２表面
へ０.０４ｎｍ／ｓ の堆積速度でＳｉ原子を供給した。
これにより、ＳｉＯ2 膜２上に直径６ｎｍ，高さ３ｎｍ
の半球形Ｓｉ結晶粒３を２ｎｍの間隔で形成した（図７
（ｃ））。
１を用い、通常の選択酸化法により、素子形成領域以外
の表面に厚さ２５０ｎｍの酸化膜を形成し、素子分離領
域とした（図７（ａ））。次に、このウェハを酸素雰囲
気中で熱処理し、素子形成領域の表面に厚さ４ｎｍのＳ
ｉＯ2 膜２を形成した（図７（ｂ））。これを超高真空
槽に導入して６００℃に加熱し、この温度に保持しなが
ら、電子ビーム蒸着法により、基板のＳｉＯ2 膜２表面
へ０.０４ｎｍ／ｓ の堆積速度でＳｉ原子を供給した。
これにより、ＳｉＯ2 膜２上に直径６ｎｍ，高さ３ｎｍ
の半球形Ｓｉ結晶粒３を２ｎｍの間隔で形成した（図７
（ｃ））。
【００２７】ついで、ＳｉＨ4 ，Ｏ2 ，ＰＨ3 ，Ｂ2Ｈ5
を原料ガスに用いた化学気相堆積法（Chemical Vapor D
ｅposition；ＣＶＤ）によりボロン／リン添加ガラス４
を堆積し、これを８００℃の熱処理によるリフローで表
面を平坦化し、半球形Ｓｉ結晶粒３のないところで厚さ
７ｎｍ、あるところで厚さ４ｎｍとした（図８（ａ))。
を原料ガスに用いた化学気相堆積法（Chemical Vapor D
ｅposition；ＣＶＤ）によりボロン／リン添加ガラス４
を堆積し、これを８００℃の熱処理によるリフローで表
面を平坦化し、半球形Ｓｉ結晶粒３のないところで厚さ
７ｎｍ、あるところで厚さ４ｎｍとした（図８（ａ))。
【００２８】この上に、低抵抗の多結晶Ｓｉ５をＣＶＤ
法により堆積し、マスクを用いたドライエッチングによ
りゲート電極６の形状に成形した（図８（Ｂ））。
法により堆積し、マスクを用いたドライエッチングによ
りゲート電極６の形状に成形した（図８（Ｂ））。
【００２９】この後、ＳｉＨ4とアンモニア・ガスを原
料ガスに用いたＣＶＤによりＳi3Ｎ4膜７を堆積した
（図８（ｃ））。これに異方性のドライエッチングをか
け、ゲート電極６の側壁部に付着した一部のＳｉ3Ｎ4７
を除き、Ｓｉ3Ｎ4膜７を除去した（図９（ａ））。酸素
雰囲気中で８００℃の熱処理することにより、Ｓｉ露出
部を酸化した（図９（ｂ））。この時、酸化膜２中にも
酸素が少々進入するため、薄い酸化膜で覆われたＳｉ微
小粒３や、その下方のＳｉ基板１の一部も酸化される。
ゲート電極６下のＳｉ微小粒３は、ゲート電極６がマス
クとして作用するので、酸化されない。この試料を低濃
度水溶液に浸してＳｉＯ2 ２を軽くエッチングし、図９
（ｃ）に示す構造とした。
料ガスに用いたＣＶＤによりＳi3Ｎ4膜７を堆積した
（図８（ｃ））。これに異方性のドライエッチングをか
け、ゲート電極６の側壁部に付着した一部のＳｉ3Ｎ4７
を除き、Ｓｉ3Ｎ4膜７を除去した（図９（ａ））。酸素
雰囲気中で８００℃の熱処理することにより、Ｓｉ露出
部を酸化した（図９（ｂ））。この時、酸化膜２中にも
酸素が少々進入するため、薄い酸化膜で覆われたＳｉ微
小粒３や、その下方のＳｉ基板１の一部も酸化される。
ゲート電極６下のＳｉ微小粒３は、ゲート電極６がマス
クとして作用するので、酸化されない。この試料を低濃
度水溶液に浸してＳｉＯ2 ２を軽くエッチングし、図９
（ｃ）に示す構造とした。
【００３０】再び、低抵抗の多結晶Ｓｉ５をＣＶＤ法に
より堆積し、マスクを用いたドライエッチングによりソ
ース電極８，ドレイン電極９に成形した（図１０
（ａ））。この後、集積回路の製造工程で通常に用いら
れる配線及びパッシベーション膜形成技術を用いて、ゲ
ート，ソース，ドレインの配線を形成し、また、基板裏
面にオーム性接触の電極を形成し、それぞれ、ゲート端
子１０，ソース端子１１，ドレイン端子１２，基板電位
端子１３とした（図１０（ｂ））。
より堆積し、マスクを用いたドライエッチングによりソ
ース電極８，ドレイン電極９に成形した（図１０
（ａ））。この後、集積回路の製造工程で通常に用いら
れる配線及びパッシベーション膜形成技術を用いて、ゲ
ート，ソース，ドレインの配線を形成し、また、基板裏
面にオーム性接触の電極を形成し、それぞれ、ゲート端
子１０，ソース端子１１，ドレイン端子１２，基板電位
端子１３とした（図１０（ｂ））。
【００３１】基板電位端子１３およびソース端子１１を
接地し、ゲート端子１０に負，ドレイン端子１２に正の
電圧を印加してこの半導体装置の動作を調べたところ、
0.21Ｖのわずかなゲート電圧振幅でドレイン電流がオン
／オフし、所望の微小論理振幅の半導体装置が得られた
ことを確認した。
接地し、ゲート端子１０に負，ドレイン端子１２に正の
電圧を印加してこの半導体装置の動作を調べたところ、
0.21Ｖのわずかなゲート電圧振幅でドレイン電流がオン
／オフし、所望の微小論理振幅の半導体装置が得られた
ことを確認した。
【００３２】（実施例２）本発明の製造方法を用いて、
本発明の半導体装置、即ち、Ｓｉ微小粒をチャネルに使
ったスイッチング素子を作製した例について述べる。石
英（ＳｉＯ2 ）基板上に形成した点が、半導体（Ｓｉ）
基板上に形成した実施例１との違いである。
本発明の半導体装置、即ち、Ｓｉ微小粒をチャネルに使
ったスイッチング素子を作製した例について述べる。石
英（ＳｉＯ2 ）基板上に形成した点が、半導体（Ｓｉ）
基板上に形成した実施例１との違いである。
【００３３】厚さ０.５mmの石英(ＳｉＯ2)ウェハ１４上
に、低抵抗の多結晶Ｓｉ５をＣＶＤ法により堆積し、マ
スクを用いたドライエッチングにより、ゲート電極６に
成形した。この上に、ＳｉＨ4 ，Ｏ2 を原料ガスに用い
たＣＶＤにより、ＳｉＯ2 膜２を厚さ３００ｎｍ堆積
し、マスクを用いたドライエッチングで一部これを除去
してここを素子形成領域とし、他を素子分離領域とした
（図１１（ａ））。次に、再びＣＶＤ法により厚さ４ｎ
ｍのＳｉＯ2 膜２を堆積した（図１１（ｂ））。これを
超高真空槽に導入して６００℃に加熱し、この温度に保
持しながら、電子ビーム蒸着法により、基板のＳｉＯ2
膜２表面へ０.０４ｎｍ／ｓ の堆積速度でＳｉ原子を供
給した。これにより、ＳｉＯ2 膜２上に直径６ｎｍ，高
さ３ｎｍの半球形Ｓｉ結晶粒３を２ｎｍの間隔で形成し
た（図１１（ｃ））。
に、低抵抗の多結晶Ｓｉ５をＣＶＤ法により堆積し、マ
スクを用いたドライエッチングにより、ゲート電極６に
成形した。この上に、ＳｉＨ4 ，Ｏ2 を原料ガスに用い
たＣＶＤにより、ＳｉＯ2 膜２を厚さ３００ｎｍ堆積
し、マスクを用いたドライエッチングで一部これを除去
してここを素子形成領域とし、他を素子分離領域とした
（図１１（ａ））。次に、再びＣＶＤ法により厚さ４ｎ
ｍのＳｉＯ2 膜２を堆積した（図１１（ｂ））。これを
超高真空槽に導入して６００℃に加熱し、この温度に保
持しながら、電子ビーム蒸着法により、基板のＳｉＯ2
膜２表面へ０.０４ｎｍ／ｓ の堆積速度でＳｉ原子を供
給した。これにより、ＳｉＯ2 膜２上に直径６ｎｍ，高
さ３ｎｍの半球形Ｓｉ結晶粒３を２ｎｍの間隔で形成し
た（図１１（ｃ））。
【００３４】この上に、ＳｉＨ4 とアンモニア・ガスを
原料ガスに用いたＣＶＤによりＳｉ3Ｎ4膜７を堆積した
（図１２（ａ））。マスクを用いた異方性のドライエッ
チングにより、このＳｉ3Ｎ4膜７の一部を局所的に除去
し、図１２（ｂ）に示すようにゲート電極６の両脇に開
口部を形成した。この後、再び、低抵抗の多結晶Ｓｉ５
をＣＶＤ法により堆積し、マスクを用いたドライエッチ
ングによりソース電極８，ドレイン電極９に成形した
（図１２（ｃ））。
原料ガスに用いたＣＶＤによりＳｉ3Ｎ4膜７を堆積した
（図１２（ａ））。マスクを用いた異方性のドライエッ
チングにより、このＳｉ3Ｎ4膜７の一部を局所的に除去
し、図１２（ｂ）に示すようにゲート電極６の両脇に開
口部を形成した。この後、再び、低抵抗の多結晶Ｓｉ５
をＣＶＤ法により堆積し、マスクを用いたドライエッチ
ングによりソース電極８，ドレイン電極９に成形した
（図１２（ｃ））。
【００３５】この後、集積回路の製造工程で通常に用い
られる配線及びパッシベーション膜形成技術を用いて、
ゲート，ソース，ドレインの配線を形成し、それぞれ、
ゲート端子１０，ソース端子１１，ドレイン端子１２と
した（図１３）。
られる配線及びパッシベーション膜形成技術を用いて、
ゲート，ソース，ドレインの配線を形成し、それぞれ、
ゲート端子１０，ソース端子１１，ドレイン端子１２と
した（図１３）。
【００３６】ソース端子１１を接地し、ゲート端子１０
に正，ドレイン端子１２に正の電圧を印加してこの半導
体装置の動作を調べたところ、０.２７Ｖ のわずかなゲ
ート電圧振幅でドレイン電流がオン／オフし、所望の微
小論理振幅の半導体装置が得られたことを確認した。
に正，ドレイン端子１２に正の電圧を印加してこの半導
体装置の動作を調べたところ、０.２７Ｖ のわずかなゲ
ート電圧振幅でドレイン電流がオン／オフし、所望の微
小論理振幅の半導体装置が得られたことを確認した。
【００３７】実施例１では基板電位の電極を設け、ゲー
トから見たチャネルの裏側の電位を接地電位に固定し
た。本実施例では、このようなチャネル裏面の電位を制
御する電極を設けていないが、この場合でもチャネル裏
面直近では、実施例１の素子同様に、電気力線がチャネ
ル面から垂直に出ているので、特に問題はない。但し、
周囲電界の影響を受けやすくなってはいるので、高度な
信頼性が求められる応用では裏面電位の制御電極を設置
することがのぞましい。
トから見たチャネルの裏側の電位を接地電位に固定し
た。本実施例では、このようなチャネル裏面の電位を制
御する電極を設けていないが、この場合でもチャネル裏
面直近では、実施例１の素子同様に、電気力線がチャネ
ル面から垂直に出ているので、特に問題はない。但し、
周囲電界の影響を受けやすくなってはいるので、高度な
信頼性が求められる応用では裏面電位の制御電極を設置
することがのぞましい。
【００３８】なお、本実施例で示したように、本発明の
半導体装置は、基板材料を特に選ばず、ガラス基板，Ｓ
ｉＣやダイヤモンドなど高熱伝導率の絶縁基板、あるい
は異種半導体、更に金属基板上に形成することも可能で
ある。超高集積メモリはもちろんのこと、フラットパネ
ル・ディスプレイ，ＧａＡｓ等の発光材料基板を用いた
光／電気ＬＳＩ等、多様な用途が考えられる。
半導体装置は、基板材料を特に選ばず、ガラス基板，Ｓ
ｉＣやダイヤモンドなど高熱伝導率の絶縁基板、あるい
は異種半導体、更に金属基板上に形成することも可能で
ある。超高集積メモリはもちろんのこと、フラットパネ
ル・ディスプレイ，ＧａＡｓ等の発光材料基板を用いた
光／電気ＬＳＩ等、多様な用途が考えられる。
【００３９】（実施例３）本発明の製造方法を用いて、
本発明の半導体装置、即ち、Ｓｉ微小粒をチャネルに使
ったスイッチング素子を作製した例について述べる。ソ
ース・ドレインの作製を、チャネル，ゲートの作製に先
だって行った点が、チャネルから作製を始めた実施例１
との違いである。
本発明の半導体装置、即ち、Ｓｉ微小粒をチャネルに使
ったスイッチング素子を作製した例について述べる。ソ
ース・ドレインの作製を、チャネル，ゲートの作製に先
だって行った点が、チャネルから作製を始めた実施例１
との違いである。
【００４０】抵抗率０.００３Ωcm の低抵抗Ｓｉウェハ
１を用い、通常の選択酸化法により、素子形成領域以外
の表面に厚さ２５０ｎｍの酸化膜を形成し、素子分離領
域とした（図７（ａ））。次に、このウェハを酸素雰囲
気中で熱処理し、素子形成領域の表面に厚さ４ｎｍのＳ
ｉＯ2 膜２を形成した（図７（ｂ））。この上に、ＣＶ
Ｄ法により厚さ１００ｎｍのタングステン膜１８を堆積
し、これをマスクを用いたドライ・エッチングにより図
１４（ａ）に示すようにパターニングした。これらは最
終的にはそれぞれソース，ドレインとして用いる。
１を用い、通常の選択酸化法により、素子形成領域以外
の表面に厚さ２５０ｎｍの酸化膜を形成し、素子分離領
域とした（図７（ａ））。次に、このウェハを酸素雰囲
気中で熱処理し、素子形成領域の表面に厚さ４ｎｍのＳ
ｉＯ2 膜２を形成した（図７（ｂ））。この上に、ＣＶ
Ｄ法により厚さ１００ｎｍのタングステン膜１８を堆積
し、これをマスクを用いたドライ・エッチングにより図
１４（ａ）に示すようにパターニングした。これらは最
終的にはそれぞれソース，ドレインとして用いる。
【００４１】試料を超高真空槽に導入して６００℃に加
熱し、この温度に保持しながら、電子ビーム蒸着法によ
り、基板のＳｉＯ2 膜２表面へ０.０４ｎｍ／ｓ の堆積
速度でＳｉ原子を供給した。これにより、試料表面に直
径６ｎｍ，高さ３ｎｍの半球形Ｓｉ結晶粒３を２ｎｍの
間隔で形成した。この後、ＳｉＨ4 ，Ｏ2 ，ＰＨ3 ，Ｂ
2Ｈ5を原料ガスに用いた化学気相堆積法によりボロン／
リン添加ガラス４を堆積し、これを８００℃の熱処理に
よるリフローで表面を平坦化し、半球形Ｓｉ結晶粒３の
ないところで厚さ７ｎｍ，あるところで厚さ４ｎｍとし
た(図１４(ｂ))。
熱し、この温度に保持しながら、電子ビーム蒸着法によ
り、基板のＳｉＯ2 膜２表面へ０.０４ｎｍ／ｓ の堆積
速度でＳｉ原子を供給した。これにより、試料表面に直
径６ｎｍ，高さ３ｎｍの半球形Ｓｉ結晶粒３を２ｎｍの
間隔で形成した。この後、ＳｉＨ4 ，Ｏ2 ，ＰＨ3 ，Ｂ
2Ｈ5を原料ガスに用いた化学気相堆積法によりボロン／
リン添加ガラス４を堆積し、これを８００℃の熱処理に
よるリフローで表面を平坦化し、半球形Ｓｉ結晶粒３の
ないところで厚さ７ｎｍ，あるところで厚さ４ｎｍとし
た(図１４(ｂ))。
【００４２】再び、タングステン膜１８をＣＶＤ法によ
り堆積し、マスクを用いたドライエッチングでゲート電
極６の形状に成形した（図１４（ｃ））。
り堆積し、マスクを用いたドライエッチングでゲート電
極６の形状に成形した（図１４（ｃ））。
【００４３】層間絶縁膜としてＳｉＯ2 膜２をＣＶＤ法
により堆積し（図１５（ａ））、集積回路の製造工程で
通常に行われるとおり、配線（図１５（ｂ））及びパッ
シベーション膜形成を行い（図１５（ｃ））、ゲート端
子１０，ソース端子１１，ドレイン端子１２，基板電位
端子１３を形成した（図１５（ｃ））。
により堆積し（図１５（ａ））、集積回路の製造工程で
通常に行われるとおり、配線（図１５（ｂ））及びパッ
シベーション膜形成を行い（図１５（ｃ））、ゲート端
子１０，ソース端子１１，ドレイン端子１２，基板電位
端子１３を形成した（図１５（ｃ））。
【００４４】基板電位端子１３およびソース端子１１を
接地し、ゲート端子１０に負，ドレイン端子１２に正の
電圧を印加してこの半導体装置の動作を調べたところ、
実施例１と同様、わずかなゲート電圧振幅でドレイン電
流がオン／オフし、所望の微小論理振幅の半導体装置が
得られたことが確認できた。
接地し、ゲート端子１０に負，ドレイン端子１２に正の
電圧を印加してこの半導体装置の動作を調べたところ、
実施例１と同様、わずかなゲート電圧振幅でドレイン電
流がオン／オフし、所望の微小論理振幅の半導体装置が
得られたことが確認できた。
【００４５】（実施例４）本発明の製造方法を用いて、
Ｓｉ微小粒を記憶情報格納部に使ったメモリ素子を作製
した例について述べる。ここで述べるメモリ素子は、特
願平5−291638 号明細書に示された半導体装置であり、
その構成は図１６に示すとおりである。構造の大略は、
Ｓｉ−ＬＳＩで広く用いられているＭＯＳ（Metal-Oxid
e-Semiconductor）型ＦＥＴ（Field-Effect-Transisto
r）と共通する。このメモリ素子の構造上の特徴は、ゲ
ート酸化膜中に、サブ１０ｎｍサイズの微小な導電性材
料の粒が、多数、シート状に挿入されていることであ
る。ゲート電圧によって、電子をチャネルから微小粒に
注入したり、引き抜いたりする。微小粒における電子の
有無でチャネルの電位が変わるので、これを記憶の１，
０に対応させる。微小粒がサブ１０ｎｍサイズなので、
クーロン・ブロッケイドが生じ、電子は１個ずつ出入り
する。即ち、１電子メモリが可能で、超低消費電力で動
作する。
Ｓｉ微小粒を記憶情報格納部に使ったメモリ素子を作製
した例について述べる。ここで述べるメモリ素子は、特
願平5−291638 号明細書に示された半導体装置であり、
その構成は図１６に示すとおりである。構造の大略は、
Ｓｉ−ＬＳＩで広く用いられているＭＯＳ（Metal-Oxid
e-Semiconductor）型ＦＥＴ（Field-Effect-Transisto
r）と共通する。このメモリ素子の構造上の特徴は、ゲ
ート酸化膜中に、サブ１０ｎｍサイズの微小な導電性材
料の粒が、多数、シート状に挿入されていることであ
る。ゲート電圧によって、電子をチャネルから微小粒に
注入したり、引き抜いたりする。微小粒における電子の
有無でチャネルの電位が変わるので、これを記憶の１，
０に対応させる。微小粒がサブ１０ｎｍサイズなので、
クーロン・ブロッケイドが生じ、電子は１個ずつ出入り
する。即ち、１電子メモリが可能で、超低消費電力で動
作する。
【００４６】抵抗率１０Ωcm，導電型ｐ型のＳｉウェハ
１上に、通常の選択酸化法を用いて素子分離領域を形成
した。さらに、熱酸化法により、素子形成領域の表面に
厚さ５ｎｍのＳｉＯ2 膜２を形成した。これを超高真空
槽に導入して８００℃に加熱し、この温度に保持しなが
ら、電子ビーム蒸着法により、基板のＳｉＯ2 膜２表面
へ０.０４ｎｍ／ｓ の堆積速度でＳｉ原子を供給した。
これにより、ＳｉＯ2膜２上に直径６ｎｍ，高さ３ｎｍ
の半球形Ｓｉ結晶粒３を４ｎｍの間隔で形成した（図１
７（ａ））。この上に、ＳｉＨ4 ，Ｏ2 を原料ガスに用
いたＣＶＤで、厚さ１０ｎｍのＳｉＯ2 膜２を、さらに
その上にＳｉＨ4 を用いたＣＶＤで低抵抗の多結晶Ｓｉ
５を堆積した。ここで、マスクを用いたエッチングを行
い、図１７（ｂ）に示すように、ゲート電極６の成形を
行った。次に、熱酸化法により、Ｓｉの露出部を酸化し
た（図１７（ｃ））。これにＡｓイオン１５を打ち込
み、ソース領域１６，ドレイン領域１７を形成した（図
１８（ａ））。このとき、厚い酸化膜２や、ゲート電極
６の下にまでは、イオンは到達しない。これらが、イオ
ン打ち込みのマスクとして働くからである。試料を９０
０℃で熱処理し、打ち込みにより生じたＳｉ基板の損傷
の回復と、Ａｓの電気的活性化を行った。その後、ＣＶ
Ｄ法によりＳｉＯ2 膜２を堆積し（図１８（ｂ））、マ
スクを用いたドライ・エッチングによりソース領域１
６，ドレイン領域１７に対するコンタクト・ホールを開
口した。これに、ＣＶＤにより低抵抗多結晶Ｓｉ５を堆
積し、マスクを用いたエッチングを行って、これをソー
ス電極１６，ドレイン電極１７に成形した（図１９
（ａ））。この後、集積回路の製造工程で通常に用いら
れる配線及びパッシベーション膜形成技術を用いて、ゲ
ート，ソース，ドレインの配線を形成し、また、基板裏
面にオーム性接触の電極を形成し、それぞれ、ゲート端
子１０，ソース端子１１，ドレイン端子１２，基板電位
端子１３とした（図１９（ｂ））。最後に、作製した素
子の動作テストを行い、所望のメモリ動作を行うことを
確認した。
１上に、通常の選択酸化法を用いて素子分離領域を形成
した。さらに、熱酸化法により、素子形成領域の表面に
厚さ５ｎｍのＳｉＯ2 膜２を形成した。これを超高真空
槽に導入して８００℃に加熱し、この温度に保持しなが
ら、電子ビーム蒸着法により、基板のＳｉＯ2 膜２表面
へ０.０４ｎｍ／ｓ の堆積速度でＳｉ原子を供給した。
これにより、ＳｉＯ2膜２上に直径６ｎｍ，高さ３ｎｍ
の半球形Ｓｉ結晶粒３を４ｎｍの間隔で形成した（図１
７（ａ））。この上に、ＳｉＨ4 ，Ｏ2 を原料ガスに用
いたＣＶＤで、厚さ１０ｎｍのＳｉＯ2 膜２を、さらに
その上にＳｉＨ4 を用いたＣＶＤで低抵抗の多結晶Ｓｉ
５を堆積した。ここで、マスクを用いたエッチングを行
い、図１７（ｂ）に示すように、ゲート電極６の成形を
行った。次に、熱酸化法により、Ｓｉの露出部を酸化し
た（図１７（ｃ））。これにＡｓイオン１５を打ち込
み、ソース領域１６，ドレイン領域１７を形成した（図
１８（ａ））。このとき、厚い酸化膜２や、ゲート電極
６の下にまでは、イオンは到達しない。これらが、イオ
ン打ち込みのマスクとして働くからである。試料を９０
０℃で熱処理し、打ち込みにより生じたＳｉ基板の損傷
の回復と、Ａｓの電気的活性化を行った。その後、ＣＶ
Ｄ法によりＳｉＯ2 膜２を堆積し（図１８（ｂ））、マ
スクを用いたドライ・エッチングによりソース領域１
６，ドレイン領域１７に対するコンタクト・ホールを開
口した。これに、ＣＶＤにより低抵抗多結晶Ｓｉ５を堆
積し、マスクを用いたエッチングを行って、これをソー
ス電極１６，ドレイン電極１７に成形した（図１９
（ａ））。この後、集積回路の製造工程で通常に用いら
れる配線及びパッシベーション膜形成技術を用いて、ゲ
ート，ソース，ドレインの配線を形成し、また、基板裏
面にオーム性接触の電極を形成し、それぞれ、ゲート端
子１０，ソース端子１１，ドレイン端子１２，基板電位
端子１３とした（図１９（ｂ））。最後に、作製した素
子の動作テストを行い、所望のメモリ動作を行うことを
確認した。
【００４７】
【発明の効果】本発明の半導体装置は、サブ１０ｎｍの
物理現象であるクーロン・ブロッケイドを動作原理に用
いているため、０.１μｍ 以下のスケールで実現するこ
とが可能であり、また、量子現象を用いているため極微
小信号で動作する。即ち、超高集積，超低消費電力のＬ
ＳＩを実現するための素子に求められる要件を満たして
いる。
物理現象であるクーロン・ブロッケイドを動作原理に用
いているため、０.１μｍ 以下のスケールで実現するこ
とが可能であり、また、量子現象を用いているため極微
小信号で動作する。即ち、超高集積，超低消費電力のＬ
ＳＩを実現するための素子に求められる要件を満たして
いる。
【００４８】本発明の製造方法は、クーロン・ブロッケ
イドに必須な極微小結晶を高精度に形成できる。このた
め、本発明の半導体装置をはじめ、クーロン・ブロッケ
イドを用いた極微小信号動作のスイッチング素子，メモ
リ素子の作製を可能にする。
イドに必須な極微小結晶を高精度に形成できる。このた
め、本発明の半導体装置をはじめ、クーロン・ブロッケ
イドを用いた極微小信号動作のスイッチング素子，メモ
リ素子の作製を可能にする。
【図１】本発明の素子の構成を説明する断面図。
【図２】本発明の製造方法の原理の説明図。
【図３】本発明の素子における動作原理の説明図。
【図４】本発明の素子における動作原理の説明図。
【図５】本発明の素子における動作原理の説明図。
【図６】本発明の素子における動作原理の説明図。
【図７】本発明の第１の実施例を示す断面図。
【図８】本発明の第１の実施例を示す断面図。
【図９】本発明の第１の実施例を示す断面図。
【図１０】本発明の第１の実施例を示す断面図。
【図１１】本発明の第２の実施例を示す断面図。
【図１２】本発明の第２の実施例を示す断面図。
【図１３】本発明の第２の実施例を示す断面図。
【図１４】本発明の第３の実施例を示す断面図。
【図１５】本発明の第３の実施例を示す断面図。
【図１６】本発明の製造方法で作製したメモリ素子の構
成を示す断面図。
成を示す断面図。
【図１７】本発明の第４の実施例を示す断面図。
【図１８】本発明の第４の実施例を示す断面図。
【図１９】本発明の第４の実施例を示す断面図。
１…Ｓｉウェハ、２…ＳｉＯ2 膜、３…半球形Ｓｉ結晶
粒、１０…ゲート端子、１１…ソース端子、１２…ドレ
イン端子、１３…基板電位端子。
粒、１０…ゲート端子、１１…ソース端子、１２…ドレ
イン端子、１３…基板電位端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 英一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 清田 幸弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 矢野 和男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】絶縁物もしくは半導体よりなる第一の薄膜
上に、ソース電極となる第一の電極およびドレイン電極
となる第二の電極を有し、前記第一の電極と前記第二の
電極間に１個または複数個の金属または半導体の半球形
微小粒が空隙をもって配置されてあり、前記微小粒が絶
縁物もしくは半導体よりなる平坦な第二の薄膜に埋め込
まれて層をなし、前記第一の薄膜の下面あるいは前記第
二の薄膜の上面にゲート電極となる第三の電極が設置さ
れてあって、前記ゲート電極の電位により微小粒間の面
内方向のポテンシャル障壁高さを変化させてトンネル抵
抗を変調し、これにより、ソース／微小粒／ドレイン間
を流れる電流を制御することを特徴とする半導体装置。 - 【請求項２】請求項１において、第四の電極を、前記層
を介して、前記ゲート電極と対向するように設置してあ
る半導体装置。 - 【請求項３】請求項１において、ＶＳＤをソース・ドレ
イン間電圧、Ｎをソース・ドレイン間方向に数えた前記
微小粒の個数、ｅを素電荷量、Ｃを微小粒間の静電容量
としたときＶＳＤ＞Ｎｅ／２Ｃにおけるソース・ドレイ
ン間のシート抵抗を、量子抵抗が６.４５ キロオーム近
傍でかつ６.４５ キロオームより大きな値になるように
設計し、ゲート電圧印加にともなうトンネル抵抗の変化
によりシート抵抗を６.４５ キロオームの前後に変調
し、これによって生じる微小粒におけるクーロン・ブロ
ッケイドのオン／オフ遷移現象を装置のスイッチ動作に
用いる半導体装置。 - 【請求項４】１個もしくは複数個の単結晶粒を用いる半
導体装置の結晶粒の製造工程において、第１の材料を所
望の温度に加熱しつつ第２の材料の構成元素のみよりな
る原子もしくは分子を前記第１の材料上に気相から供給
することにより、前記第１の材料の上に前記第２の材料
よりなる結晶粒を形成することを特徴とする半導体装置
の製造方法。 - 【請求項５】請求項４において、前記第２の材料の構成
元素の堆積が、真空中の原子・分子ビーム輸送により行
われる結晶粒の形成方法。 - 【請求項６】請求項４において、前記第２の材料がＳｉ
であり、第１の材料がＳｉＯ2 である半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20955594A JPH0878669A (ja) | 1994-09-02 | 1994-09-02 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20955594A JPH0878669A (ja) | 1994-09-02 | 1994-09-02 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878669A true JPH0878669A (ja) | 1996-03-22 |
Family
ID=16574766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20955594A Pending JPH0878669A (ja) | 1994-09-02 | 1994-09-02 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878669A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060743A (en) * | 1997-05-21 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same |
| KR100294310B1 (ko) * | 1997-05-30 | 2001-07-12 | 마찌다 가쯔히꼬 | 반도체기억소자및그제조방법 |
| KR100301888B1 (ko) * | 1998-03-30 | 2001-10-29 | 마찌다 가쯔히꼬 | 미소 입자 또는 세선의 성장 위치가 제어 가능한 미세 구조의 제조방법 및 그 미세 구조를 사용한 반도체 소자 |
| JP2005526371A (ja) * | 2001-07-13 | 2005-09-02 | ノース・キャロライナ・ステイト・ユニヴァーシティ | 絶縁層の厚さが電極間の間隔を形成する単一電子トランジスタ及び製造方法 |
| US7098092B2 (en) | 2002-12-10 | 2006-08-29 | Electronics And Telecommunications Research Institute | Single electron device, method of manufacturing the same, and method of simultaneously manufacturing single electron device and MOS transistor |
| WO2007091364A1 (ja) * | 2006-02-06 | 2007-08-16 | Matsushita Electric Industrial Co., Ltd. | 単電子半導体素子の製造方法 |
| CN113659005A (zh) * | 2021-08-10 | 2021-11-16 | 南京大学 | 基于纳米粒子点阵的柔性场效应晶体管及制备方法和应用 |
-
1994
- 1994-09-02 JP JP20955594A patent/JPH0878669A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060743A (en) * | 1997-05-21 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same |
| KR100294310B1 (ko) * | 1997-05-30 | 2001-07-12 | 마찌다 가쯔히꼬 | 반도체기억소자및그제조방법 |
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| JP2005526371A (ja) * | 2001-07-13 | 2005-09-02 | ノース・キャロライナ・ステイト・ユニヴァーシティ | 絶縁層の厚さが電極間の間隔を形成する単一電子トランジスタ及び製造方法 |
| JP4814487B2 (ja) * | 2001-07-13 | 2011-11-16 | ノース・キャロライナ・ステイト・ユニヴァーシティ | 絶縁層の厚さが電極間の間隔を形成する単一電子トランジスタ及び製造方法 |
| US7098092B2 (en) | 2002-12-10 | 2006-08-29 | Electronics And Telecommunications Research Institute | Single electron device, method of manufacturing the same, and method of simultaneously manufacturing single electron device and MOS transistor |
| WO2007091364A1 (ja) * | 2006-02-06 | 2007-08-16 | Matsushita Electric Industrial Co., Ltd. | 単電子半導体素子の製造方法 |
| US7419849B2 (en) | 2006-02-06 | 2008-09-02 | Matsushita Electric Industrial Co., Ltd. | Method for producing single electron semiconductor element |
| CN113659005A (zh) * | 2021-08-10 | 2021-11-16 | 南京大学 | 基于纳米粒子点阵的柔性场效应晶体管及制备方法和应用 |
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