JPH11149859A - 絶縁層上に形成されたシリコン基板上へのフィールドエミッタアレイ製造方法 - Google Patents
絶縁層上に形成されたシリコン基板上へのフィールドエミッタアレイ製造方法Info
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- JPH11149859A JPH11149859A JP25212098A JP25212098A JPH11149859A JP H11149859 A JPH11149859 A JP H11149859A JP 25212098 A JP25212098 A JP 25212098A JP 25212098 A JP25212098 A JP 25212098A JP H11149859 A JPH11149859 A JP H11149859A
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- H01—ELECTRIC ELEMENTS
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- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
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- Cold Cathode And The Manufacture (AREA)
- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 カソード電極間の電気的絶縁及び低電圧駆動
が可能であり、大面積に均一な画素を形成できるフィー
ルドエミッタアレイの製造方法と、フィールドエミッタ
アレイが駆動素子であるＭＯＳＦＥＴと一体化されるこ
とにより駆動電圧の低い状態で作動が可能であるだけで
なく、画素間の均一性が向上されるＭＯＳＦＥＴの一体
化されたフィールドエミッタアレイの製造方法を提供す
る。 【解決手段】 従来の接合隔離方法を用いらずに、ＳＯ
Ｉ基板を出発基板として選択酸化工程を応用した方法に
よりフィールドエミッタアレイを製造する。
が可能であり、大面積に均一な画素を形成できるフィー
ルドエミッタアレイの製造方法と、フィールドエミッタ
アレイが駆動素子であるＭＯＳＦＥＴと一体化されるこ
とにより駆動電圧の低い状態で作動が可能であるだけで
なく、画素間の均一性が向上されるＭＯＳＦＥＴの一体
化されたフィールドエミッタアレイの製造方法を提供す
る。 【解決手段】 従来の接合隔離方法を用いらずに、ＳＯ
Ｉ基板を出発基板として選択酸化工程を応用した方法に
よりフィールドエミッタアレイを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁層上に形成さ
れたシリコン（Silicon-On-Insulator：ＳＯＩ）基板上
にフィールドエミッタアレイを製造する方法に関するも
のであって、より詳細には、ＳＯＩ基板上に選択酸化
（ＬＯＣＯＳ、局部酸化）技術を用いてＭＯＳＦＥＴの
一体化されたフィールドエミッタアレイ及びフィールド
エミッタアレイを同一のシリコン基板上に製造する方法
に関する。
れたシリコン（Silicon-On-Insulator：ＳＯＩ）基板上
にフィールドエミッタアレイを製造する方法に関するも
のであって、より詳細には、ＳＯＩ基板上に選択酸化
（ＬＯＣＯＳ、局部酸化）技術を用いてＭＯＳＦＥＴの
一体化されたフィールドエミッタアレイ及びフィールド
エミッタアレイを同一のシリコン基板上に製造する方法
に関する。
【０００２】
【従来の技術】本発明者らは、既に半導体工程で活用し
ている選択酸化技術を用いてゲートホールのサイズを減
らすことにより直径０．５μｍ未満のゲートホールパタ
ーンをドーピングされたシリコン基板に再現性を持つよ
うに製造する低電圧駆動型フィールドエミッタアレイを
製造する方法（特開平９−１７３３５、韓国特許第５，
６５１，７１３）と、絶縁層基板上に蒸着された多結晶
或は非晶質シリコン層を用いて大面積であり均一性のあ
るシリコンフィールドエミッタアレイを製造する方法
（特許第２７９３１７１号、韓国特許第５，６８８，７
０７）を発明した。
ている選択酸化技術を用いてゲートホールのサイズを減
らすことにより直径０．５μｍ未満のゲートホールパタ
ーンをドーピングされたシリコン基板に再現性を持つよ
うに製造する低電圧駆動型フィールドエミッタアレイを
製造する方法（特開平９−１７３３５、韓国特許第５，
６５１，７１３）と、絶縁層基板上に蒸着された多結晶
或は非晶質シリコン層を用いて大面積であり均一性のあ
るシリコンフィールドエミッタアレイを製造する方法
（特許第２７９３１７１号、韓国特許第５，６８８，７
０７）を発明した。
【０００３】前記低電圧駆動型フィールドエミッタアレ
イの製造方法は、ゲート絶縁層を形成する過程において
ゲートホールのサイズを減らす工程を用いてホトマスク
によるサイズよりもっと小さいゲートホールとこれに従
うゲート電極を作り、このようなゲート電極の直径に相
応する小さいサイズの金属電界放出チップを形成して全
体的に小さい素子を作る方法であって、ドーピングされ
たシリコン基板を出発基板とするか石英(quartz)上にド
ーピングされた多結晶シリコン或は非晶質シリコンを蒸
着して出発基板とした。また、前記シリコンフィールド
エミッタアレイの製造方法は絶縁層上に蒸着された多結
晶或は非晶質シリコン層を出発基板として大面積で均一
性のあるように、かつ、画素(pixel) 間の絶縁ができる
大面積のシリコンフィールドエミッタアレイを製造する
方法に関するものであった。
イの製造方法は、ゲート絶縁層を形成する過程において
ゲートホールのサイズを減らす工程を用いてホトマスク
によるサイズよりもっと小さいゲートホールとこれに従
うゲート電極を作り、このようなゲート電極の直径に相
応する小さいサイズの金属電界放出チップを形成して全
体的に小さい素子を作る方法であって、ドーピングされ
たシリコン基板を出発基板とするか石英(quartz)上にド
ーピングされた多結晶シリコン或は非晶質シリコンを蒸
着して出発基板とした。また、前記シリコンフィールド
エミッタアレイの製造方法は絶縁層上に蒸着された多結
晶或は非晶質シリコン層を出発基板として大面積で均一
性のあるように、かつ、画素(pixel) 間の絶縁ができる
大面積のシリコンフィールドエミッタアレイを製造する
方法に関するものであった。
【０００４】しかし、前記製造方法による金属電界放出
チップのフィールドエミッタアレイとＳｉ−フィールド
エミッタアレイをディスプレイ用のフィールドエミッタ
アレイとして使用しようとする場合にはカソード電極の
相互絶縁のために接合隔離(junction isolation)方法を
使用すべきであるが、このような方法は信頼性が下がる
と共に工程が複雑である問題点があった。即ち、フィー
ルドエミッタディスプレイ（ＦＥＤ）を形成するために
ウェル(well)とゲートが互いに交差する平面構造が求め
られ、前記平面構造上のウェルとゲートとに同時に選択
信号が入ると交差地点の画素から電子が放出されて発光
することがフィールドエミッタディスプレイの基本原型
であるが、前記ウェルとウェルとの間の電気的隔離のた
めの従来の電気的隔離方法は前記のような問題点があっ
た。
チップのフィールドエミッタアレイとＳｉ−フィールド
エミッタアレイをディスプレイ用のフィールドエミッタ
アレイとして使用しようとする場合にはカソード電極の
相互絶縁のために接合隔離(junction isolation)方法を
使用すべきであるが、このような方法は信頼性が下がる
と共に工程が複雑である問題点があった。即ち、フィー
ルドエミッタディスプレイ（ＦＥＤ）を形成するために
ウェル(well)とゲートが互いに交差する平面構造が求め
られ、前記平面構造上のウェルとゲートとに同時に選択
信号が入ると交差地点の画素から電子が放出されて発光
することがフィールドエミッタディスプレイの基本原型
であるが、前記ウェルとウェルとの間の電気的隔離のた
めの従来の電気的隔離方法は前記のような問題点があっ
た。
【０００５】
【発明が解決しようとする課題】本発明者らは、従来の
問題点を解決するために接合隔離方法は用いられなくカ
ソード電極間に電気的絶縁を達成することができるフィ
ールドエミッタアレイの製造方法が開発した。
問題点を解決するために接合隔離方法は用いられなくカ
ソード電極間に電気的絶縁を達成することができるフィ
ールドエミッタアレイの製造方法が開発した。
【０００６】本発明の目的は、カソード電極間の電気的
絶縁を容易に達成し、小さいゲートホールとこれに従う
ゲート電極を有し、これに相応する小さいサイズの金属
電界放出チップが形成されたフィールドエミッタアレイ
の製造方法を提供することである。
絶縁を容易に達成し、小さいゲートホールとこれに従う
ゲート電極を有し、これに相応する小さいサイズの金属
電界放出チップが形成されたフィールドエミッタアレイ
の製造方法を提供することである。
【０００７】本発明の他の目的はカソード電極間に電気
的絶縁が容易に達成され、大面積で均一にシリコン電界
放出チップが形成されたフィールドエミッタアレイの製
造方法を提供することにある。
的絶縁が容易に達成され、大面積で均一にシリコン電界
放出チップが形成されたフィールドエミッタアレイの製
造方法を提供することにある。
【０００８】また、本発明の目的は、カソード電極間に
電気的絶縁が容易であるフィールドエミッタアレイとこ
れを駆動するためのＭＯＳＦＥＴを同一基板上に共に具
現することにより駆動電圧を低めると同時にフィールド
エミッタディスプレイの画素間の均一性を向上させるよ
うにしたＭＯＳＦＥＴを一体化したフィールドエミッタ
アレイの製造方法を提供することにある。
電気的絶縁が容易であるフィールドエミッタアレイとこ
れを駆動するためのＭＯＳＦＥＴを同一基板上に共に具
現することにより駆動電圧を低めると同時にフィールド
エミッタディスプレイの画素間の均一性を向上させるよ
うにしたＭＯＳＦＥＴを一体化したフィールドエミッタ
アレイの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記のような目的を達成
するために、本発明は、高温でシリコン基板に高濃度の
酸素イオン注入(oxygen implantation) をして形成され
たＳＯＩ基板或は二つの基板（最小限一つの基板は酸化
膜を有する）を結合して一面を錬磨して形成されたＳＯ
Ｉ基板を出発基板とする。
するために、本発明は、高温でシリコン基板に高濃度の
酸素イオン注入(oxygen implantation) をして形成され
たＳＯＩ基板或は二つの基板（最小限一つの基板は酸化
膜を有する）を結合して一面を錬磨して形成されたＳＯ
Ｉ基板を出発基板とする。
【００１０】本発明では、先ず、シリコン基板上層の単
結晶シリコン層をドーピングし、該ドーピングされたシ
リコン層を高温熱酸化してバッファ酸化膜を形成する。
そして、該バッファ酸化膜上に窒化シリコン膜を形成し
てから窒化シリコン膜ストライプパターニングした後、
カソード電極間の電気的絶縁ができるように前記窒化シ
リコン膜ストライプパターンのない部分のバッファ酸化
膜を食刻した結果露出されたドーピングシリコン層を食
刻する。次に、該窒化シリコン膜ストライプパターン上
に微細な窒化シリコン膜パターンを形成する段階と、該
ドーピングシリコン層を酸化してゲート酸化膜を形成す
る段階と、該窒化シリコン膜パターンを湿式食刻し下に
位置する前記バッファ酸化膜を食刻して除去して前記ド
ーピングシリコン層を露出させる段階と、露出された該
シリコン層を蚕食食刻してゲートホールを形成する段階
と、該シリコン基板上に垂直に蒸着物質を入射させてゲ
ート電極層と前記ゲートホール内の金属層を形成する段
階と、ゲートホール内の金属層上に電界放出チップを形
成する段階を行って、この発明のＳＯＩ基板上のフィー
ルドエミッタアレイを製造する。
結晶シリコン層をドーピングし、該ドーピングされたシ
リコン層を高温熱酸化してバッファ酸化膜を形成する。
そして、該バッファ酸化膜上に窒化シリコン膜を形成し
てから窒化シリコン膜ストライプパターニングした後、
カソード電極間の電気的絶縁ができるように前記窒化シ
リコン膜ストライプパターンのない部分のバッファ酸化
膜を食刻した結果露出されたドーピングシリコン層を食
刻する。次に、該窒化シリコン膜ストライプパターン上
に微細な窒化シリコン膜パターンを形成する段階と、該
ドーピングシリコン層を酸化してゲート酸化膜を形成す
る段階と、該窒化シリコン膜パターンを湿式食刻し下に
位置する前記バッファ酸化膜を食刻して除去して前記ド
ーピングシリコン層を露出させる段階と、露出された該
シリコン層を蚕食食刻してゲートホールを形成する段階
と、該シリコン基板上に垂直に蒸着物質を入射させてゲ
ート電極層と前記ゲートホール内の金属層を形成する段
階と、ゲートホール内の金属層上に電界放出チップを形
成する段階を行って、この発明のＳＯＩ基板上のフィー
ルドエミッタアレイを製造する。
【００１１】また、本発明では、ＳＯＩ基板上に単結晶
シリコン層をドーピングし、該ドーピングシリコン層上
に微細な酸化膜ディスクパターンを形成する。そして、
該酸化膜ディスクパターンの下部を除いた部分の前記ド
ーピングシリコン層を等方食刻してシリコンエミッタチ
ップを形成し、カソード電極間の電気的絶縁ができるよ
うにカソードラインの間の前記ドーピングシリコン層を
食刻する。次に、該ドーピングシリコン層を一次酸化し
て酸化膜を形成する段階と、前記酸化シリコン膜上に窒
化シリコン膜を蒸着する段階と、前記シリコンエミッタ
周辺の窒化膜を除いた部分の窒化シリコン膜を除去する
段階と、前記ドーピングシリコン層を対象として二次酸
化をしてゲート酸化膜を形成し前記窒化シリコン膜を除
去する段階と、外部駆動回路とのカソードコンタクトの
ために前記酸化膜の一部を除去して間隙部を形成する段
階と、前記ゲート酸化膜上にゲート金属を蒸着してゲー
ト電極層及びカソードコンタクト部を形成する段階と、
リフトオフ工程により前記シリコンエミッタチップの周
辺の酸化膜と蒸着金属とを除去する段階と、ゲートパタ
ーニング段階を行って、この発明のＳＯＩ基板上へのフ
ィールドエミッタアレイを製造する。
シリコン層をドーピングし、該ドーピングシリコン層上
に微細な酸化膜ディスクパターンを形成する。そして、
該酸化膜ディスクパターンの下部を除いた部分の前記ド
ーピングシリコン層を等方食刻してシリコンエミッタチ
ップを形成し、カソード電極間の電気的絶縁ができるよ
うにカソードラインの間の前記ドーピングシリコン層を
食刻する。次に、該ドーピングシリコン層を一次酸化し
て酸化膜を形成する段階と、前記酸化シリコン膜上に窒
化シリコン膜を蒸着する段階と、前記シリコンエミッタ
周辺の窒化膜を除いた部分の窒化シリコン膜を除去する
段階と、前記ドーピングシリコン層を対象として二次酸
化をしてゲート酸化膜を形成し前記窒化シリコン膜を除
去する段階と、外部駆動回路とのカソードコンタクトの
ために前記酸化膜の一部を除去して間隙部を形成する段
階と、前記ゲート酸化膜上にゲート金属を蒸着してゲー
ト電極層及びカソードコンタクト部を形成する段階と、
リフトオフ工程により前記シリコンエミッタチップの周
辺の酸化膜と蒸着金属とを除去する段階と、ゲートパタ
ーニング段階を行って、この発明のＳＯＩ基板上へのフ
ィールドエミッタアレイを製造する。
【００１２】更に、本発明では、ＳＯＩ基板上の単結晶
シリコン層をドーピングして一定間隔に第１ドーピング
シリコン層及び第２ドーピングシリコン層を形成し、該
第１ドーピングシリコン層上に微細な酸化膜ディスクパ
ターンを形成する。そして、該ディスクパターンの下部
を除いた部分を等方食刻してシリコンエミッタを形成
し、一次酸化により酸化シリコン膜を前記第１ドーピン
グシリコン層、第２ドーピングシリコン層及び単結晶シ
リコン層上に形成する。次に、該酸化シリコン膜上に窒
化シリコン膜を蒸着して異方性食刻をすることにより側
面のみが残るように窒化シリコン膜を除去する段階と、
前記第１ドーピングシリコン層と第２ドーピングシリコ
ン層上に第１感光膜及び第２感光膜を塗布する段階と、
前記第１感光膜と第２感光膜の間にイオン注入してドー
ピングチャネルを形成する段階と、前記第１感光膜及び
第２感光膜を除去し二次酸化してゲート酸化膜を形成す
る段階と、前記窒化シリコン膜側面を除去する段階と、
前記第２ドーピングシリコン層上の酸化膜の一部を除去
してソースコンタクトホールを形成する段階と、前記ゲ
ート酸化膜上にゲート金属を蒸着してゲート電極層及び
ソースコンタクト部を形成する段階と、リフト工程によ
り前記シリコンエミッタチップの周辺の酸化膜と蒸着金
属を除去する段階と、ゲートパターンニング段階を行っ
て、この発明のＳＯＩ基板上のフィールドエミッタアレ
イの製造する。
シリコン層をドーピングして一定間隔に第１ドーピング
シリコン層及び第２ドーピングシリコン層を形成し、該
第１ドーピングシリコン層上に微細な酸化膜ディスクパ
ターンを形成する。そして、該ディスクパターンの下部
を除いた部分を等方食刻してシリコンエミッタを形成
し、一次酸化により酸化シリコン膜を前記第１ドーピン
グシリコン層、第２ドーピングシリコン層及び単結晶シ
リコン層上に形成する。次に、該酸化シリコン膜上に窒
化シリコン膜を蒸着して異方性食刻をすることにより側
面のみが残るように窒化シリコン膜を除去する段階と、
前記第１ドーピングシリコン層と第２ドーピングシリコ
ン層上に第１感光膜及び第２感光膜を塗布する段階と、
前記第１感光膜と第２感光膜の間にイオン注入してドー
ピングチャネルを形成する段階と、前記第１感光膜及び
第２感光膜を除去し二次酸化してゲート酸化膜を形成す
る段階と、前記窒化シリコン膜側面を除去する段階と、
前記第２ドーピングシリコン層上の酸化膜の一部を除去
してソースコンタクトホールを形成する段階と、前記ゲ
ート酸化膜上にゲート金属を蒸着してゲート電極層及び
ソースコンタクト部を形成する段階と、リフト工程によ
り前記シリコンエミッタチップの周辺の酸化膜と蒸着金
属を除去する段階と、ゲートパターンニング段階を行っ
て、この発明のＳＯＩ基板上のフィールドエミッタアレ
イの製造する。
【００１３】従って、本発明の製造方法によれば、従来
のような接合隔離方法を用いらずに、ＳＯＩ基板を出発
基板として選択酸化工程を応用した方法によりカソード
電極間の電気的絶縁及び低電圧駆動ができるだけでな
く、カソード間に電気的絶縁を達成すると共に大面積に
均一な画素の形成も可能であるフィールドエミッタアレ
イを製造することができる。
のような接合隔離方法を用いらずに、ＳＯＩ基板を出発
基板として選択酸化工程を応用した方法によりカソード
電極間の電気的絶縁及び低電圧駆動ができるだけでな
く、カソード間に電気的絶縁を達成すると共に大面積に
均一な画素の形成も可能であるフィールドエミッタアレ
イを製造することができる。
【００１４】
【発明の実施の形態】以下、添附の図面を参照して実施
形態に基づき本発明を詳しく説明しようとするが、本発
明は実施形態に限らない。
形態に基づき本発明を詳しく説明しようとするが、本発
明は実施形態に限らない。
【００１５】実施形態１：金属チップのフィールドエミ
ッタアレイの製造工程
ッタアレイの製造工程
【００１６】図１ａ〜ｊは、ＳＯＩ基板上に選択酸化工
程を用いたフィールドエミッタディスプレイ用である金
属チップのフィールドエミッタアレイを製造するための
工程図である。
程を用いたフィールドエミッタディスプレイ用である金
属チップのフィールドエミッタアレイを製造するための
工程図である。
【００１７】出発基板はＳＯＩ基板を用い、該ＳＯＩ基
板は４×１０17乃至２×１０18atoms／ｃｍ2の酸素イオ
ンを５０−２００ＫｅＶでシリコン基板にイオン注入を
してから１３００℃以上の高温で６時間の間アニリング
して製造した。製造されたＳＯＩ基板は、上層は単結晶
シリコン層であり、中間層(buried layer)はシリコン酸
化層１０で形成される。ＳＯＩ基板は該酸素イオン注入
方法の外に基板結合方法(wafer-bondingprocess)により
製造することができ、かつ、前記基板結合方法により製
造されたＳＯＩ基板も勿論本発明の出発基板と用いるこ
とができる。
板は４×１０17乃至２×１０18atoms／ｃｍ2の酸素イオ
ンを５０−２００ＫｅＶでシリコン基板にイオン注入を
してから１３００℃以上の高温で６時間の間アニリング
して製造した。製造されたＳＯＩ基板は、上層は単結晶
シリコン層であり、中間層(buried layer)はシリコン酸
化層１０で形成される。ＳＯＩ基板は該酸素イオン注入
方法の外に基板結合方法(wafer-bondingprocess)により
製造することができ、かつ、前記基板結合方法により製
造されたＳＯＩ基板も勿論本発明の出発基板と用いるこ
とができる。
【００１８】例えば、０．１μｍ乃至２．０μｍ程度の
厚さを有する酸化膜層が一側面に形成された基板と該酸
化膜層が形成されているかまたはいない他の基板を結合
し一面を錬磨してＳＯＩ基板を形成することである。
厚さを有する酸化膜層が一側面に形成された基板と該酸
化膜層が形成されているかまたはいない他の基板を結合
し一面を錬磨してＳＯＩ基板を形成することである。
【００１９】電気伝導度を向上するために該単結晶シリ
コン層をドーピングし、ドーピングされたシリコン層１
１はカソード電極として機能する。
コン層をドーピングし、ドーピングされたシリコン層１
１はカソード電極として機能する。
【００２０】前記ドーピングシリコン層１１を高温熱酸
化してバッファ酸化膜１２を薄い厚さに形成してから、
前記バッファ酸化膜１２上に低圧化学蒸着法（ＬＰＣＶ
Ｄ：low pressure chemical vapor deposition) 方法に
より１５００Å乃至１７００Åの厚さに窒化シリコン膜
１３を形成し（図１ａ）、ホトマスクアライナによる写
真食刻技術を用いてシリコン窒化膜のストライプパター
ン１３１を形成した（図１ｂ）。次に、シリコン窒化膜
ストライプパターンのない部分のバッファ酸化膜を食刻
してからカソード電極間の電気的絶縁ができるように露
出されたドーピングシリコン層を食刻した。この時、カ
ソード電極をクロス(cross) するゲート電極が中間で断
線されることを防止するために非等方性食刻液であるテ
トラメチルアンモニウムヒドロキシ（ＴＭＡＨ：Tetram
ethyl ammonium hydroxide) を使って露出されたドーピ
ングシリコン層を食刻することにより緩やかな側面角度
を維持することが望ましい（図１ｃ）。
化してバッファ酸化膜１２を薄い厚さに形成してから、
前記バッファ酸化膜１２上に低圧化学蒸着法（ＬＰＣＶ
Ｄ：low pressure chemical vapor deposition) 方法に
より１５００Å乃至１７００Åの厚さに窒化シリコン膜
１３を形成し（図１ａ）、ホトマスクアライナによる写
真食刻技術を用いてシリコン窒化膜のストライプパター
ン１３１を形成した（図１ｂ）。次に、シリコン窒化膜
ストライプパターンのない部分のバッファ酸化膜を食刻
してからカソード電極間の電気的絶縁ができるように露
出されたドーピングシリコン層を食刻した。この時、カ
ソード電極をクロス(cross) するゲート電極が中間で断
線されることを防止するために非等方性食刻液であるテ
トラメチルアンモニウムヒドロキシ（ＴＭＡＨ：Tetram
ethyl ammonium hydroxide) を使って露出されたドーピ
ングシリコン層を食刻することにより緩やかな側面角度
を維持することが望ましい（図１ｃ）。
【００２１】前記窒化シリコン膜ストライプパターン上
に写真食刻技術を用いて微細な（例えば、直径１．４μ
ｍ）シリコン窒化膜パターン１３２を形成する（図１
ｄ）。前記ドーピングシリコン層１１を対象として湿式
酸化或は乾式酸化工程を施して前記窒化シリコン膜パタ
ーン１３２のない領域では酸化膜１４が厚く形成され、
シリコン窒化膜パターンの下の部分でもそのパターンの
末端部分にバーズ・ビーク(bied's beak) 状のゲート酸
化膜１４１が形成される（図１ｅ）。
に写真食刻技術を用いて微細な（例えば、直径１．４μ
ｍ）シリコン窒化膜パターン１３２を形成する（図１
ｄ）。前記ドーピングシリコン層１１を対象として湿式
酸化或は乾式酸化工程を施して前記窒化シリコン膜パタ
ーン１３２のない領域では酸化膜１４が厚く形成され、
シリコン窒化膜パターンの下の部分でもそのパターンの
末端部分にバーズ・ビーク(bied's beak) 状のゲート酸
化膜１４１が形成される（図１ｅ）。
【００２２】次に、該シリコン窒化膜パターン１３２を
湿式食刻し、下に位置するバッファ酸化膜１２を食刻し
てドーピングシリコン層を露出させてから露出されたシ
リコンを乾式或は湿式食刻し、ゲート酸化膜１４１には
影響を及ばない状態で蚕食食刻されて直径の小さいゲー
トホール１５を得た（図１ｆ）。電子ビーム蒸着機によ
り前記ドーピングシリコン層に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層１６が形成
され、この時蒸着物質としてモリブデン、ニオビウム(n
iobium) 、クロミウム(chromimu)、ハフニウム (hafniu
m)などが使用されるが勿論これらに限定されるものでは
ない（図１ｇ）。以上の工程を経た後は、いわゆるスピ
ント工程(Spindt process)と呼ばれる公知の電界放出チ
ップ製造工程を経て、金属電界放出チップを形成した。
即ち、電子ビーム蒸着機を用いて１５度程度の傾斜角で
分離層１６１を蒸着し（図１ｈ）、次に、金属物質を基
板面に対して垂直方向に入射させて電界放出チップ１７
を形成する。該分離層１６１のみを選択的に食刻すれば
ゲート電極層上の電界放出チップ物質１７１が分離層と
共に基板からリフトオフされる。以上の工程を経た後
は、ゲート電極を写真食刻工程によりストライプパター
ンに形成すると、フィールドエミッタディスプレイ用の
金属チップフィールドエミッタアレイが完成される（図
１ｈ〜図１ｊ）。
湿式食刻し、下に位置するバッファ酸化膜１２を食刻し
てドーピングシリコン層を露出させてから露出されたシ
リコンを乾式或は湿式食刻し、ゲート酸化膜１４１には
影響を及ばない状態で蚕食食刻されて直径の小さいゲー
トホール１５を得た（図１ｆ）。電子ビーム蒸着機によ
り前記ドーピングシリコン層に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層１６が形成
され、この時蒸着物質としてモリブデン、ニオビウム(n
iobium) 、クロミウム(chromimu)、ハフニウム (hafniu
m)などが使用されるが勿論これらに限定されるものでは
ない（図１ｇ）。以上の工程を経た後は、いわゆるスピ
ント工程(Spindt process)と呼ばれる公知の電界放出チ
ップ製造工程を経て、金属電界放出チップを形成した。
即ち、電子ビーム蒸着機を用いて１５度程度の傾斜角で
分離層１６１を蒸着し（図１ｈ）、次に、金属物質を基
板面に対して垂直方向に入射させて電界放出チップ１７
を形成する。該分離層１６１のみを選択的に食刻すれば
ゲート電極層上の電界放出チップ物質１７１が分離層と
共に基板からリフトオフされる。以上の工程を経た後
は、ゲート電極を写真食刻工程によりストライプパター
ンに形成すると、フィールドエミッタディスプレイ用の
金属チップフィールドエミッタアレイが完成される（図
１ｈ〜図１ｊ）。
【００２３】実施形態２：シリコンチップのフィールド
エミッタアレイの製造工程
エミッタアレイの製造工程
【００２４】図２は、ＳＯＩ基板上に選択酸化（ＬＯＣ
ＯＳ）工程を用いたフィールドエミッタディスプレイ用
のシリコンチップフィールドエミッタアレイを製造する
ための工程図である。
ＯＳ）工程を用いたフィールドエミッタディスプレイ用
のシリコンチップフィールドエミッタアレイを製造する
ための工程図である。
【００２５】実施形態１で製造されたＳＯＩ基板の上層
の単結晶シリコン層に塩化ホスホリル(phosphoryl chlo
ride、ＰＯＣｌ3 ）をドーピングしてカソード電極とし
て機能するドーピングシリコン層２１を形成した。
の単結晶シリコン層に塩化ホスホリル(phosphoryl chlo
ride、ＰＯＣｌ3 ）をドーピングしてカソード電極とし
て機能するドーピングシリコン層２１を形成した。
【００２６】プラズマ蒸着法（ＰＥＣＶＤ）により酸化
膜を形成し、写真食刻技術を用いて微細な酸化膜ディス
クパターン２３を形成する（図２ａ）。該酸化膜ディス
クパターン２３をマスクとして用いて該ドーピングシリ
コン層を等方食刻してシリコンエミッタチップ２４を形
成し、画素間の電気的絶縁を成すためにカソードライン
間のドーピングシリコン層２１１を３５００Å程度で残
るように食刻した（図２ｂ）。
膜を形成し、写真食刻技術を用いて微細な酸化膜ディス
クパターン２３を形成する（図２ａ）。該酸化膜ディス
クパターン２３をマスクとして用いて該ドーピングシリ
コン層を等方食刻してシリコンエミッタチップ２４を形
成し、画素間の電気的絶縁を成すためにカソードライン
間のドーピングシリコン層２１１を３５００Å程度で残
るように食刻した（図２ｂ）。
【００２７】次に、上のように形成されたシリコンエミ
ッタチップ２４から尖端なチップを形成するために、一
次酸化してドーピングシリコン層の上部に薄い酸化シリ
コン膜２５を形成し、該酸化シリコン膜上に低圧化学気
相蒸着法による窒化シリコン膜を形成してから、異方性
食刻を通じて窒化シリコン膜側面(sidewall)２６１のみ
が残るように該窒化シリコン膜を除去した（図２ｃ）。
その後、二次酸化によりゲート酸化膜２６を形成してか
ら、該窒化シリコン膜側面２６を除去した（図２ｄ）。
二次酸化時、該窒化シリコン膜の側面によって形成され
た電界放出チップの尖端の酸化が防止されるので、チッ
プの尖端の鈍化の防止が可能となる。また、前記一次酸
化及び二次酸化を経る間該カソードライン間に残ってい
る３５００Å程度のドーピングシリコン層は酸化過程中
に消耗されるので、画素間の電気的隔離が成る。
ッタチップ２４から尖端なチップを形成するために、一
次酸化してドーピングシリコン層の上部に薄い酸化シリ
コン膜２５を形成し、該酸化シリコン膜上に低圧化学気
相蒸着法による窒化シリコン膜を形成してから、異方性
食刻を通じて窒化シリコン膜側面(sidewall)２６１のみ
が残るように該窒化シリコン膜を除去した（図２ｃ）。
その後、二次酸化によりゲート酸化膜２６を形成してか
ら、該窒化シリコン膜側面２６を除去した（図２ｄ）。
二次酸化時、該窒化シリコン膜の側面によって形成され
た電界放出チップの尖端の酸化が防止されるので、チッ
プの尖端の鈍化の防止が可能となる。また、前記一次酸
化及び二次酸化を経る間該カソードライン間に残ってい
る３５００Å程度のドーピングシリコン層は酸化過程中
に消耗されるので、画素間の電気的隔離が成る。
【００２８】外部駆動回路とのカソードコンタクトのた
めに、酸化膜の一部を除去して間隙部（図示せず）を形
成し、電子ビーム蒸着機によりゲート酸化膜２６上にゲ
ート金属を蒸着してゲート電極層２７を形成すると共に
カソードコンタクト部（図示せず）を形成した（図２
ｅ）。次に、電界放出チップ２４の周辺の酸化膜を蒸着
された金属と共に湿式食刻し、リフトオフ工程により除
去してから、最終的にゲートパターニングを経てフィー
ルドエミッタアレイを完成した（図２ｆ）。
めに、酸化膜の一部を除去して間隙部（図示せず）を形
成し、電子ビーム蒸着機によりゲート酸化膜２６上にゲ
ート金属を蒸着してゲート電極層２７を形成すると共に
カソードコンタクト部（図示せず）を形成した（図２
ｅ）。次に、電界放出チップ２４の周辺の酸化膜を蒸着
された金属と共に湿式食刻し、リフトオフ工程により除
去してから、最終的にゲートパターニングを経てフィー
ルドエミッタアレイを完成した（図２ｆ）。
【００２９】実施形態３：ＭＯＳＦＥＴを一体化したシ
リコンチップのフィールドエミッタアレイの製造工程
リコンチップのフィールドエミッタアレイの製造工程
【００３０】本発明者らは、前記実施形態２によるシリ
コンチップフィールドエミッタアレイとこれを駆動する
ための駆動素子であるＭＯＳＦＥＴを同一基板の上に並
立的に具現することによりフィールドエミッタディスプ
レイの画素間の均一性を確保すると共に、画素間の電気
的隔離の可能であるＭＯＳＦＥＴを一体化したフィール
ドエミッタアレイの製造方法を開発したところ、これを
実施形態３で詳しく説明しようとする。
コンチップフィールドエミッタアレイとこれを駆動する
ための駆動素子であるＭＯＳＦＥＴを同一基板の上に並
立的に具現することによりフィールドエミッタディスプ
レイの画素間の均一性を確保すると共に、画素間の電気
的隔離の可能であるＭＯＳＦＥＴを一体化したフィール
ドエミッタアレイの製造方法を開発したところ、これを
実施形態３で詳しく説明しようとする。
【００３１】図３は、ＳＯＩ基板上に電流制御用のＭＯ
ＳＦＥＴをフィールドエミッタディスプレイ用のシリコ
ンチップのフィールドエミッタアレイと同時に具現する
ための製造工程図である。
ＳＦＥＴをフィールドエミッタディスプレイ用のシリコ
ンチップのフィールドエミッタアレイと同時に具現する
ための製造工程図である。
【００３２】実施形態１で製造されたＳＯＩ基板の上層
の単結晶シリコン層をＰＯＣｌ3ドーピングして第１ド
ーピングシリコン層３１１と第２ドーピングシリコン層
３１２を形成した。該第１ドーピングシリコン層３１
１、第２ドーピングシリコン層３１２及びその他の単結
晶シリコン層３１の上にプラズマ蒸着法により酸化膜を
蒸着してから写真食刻技術を用いて第１ドーピングシリ
コン層３１１上のみに微細な酸化膜ディスクパターン３
３を形成した（図３ａ）。該酸化膜ディスクパターンを
マスクとして用いて第１ドーピングシリコン層、第２ド
ーピングシリコン層及び単結晶シリコン層を等方食刻し
てシリコンエミッタチップ３４を形成した（図３ｂ）。
一次酸化により薄い酸化シリコン層３５を形成し、該酸
化シリコン層３５上に低圧化学気相蒸着法による窒化シ
リコン膜を形成してから異方性食刻をにより側面３６１
のみが残るように該窒化シリコン膜を除去した（図３
ｃ）。
の単結晶シリコン層をＰＯＣｌ3ドーピングして第１ド
ーピングシリコン層３１１と第２ドーピングシリコン層
３１２を形成した。該第１ドーピングシリコン層３１
１、第２ドーピングシリコン層３１２及びその他の単結
晶シリコン層３１の上にプラズマ蒸着法により酸化膜を
蒸着してから写真食刻技術を用いて第１ドーピングシリ
コン層３１１上のみに微細な酸化膜ディスクパターン３
３を形成した（図３ａ）。該酸化膜ディスクパターンを
マスクとして用いて第１ドーピングシリコン層、第２ド
ーピングシリコン層及び単結晶シリコン層を等方食刻し
てシリコンエミッタチップ３４を形成した（図３ｂ）。
一次酸化により薄い酸化シリコン層３５を形成し、該酸
化シリコン層３５上に低圧化学気相蒸着法による窒化シ
リコン膜を形成してから異方性食刻をにより側面３６１
のみが残るように該窒化シリコン膜を除去した（図３
ｃ）。
【００３３】第１ドーピングシリコン層と第２ドーピン
グシリコン層の間の選択された領域上にＭＯＳＦＥＴの
しきい値電圧を調節する目的で、ホランイオン注入を行
ってドーピングチャネルを形成した。その時、選択され
た領域を除いた領域は第１感光膜３９′と第２感光膜３
９″を塗布してイオン注入を防止した（図３ｄ）。前記
感光膜を除去した後、二次酸化によりゲート酸化膜３６
を形成し、その後、前記窒化シリコン膜側面３６１を除
去し、第２ドーピングシリコン層３１２にソースコンタ
クトホール３７１を形成するために、前記酸化膜の一部
を除去し、電子ビーム蒸着機によりゲート酸化膜３６上
にゲート金属３７を蒸着すると共にソースコンタクト部
３７１１を形成した（図３ｅ）。次に、電界放出チップ
３４の周辺の酸化膜を蒸着された金属と共に湿式食刻し
てリフトオフ工程により除去した後、ゲートパターニン
グを経てＭＯＳＦＥＴが一体化されたフィールドエミッ
タアレイを完成した（図３ｆ）。
グシリコン層の間の選択された領域上にＭＯＳＦＥＴの
しきい値電圧を調節する目的で、ホランイオン注入を行
ってドーピングチャネルを形成した。その時、選択され
た領域を除いた領域は第１感光膜３９′と第２感光膜３
９″を塗布してイオン注入を防止した（図３ｄ）。前記
感光膜を除去した後、二次酸化によりゲート酸化膜３６
を形成し、その後、前記窒化シリコン膜側面３６１を除
去し、第２ドーピングシリコン層３１２にソースコンタ
クトホール３７１を形成するために、前記酸化膜の一部
を除去し、電子ビーム蒸着機によりゲート酸化膜３６上
にゲート金属３７を蒸着すると共にソースコンタクト部
３７１１を形成した（図３ｅ）。次に、電界放出チップ
３４の周辺の酸化膜を蒸着された金属と共に湿式食刻し
てリフトオフ工程により除去した後、ゲートパターニン
グを経てＭＯＳＦＥＴが一体化されたフィールドエミッ
タアレイを完成した（図３ｆ）。
【００３４】
【発明の効果】本発明によれば、従来に問題点のあるこ
とと指摘されてきた接合隔離方法を用いらず、カソード
電極間に電気的絶縁及び低電圧駆動が可能なフィールド
エミッタアレイを製造するためにはＳＯＩ基板を出発基
板として選択酸化工程を応用した方法によりフィールド
エミッタアレイを製造することができるし、また、本発
明によれば、カソード間に電気的絶縁を達成するのは勿
論、大面積に均一な画素を形成できるフィールドエミッ
タアレイの製造も可能である。
とと指摘されてきた接合隔離方法を用いらず、カソード
電極間に電気的絶縁及び低電圧駆動が可能なフィールド
エミッタアレイを製造するためにはＳＯＩ基板を出発基
板として選択酸化工程を応用した方法によりフィールド
エミッタアレイを製造することができるし、また、本発
明によれば、カソード間に電気的絶縁を達成するのは勿
論、大面積に均一な画素を形成できるフィールドエミッ
タアレイの製造も可能である。
【００３５】更に、最も大切なことは、本発明による電
気的絶縁が可能なフィールドエミッタアレイは駆動素子
であるＭＯＳＦＥＴを一体化することができることであ
り、一体化されたフィールドエミッタアレイは駆動電圧
の低い状態で作動が可能であるだけでなく、画素間の均
一性が向上される長所がある。
気的絶縁が可能なフィールドエミッタアレイは駆動素子
であるＭＯＳＦＥＴを一体化することができることであ
り、一体化されたフィールドエミッタアレイは駆動電圧
の低い状態で作動が可能であるだけでなく、画素間の均
一性が向上される長所がある。
【図１】ａ〜ｊで、ＳＯＩ基板上に選択酸化工程を用い
たフィールドエミッタディスプレイ用の金属チップのフ
ィールドエミッタアレイを製造するための工程図を示
す。
たフィールドエミッタディスプレイ用の金属チップのフ
ィールドエミッタアレイを製造するための工程図を示
す。
【図２】ａ〜ｆで、ＳＯＩ基板上に選択酸化工程を用い
たフィールドエミッタディスプレイ用のシリコンチップ
のフィールドエミッタアレイを製造するための工程図を
示す。
たフィールドエミッタディスプレイ用のシリコンチップ
のフィールドエミッタアレイを製造するための工程図を
示す。
【図３】ａ〜ｆで、ＳＯＩ基板上に電流制御用のＭＯＳ
ＦＥＴをフィールドエミッタディスプレイ用のシリコン
チップのフィールドエミッタアレイと共に具現するため
の製造工程図を示す。
ＦＥＴをフィールドエミッタディスプレイ用のシリコン
チップのフィールドエミッタアレイと共に具現するため
の製造工程図を示す。
フロントページの続き (72)発明者 李 天珪 大韓民国ソウル市冠岳区新林洞山56の１ソ ウル大学校工科大学電子工学科 (72)発明者 禹 亨洙 大韓民国ソウル市冠岳区新林洞山56の１ソ ウル大学校工科大学電子工学科
Claims (10)
- 【請求項１】 絶縁層上に形成されたシリコン基板上に
単結晶シリコン層をドーピングする段階と、前記ドーピ
ングされたシリコン層を高温熱酸化してバッファ酸化膜
を形成する段階と、前記バッファ酸化膜上に窒化シリコ
ン膜を形成してから窒化シリコン膜のストライプパター
ンを作る段階と、カソード電極間の電気的絶縁ができる
ように前記窒化シリコン膜ストライプパターンのない部
分のバッファ酸化膜を食刻した結果露出されたドーピン
グシリコン層を食刻する段階と、前記窒化シリコン膜ス
トライプパターン上に微細な窒化シリコン膜パターンを
形成する段階と、前記ドーピングシリコン層を酸化して
ゲート酸化膜を形成する段階と、前記窒化シリコン膜パ
ターンを湿式食刻しその下に位置する前記バッファ酸化
膜を食刻して除去して前記ドーピングシリコン層を露出
させる段階と、前記露出されたシリコン層を蚕食食刻し
てゲートホールを形成する段階と、前記シリコン基板上
に垂直に蒸着物質を入射させてゲート電極層と前記ゲー
トホール内の金属層を形成する段階と、ゲートホール内
の金属層上に電界放出チップを形成する段階を含んでな
るＳＯＩ基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項２】 前記ＳＯＩ基板は４×１０17乃至２×１
０18 atoms／ｃｍ2の酸素イオンを５０−２００ＫｅＶ
でシリコン基板にイオン注入してから１３００℃乃至１
５００℃で６時間乃至８時間の間アニリングして製造さ
れたシリコン基板であることを特徴とする請求項１記載
のＳＯＩ基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項３】 前記ＳＯＩ基板は０．１μｍ〜２．０μ
ｍ程度の厚さを有しすくなくとも一つは一側面に酸化膜
層が形成された二つの基板をその酸化膜層が対面するよ
うに結合し、結合体の一面を錬磨して形成されたシリコ
ン基板であることを特徴とする請求項１又は請求項２記
載のＳＯＩ基板上のフィールドエミッタアレイの製造方
法。 - 【請求項４】 カソード電極間の電気的絶縁ができるよ
うにドーピングシリコン層を食刻する段階において、非
等方性食刻液であるＴＭＡＨ液を使うことを特徴とする
請求項１〜３のいずれか１項に記載のＳＯＩ基板上のフ
ィールドエミッタアレイの製造方法。 - 【請求項５】 絶縁層上に形成されたシリコン基板上に
単結晶シリコン層をドーピングする段階と、前記ドーピ
ングシリコン層上に微細な酸化膜ディスクパターンを形
成する段階と、前記酸化膜ディスクパターンの下部を除
いた部分の前記ドーピングシリコン層を等方食刻してシ
リコンエミッタチップを形成する段階と、カソード電極
間の電気的絶縁ができるようカソードライン間の前記ド
ーピングシリコン層を食刻する段階と、前記ドーピング
シリコン層を一次酸化して酸化膜を形成する段階と、前
記酸化シリコン膜上に窒化シリコン膜を蒸着する段階
と、前記シリコンエミッタ周辺の窒化膜を除いた部分の
窒化シリコン膜を除去する段階と、前記ドーピングシリ
コン層を対象として二次酸化を施してゲート酸化膜を形
成し前記窒化シリコン膜を除去する段階と、外部駆動回
路とのカソードコンタクトのために前記酸化膜の一部を
除去して間隙部を形成する段階と、前記ゲート酸化膜上
にゲート金属を蒸着してゲート電極層及びカソードコン
タクト部を形成する段階と、リフトオフ工程により前記
シリコンエミッタの周辺の酸化膜と蒸着金属とを除去す
る段階と、ゲートパターニング段階を含んでなるＳＯＩ
基板上へのフィールドエミッタアレイの製造方法。 - 【請求項６】 前記ＳＯＩ基板は４×１０17乃至２×１
０18 atoms／ｃｍ2の酸素イオンを５０−２００ＫｅＶ
でシリコン基板にイオン注入してから１３００℃乃至１
５００℃で６時間乃至８時間の間アニリングして製造さ
れたシリコン基板であることを特徴とする請求項５記載
のＳＯＩ基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項７】 前記ＳＯＩ基板は０．１μｍ〜２．０μ
ｍ程度の厚さを有しすくなくとも一つは一側面に酸化膜
層が形成された二つの基板をその酸化膜層が対面するよ
うに結合し、結合体の一面を錬磨して形成されたシリコ
ン基板であることを特徴とする請求項５又は請求項６記
載のＳＯＩ基板上のフィールドエミッタアレイの製造方
法。 - 【請求項８】 絶縁層上に形成されたシリコン基板上に
単結晶シリコン層をドーピングして一定間隔をおいて第
１ドーピングシリコン層及び第２ドーピングシリコン層
を形成する段階と、前記第１ドーピングシリコン層上に
微細な酸化膜ディスクパターンを形成する段階と、前記
ディスクパターンの下部を除いた部分を等方食刻してシ
リコンエミッタチップを形成する段階と、一次酸化によ
り酸化シリコン膜を前記第１ドーピングシリコン層、第
２ドーピングシリコン層及び単結晶シリコン層上に形成
する段階と、前記酸化シリコン膜上に窒化シリコン膜を
蒸着して異方性食刻をすることにより側面のみが残るよ
うに窒化シリコン膜を除去する段階と、前記第１ドーピ
ングシリコン層と第２ドーピングシリコン層上に第１感
光膜及び第２感光膜を塗布する段階と、前記第１感光膜
と第２感光膜の間にイオン注入をしてドーピングチャネ
ルを形成する段階と、前記第１感光膜及び第２感光膜を
除去し二次酸化してゲート酸化膜を形成する段階と、前
記窒化シリコン膜の側面を除去する段階と、前記第２ド
ーピングシリコン層上の酸化膜の一部を除去してソース
コンタクトホールを形成する段階と、前記ゲート酸化膜
上にゲート金属を蒸着してゲート電極層及びソースコン
タクト部を形成する段階と、リフト工程により前記シリ
コンエミッタ周辺の酸化膜と蒸着金属とを除去する段階
と、ゲートパターンニング段階を含んでなるＳＯＩ基板
上へのＭＯＳＦＥＴの一体化されたフィールドエミッタ
アレイの製造方法。 - 【請求項９】 前記ＳＯＩ基板は４×１０17乃至２×１
０18 atoms／ｃｍ2の酸素イオンを５０−２００ＫｅＶ
でシリコン基板にイオン注入してから１３００℃乃至１
５００℃で６時間乃至８時間の間アニリングして製造さ
れたシリコン基板であることを特徴とする請求項８記載
のＳＯＩ基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項１０】 前記ＳＯＩ基板は０．１μｍ〜２．０
μｍ程度の厚さを有しすくなくとも一つは一側面に酸化
膜層が形成された二つの基板をその酸化膜層が対面する
ように結合し、結合体の一面を錬磨して形成されたシリ
コン基板であることを特徴とする請求項８又は請求項９
記載のＳＯＩ基板上のフィールドエミッタアレイの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045945A KR100300193B1 (ko) | 1997-09-05 | 1997-09-05 | 절연층상에 형성된 실리콘(soi)기판상의 전계방출어레이(fea)제조방법 |
| KR1997P45945 | 1997-09-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149859A true JPH11149859A (ja) | 1999-06-02 |
Family
ID=19520906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25212098A Pending JPH11149859A (ja) | 1997-09-05 | 1998-09-07 | 絶縁層上に形成されたシリコン基板上へのフィールドエミッタアレイ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6326221B1 (ja) |
| JP (1) | JPH11149859A (ja) |
| KR (1) | KR100300193B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6171164B1 (en) * | 1998-02-19 | 2001-01-09 | Micron Technology, Inc. | Method for forming uniform sharp tips for use in a field emission array |
| US20020163294A1 (en) * | 1999-02-17 | 2002-11-07 | Ammar Derraa | Methods of forming a base plate for a field emission display (fed) device, methods of forming a field emission display (fed) device,base plates for field emission display (fed) devices, and field emission display (fed) devices |
| TW483025B (en) * | 2000-10-24 | 2002-04-11 | Nat Science Council | Formation method of metal tip electrode field emission structure |
| US7015496B2 (en) * | 2002-12-27 | 2006-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Field emission device and manufacturing method thereof |
| US7977253B2 (en) * | 2004-08-31 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US7622338B2 (en) * | 2004-08-31 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR100690012B1 (ko) * | 2005-01-13 | 2007-03-08 | 한국과학기술원 | 나노 구조물 가공용 쉐도우 마스크 제조 방법 및 그마스크를 이용한 나노 구조물 제조 방법 |
| US7271079B2 (en) * | 2005-04-06 | 2007-09-18 | International Business Machines Corporation | Method of doping a gate electrode of a field effect transistor |
| US7420248B2 (en) * | 2005-08-25 | 2008-09-02 | International Business Machines Corporation | Programmable random logic arrays using PN isolation |
| KR100659100B1 (ko) * | 2005-10-12 | 2006-12-21 | 삼성에스디아이 주식회사 | 디스플레이 장치와 이의 제조 방법 |
| CN109244271B (zh) * | 2018-10-17 | 2020-06-02 | 信利半导体有限公司 | Oled器件及其制作方法、显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5318918A (en) * | 1991-12-31 | 1994-06-07 | Texas Instruments Incorporated | Method of making an array of electron emitters |
| US5359256A (en) * | 1992-07-30 | 1994-10-25 | The United States Of America As Represented By The Secretary Of The Navy | Regulatable field emitter device and method of production thereof |
| US5536988A (en) * | 1993-06-01 | 1996-07-16 | Cornell Research Foundation, Inc. | Compound stage MEM actuator suspended for multidimensional motion |
| KR970003346B1 (ko) | 1993-09-27 | 1997-03-17 | 대우전자 주식회사 | 일체형 전원스위치 |
| US5844251A (en) * | 1994-01-05 | 1998-12-01 | Cornell Research Foundation, Inc. | High aspect ratio probes with self-aligned control electrodes |
| KR0159805B1 (ko) | 1994-12-10 | 1998-12-01 | 이종덕 | 저전압구동형 전계방출어레이의 제조방법 |
| JP2666757B2 (ja) * | 1995-01-09 | 1997-10-22 | 日本電気株式会社 | Ｓｏｉ基板の製造方法 |
| KR100201554B1 (ko) | 1995-06-12 | 1999-06-15 | 하제준 | 전계방출어레이의 제조방법 |
| US5798558A (en) * | 1995-06-27 | 1998-08-25 | Mission Research Corporation | Monolithic x-ray image detector and method of manufacturing |
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