KR100201554B1

KR100201554B1 - 전계방출어레이의 제조방법

Info

Publication number: KR100201554B1
Application number: KR1019950015449A
Authority: KR
Inventors: 이종덕; 우형수
Original assignee: 하제준; 한국정보통신주식회사; 이종덕
Priority date: 1995-06-12
Filing date: 1995-06-12
Publication date: 1999-06-15
Also published as: US5688707A; KR970003346A; JP2793171B2; JPH09102269A

Abstract

본 발명은 전계방출어레이(FEA)의 제조방법에 관한 것으로서,전계방출어레이가 다결정 실리콘 기판을 이용하여 제작됨에 따라 균일하게 전계방출어레이를 큰 면적에 구현하기 위한 공정상의 난점과 절연파괴의 문제점을 해결하기 위한 바, 본 발명은 절연층 기판 위에 증착된 다결정 또는 비정질 실리콘 층을 이용하여 전계방출어레이를 제조하여 화소간의 절연을 가능하게 하는 절연홀을 형성하고, 대면적에 균일하게 구현함으로써, 대형평판 표시기, 헤드마운트 디스플레이 등 다용도로 유용하게 적용되는 효과를 갖는다.

Description

전계방출어레이(FEA)의 제조방법

제1도 (a)~(e)는 종래의 전계방출어레이의 제조공정도.

제2도 (a)~(f)는 본 발명의 하나의 실시예에 의한 전계방출어레이의 제조공정도.

제3도 (a)~(f)는 본 발명의 다른 실시예에 의한 전계방출어레이의 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

20 : 절연층 기판 21 : 다결정 실리콘 또는 비정질 실리콘

23 : 전계방출 팁 25 : 실리콘 질화막

26 : 절연홀 27 : 게이트 절연막

28 : 간극부 29 : 게이트 전극

본 발명은 전계방출어레이(Field Emitter Array; FEA)의 제조방법, 보다 상세하게는 정계방출어레이를 절연층 기판위에 증착된 다결정 또는 비정질 실리콘층을 이용하여 제조함으로써 큰 면적에 균일성 있게 그리고 화소간의 절연이 가능하도록 한 전계방출어레이의 제조방법에 관한 것이다.

일반적으로 전계방출디스플레이(field emission display; FED)는 평판디스플레이(flat panel display; FPD)의 일종으로서, 전계방출어레이를 그 주요핵심소자로 하여 이루어지는데, 이 전계방출어레이를 어떻게 큰 면적에 균일하게 제작할 것인가가 전계방출디스플레이의 실용화에 있어 중요한 관건이 되고 있다.

종래의 기술로서는, 실리콘 열산화법을 이용하여 실리콘 전계방출어레이(Si-FEA)를 제조하는 기술(한국특허공개공보 공개번호 제 95-9786호)이 있다.

제1도를 참조하여 이를 설명하면, 우선 캐소드전극으로 기능하는 도핑된 실리콘 기판(10)을 열산화한 후, 사진식각(photolithography) 기술을 이용하여 미세한 산화막 디스크(disk) 패턴(11)을 형성한다[제1도(a)].

그리고, 실리콘 기판(10)을 등방성 식각한 후, 1차 산화에 의해 상기 실리콘 기판(10) 상부에 얇은 실리콘 산화막(13)을 형성하여 제1도(b)와 같이 원추(cone) 형태의 전계방출 팁(12)을 만든다.

이후, 상기 실리콘 산화막(13)위에 저압 화학 기상 증착법(LPCVD)에 의해 실리콘 질화막(14)을 형성하고, 건식 식각법에 의해 측벽(sidewell)만이 남도록 실리콘 질화막(14)을 제거한 후, 2차 산화를 통하여 게이트 절연막(15)을 형성한다[제1도(c)].

이때, 실리콘 질화막(14)의 측벽은 2차 산화시 팁(12) 끝이 무디어지는 것을 방지한다.

이어서, 제1도(d)와 같이 실리콘 질화막(14)을 제거하고 외부 구동회로와의 캐소드 콘택(contact)을 위해 산화막의 일부를 제거하여 간극부(16)를 형성한 다음, 전자총 증착기에 의해 상기 게이트 절연막(15)위에 게이트 금속을 증착하여 게이트 전극(17)과 캐소드 콘택부(18)를 형성한다.

이어, 전계방출 팁(12) 주변의 산화막을 상기 팁(12)위에 증착된 금속(16´)과 함께 습식식각에 의한 리프트 오프(lift-off)공정에 의해 제거한 다음, 종적으로 게이트 패턴닝을 거쳐 제1도(e)와 같은 소자형성을 얻게 된다.

그러나, 상기와 같은 종래의 실리콘 전계방출어레이의 제조공정은 단결정 실리콘 기판을 이용하여 이루어지기 때문에, 대면적의 FED패널에 실리콘 전계방출어레이를 균일하게 구현하는 것이 쉽지 않았으며, 또한 디스플레이로 응용하기 위해 형성된 웰(well) 사이의 기판농도를 증가시키어 접합 절연(junction isolation)을 유지하는데 있어, 이 기판농도의 증가에 따른 항복현상(junction breakdown)으로 인해 접합 절연 즉, 화소간의 절연이 어렵게 되는 문제점들이 발생하였다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 절연층 기판위에 증착되는 다결정 또는 비정질 실리콘을 이용하여 전계방출어레이를 제조함으로써, 큰 면적에 균일하고 재현성 있게 구현할 수 있고, 화소간의 절연이 가능하도록 한 전계방출어레이의 제조방법을 제공하는데 그 목적이 있다.

이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

[실시예 1]

제2도(a)~(f)는 본 발명의 하나의 실시예에 의한 제조공정을 도시한 것이다.

융점이 1000℃ 이상인 유리의 일종인 바이코어(vycor)로 된 절연층 기판(20)위에 저압 화학 기상 증착법(LPCVD) 및 상압 화학 기상 증착법(APCVD)에 의해 다결정 실리콘 또는 비정질 실리콘 층(21)을 적정 두께(예를 들면 1~2㎛)로 증착한다.

이때, 절연층 기판 위에 금속층(metal layer)등의 전도층(conductive layer)을 먼저 증착한 다음 다결정 실리콘 또는 비정질 실리콘을 증착하여 캐소드전극의 저항을 감소시킬 수도 있다.

이어서, 상기 실리콘 층(21)을 캐소드전극으로 사용하기 위해 POCl₃도핑 등의 방법에 의해 n⁺층을 형성한 후, 화학 기상 증착법(CVD)에 의해 산화막을 증착하거나 또는 열산화하여 산화막을 형성하고, 사진식각기술을 이용하여 제2도(a)에 도시된 바와 같이 미세한 산화막 디스크 패턴(22)을 형성한다.

그런 다음, 실리콘 층(21)을 등방성 식각한 후, 1차 산화를 통하여 실리콘 층(21) 상부에 얇은 실리콘 산화막(24)을 형성하여 제2도(b)와 같이 원추 형태의 전계방출 팁을 만든다.

계속해서, 제2도(c)와 같이 상기 실리콘 산화막(24)위에 저압 화학 기상 증착법에 의한 실리콘 질화막(25)을 형성한 다음, 건식 식각법에 의해 측벽만이 남도록 실리콘 질화막(25)을 제거한다.

또한, 디스플레이 응용시 화소간의 질연을 위해 화소 사이의 산화물을 제거하여 절연홀(26)을 형성한다.

이어, 2차 산화를 통하여 게이트 절연막(27)을 형성하는데, 이때 이 2차 산화시 상기 실리콘 질화막(25)의 측벽에 의해 전계방출 팁(23) 끝의 산화가 방지되어 팁(23)끝이 뾰족한 상태로 유지할 수 있다.

또한, 상기 절연홀(26)의 형성에 의해 제2도(c)의 절연홀(26) 밑부분의 실리콘이 2차 산화시 더 많이 소모되도록 함으로써, 즉 화소 아래의 캐소드전극은 남기고 상기 절연홀(26)의 캐소드전극은 모두 산화되도록 하여 다음 화소와 화소 사이의 완전한 절연을 가능하게 한다.

이후, 실리콘 질화막(25)을 제거하고, 외부 구동회로와의 캐소드 콘택을 위해 산화막의 일부를 제거하여 간극부(28)를 형성한 다음[제2도(d)], 전자총 증착기에 의해 게이트 절연막(27)위에 게이트 금속을 증착하여 게이트 전극(29)과 캐소드 콘택부(30)를 형성한다[제2도(e)].

이어서, 전계방출 팁(23) 주변의 산화막을 상기 팁(23)위에 증착된 금속(29')과 함께 습식식각에 의한 리프트 오프(LIFT-OFF)공정에 의해 제거한 다음, 최종적으로 게이트 패턴닝을 거쳐 제2도(f)와 같은 구조의 전계방출어레이를 완성하게 된다.

[실시예 2]

본 발명의 다른 실시예로서, 화소간의 절연을 위해 절연층 기판을 직접적으로 이용하되 절연층 기판으로 세라믹을 이용한 제조공정이 제3도(a)~(f)에 차례대로 도시되어 있다.

즉, 제2도(a)와 동일한 공정에 의해 제3도(a)와 같은 형상을 만든 다음, 실리콘 층(21)을 등발성 식각하고 절연을 행하고자 하는 위치의 다결정 실리콘 또는 비정질 실리콘 층(21)을 제거하여 절연홀(26)을 형성한 후, 1차 산화를 통해서 제3도(b)와 같이 원추 형태의 전계방출 팁(23)을 만든다.

이때, 상기 제3도(b)의 실리콘 층(21)이 제거된 절연홀(26)의 캐소드전극이 모두 제거됨으로써, 화소간의 완전한 절연을 이루게 한다.

이어, 제3도(c)와 같이 상기 실리콘 산화막(24)위에 저압 화학 기상 증착법에 의한 실리콘 질화막(25)을 형성한 다음, 건식 식각법에 의해 측벽만이 남도록 실리콘 질화막(25)을 제거하고, 2차 산화를 통하여 게이트 절연막(27)을 형성한다.

이때, 2차 산화시 실리콘 질화막(25)의 측벽에 의해 전계방출 팁(23) 끝이 무디어지는 것을 방지하게 된다.

이후 실리콘 질화막(25)의 제거공정과 함께 다음 공정은 실시예 1에서와 마찬가지로 수행되어 최종적인 제3도(f)와 같은 구조를 형성하므로, 상세한 설명은 생략한다.

이상과 같이 본 발명의 실시예에 의해 제작된 전계방출어레이는 단결정 실리콘 기판을 이용하는 대신에 절연층 기판위에 증착된 다결정 또는 비정질 실리콘층을 이용하여 제작됨으로써, 큰 면적에 균일성 있고 화소간의 절연이 가능한 대면적의 FED패널, 예컨대 1000 ×1000개의 화소수를 갖는 고해상도의 대면적 FED패널을 제작할 수 있을 뿐만 아니라, 노트북 컴퓨터의 모니터 및 기존의 음극선관(CRT)화면에 사용할 수 있으며, 투사형 대형 표시기나 헤드마운트 디스플레이(headmount display)등의 특수 용도에도 응용될 수 있다.

위에서는 융점이 높은 유리의 일종인 바이코어와 세라믹을 절연층 기판으로 사용한 실시예에 대하여 설명하였으나 융점이 1000℃ 이상인 다른 유리 또는 석영을 대신 사용할 수도 있다.

그리고, 융점이 낮은 보통 유리로 된 기판을 사용하여 다결정 실리콘 또는 비정질 실리콘을 증착한 후 본 발명에 의한 제조공정을 적용하여 원가절감할 수 있었다.

이때, 플라즈마 화학 기상 증착법(PECVD)에 의해서 상기 보통 유리기판 상에 다결정 또는 비정질 실리콘을 증착하고, 또한 실리콘 층을 열산화하여 절연층을 형성함에 있어 고온에서의 열산화 방법을 사용하는 대신 저온·고온 열산화 방법 또는 마이크로웨이브 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 저온 열산화 방법 및 HF용액에서의 아노다이제이션(Anodization)으로 형성되는 다공질 실리콘을 이용한 저온 열산화 공정 등을 사용하여서도 실시예 1, 2와 동일한 전계방출어레이를 제조할 수 있었다.

Claims

절연층 기판(20)위에 다결정 또는 비정질의 실리콘 층(21)을 증착하고 n⁺층을 형성하는 단계와, 상기 실리콘 층(21)위에 산화막 디스크 패턴(22)을 만드는 단계와, 상기 산화막 디스크 패턴(22)의 밑부분을 제외한 나머지 부분의 상기 실리콘 층(21)을 등방성 식각하는 단계와, 상기 실리콘(21)의 1차 산화에 의해 상기 실리콘 층(21) 상부에 얇은 실리콘 산화막(24)을 형성하여 원추 형태의 전계방출 팁(23)을 만드는 단게와, 화소간의 절연을 위한 절연홀(26)을 만드는 단계와, 상기 실리콘 산화막(24)위에 소정 두께의 실리콘 질화막(25)을 증착하는 단계와, 상기 전계방출 팁(23)주변의 질화막을 제외한 나머지 부분의 실리콘 질화막(25)을 제거하는 단계와, 상기 실리콘 층(21)의 2차산화에 의해 게이트 절연막(27)을 형성하는 단계와, 상기 팁(23) 주변에 남아있는 실리콘 질화막(25)의 측벽을 제거하는 단계와, 외부 구동회로와의 캐소드 콘택을 위해 산화막의 일부를 제거하여 간극부(28)를 만드는 단계와, 상기 게이트 절연막(27) 위에 게이트 금속을 증착하여 게이트 전극(29)과 캐소드 콘택부(30)를 형성하는 단계와, 상기 전계방출 팁(23)주변의 산화막과 상기 팁(23)위에 증착된 금속(29')을 리프트 오프 공정에 의해 제거하는 단계와, 상기 게이트 전극(29) 중 불필요한 부분을 제거하여 게이트를 패턴닝하는 단계를 포함하여 이루어지는 전계방출어레이의 제조방법.
제1항에 있어서, 상기 절연홀(26)이 상기 실리콘 층(21)을 등방성 식각하고 1차 산화를 통하여 전계방출 팁(23)을 만든 다음에 실리콘 산화막(24)의 특정부위의 산화막을 제거하여 형성되는 것을 특징으로 하는 전계방출어레이의 제조방법.
제1항에 있어서, 상기 절연홀(26)이 상기 실리콘 층(21)을 등방성 식각한 후에 실리콘 층(21)의 특정부위를 제거하여 형성되는 것을 특징으로 하는 전계방출어레이의 제조방법.
제1항에 있어서, 상기 절연층 기판(20)이 융점 1000℃ 이상인 유리, 세라믹 또는 석영으로 되고 다결정 또는 실리콘 층(21)의 산화막이 고온 열산화 방법에 의해 형성되는 것을 특징으로 하는 전계방출어레이의 제조방법.
제1항에 있어서, 상기 절연층 기판(20)이 통상적인 유리기판으로 되고 다결정 또는 비정질 실리콘 층(21)의 산화막이 고압·저온 열산화 방법 또는 마이크로웨이브 ECR(Electron Cyclotron Resonance)플라즈마를 이용한 저온 열산화 방법 및 HF용액에서의 아노다이제이션(Anodization)으로 형성되는 다공질 실리콘을 이용한 저온 열산화방법에 의해 형성되는 것을 특징으로 하는 전계방출어레이의 제조방법.
제1항 또는 제4항에 있어서, 상기 실리콘 층(21)이 저압 화학 기상 증착법(LPCVD) 또는 상압 플라즈마 화학 기상 증착법(APCVD)에 의해 형성되는 것을 특징으로 하는 전계방출어레이의 제조방법.
제1항 또는 제5항에 있어서, 상기 실리콘 층(21)이 플라즈마 화학 기상 증착법(PECVD)에 의해 형성되는 것을 특징으로 하는 전계방출어레이의 제조방법.
제1항에 있어서, 상기 절연층 기판(20)위에 금속층을 증착한 후, 상기 실리콘 층(21)을 형성하는 것을 특징으로 하는 전계방출어레이의 제조방법.