KR100513652B1 - 전계 방출 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 전계 방출 소자 및 그 제조방법을 개시한다. 개시된 본 발명에 따른 전계 방출 소자의 제조방법은, 기판 상에 디스크 형태로 코어 패턴을 형성하는 단계와, 상기 코어 패턴을 마스크로 하여, 기판을 소정 깊이만큼 등방성 식각하는 단계와, 상기 기판 및 코어 패턴 상부에 상기 코어 패턴과 식각 선택비가 상이한 전도층을 형성하는 단계와, 상기 전도층을 반응성 이온 식각하여, 상기 코어 패턴 및 식각되어진 기판 측벽에 실린더형 스페이서를 형성하는 단계와, 상기 기판 및 코어 패턴 상부에 게이트 산화막과 게이트 전극을 형성하는 단계, 및 상기 코어 패턴을 제거하여, 전도층 팁을 형성하는 단계를 포함하며, 상기 코어 패턴을 제거하는 단계시, 상기 코어 패턴 상부에 존재하는 게이트 산화막과 게이트 전극이 동시에 제거되는 것을 특징으로 한다.

Description

전계 방출 소자 및 그 제조방법

본 발명은 전계 방출 소자(field emission display) 및 그의 제조방법에 관한 것으로, 보다 구체적으로는 전계 방출 소자의 팁(tip) 형성 방법에 관한 것이다.

일반적으로, 전계 방출 소자는 디스플레이 소자로서, 화면 표시 장치에서 가장 널리 이용되는 액정 표시 장치와 브라운관의 장점만을 살려 평판과 해상도를 동시에 실현시킨 새로운 개념의 표시 장치이다.

노트북 컴퓨터와 텔레비젼에 쓰이는 브라운관은 해상도가 좋으나, 입체감과 현장감이 떨어지는 단점이 있는 반면에, 전계 방출 소자는 리던던시 특성이 우수하고, 공정단계가 간단할 뿐만 아니라, 해상도가 좋고, 시야각이 크며, 브라운관처럼 총 천연색 구현이 가능하다는 장점을 지닌다.

이러한 전계 방출 소자의 종류로는 팁의 종류에 따라, 실리콘 팁과 금속팁으로 분류되며, 구조에 따라서는 점에미터, V자형 에미터 및 박막 모서리 에미터의 3가지 형태로 구분되며, 일반적으로는 캐소드 전극상부에 원추형으로 형성된다.

그러나, 상기한 원추형 팁은 팁 상부가 뾰족하여야만 전계 방출이 용이하다. 이에 따라, 팁상부를 뾰족하게 식각해야 하는데, 이와 같이, 팁 상부를 뾰족하게 식각하기 위해서는 팁을 구성하는 물질의 손실이 많다.

또한, 상기 팁은 비교적 넓은 기판에 동시에 형성하여야 한다. 그러나, 기판의 중앙 부분과 가장자리 부분에서 식각속도가 상이하여, 팁이 균일하게 형성되지 않고, 높이 및 각도가 상이하게 된다. 이로 인하여, 전계 방출소자의 방출 전류의 양이 균일하지 못하다.

따라서, 본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여, 팁 손실을 방지하면서, 균일성을 확보할 수 있는 전계 방출 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은, 기판; 상기 기판에 일정 간격을 갖으면서 배치되는 게이트 산화막을 포함하는 게이트 전극; 상기 게이트 전극 사이의 기판 상에 배치되는 팁을 포함하는 전계 장출 소자에 있어서, 상기 팁은 실린더 형태로 형성되며, 원둘레에 전체적으로 팁이 형성된 것을 특징으로 한다.

또한 본 발명은, 기판 상에 디스크 형태로 코어 패턴을 형성하는 단계와, 상기 코어 패턴을 마스크로 하여, 기판을 소정 깊이만큼 등방성 식각하는 단계와, 상기 기판 및 코어 패턴 상부에 상기 코어 패턴과 식각 선택비가 상이한 전도층을 형성하는 단계와, 상기 전도층을 반응성 이온 식각하여, 상기 코어 패턴 및 식각되어진 기판 측벽에 실린더형 스페이서를 형성하는 단계와, 상기 기판 및 코어 패턴 상부에 게이트 산화막과 게이트 전극을 형성하는 단계, 및 상기 코어 패턴을 제거하여, 전도층 팁을 형성하는 단계를 포함하며, 상기 코어 패턴을 제거하는 단계시, 상기 코어 패턴 상부에 존재하는 게이트 산화막과 게이트 전극이 동시에 제거되는 것을 특징으로 한다.

본 발명에 의하면, 전계 방출 소자의 팁을 실린더 형태로 형성함으로써, 팁을 제조하는 물질의 손실을 줄일 수 있으며, 방출 면적을 늘릴 수 있다. 이에 따라, 방출 전류가 증대되어, 게이트 전극과 캐소드 전극간의 동작 전압을 줄일 수 있다.

(실시예)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

첨부한 도면 도 la 내지 도 le는 본 발명에 따른 전계 방출 소자의 제조방법 을 설명하기 위한 도면이다.

먼저, 도 la를 참조하여, 실리콘 기판(1)에 Pocl₃와 같은 불순물이 도핑된 다음, 웰 드라이브 인 공정을 수행한다. 이어서, 실리콘 기판(1) 상부에 코어층으로서, 10% 정도 불순물이 도핑된 PSG막(phosphosilica glass:2)을 상압 증착 방식(APCVD)에 의하여 약 4500 내지 5500Ａ 두께로 형성한 다음, PSG막(2)을 디스크(disk) 형태로 패터닝한다. 그후, PSG막(2)을 마스크로 하여, 실리콘 기판(1)을 SF₆ 가스로서 약 6000Å 깊이로 등방성 식각한다. 도면에서 점선으로 나타낸 부분은 원래의 실리콘 기판(1)의 상태를 나타낸 것이고, 참조 부호 3은 식각으로 제거된 부분을 나타낸다.

그후, 도 1b에 도시된 바와 같이, 실리콘 기판(1) 및 PSG막(2) 표면에 폴리실리콘막(4)을 LPCVD방식을 이용하여, 약 900 내지 1100Ａ 두께로 형성한다.

그리고나서, 도 1c에서와 같이, 폴리실리콘막(4)을 He 가스와 Cl₂ 가스를 이용하여 반응성 이온 식각을 진행한다. 그러면, 폴리실리콘막(4)은 PSG막(2)의 측벽부분 및 실리콘 기판(1)에 대하여 수직한 부분에만 남아있게 된다. 그후, 남아있는 폴리실리콘막(4)에 PoCl₃를 도핑시켜, 팁으로서 동작할 수 있도록 폴리실리콘막(4)에 전도성을 띠게 한다.

그리고나서, 도 1d에 도시된 바와 같이, 노출된 실리콘 기판(1)과 PSG막(2) 상부에 산화막(5) 및 예를 들어, 몰리브덴과 같은 금속막(6)을 전자선 중착법에 의하여 순차적으로 증착한다. 여기서, 산화막(5)은 게이트 산화막이고, 몰리브덴과 같은 금속막(6)은 게이트 전극이다. 이때, 산화막(5)은 11000 내지 13000Ａ 두께로 증착되고, 금속막(6)은 2000 내지 4000A 두께로 증착된다. 또한, PSG막(4) 상부에는 산화막(5) 및 금속막(6)이 역 메사 형태로 형성된다.

그후, 도 1e에 도시된 바와 같이, 결과물을 10 대 1 HF 용액에 담근다. 그러면, 코어층인 PSG막(2)은 다른 물질에 비하여 쉽게 제거되고, 폴리실리콘막(4)만이 남고, PSG막(2) 상부에 산화막(5) 및 금속막(6)으로 된 구조물은 하부의 지지부(PSG막)가 제거됨에 따라 붕괴되어 제거된다. 이러한 방식을 리프트 오프(lift off) 방식이라 한다.

이와같이, PSG막(2)이 제거되고, 그 상부의 산화막(5) 및 금속막(6)이 제거됨으로써, 실린더 형태의 폴리실리콘막(4)만이 남게되어, 폴리실리콘막(4)으로 된 팁이 형성된다. 이때, 폴리실리콘막(4)으로 된 팁은 실린더 형태로 상부에 뾰족하게 형성되고, 종래의 원추형과 달리 원둘레에 전체적으로 팁이 형성되므로, 방출전류가 증대된다.

이에 따라, 게이트 전극(6)과 캐소드 전극(팁)간의 동작 전압이 낮아지고, 넓은 기판상에서도 균일하게 팁이 제작된다.

이때, 본 발명에서는 PSG막(2)을 사용하였지만, PSG막 대신에 폴리실리콘막과 식각 선택비가 상이한 물질을 사용하여도 동일한 효과를 거둘수 있다.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 전계 방출 소자의 팁을 실린더 형태로 형성함으로써, 팁을 제조하는 물질의 손실을 줄일 수 있으며, 팁의 면적을 줄일 수 있다. 이에 따라, 방출 전류가 증대되어, 게이트 전극과 캐소드 전극간의 동작 전압을 감소시킬 수 있다.

또한, 넓은 기판에서 균일한 형태로 제작할 수 있어, 균일성을 확보할 수 있다.

더욱이, 상기 팁을 폴리실리콘막으로 형성함으로써, 종래의 금속 팁을 사용할 때 보다 제조 비용을 감축할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

도 la 내지 도 le는 본 발명에 따른 전계 방출 소자의 제조방법을 설명하기 위한 도면

(도면의 주요 부분에 대한 부호의 설명)

1 - 기판 2 - PSG막

3 - 기판 식각 부위 4 -도핑된 폴리실리콘막

5 - 게이트 산화막 6 - 게이트 전극

Claims (8)

1. 기판; 상기 기판에 일정 간격을 갖으면서 배치되는 게이트 산화막을 포함하는 게이트 전극; 및 상기 게이트 전극 상이의 기판 상에 배치되는 팁을 포함하는 전계 방출 소자에 있어서,

   상기 팁은 실린더 형태로 형성되며, 원둘레에 전체적으로 팁이 형성된 것을 특징으로 하는 전계 방출 소자.
2. 제 1 항에 있어서, 상기 팁은 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 전계 방출 소자.
3. 제 1 항에 있어서, 상기 게이트 전극은 몰리브덴인 것을 특징으로 하는 전계방출 소자.
4. 기판 상에 디스크 형태로 코어 패턴을 형성하는 단계;

   상기 코어 패턴을 마스크로 하여, 기판을 소정 깊이만큼 등방성 식각하는 단계;

   상기 기판 및 코어 패턴 상부에 상기 코어 패턴과 식각 선택비가 상이한 전도층을 형성하는 단계;

   상기 전도층을 반응성 이온 식각하여, 상기 코어 패턴 및 식각되어진 기판 측벽에 실린더형 스페이서를 형성하는 단계;

   상기 기판 및 코어 패턴 상부에 게이트 산화막과 게이트 전극을 형성하는 단계; 및

   상기 코어 패턴을 제거하여, 전도층 팁을 형성하는 단계를 포함하며,

   상기 코어 패턴을 제거하는 단계시, 상기 코어 패턴 상부에 존재하는 게이트 산화막과 게이트 전극이 동시에 제거되는 것을 특징으로 하는 전계 방출 소자의 제조방법 .
5. 제 4 항에 있어서, 상기 코어 패턴은 불순물이 도핑된 PSG막인 것을 특징으로 하는 전계 방출 소자의 제조방법.
6. 제 5 항에 있어서, 상기 PSG막은 10 대 1의 HF 용액으로 제거하는 것을 특징으로 하는 전계 방출 소자의 제조방법.
7. 제 4 항에 있어서, 상기 전도층은 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 전계 방출 소자의 제조방법.
8. 제 7 항에 있어서, 상기 도핑된 폴리실리콘막은 약 900 내지 1100Å 정도로 증착하는 것을 특징으로 하는 전계 방출 소자의 제조방법.