JPH04167326A - 電界放出型エミッタ及びその製造方法 - Google Patents
電界放出型エミッタ及びその製造方法Info
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- JPH04167326A JPH04167326A JP2293184A JP29318490A JPH04167326A JP H04167326 A JPH04167326 A JP H04167326A JP 2293184 A JP2293184 A JP 2293184A JP 29318490 A JP29318490 A JP 29318490A JP H04167326 A JPH04167326 A JP H04167326A
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Landscapes
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界放出型エミッタ及びその製造方法に関
し、例えばフラットCRTのような平面型デイスプレィ
に適用して好適なものである。
し、例えばフラットCRTのような平面型デイスプレィ
に適用して好適なものである。
この発明は、導電性基板と、導電性基板上に形成された
絶縁膜と、絶縁膜に形成されたキャビティと、キャビテ
ィの内部の導電性基板上に形成されたカソードと、絶縁
膜上に形成されたゲート電極とを具備する電界放出型エ
ミッタにおいて、キャビティの部分の絶縁膜の側壁を逆
テーパ状にすることによって、ゲート電極を構造的に強
くするとともに、カソードの形状不良によるカソードと
ゲート電極との間の絶縁不良を防止することができるよ
うにしたものである。
絶縁膜と、絶縁膜に形成されたキャビティと、キャビテ
ィの内部の導電性基板上に形成されたカソードと、絶縁
膜上に形成されたゲート電極とを具備する電界放出型エ
ミッタにおいて、キャビティの部分の絶縁膜の側壁を逆
テーパ状にすることによって、ゲート電極を構造的に強
くするとともに、カソードの形状不良によるカソードと
ゲート電極との間の絶縁不良を防止することができるよ
うにしたものである。
従来、ミクロンオーダーのサイズの電界放出型エミッタ
として、スピンド(Spindt)型と呼ばれる第5図
に示すようなものが知られている。
として、スピンド(Spindt)型と呼ばれる第5図
に示すようなものが知られている。
第5図に示すように、この電界放出型エミッタにおいて
は、導電性のシリコン(Si )基板101上に、膜厚
が1μm程度の二酸化シリコン(Si08)Il!10
2が形成されている。このSiO□膜102には、キャ
ビティ102aが形成されている。そして、このキャビ
ティ102aの内部のSi基板101上に、モリブデン
(Mo)やタングステン(W)などの高融点かつ低仕事
関数の金属から成る先端が尖った円錐状のカソード10
3が形成されている。
は、導電性のシリコン(Si )基板101上に、膜厚
が1μm程度の二酸化シリコン(Si08)Il!10
2が形成されている。このSiO□膜102には、キャ
ビティ102aが形成されている。そして、このキャビ
ティ102aの内部のSi基板101上に、モリブデン
(Mo)やタングステン(W)などの高融点かつ低仕事
関数の金属から成る先端が尖った円錐状のカソード10
3が形成されている。
また、キャビティ102aの周囲の5in2膜102上
には、カソード103を囲むように例えばMOやWやク
ロム(Cr)などの高融点金属から成るゲート電極10
4が形成されている。ここで、このゲート電極104の
、カソード103の直上の開口部の径は1μm程度であ
る。
には、カソード103を囲むように例えばMOやWやク
ロム(Cr)などの高融点金属から成るゲート電極10
4が形成されている。ここで、このゲート電極104の
、カソード103の直上の開口部の径は1μm程度であ
る。
この第5図に示す電界放出型エミッタは、ゲート電極1
04とカソード103との間に10’V/CI程度以上
の電界を印加することにより、カソード103を熱する
ことなく電子放出を行わせることができる。そして、こ
のようなミクロンオーダーのサイズの電界放出型エミッ
タによれば、ゲート電圧は数10〜100■程度でよい
ことになる。
04とカソード103との間に10’V/CI程度以上
の電界を印加することにより、カソード103を熱する
ことなく電子放出を行わせることができる。そして、こ
のようなミクロンオーダーのサイズの電界放出型エミッ
タによれば、ゲート電圧は数10〜100■程度でよい
ことになる。
なお、カソード103からの電子放出は101Torr
程度以下の真空中で行わせる必要があるので、上述の電
界放出型エミッタは、実際には図示省略した対向板その
他の部材により真空封止される。
程度以下の真空中で行わせる必要があるので、上述の電
界放出型エミッタは、実際には図示省略した対向板その
他の部材により真空封止される。
次に、第5図に示す電界放出型エミッタの製造方法につ
いて説明する。
いて説明する。
第6図Aに示すように、まずSi基板101上に例えば
CVD法によりSing膜102を形成した後、このS
ing膜10膜上02上ばスパッタリング法によりMo
やWやCrなどのゲート電極形成用の金属膜105を形
成する0次に、この金属膜105上に、形成すべきゲー
ト電極に対応した形状のレジストパターン106をリソ
グラフィーにより形成する。
CVD法によりSing膜102を形成した後、このS
ing膜10膜上02上ばスパッタリング法によりMo
やWやCrなどのゲート電極形成用の金属膜105を形
成する0次に、この金属膜105上に、形成すべきゲー
ト電極に対応した形状のレジストパターン106をリソ
グラフィーにより形成する。
次に、このレジストパターン106をマスクとして金属
M105をウェットエツチング法またはドライエツチン
グ法によりエツチングして、第6図Bに示すように、ゲ
ート電極104を形成する。
M105をウェットエツチング法またはドライエツチン
グ法によりエツチングして、第6図Bに示すように、ゲ
ート電極104を形成する。
次に、レジストパターン106及びゲート電極104を
マスクとしてStow膜102をウェットエツチング法
によりエツチングして、第6図Cに示すように、キャビ
ティ102aを形成する。
マスクとしてStow膜102をウェットエツチング法
によりエツチングして、第6図Cに示すように、キャビ
ティ102aを形成する。
次に、レジストパターン106を除去した後、第6図り
に示すように、基板表面に対して傾斜した方向から斜め
蒸着を行うことにより、ゲート電極104上に例えばア
ルミニウム(AI)やニッケル(Ni)から成る剥離層
107を形成する。この後、基板表面に対して垂直な方
向からカソード形成用の材料として例えばMoやWなど
を蒸着する。
に示すように、基板表面に対して傾斜した方向から斜め
蒸着を行うことにより、ゲート電極104上に例えばア
ルミニウム(AI)やニッケル(Ni)から成る剥離層
107を形成する。この後、基板表面に対して垂直な方
向からカソード形成用の材料として例えばMoやWなど
を蒸着する。
これによって、キャビティ102aの内部のSi基板1
01上にカソード103が形成される。符号108は剥
離層107上に蒸着された金属膜を示す。
01上にカソード103が形成される。符号108は剥
離層107上に蒸着された金属膜を示す。
この後、剥離層107をその上に形成された金属膜10
8とともにリフトオフ法により除去し、第5図に示すよ
うに目的とする電界放出型エミッタを完成させる。
8とともにリフトオフ法により除去し、第5図に示すよ
うに目的とする電界放出型エミッタを完成させる。
一方、第7図に示すような構造の電界放出型エミッタも
知られている。すなわち、第7図に示すように、この電
界放出型エミッタにおいては、キャビティ102aの側
壁は基板表面に対して垂直になっている。その他の構成
は第5図に示す電界放出型エミッタと同様である。
知られている。すなわち、第7図に示すように、この電
界放出型エミッタにおいては、キャビティ102aの側
壁は基板表面に対して垂直になっている。その他の構成
は第5図に示す電界放出型エミッタと同様である。
この第7図に示す電界放出型エミッタは、キャビティ1
02aを反応性イオンエツチング(RIE)法により形
成することにより製造される。
02aを反応性イオンエツチング(RIE)法により形
成することにより製造される。
上述の第5図に示す従来の電界放出型エミッタは、キャ
ビティ102aの内側に基板表面と平行にゲート電極1
04が突き出たひさし構造になっているため、ゲート電
極104が構造的に弱く、SiO□膜102からの剥離
などが生じやすいという問題があった。
ビティ102aの内側に基板表面と平行にゲート電極1
04が突き出たひさし構造になっているため、ゲート電
極104が構造的に弱く、SiO□膜102からの剥離
などが生じやすいという問題があった。
一方、第7図に示す従来の電界放出型エミッタは、ゲー
ト電極104の全体がSiO□膜102により支持され
た構造となっているので、ゲート電極104は構造的に
は強い。しかし、この場合には次のような問題がある。
ト電極104の全体がSiO□膜102により支持され
た構造となっているので、ゲート電極104は構造的に
は強い。しかし、この場合には次のような問題がある。
すなわち、実際にキャビティ102afRIE法により
形成する場合には、キャビティ102aの径が小さいこ
とから、その底部の形状制御は必ずしも容易でない。こ
のため、キャビティ102aの側壁は必ずしも基板表面
に対して垂直とならず、底部の径が小さくなったりする
ことがある。このような場合には、このキャビティ10
2aの内部に形成されるカソード103の形状不良が生
じ、カソード103とゲート電極104との間の絶縁不
良が生しるおそれがあった。
形成する場合には、キャビティ102aの径が小さいこ
とから、その底部の形状制御は必ずしも容易でない。こ
のため、キャビティ102aの側壁は必ずしも基板表面
に対して垂直とならず、底部の径が小さくなったりする
ことがある。このような場合には、このキャビティ10
2aの内部に形成されるカソード103の形状不良が生
じ、カソード103とゲート電極104との間の絶縁不
良が生しるおそれがあった。
従って、この発明の目的は、ゲート電極が構造的に強く
、しかもカソードの形状不良によるカソードとゲート電
極との間の絶縁不良を防止することができる電界放出型
エミッタを提供することにある。
、しかもカソードの形状不良によるカソードとゲート電
極との間の絶縁不良を防止することができる電界放出型
エミッタを提供することにある。
この発明の他の目的は、ゲート電極が構造的に強く、し
かもカソードの形状不良によるカソードとゲート電極と
の間の絶縁不良を防止することができる電界放出型エミ
ッタの製造方法を提供することにある。
かもカソードの形状不良によるカソードとゲート電極と
の間の絶縁不良を防止することができる電界放出型エミ
ッタの製造方法を提供することにある。
上記目的を達成するために、第1の発明は、導電性基板
(1)と、導電性基板(1)上に形成された絶縁膜(2
)と、絶縁膜(2)に形成されたキャビティ(2a)と
、キャビティ(2a)の内部の導電性基板(1)上に形
成されたカソード(3)と、絶縁膜(2)上に形成され
たゲート電極(4)とを具備する電界放出型エミッタに
おいて、キャビティ(2a)の部分の絶縁膜(2)の側
壁が逆テーパ状になっている。
(1)と、導電性基板(1)上に形成された絶縁膜(2
)と、絶縁膜(2)に形成されたキャビティ(2a)と
、キャビティ(2a)の内部の導電性基板(1)上に形
成されたカソード(3)と、絶縁膜(2)上に形成され
たゲート電極(4)とを具備する電界放出型エミッタに
おいて、キャビティ(2a)の部分の絶縁膜(2)の側
壁が逆テーパ状になっている。
第2の発明は、導電性基板(1)と、導電性基板(1)
上に形成された絶縁膜(2)と、絶縁膜(2)に形成さ
れたキャビティ(2a)と、キャビティ(2a)の内部
の導電性基板(1)上に形成されたカソード(3)と、
絶縁膜(2)上に形成されたゲート電極(4)とを具備
する電界放出型エミッタの製造方法において、導電性基
板(1)上に絶縁膜(2)及びゲート電極形成用の導体
膜(5)を順次形成する工程と、ゲート電極形成用の導
体膜(5)上にゲート電極(4)に対応した形状のレジ
ストパターン(6)を形成する工程と、レジストパター
ン(6)をマスクとしてゲート電極形成用の導体膜(5
)をエツチングすることによりゲート電極(4)を形成
する工程と、ゲート電極(4)をマスクとして導電性基
板(1)の表面に対してほぼ垂直な方向から絶縁膜(2
)を異方性エツチングする工程と、絶縁膜(2)をウェ
ットエツチングする工程とを具備する。
上に形成された絶縁膜(2)と、絶縁膜(2)に形成さ
れたキャビティ(2a)と、キャビティ(2a)の内部
の導電性基板(1)上に形成されたカソード(3)と、
絶縁膜(2)上に形成されたゲート電極(4)とを具備
する電界放出型エミッタの製造方法において、導電性基
板(1)上に絶縁膜(2)及びゲート電極形成用の導体
膜(5)を順次形成する工程と、ゲート電極形成用の導
体膜(5)上にゲート電極(4)に対応した形状のレジ
ストパターン(6)を形成する工程と、レジストパター
ン(6)をマスクとしてゲート電極形成用の導体膜(5
)をエツチングすることによりゲート電極(4)を形成
する工程と、ゲート電極(4)をマスクとして導電性基
板(1)の表面に対してほぼ垂直な方向から絶縁膜(2
)を異方性エツチングする工程と、絶縁膜(2)をウェ
ットエツチングする工程とを具備する。
上述のように構成されたこの発明の電界放出型エミッタ
によれば、キャビティの部分の絶縁膜の側壁が逆テーパ
状になっていることにより、ゲート電極のほぼ全ての部
分が絶縁膜により支持された構造となり、従ってゲート
電極を構造的に強くすることができる。また、キャビテ
ィの底部の径を十分に大きくすることができるので、カ
ソードの形状不良によるカソードとゲート電極との間の
絶縁不良を防止することができる。
によれば、キャビティの部分の絶縁膜の側壁が逆テーパ
状になっていることにより、ゲート電極のほぼ全ての部
分が絶縁膜により支持された構造となり、従ってゲート
電極を構造的に強くすることができる。また、キャビテ
ィの底部の径を十分に大きくすることができるので、カ
ソードの形状不良によるカソードとゲート電極との間の
絶縁不良を防止することができる。
また、上述のように構成されたこの発明の電界放出型エ
ミッタの製造方法によれば、ゲート電極をマスクとして
導電性基板の表面に対してほぼ垂直な方向から絶縁膜を
異方性エツチングした後に絶縁膜をウェットエツチング
することにより、キャビティの部分の絶縁膜の側壁を逆
テーパ状にすることができる。これによって、ゲート電
極を構造的に強くすることができ、しかもカソードの形
状不良によるカソードとゲート電極との間の絶縁不良を
防止することができる。
ミッタの製造方法によれば、ゲート電極をマスクとして
導電性基板の表面に対してほぼ垂直な方向から絶縁膜を
異方性エツチングした後に絶縁膜をウェットエツチング
することにより、キャビティの部分の絶縁膜の側壁を逆
テーパ状にすることができる。これによって、ゲート電
極を構造的に強くすることができ、しかもカソードの形
状不良によるカソードとゲート電極との間の絶縁不良を
防止することができる。
C実施例〕
以下、この発明の実施例について図面を参照しながら説
明する。
明する。
第1図はこの発明の第1実施例による電界放出型エミッ
タを示す。
タを示す。
第1図に示すように、この第1実施例による電界放出型
エミッタにおいては、例えばn型またはP型の不純物が
高濃度にドープされたSi基板のような導電性基板1上
に、例えば膜厚が1μm程度のSiC2膜のような絶縁
膜2が形成されている。
エミッタにおいては、例えばn型またはP型の不純物が
高濃度にドープされたSi基板のような導電性基板1上
に、例えば膜厚が1μm程度のSiC2膜のような絶縁
膜2が形成されている。
二の絶縁wI2には、例えば円形の平面形状を有するキ
ャビティ2aが形成されている。
ャビティ2aが形成されている。
この第1実施例においては、このキャビティ、2aの部
分の絶縁膜2の側壁は逆テーパ状になっている。すなわ
ち、このキャビティ2aの底部の径は上部の径に比べて
大きくなっている。
分の絶縁膜2の側壁は逆テーパ状になっている。すなわ
ち、このキャビティ2aの底部の径は上部の径に比べて
大きくなっている。
このキャビティ2aの内部の導電性基板1上には、Mo
やWなどの高融点かつ低仕事関数の金属から成る先端が
尖った円錐状のカソード3が形成されている。
やWなどの高融点かつ低仕事関数の金属から成る先端が
尖った円錐状のカソード3が形成されている。
また、キャビティ2aの周囲の絶縁膜2上には、カソー
ド3を囲むように例えばMOやWやCrなどから成るゲ
ート電極4が形成されている。このゲート電極4の、カ
ソード3の直上の開口部の径は例えば1μm程度である
。
ド3を囲むように例えばMOやWやCrなどから成るゲ
ート電極4が形成されている。このゲート電極4の、カ
ソード3の直上の開口部の径は例えば1μm程度である
。
なお、キャビティ2a及びカソード3を、用途に応じた
個数だけ同一の導電性基板1上に配置することにより、
電界放出型エミッタアレイを構成することができる。
個数だけ同一の導電性基板1上に配置することにより、
電界放出型エミッタアレイを構成することができる。
また、この第1実施例による電界放出型エミッタにおい
ては、すでに述べた従来の電界放出型エミッタと同様に
、ゲート電極4とカソード3との間にIO’V/α程度
以上の電界を印加することにより、カソード3を熱する
ことなく電子放出を行わせることができ、ゲート電圧は
数10〜100■程度で済む。また、カソード3からの
電子放出は10−’Torr程度以下の真空中で行わせ
る必要があるので、この第1実施例による電界放出型エ
ミッタは、実際には図示省略した対向板その他の部材に
より真空封止される。
ては、すでに述べた従来の電界放出型エミッタと同様に
、ゲート電極4とカソード3との間にIO’V/α程度
以上の電界を印加することにより、カソード3を熱する
ことなく電子放出を行わせることができ、ゲート電圧は
数10〜100■程度で済む。また、カソード3からの
電子放出は10−’Torr程度以下の真空中で行わせ
る必要があるので、この第1実施例による電界放出型エ
ミッタは、実際には図示省略した対向板その他の部材に
より真空封止される。
次に、上述のように構成されたこの第1実施例による電
界放出型エミッタの製造方法について説明する。
界放出型エミッタの製造方法について説明する。
第2図Aに示すように、まず導電性基板1上に例えばC
VD法により絶縁膜2を形成した後、この絶縁膜2上に
例えばスパッタリング法によりM。
VD法により絶縁膜2を形成した後、この絶縁膜2上に
例えばスパッタリング法によりM。
やWやCrなどのゲート電極形成用の金属膜5を形成す
る。次に、この金属膜5上に、形成すべきゲート電極に
対応した形状のレジストパターン6をリソグラフィーに
より形成する。
る。次に、この金属膜5上に、形成すべきゲート電極に
対応した形状のレジストパターン6をリソグラフィーに
より形成する。
次に、このレジストパターン6をマスクとして金属膜5
をウェットエツチング法またはドライエツチング法によ
りエツチングして、第2図Bに示すように、ゲート電極
4を形成する。
をウェットエツチング法またはドライエツチング法によ
りエツチングして、第2図Bに示すように、ゲート電極
4を形成する。
次に、レジストパターン6及びゲート電極4をマスクと
して絶縁膜2を例えばRIE法により基板表面に対して
垂直方向に異方性エツチングして、第2図Cに示すよう
に、基板表面に対してほぼ垂直な側壁を有するキャビテ
ィ2aを形成する。
して絶縁膜2を例えばRIE法により基板表面に対して
垂直方向に異方性エツチングして、第2図Cに示すよう
に、基板表面に対してほぼ垂直な側壁を有するキャビテ
ィ2aを形成する。
次に、レジストパターン6及びゲート電極4をマスクと
して絶縁膜2を例えばフッ化水素(HF)系のエツチン
グ液を用いたウェットエツチング法によりライトエツチ
ングする。ここで、このHF系エツチング液のHF濃度
は、例えば1〜10%である。このライトエツチングに
よって、第2図りに示すように、キャビティ2aの底部
の径が上部の径に比べて大きくなり、このキャビティ2
aの部分の絶縁膜2の側壁が逆テーパ状になる。
して絶縁膜2を例えばフッ化水素(HF)系のエツチン
グ液を用いたウェットエツチング法によりライトエツチ
ングする。ここで、このHF系エツチング液のHF濃度
は、例えば1〜10%である。このライトエツチングに
よって、第2図りに示すように、キャビティ2aの底部
の径が上部の径に比べて大きくなり、このキャビティ2
aの部分の絶縁膜2の側壁が逆テーパ状になる。
次に、レジストパターン6を除去した後、第2図Eに示
すように、基板表面に対して傾斜した方向から斜め蒸着
を行うことにより、ゲート電極4上に例えばA】やNi
から成る剥離層7を形成する。
すように、基板表面に対して傾斜した方向から斜め蒸着
を行うことにより、ゲート電極4上に例えばA】やNi
から成る剥離層7を形成する。
この後、基板表面に対して垂直な方向からカソード形成
用の材料として例えばMoやWなどを蒸着する。これに
よって、キャビティ2aの内部の導電性基板1上にカソ
ード3が形成される。符号8は剥離層7上に蒸着された
金属膜を示す。。
用の材料として例えばMoやWなどを蒸着する。これに
よって、キャビティ2aの内部の導電性基板1上にカソ
ード3が形成される。符号8は剥離層7上に蒸着された
金属膜を示す。。
この後、剥離層7をその上に形成された金属膜8ととも
にリフトオフ法により除去し、第1図に示すように目的
とする電界放出型エミッタを完成させる。
にリフトオフ法により除去し、第1図に示すように目的
とする電界放出型エミッタを完成させる。
以上のように、この第1実施例によれば、キャビティ2
aの部分の絶縁膜2の側壁が逆テーパ状になっていて、
ゲート電極4のほぼ全ての部分が絶縁膜2により支持さ
れた構造になっているので、ゲート電極4を構造的に強
くすることができる。
aの部分の絶縁膜2の側壁が逆テーパ状になっていて、
ゲート電極4のほぼ全ての部分が絶縁膜2により支持さ
れた構造になっているので、ゲート電極4を構造的に強
くすることができる。
このため、ゲート電極4が絶縁膜2から剥離することが
なくなる。また、キャビティ2aの底部の径は上部の径
に比べて大きくなっているので、カソード3を良好な形
状に形成することができ、従ってカソード3とゲート電
極4との間の絶縁不良を防止することができる。
なくなる。また、キャビティ2aの底部の径は上部の径
に比べて大きくなっているので、カソード3を良好な形
状に形成することができ、従ってカソード3とゲート電
極4との間の絶縁不良を防止することができる。
また、ウェットエツチング法によるライトエツチングに
用いるエツチング液の濃度を変えることにより・キャビ
ティ2aのチー)i角度を制御することができる。具体
的には、HF系エツチング液のHF濃度を高くすればテ
ーパ角度を大きくすることができ、濃度を低くすればテ
ーパ角度を小さくすることができる。また、このライト
エツチングのエツチング時間を変えることにより、絶縁
膜2aの側壁の後退量、従ってキャビティ2aの大きさ
を制御することができる。
用いるエツチング液の濃度を変えることにより・キャビ
ティ2aのチー)i角度を制御することができる。具体
的には、HF系エツチング液のHF濃度を高くすればテ
ーパ角度を大きくすることができ、濃度を低くすればテ
ーパ角度を小さくすることができる。また、このライト
エツチングのエツチング時間を変えることにより、絶縁
膜2aの側壁の後退量、従ってキャビティ2aの大きさ
を制御することができる。
この第1実施例による電界放出型エミッタは、例えばフ
ラットCRTに適用して好適なものである。
ラットCRTに適用して好適なものである。
第3図はこの発明の第2実施例による電界放出型エミッ
タを示す。
タを示す。
第3図に示すように、この第2実施例においては、キャ
ビティ2aの周囲の絶縁膜2上に、多結晶Si膜9を介
して例えばタングステンシリサイド(WSi、 )やモ
リブデンシリサイド(MoSix )のような高融点金
属シリサイドから成るゲート電極4がカソード3を囲む
ように形成されている。その他の構成は第1実施例と同
様である。
ビティ2aの周囲の絶縁膜2上に、多結晶Si膜9を介
して例えばタングステンシリサイド(WSi、 )やモ
リブデンシリサイド(MoSix )のような高融点金
属シリサイドから成るゲート電極4がカソード3を囲む
ように形成されている。その他の構成は第1実施例と同
様である。
多結晶5i119の膜厚は、例えば500〜1000人
程度である。また、ゲート電極4を形成する高融点金属
シリサイド膜、例えばW S i、膜の膜厚は、例えば
0.2〜0.5μmである。ここで、このW S i、
のSi組成比Xは、好適には例えば2゜4〜2.8の範
囲内に選ばれる。Xがこの範囲内にある場合には、W
S i*膜の成膜時の内部残留応力は最小となる。さら
に、x>2の場合には、WSi、tが酸化を受けたとき
にSingが形成されやすく、従ってWの酸化が有効に
抑えられる。
程度である。また、ゲート電極4を形成する高融点金属
シリサイド膜、例えばW S i、膜の膜厚は、例えば
0.2〜0.5μmである。ここで、このW S i、
のSi組成比Xは、好適には例えば2゜4〜2.8の範
囲内に選ばれる。Xがこの範囲内にある場合には、W
S i*膜の成膜時の内部残留応力は最小となる。さら
に、x>2の場合には、WSi、tが酸化を受けたとき
にSingが形成されやすく、従ってWの酸化が有効に
抑えられる。
この第2実施例による電界放出型エミッタの製造方法は
、第2図Aに示す工程において絶縁膜2上に例えばCV
D法により多結晶Si膜9及びゲート電極形成用の導体
膜としての高融点金属シリサイド膜を順次形成した後、
その上にレジストパターン6を形成することを除いて、
第1実施例の電界放出型エミッタの製造方法と同様であ
る。
、第2図Aに示す工程において絶縁膜2上に例えばCV
D法により多結晶Si膜9及びゲート電極形成用の導体
膜としての高融点金属シリサイド膜を順次形成した後、
その上にレジストパターン6を形成することを除いて、
第1実施例の電界放出型エミッタの製造方法と同様であ
る。
この第2実施例によれば、第1実施例と同様な利点に加
えて、次のような利点がある。すなわち、ゲート電極4
が高融点金属シリサイドにより形成されているので、ゲ
ート電極4が製造工程で酸化されることがなくなり、従
って酸化によるゲート電極4の電気伝導度の低下を防止
することができる。これによって、カソード3からの電
子放出を安定に行わせることができる。
えて、次のような利点がある。すなわち、ゲート電極4
が高融点金属シリサイドにより形成されているので、ゲ
ート電極4が製造工程で酸化されることがなくなり、従
って酸化によるゲート電極4の電気伝導度の低下を防止
することができる。これによって、カソード3からの電
子放出を安定に行わせることができる。
また、酸化によるゲート電極4の変形を防止することが
できる。しかも、このゲート電極4の材料である高融点
金属シリサイドをCVD法により形成しているので、S
i組成比Xの制御によりこのゲート電極4の内部残留応
力を緩和することができ、従ってこれによってもゲート
電極4の変形を防止することができる。さらに、ゲート
電極4と絶縁膜2との間に多結晶Si膜9が形成されて
いることにより、ゲート電極4の下地に対する密着性の
向上を図ることができる。これによって、ゲート電極4
が変形により下地から剥離するのを有効に防止すること
ができる。
できる。しかも、このゲート電極4の材料である高融点
金属シリサイドをCVD法により形成しているので、S
i組成比Xの制御によりこのゲート電極4の内部残留応
力を緩和することができ、従ってこれによってもゲート
電極4の変形を防止することができる。さらに、ゲート
電極4と絶縁膜2との間に多結晶Si膜9が形成されて
いることにより、ゲート電極4の下地に対する密着性の
向上を図ることができる。これによって、ゲート電極4
が変形により下地から剥離するのを有効に防止すること
ができる。
また、ゲート電極4の材料であるW S i、のような
高融点金属シリサイドは、化学的に安定で耐薬品性が良
好であるので、製造上都合がよい。
高融点金属シリサイドは、化学的に安定で耐薬品性が良
好であるので、製造上都合がよい。
第4図はこの発明の第3実施例による電界放出型エミッ
タを示す。
タを示す。
第4図に示すように、この第3実施例による電界放出型
エミッタは、例えばガラス基板やセラミック基板のよう
な絶縁性基板10上に例えばCrやA】のような金属か
ら成る例えばライン状の導体膜(カソードライン)11
を形成したものを基板として用いていることが、第1実
施例による電界放出型エミッタと異なる。その他の構成
は第1実施例と同様である。
エミッタは、例えばガラス基板やセラミック基板のよう
な絶縁性基板10上に例えばCrやA】のような金属か
ら成る例えばライン状の導体膜(カソードライン)11
を形成したものを基板として用いていることが、第1実
施例による電界放出型エミッタと異なる。その他の構成
は第1実施例と同様である。
なお、絶縁性基板10としてガラス基板を用いる場合に
は、好適にはこのガラス基板上にSi0g膜やSiN、
膜のような絶縁膜を形成し、その上に導体膜11が形成
される。これによって、ガラス基板の表面の不安定性に
起因する不定電位の問題を解決することができ、カソー
ド3からの電子放出を安定に行わせることができる。
は、好適にはこのガラス基板上にSi0g膜やSiN、
膜のような絶縁膜を形成し、その上に導体膜11が形成
される。これによって、ガラス基板の表面の不安定性に
起因する不定電位の問題を解決することができ、カソー
ド3からの電子放出を安定に行わせることができる。
この第3実施例によれば、Si基板に比べて安価で割れ
や反りが生じる危険性が少なく、しかも大面積のものが
容易に得られるガラス基板やセラミック基板を基板とし
て用いているので、電界放出型エミッタの製造コストの
低減を図ることができ、基板の割れや反りによる製造歩
留まりの低下を防止することができ、しかも電界放出型
エミッタアレイによるフラットCRTのような平面型デ
イスプレィなどの大面積化にも容易に対応することがで
きる。
や反りが生じる危険性が少なく、しかも大面積のものが
容易に得られるガラス基板やセラミック基板を基板とし
て用いているので、電界放出型エミッタの製造コストの
低減を図ることができ、基板の割れや反りによる製造歩
留まりの低下を防止することができ、しかも電界放出型
エミッタアレイによるフラットCRTのような平面型デ
イスプレィなどの大面積化にも容易に対応することがで
きる。
以上、この発明の実施例につき具体的に説明したが、こ
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
の発明は、上述の実施例に限定されるものではなく、こ
の発明の技術的思想に基づく各種の変形が可能である。
(発明の効果〕
以上述べたように、この発明によれば、キャビティの部
分の絶縁膜の側壁が逆テーパ状になっているので、ゲー
ト電極を構造的に強くすることができるとともに、カソ
ードの形状不良によるカソードとゲート電極との間の絶
縁不良を防止することができる。
分の絶縁膜の側壁が逆テーパ状になっているので、ゲー
ト電極を構造的に強くすることができるとともに、カソ
ードの形状不良によるカソードとゲート電極との間の絶
縁不良を防止することができる。
第1図はこの発明の第1実施例による電界放出型エミッ
タを示す断面図、第2図A〜第2図Eは第1図に示す電
界放出型エミッタの製造方法を工程順に説明するための
断面図、第3図はこの発明の第2実施例による電界放出
型エミッタを示す断面図、第4図はこの発明の第3実施
例による電界放出型エミッタを示す断面図、第5図は従
来の電界放出型エミッタを示す断面図、第6図A〜第6
図りは従来の電界放出型エミッタの製造方法を工程順に
説明するための断面図、第7図は他の従来の電界放出型
エミッタを示す断面図である。 図面における主要な符号の説明 1:導電性基板、 2二絶縁膜、 2a:キャビティ、
3:カソード、 4:ゲート電極、9:多結晶5
ill、 10:絶縁性基板。 躬 2 慢ryt丑イクリ 第3実施例 第4図
タを示す断面図、第2図A〜第2図Eは第1図に示す電
界放出型エミッタの製造方法を工程順に説明するための
断面図、第3図はこの発明の第2実施例による電界放出
型エミッタを示す断面図、第4図はこの発明の第3実施
例による電界放出型エミッタを示す断面図、第5図は従
来の電界放出型エミッタを示す断面図、第6図A〜第6
図りは従来の電界放出型エミッタの製造方法を工程順に
説明するための断面図、第7図は他の従来の電界放出型
エミッタを示す断面図である。 図面における主要な符号の説明 1:導電性基板、 2二絶縁膜、 2a:キャビティ、
3:カソード、 4:ゲート電極、9:多結晶5
ill、 10:絶縁性基板。 躬 2 慢ryt丑イクリ 第3実施例 第4図
Claims (2)
- (1)導電性基板と、上記導電性基板上に形成された絶
縁膜と、上記絶縁膜に形成されたキャビティと、上記キ
ャビティの内部の上記導電性基板上に形成されたカソー
ドと、上記絶縁膜上に形成されたゲート電極とを具備す
る電界放出型エミッタにおいて、 上記キャビティの部分の上記絶縁膜の側壁が逆テーパ状
になっていることを特徴とする電界放出型エミッタ。 - (2)導電性基板と、上記導電性基板上に形成された絶
縁膜と、上記絶縁膜に形成されたキャビティと、上記キ
ャビティの内部の上記導電性基板上に形成されたカソー
ドと、上記絶縁膜上に形成されたゲート電極とを具備す
る電界放出型エミッタの製造方法において、上記導電性
基板上に上記絶縁膜及び上記ゲート電極形成用の導体膜
を順次形成する工程と、上記ゲート電極形成用の導体膜
上に上記ゲート電極に対応した形状のレジストパターン
を形成する工程と、 上記レジストパターンをマスクとして上記ゲート電極形
成用の導体膜をエッチングすることにより上記ゲート電
極を形成する工程と、 上記ゲート電極をマスクとして上記導電性基板の表面に
対してほぼ垂直な方向から上記絶縁膜を異方性エッチン
グする工程と、 上記ゲート電極をマスクとして上記絶縁膜をウェットエ
ッチングする工程と を具備することを特徴とする電界放出型エミッタの製造
方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29318490A JP3033179B2 (ja) | 1990-10-30 | 1990-10-30 | 電界放出型エミッタ及びその製造方法 |
US07/783,165 US5332627A (en) | 1990-10-30 | 1991-10-28 | Field emission type emitter and a method of manufacturing thereof |
EP91118545A EP0483814B1 (en) | 1990-10-30 | 1991-10-30 | Field emission type emitter and method of manufacturing thereof |
DE69112171T DE69112171T2 (de) | 1990-10-30 | 1991-10-30 | Feldemissionseinrichtung und Herstellungsverfahren. |
KR1019910019138A KR100238696B1 (ko) | 1990-10-30 | 1991-10-30 | 전계방출형 에미터 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29318490A JP3033179B2 (ja) | 1990-10-30 | 1990-10-30 | 電界放出型エミッタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04167326A true JPH04167326A (ja) | 1992-06-15 |
JP3033179B2 JP3033179B2 (ja) | 2000-04-17 |
Family
ID=17791507
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29318490A Expired - Fee Related JP3033179B2 (ja) | 1990-10-30 | 1990-10-30 | 電界放出型エミッタ及びその製造方法 |
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---|---|
JP (1) | JP3033179B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07201273A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 電界放出冷陰極とこれを用いた電子管 |
US5527200A (en) * | 1992-12-11 | 1996-06-18 | Samsung Display Devices Co., Ltd. | Method for making a silicon field emission emitter |
US6075315A (en) * | 1995-03-20 | 2000-06-13 | Nec Corporation | Field-emission cold cathode having improved insulating characteristic and manufacturing method of the same |
US6958499B2 (en) | 2002-12-11 | 2005-10-25 | Electronics And Telecommunications Research Institute | Triode field emission device having mesh gate and field emission display using the same |
JP2005317893A (ja) * | 2004-03-29 | 2005-11-10 | Sumitomo Electric Ind Ltd | 炭素系材料突起の形成方法及び炭素系材料突起 |
JP2005327498A (ja) * | 2004-05-12 | 2005-11-24 | Nippon Hoso Kyokai <Nhk> | 冷陰極素子及びその製造方法 |
KR100766894B1 (ko) * | 2001-11-30 | 2007-10-15 | 삼성에스디아이 주식회사 | 전계 방출 표시 소자의 제조 방법 |
US7456564B2 (en) | 2004-05-04 | 2008-11-25 | Electronics And Telecommunications Research Institute | Field emission display having a gate portion with a metal mesh |
JP2014132624A (ja) * | 2012-12-04 | 2014-07-17 | Nichia Chem Ind Ltd | 半導体素子の製造方法 |
-
1990
- 1990-10-30 JP JP29318490A patent/JP3033179B2/ja not_active Expired - Fee Related
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US6958499B2 (en) | 2002-12-11 | 2005-10-25 | Electronics And Telecommunications Research Institute | Triode field emission device having mesh gate and field emission display using the same |
JP2005317893A (ja) * | 2004-03-29 | 2005-11-10 | Sumitomo Electric Ind Ltd | 炭素系材料突起の形成方法及び炭素系材料突起 |
US7456564B2 (en) | 2004-05-04 | 2008-11-25 | Electronics And Telecommunications Research Institute | Field emission display having a gate portion with a metal mesh |
JP2005327498A (ja) * | 2004-05-12 | 2005-11-24 | Nippon Hoso Kyokai <Nhk> | 冷陰極素子及びその製造方法 |
JP2014132624A (ja) * | 2012-12-04 | 2014-07-17 | Nichia Chem Ind Ltd | 半導体素子の製造方法 |
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JP3033179B2 (ja) | 2000-04-17 |
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