KR100243990B1 - 전계방출 캐소드와 그 제조방법 - Google Patents

전계방출 캐소드와 그 제조방법 Download PDF

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Abstract

[과제]
에미터와 저항층과의 부착강도를 향상시킨 전계방출 캐소드와, 그 전계방출캐소드의 용이한 제조방법을 제공한다.
[해결수단]
적어도 기판상에 캐소드전극층(101), 저항층(102), 절연층(103), 게이트전극층(104)을 순차성막한 적층기판에 대하여, 홀(114)이 설정되어, 이 홀(114)내에 노출하는 저항층(102)상에, 도전성재료로 이루어지는 버퍼층(1)을 형성함과 동시에, 이 버퍼층(1)상에 에미터콘(2)을 형성하여, 버퍼층(1)을 통해 저항층(102)과 에미터콘(2)과의 부착강도를 향상시킨다.

Description

전계방출 캐소드와 그 제조방법
제1도는 본 발명의 실시의 형태인 전계방출 캐소드의 일례를 나타내는 도.
제2도는 본 발명의 실시의 형태인 전계방출 캐소드의 제조방법의 일례를 나타내는 도.
제3도는 FEC 어레이를 사용한 표시장치의 설명도.
제4도는 종래의 전계방출 캐소드의 제조방법의 일례를 나타내는 도.
* 도면의 주요부분에 대한 부호의 설명
1 : 버퍼층 2 : 에미터콘
100 : 기판 101 : 캐소트 전극층
102 : 저항층 103 : 절연층
104 : 게이트전극층 114 : 홀
[발명의 속하는 기술분야]
본 발명은 콜드 캐소드로서 알려지고 있는 전계방출 캐소드, 및 그 제조방법에 관한 것이다.
[종래의 기술]
금속 또는 반도체 표면의 인가전압을 109[V/m]정도로 하면, 터널효과에 의해 전자가 장벽을 통과하여, 상온에서도 진공중에 전자방출이 행하여지게 된다. 이것을 전계방출(Field Emission)이라 부르고, 이러한 원리로 전자를 방출하는 캐소드를 전계방출 캐소드(Field Emission Cathode), 혹은 전계방출소자라고 부르고 있다.
최근, 반도체 미세가공기술을 구사하여, 미크론사이즈의 전계방출 캐소드로 이루어지는 면방출형의 전계방출 캐소드를 제작하는 일이 가능해지고 있고, 전계방출 캐소드를 기판상에 다수개 형성한 것은, 그 각 에미터로부터 방출된 전자를 형광면에 조사함으로써 평면형의 표시장치나 각종의 전자장치를 구성하는 전자공급수단으로서 기대되고 있다.
이러한 전계방출 캐소드의 일례로서, 스핀트(Spindt)형이라고 불리는 전계방출캐소드(이하, 「FEC」라고 한다)의 사시도를 제3도에 도시한다. 이 도면에서, 기판(100)상에 캐소드전극층(101)이 형성되어 있고, 이 캐소드전극층(101)상에 저항층(102), 절연층(103) 및 게이트전극층(104)이 순차형성되어 있다. 그리고 절연층(103)에 형성된 홀내에 에미터콘(115)이 형성되어, 이 에미터콘(115)의 선단부분의 게이트전극층(104)의 개구부로부터 임하고 있다.
이 FEC에서는, 미세가공기술을 사용함에 따라 에미터콘(115)과 게이트전극층(104)과의 거리를 서브미크론으로 할 수 있기 때문에, 에미터콘(115)과 게이트전극층(104) 사이에 불과 수십볼트의 전압을 인가함으로써, 에미터콘(115)으로부터 전자를 방출시킬 수 있게 된다.
따라서, 제3도에 도시한 바와 같이, 상기의 FEC가 어레이 형상으로 다수개 형성되어 있는 기판(100)의 윗쪽에 형광재료가 도포되어 있는 애노드기판(116)을 배치하고, 전압 VGE, VA를 인가하면, 방출된 전자에 의해서 형광재를 발광시킬 수 있어 표시장치로 할 수 있다.
상기한 바와 같이 스핀트형의 FEC의 제조과정의 일례를 제4도를 참조하여 설명한다. 우선, 제4a도에 도시한 바와 같이, 유리등의 기판(100)상에 스패터링으로써 캐소드전극층의 재료인 Nb(니오븀)가 성막되어, 박막 도체층(101)이 형성되어 있고, 이 박막 도체층(101)상에 불순물을 도우프한 α-Si(비정질·실리콘)을 CVD(Chemical Vapor Deposition)로 성막하여 저항층(102)을 형성하고, 또한 저항층(102)상에 SiO2(산화실리콘)을 CVD에 의해서 성막하여 절연층(103)이 형성되어 있다. 그리고, 이 절연층(103)상에 게이트전극층(104)이 되는 Nb가 스패터링에 의해서 성막되고 적층기판이 형성되어 있다.
그 위에, 최표면인 게이트전극층(104)상에 포토레지스트층(111)을 도포한 후, 마스크(112)를 하여 포토리소그래피법으로써 이 레지스트층(111)의 패터닝을 행한다. 그 결과, 포토레지스트층(111)에 개구 패턴이 형성된다.
다음에, SF6등의 가스를 사용하여, 레지스트(111)가 도포되어 있는 방향에서 반응성 이온 에칭(RIE)으로 이방성 에칭함으로써, 동 도면(b)에 가리키는 것 같은 게이트전극층(104)에 레지스트 패턴과 마찬가지인 개구부(113)을 제작한다.
더욱 계속하여 드라이 에칭에 의해, 절연층(103) 부분을 이방성 에칭함으로써, 동 도면(C)에 도시한 바와 같이 절연층(103)에 홀(114)을 형성한다. 그리고, 이 적층기판을 동일평면내로 회전하면서 박리층(105)이 되는 Aℓ(알루미늄)을 경사 증착함으로써, Aℓ는 홀(114)의 속에 증착되지 않고서, 동 도면(c)에 도시하는 바와 같은 게이트전극층(104)의 표면만 선택적으로 부착하고, 박리층(105)이 형성된다.
다음에, 이러한 기판의 홀(114)측에 에미터재료인 Mo(몰리브덴)을 증착에 의해서 퇴적시키면, 동 도면(d)에 도시한 바와 같이 증착한 Mo가 홀(114)의 저변, 결국 저항층(102)상에도 증착·퇴적함과 동시에, 박리층(105)의 위에도 Mo인 에미터재료(106)가 퇴적한다. 그리고, 이 박리층(105)의 위에 퇴적하는 에미터재료(106)에 의해서 개구부가 폐쇄됨과 동시에, 저항층(102)의 위에 콘형상의 에미터(115)가 형성된다.
이 다음, 박리층(105)의 용해액인 인산중에 기판을 침지시킴에 따라, 게이트전극층(104)상의 박리층(105) 및 에미터재료(106)를 제거한다. 그 결과, 동 도면(e)에 가리키는 것 같은 형상의 FEC를 얻을 수 있다.
[발명이 해결하고자 하는 과제]
그런데, 상기한 바와 같은 FEC의 제조과정에서는, 제4c도에 도시한 바와 같이 절연층(103)에 홀(114)을 형성하기 위해서, 레지스트에 의해 홀패턴을 형성한 후, Nb를 SF6에 의해 에칭한 후, CHF3+O2등에 의해, SiO2로 이루어지는 절연층(103)부분의 에칭을 행하고 있지만, 이때, 드라이에칭에 의해 α-Si로 이루어지는 저항층(102)의 일부도 에칭되어, 저항층(102)의 표면이 변질하게된다.
이 때문에, 이 저항층(102)의 표면에 에미터재료인 Mo를 증착에 의해서 퇴적시켜, 에미터콘(115)을 형성한 경우, 저항층(102)과 에미터콘(115)과의 부착력이 저하하여, 제4d도에 도시한 바와 같이 게이트전극층(104)상의 박리층(105), 및 Mo 등으로 이루어지는 에미터재료층(106)을 제거하는 공정에서, 인산중에 적층기판을 침지시키면, 저항층(102)의 표면에 형성한 에미터콘(115)이 박리된다고 하는 문제점이 있다.
또한, 가령 에미터콘(115)이 박리하지않은 경우라도, 저항층(102)의 표면과 에미터콘(115)과의 부착력이 저하하고 있기 때문에, 저항층(102)과 에미터콘(115)의 접촉저항이 커져, 에미터콘(115)으로부터 출력할 수 있는 방사전류의 분포가 불균일하게 되어, 방사 특성이 불안정하게 된다고 하는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위해서 행해진 것으로서, 에미터와 저항층과의 부착강도를 향상시킨 전계방출 캐소드와, 그 전계방출 캐소드의 용이한 제조방법을 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위해서, 적어도 기판상에 캐소드전극층, 저항층, 절연층, 게이트전극층을 순차 성막한 적층기판에 대하여, 상기 게이트전극층 및 상기 절연층에 홀이 설정되어, 해당 홀내에 에미터를 형성하는 전계방출 캐소드의 제조방법에 있어서, 상기 홀내에 노출하는 저항층의 표면에 도전성재료로 이루어지는 버퍼층을 증착하는 제1의 공정과, 이 버퍼층상에 에미터를 형성하는 제2의 공정을 갖추도록 하였다.
또한, 전계방출 캐소드로서, 적어도 기판상에 캐소드전극층, 저항층, 절연층, 게이트전극층을 순차 성막한 적층기판에 대하여, 상기 게이트전극층 및 상기 절연층에 홀이 설정되어, 해당 홀내에 에미터를 형성하는 전계방출 캐소드의 제조에 있어서, 상기 홀내에 노출한 상기 저항층상에, 도전성재료로 이루어지는 버퍼층을 형성함과 함께, 이 버퍼층상에 에미터를 형성하였다.
본 발명에 의하면, 절연기판의 게이트전극층 및 절연층에 홀을 형성한 후 이 홀내에 노출하는 저항층상에 도전성 재료를 증착하여 버퍼층을 형성하여, 저항층과 버퍼층의 부착강도를 향상시킴과 동시에, 이 버퍼층상에 에미터를 형성하고 있기 때문에, 이 버퍼층을 통해 저항층과 에미터와의 부착강도를 향상시킬 수 있다. 또한, 적층기판의 게이트전극층 절연층에 홀을 형성한 후, 이 홀내의 바닥면에 버퍼층을 형성하도록 하고 있기 때문에, 간단한 공정으로 전계방출 캐소드의 제조를 행할 수 있다.
[발명의 실시의 형태]
본 발명의 실시의 형태인 전계방출 캐소드의 단면도를 제1도에 나타낸다. 이 도면에 도시한 바와 같이, 본 발명의 실시의 형태인 전계방출 캐소드(이하, 「FEC」라고 한다)는, 유리기판(100)상에, Nb(니오븀)으로 되는 캐소드전극층(101)이 성막되고, 또한, 이 캐소드전극층(101)상에, 예컨대 불순물을 도우프한 α-Si(비정질·실리콘)으로 되는 저항층(102)이 성막되어 있다.
저항층(102)상에는, SiO2(2산화실리콘)으로 되는 절연층(103)이 형성되어 있음과 함께, 이 절연층(103)에 홀(114)이 설치된다. 이 홀(114)의 바닥면의 저항층(102)의 표면에는, 예컨대 에미터재료보다 저융점의 도전성 재료, 또는 반도체로 이루어지는 버퍼층(1)이 형성되고, 이 버퍼층(1)상에, 고융점금속재료, 카본재료, 혹은 질화물, 규소화합물, 탄화물등을 에미터재료로 하는 에미터콘(2)이 형성되어 있다. 또한, 절연층(104)상에는, Nb로 이루어지는 게이트전극층(104)이 형성되어 있다.
다음에, 이러한 본 발명의 실시의 형태의 FEC의 제조과정을 제2도를 참조하여 설명한다. 우선, 제2a도에 도시한 바와 같이, 유리등의 기판(100)상에 스패터링으로써, 예컨대 캐소드 재료인 Nb 등이 성막되어, 캐소드전극층(101)이 형성되어 있고, 이 캐소드전극층(101)상에 불순물을 도우프한 α-Si등의 Si(실리콘)계의 재료로 이루어지는 저항층을 CVD로 성막하여, 저항층(102)을 형성한다.
또한, 이 저항층(102)상에는, SiO2가 CVD에 의해서 성막되어, 절연층(103)이 형성되고, 이 절연층(103)상에 게이트전극층(104)이 되는 Nb 등이 스패터링으로써 성막하여, 적층기판을 형성한다. 또한, 최표면인 게이트전극층(104)상에 포토레지스트층(111)을 도포한 후, 마스크(112)를 하여 포토리소그래피법으로써 레지스트층(111)의 패터닝을 행하여, 포토레지스트층(111)에 개구패턴을 형성한다.
다음에, SF6등의 가스를 사용하여, 레지스트(111)가 도포되어 있는 방향에서 반응성 이온 에칭(RIE)으로 이방성 에칭함으로써, 동 도면(b)에 가리키는 것 같은 게이트전극층(104)에 레지스트 패턴과 마찬가지인 개구부(113)을 제작하고, 이 게이트전극층(104)에 개구부(113)가 설정된 기판을 CHF3 +O2등에 의해 드라이에칭하여, 절연층(103)부분을 이방성 에칭한다. 이에 따라, 동 도면(c)에 도시한 바와 같이 절연층(103)에 홀(114)이 형성되고, 또한 이 기판을 동일평면내로 회전하면서 박리층(105)이 되는 Aℓ(알루미늄), Ni(니켈)등을 경사증착함으로써, 박리층(115)은 홀(114)의 속에 증착되지 않고, 게이트전극층(104)의 표면에만 선택적으로 부착된다.
다음에, 전자 빔 증착, 또는 스패터링에 의해서, 동 도면(d)에 도시한 바와 같이, 홀(114)의 저면, 결국 저항층(102)의 표면과 버퍼층(1)의 경계면에, 예컨대 Cr(크롬), Ti(티타늄), W(텅스텐)등을 증착한다.
그리고, 이러한 기판의 홀(114)의 저면에 형성한 버퍼층(1)상에 에미터재료로서, 고융점 금속재료인 예컨대, Mo(몰리브덴), Nb(니오븀), W(텅스텐), Ti(티타늄), Ta(탄타르), Co(코발트), Hf(하프늄), Ir(이리듐), Si(규소), La(란탄), Mn(망간), Os(오스뮴), Pd(팔라듐), Pt(백금), Re(레늄), Rh(로듐), Ru(루테늄), Sc(스칸듐), Th(토륨), V(바나듐), Zr(지르콘늄), Be(베릴륨), 또는 적어도, 이들 재료중의 1개를 함유하는 질화물, 또는 산화물을 전자 빔증착, 또는 이온도금법등에 의해서 증착한다.
예컨대, 에미터재료로 Mo를 증착에 의해서 퇴적시키면, 동 도면(e)에 도시한 바와 같이 증착한 Mo가 버퍼층(1)상에 증착·퇴적함과 동시에, 박리층(105)의 위에도 퇴적한다.
그리고, 이 박리층(105)의 위에 퇴적하는 에미터재료(106)에 의해서 개구부가 폐쇄됨과 동시에, 버퍼층(1)의 위에 콘형상의 에미터(2)가 형성된다. 이 다음, 박리층(105)의 용해액인 인산중에 기판을 침지함에 따라, 게이트전극층(104)상의 박리층(105) 및 에미터재료(106)를 제거하고, 동 도면(f)에 가리키는 것 같은 형상의 FEC를 얻을 수 있다.
이와 같이, 본 실시의 형태인 FEC는, 절연층(103)에 형성된 홀(114)의 저면, α-Si로 이루어지는 저항층(102)상에 예컨대 Cr을 증착하여, 버퍼층(1)을 형성하고 있기 때문에, 절연층에 홀(114)을 형성할 때에, α-Si 로 이루어지는 저항층(102)의 표면이 변질한 경우라도, 저항층(102)과 버퍼층상의 부착강도를 향상시킬 수 있다.
따라서, 이 버퍼층(1)상에 Mo 등으로 이루어지는 에미터콘(2)을 증착하는 것으로, 버퍼층(1)과 에미터콘(2)의 부착강도도 향상하게 되고, 박리층(105)의 용해액인 인산중에 기판을 침지하여, 게이트전극층(104)상의 박리층(105) 및 에미터재료(106)를 제거할 때에, 에미터콘(2)이 박리하는 것을 방지할 수 있다. 또한, 버퍼층(1)을 통해 저항층(102)과 에미터콘(115)과의 부착력을 향상시킬 수 있기 때문에, 에미터콘(2)으로부터 출력할 수 있는 방사전류의 분포를 균일하게 유지하는 것이 가능하게 되어 방사 특성을 안정에 유지할 수 있다.
또한, 이와 같은 FEC의 제조과정에서는, 적층기판의 절연층(103)에 홀(114)을 형성한 후, 이 홀(114)의 저면인 저항층(102)상에, 버퍼층(1)을 형성하도록 하고 있기 때문에, 버퍼층(1)을 형성하기 위한 마스크와 위치 맞춤을 행할 필요가 없고, 용이하게 제조할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 전계방출 캐소드의 제조방법은, 적층기판에 홀을 설치하고, 이 홀의 전면에 노출하고 있는 저항층에 도전성재료로 이루어지는 버퍼층을 증착한 후, 이 버퍼층상에 에미터를 형성하도록 하고 있기 때문에, 간단한 제조공정으로, 용이하게 저항층과 에미터와의 부착강도를 향상시킨 전계방출 캐소드를 제조할 수 있다.
또한, 전계방출 캐소드는, 적층기판상에 설치되는 홀내에 노출한 저항층상에 도전성재료로 이루어지는 버퍼층을 형성함과 동시에, 이 버퍼층상에 에미터가 형성되어 있기 때문에, 버퍼층을 통해 저항층과 에미터와의 부착력이 향상하게 된다. 따라서, 저항층과 에미터의 접촉저항이 작아지고, 에미터로부터 출력할 수 있는 방사전류의 분포가 균일하며 방사특성을 안정하게 유지할 수 있다고 하는 이점도 있다.

Claims (4)

  1. 적어도 기판상에 캐소드전극층, 저항층, 절연층, 게이트전극층을 순차 성막한 적층기판에 대하여, 상기 게이트전극층 및 상기 절연층에 홀이 설정되어, 이 홀내에 에미터를 형성하는 전계방출 캐소드의 제조방법에 있어서, 상기 홀내에 노출하는 상기 저항층의 표면에 도전성재료로 이루어지는 버퍼층을 증착하는 제1의 공정과, 상기 버퍼층상에 에미터를 형성하는 제2의 공정을 구비하는 것을 특징으로 하는 전계방출 캐소드의 제조방법.
  2. 적어도 기판상에 캐소드전극층, 저항층, 절연층, 게이트전극층을 순차 성막한 적층기판에 대하여, 상기 게이트전극층 및 상기 절연층에 홀이 설정되어, 이 홀내에 에미터가 형성된 전계방출 캐소드에 있어서, 상기 홀내에 노출한 상기 저항층상에, 도전성재료로 이루어지는 버퍼층을 형성함과 함께, 이 버퍼층상에 에미터를 형성하여, 상기 저항층과 상기 에미터와의 부착강도가 향상되도록 구성한 것을 특징으로 하는 전계방출 캐소드.
  3. 제2항에 있어서, 상기 에미터의 에미터재료는, 고융점금속재료, 카본재료, 또는 질화물, 규소화합물, 탄화물에 의해서 구성되는 것을 특징으로 하는 전계방출 캐소드.
  4. 제2항에 있어서, 상기 버퍼층은, 상기 에미터재료보다 저융점의 도전성 재료, 또는 반도체에 의해서 구성되는 것을 특징으로 하는 전계방출 캐소드.
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