JP2699827B2 - 電界放出カソード素子 - Google Patents
電界放出カソード素子Info
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- H01J1/30—Cold cathodes, e.g. field-emissive cathode
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- H01J2201/30—Cold cathodes
- H01J2201/319—Circuit elements associated with the emitters by direct integration
Description
【０００１】
【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードの改良に関するものであ
る。
知られている電界放出カソードの改良に関するものであ
る。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われるよ
うになる。これを電界放出（Field Emission）と云い、
このような原理で電子を放出するカソードを電界放出カ
ソード（以下、ＦＥＣと記す）と呼んでいる。近年、半
導体集積化技術を駆使して、ミクロンサイズのＦＥＣを
作ることが可能となり、その一例としてスピント（Spin
dt）型と呼ばれるＦＥＣの製造プロセスを図５に示す。
9 ［Ｖ／ｍ］程度にするとトンネル効果により、電子が
障壁を通過して常温でも真空中に電子放出が行われるよ
うになる。これを電界放出（Field Emission）と云い、
このような原理で電子を放出するカソードを電界放出カ
ソード（以下、ＦＥＣと記す）と呼んでいる。近年、半
導体集積化技術を駆使して、ミクロンサイズのＦＥＣを
作ることが可能となり、その一例としてスピント（Spin
dt）型と呼ばれるＦＥＣの製造プロセスを図５に示す。
【０００３】まず、図５（ａ）に図示するように、ガラ
ス等の基板１０１上に、金属層からなるカソード導体１
０２、アモルファスシリコン等からなる抵抗層１０３、
シリコンを熱酸化させて形成した絶縁層（ＳｉＯ2 層）
１０４、及び、ニオブ等の金属層からなるゲート導体１
０５を蒸着等により順次形成する。さらに、ゲート導体
１０５上にレジスト層１０６を塗布した後、同図（ｂ）
に示すようにパターニングする。このパターニングを行
った後、エッチングを行い、同図（ｃ）に示すようにゲ
ート導体１０５及び絶縁層１０４に開口部１０７を形成
する。
ス等の基板１０１上に、金属層からなるカソード導体１
０２、アモルファスシリコン等からなる抵抗層１０３、
シリコンを熱酸化させて形成した絶縁層（ＳｉＯ2 層）
１０４、及び、ニオブ等の金属層からなるゲート導体１
０５を蒸着等により順次形成する。さらに、ゲート導体
１０５上にレジスト層１０６を塗布した後、同図（ｂ）
に示すようにパターニングする。このパターニングを行
った後、エッチングを行い、同図（ｃ）に示すようにゲ
ート導体１０５及び絶縁層１０４に開口部１０７を形成
する。
【０００４】次に、レジスト層１０６を除去し、同図
（ｄ）に示す基板１０１を回転させながら、基板面に対
して斜め方向からアルミニウムを回転蒸着させることに
より剥離層１０９の蒸着を行う。すると、剥離層１０９
は開口部１０７の中には蒸着されずにゲート導体１０５
の表面にのみ選択的に蒸着されるようになる。 さら
に、この剥離層１０９の上から、モリブデンを堆積させ
ると、同図（ｅ）に示すように剥離層１０９の上に堆積
層１１０が、エッチングによりあけた開口部１０７の中
に、エミッタ堆積層１１１がコーンの形状で堆積する。
この後、ゲート導体１０５上の剥離層１０９及び堆積層
１１０をエッチングにより除去すると同図（ｆ）に示す
ような構造のＦＥＣが得られる。
（ｄ）に示す基板１０１を回転させながら、基板面に対
して斜め方向からアルミニウムを回転蒸着させることに
より剥離層１０９の蒸着を行う。すると、剥離層１０９
は開口部１０７の中には蒸着されずにゲート導体１０５
の表面にのみ選択的に蒸着されるようになる。 さら
に、この剥離層１０９の上から、モリブデンを堆積させ
ると、同図（ｅ）に示すように剥離層１０９の上に堆積
層１１０が、エッチングによりあけた開口部１０７の中
に、エミッタ堆積層１１１がコーンの形状で堆積する。
この後、ゲート導体１０５上の剥離層１０９及び堆積層
１１０をエッチングにより除去すると同図（ｆ）に示す
ような構造のＦＥＣが得られる。
【０００５】図５（ｆ）に示すＦＥＣは、半導体集積化
技術を用いて製作すると、コーン状のエミッタ１１１と
ゲート導体１０５との距離をサブミクロンとすることが
出来るため、エミッタ１１１とゲート導体１０５間に数
１０ボルトの電圧を印加することによりエミッタ１１１
から電子を放出させることが出来るようになる。なお、
基板１０１上に図５の（ｆ）で示したような構造のＦＥ
Ｃを多数集積化する場合に、各エミッタ１１１間のピッ
チは５ミクロンないし１０ミクロンとして製作すること
が出来るため、数万から数１０万個のＦＥＣを１枚の基
板上に設けることが出来る。このように、面放出型のＦ
ＥＣを製作することが可能となっており、このＦＥＣ素
子は蛍光表示装置、ＣＲＴ、電子顕微鏡や電子ビーム装
置に適用することが提案されている。
技術を用いて製作すると、コーン状のエミッタ１１１と
ゲート導体１０５との距離をサブミクロンとすることが
出来るため、エミッタ１１１とゲート導体１０５間に数
１０ボルトの電圧を印加することによりエミッタ１１１
から電子を放出させることが出来るようになる。なお、
基板１０１上に図５の（ｆ）で示したような構造のＦＥ
Ｃを多数集積化する場合に、各エミッタ１１１間のピッ
チは５ミクロンないし１０ミクロンとして製作すること
が出来るため、数万から数１０万個のＦＥＣを１枚の基
板上に設けることが出来る。このように、面放出型のＦ
ＥＣを製作することが可能となっており、このＦＥＣ素
子は蛍光表示装置、ＣＲＴ、電子顕微鏡や電子ビーム装
置に適用することが提案されている。
【０００６】図６に、このような面放出型のＦＥＣ素子
の斜視図を示す。この図において、基板１０１上にカソ
ード導体１０２が形成されており、このカソード導体１
０２の上には抵抗層１０３が形成されている。そして、
この抵抗層１０３上にコーン状のエミッタ１１１が形成
されている。さらに、カソード導体１０２上に絶縁層１
０４を介してゲ−ト１０５が設けられており、ゲート導
体１０５に設けられた丸い開口部１０７からコーン状の
エミッタ１１１の先端部分が臨んでいる。
の斜視図を示す。この図において、基板１０１上にカソ
ード導体１０２が形成されており、このカソード導体１
０２の上には抵抗層１０３が形成されている。そして、
この抵抗層１０３上にコーン状のエミッタ１１１が形成
されている。さらに、カソード導体１０２上に絶縁層１
０４を介してゲ−ト１０５が設けられており、ゲート導
体１０５に設けられた丸い開口部１０７からコーン状の
エミッタ１１１の先端部分が臨んでいる。
【０００７】このように形成された面放出型のＦＥＣに
おいて、ゲート導体１０５とカソード導体１０２との間
に数十ボルトの駆動電圧ＶGEを印加すると、エミッタ１
１１から電子が放出され、エミッタ１１１から放出され
た電子は、ゲート導体１０５上に離隔して配置され、ア
ノード電圧ＶA の印加されたアノード導体１１２により
捕集される。この場合、アノード導体１１２上に蛍光体
を設けておくと、アノード導体１１２に捕集された電子
により蛍光体を発光させることができる。なお、ＦＥＣ
素子は電子の走行が空間中であるため、その動作は真空
の環境中で行われるようになされている。
おいて、ゲート導体１０５とカソード導体１０２との間
に数十ボルトの駆動電圧ＶGEを印加すると、エミッタ１
１１から電子が放出され、エミッタ１１１から放出され
た電子は、ゲート導体１０５上に離隔して配置され、ア
ノード電圧ＶA の印加されたアノード導体１１２により
捕集される。この場合、アノード導体１１２上に蛍光体
を設けておくと、アノード導体１１２に捕集された電子
により蛍光体を発光させることができる。なお、ＦＥＣ
素子は電子の走行が空間中であるため、その動作は真空
の環境中で行われるようになされている。
【０００８】ところで、エミッタ１１１とカソード導体
１０２との間に抵抗層１０３を設ける理由は次の通りで
ある。一般的なＦＥＣにおいてはコーン状のエミッタの
先端とゲートとの距離がサブミクロンという極めて短い
距離とされていると共に、数万ないし数十万個のエミッ
タが一枚の基板上に設けられるため、製造の過程におい
て塵埃等によりエミッタとゲートとが短絡してしまうこ
とがある。このように、ゲートとエミッタとのひとつで
も短絡していると、カソードとゲートとが短絡したこと
になるため、すべてのエミッタに電圧が印加されなくな
り動作不能のＦＥＣ素子となってしまっていた。
１０２との間に抵抗層１０３を設ける理由は次の通りで
ある。一般的なＦＥＣにおいてはコーン状のエミッタの
先端とゲートとの距離がサブミクロンという極めて短い
距離とされていると共に、数万ないし数十万個のエミッ
タが一枚の基板上に設けられるため、製造の過程におい
て塵埃等によりエミッタとゲートとが短絡してしまうこ
とがある。このように、ゲートとエミッタとのひとつで
も短絡していると、カソードとゲートとが短絡したこと
になるため、すべてのエミッタに電圧が印加されなくな
り動作不能のＦＥＣ素子となってしまっていた。
【０００９】また、ＦＥＣの初期の動作時に局部的な脱
ガスが生じ、このガスによりエミッタとゲートあるいは
アノード間が放電を起こすことがあり、このため大電流
がカソードに流れてカソードが破壊されることがあっ
た。さらに、多数のエミッタのうち電子の放出されやす
いエミッタが存在するため、このエミッタから集中して
放出された電子により、画面上に異常に明るいスポット
が発生することもあった。
ガスが生じ、このガスによりエミッタとゲートあるいは
アノード間が放電を起こすことがあり、このため大電流
がカソードに流れてカソードが破壊されることがあっ
た。さらに、多数のエミッタのうち電子の放出されやす
いエミッタが存在するため、このエミッタから集中して
放出された電子により、画面上に異常に明るいスポット
が発生することもあった。
【００１０】そこで、図５，図６に示すように、カソー
ド導体１０２とエミッタ１１１との間に抵抗層１０３を
形成すると、エミッタ１１１とゲート導体１０５とが短
絡した場合には、ゲート導体１０５とカソード導体１０
２間には抵抗層１０３による電圧降下が生じるようにな
る。この電圧降下による電圧は、短絡されていないエミ
ッタを有するゲート導体１０５・カソード導体１０２間
に印加されるようになり、短絡しているエミッタ以外の
エミッタからは、電子を放出することができるようにな
る。さらに、抵抗層１０３によりカソード導体１０２に
流れる短絡電流が抑制されるため、カソード導体１０２
が破壊されることがない。
ド導体１０２とエミッタ１１１との間に抵抗層１０３を
形成すると、エミッタ１１１とゲート導体１０５とが短
絡した場合には、ゲート導体１０５とカソード導体１０
２間には抵抗層１０３による電圧降下が生じるようにな
る。この電圧降下による電圧は、短絡されていないエミ
ッタを有するゲート導体１０５・カソード導体１０２間
に印加されるようになり、短絡しているエミッタ以外の
エミッタからは、電子を放出することができるようにな
る。さらに、抵抗層１０３によりカソード導体１０２に
流れる短絡電流が抑制されるため、カソード導体１０２
が破壊されることがない。
【００１１】また、あるエミッタ１１１に電流が集中し
て流れた場合は、そのエミッタ１１１に設けられた抵抗
層１０３の電圧降下が大きくなるため、そのエミッタ電
位が上昇し、そのゲート・カソード間の電圧が下降する
ようになる。そのため、エミッタ電流が低下しエミッタ
電流の集中を防止することができるようになる。したが
って、抵抗層１０３を設けることにより、ＦＥＣ素子の
製造上の歩留りの向上および、ＦＥＣ素子の安定な動作
を確保することができるようになる。しかしながら、図
５，図６に示すＦＥＣ素子では抵抗層を基板全面に設け
ているため、エミッタ間を分離独立して動作させること
が困難となり、クロストークを発生しやすくなる。この
クロストークはＦＥＣ素子を用いた表示装置において
は、漏れ発光として現れるようになる。
て流れた場合は、そのエミッタ１１１に設けられた抵抗
層１０３の電圧降下が大きくなるため、そのエミッタ電
位が上昇し、そのゲート・カソード間の電圧が下降する
ようになる。そのため、エミッタ電流が低下しエミッタ
電流の集中を防止することができるようになる。したが
って、抵抗層１０３を設けることにより、ＦＥＣ素子の
製造上の歩留りの向上および、ＦＥＣ素子の安定な動作
を確保することができるようになる。しかしながら、図
５，図６に示すＦＥＣ素子では抵抗層を基板全面に設け
ているため、エミッタ間を分離独立して動作させること
が困難となり、クロストークを発生しやすくなる。この
クロストークはＦＥＣ素子を用いた表示装置において
は、漏れ発光として現れるようになる。
【００１２】そこで、短絡時にエミッタ毎に分離独立で
きるＦＥＣ素子が図７に示すように提案されている（特
開平４−２８４３２４号公報参照）。この図において、
シリコン基板１２０上に絶縁層１２１が形成されてお
り、その上には中央に開口部１２３を有するゲート導体
１２２が複数形成され、このゲート導体１２２は狭幅の
可溶抵抗体１２６を介して、ゲートライン１２５にそれ
ぞれ接続されている。また、開口部１２３内にはコーン
状のエミッタ１２４がそれぞれ形成されている。このよ
うに形成されたＦＥＣにおいて、エミッタ１２４とゲー
ト導体１２２とが短絡すると、短絡電流が可溶抵抗体１
２６に流れて、この可溶抵抗体１２６にジュール熱が発
生するため、可溶抵抗体１２６は瞬時に溶断するように
なる。従って、短絡を起こしたゲート導体１２２は給電
ラインであるゲートライン１２５から切り離されるた
め、その動作は停止されるが、短絡していない他のＦＥ
Ｃには給電されて正常な動作することができるようにな
る。
きるＦＥＣ素子が図７に示すように提案されている（特
開平４−２８４３２４号公報参照）。この図において、
シリコン基板１２０上に絶縁層１２１が形成されてお
り、その上には中央に開口部１２３を有するゲート導体
１２２が複数形成され、このゲート導体１２２は狭幅の
可溶抵抗体１２６を介して、ゲートライン１２５にそれ
ぞれ接続されている。また、開口部１２３内にはコーン
状のエミッタ１２４がそれぞれ形成されている。このよ
うに形成されたＦＥＣにおいて、エミッタ１２４とゲー
ト導体１２２とが短絡すると、短絡電流が可溶抵抗体１
２６に流れて、この可溶抵抗体１２６にジュール熱が発
生するため、可溶抵抗体１２６は瞬時に溶断するように
なる。従って、短絡を起こしたゲート導体１２２は給電
ラインであるゲートライン１２５から切り離されるた
め、その動作は停止されるが、短絡していない他のＦＥ
Ｃには給電されて正常な動作することができるようにな
る。
【００１３】
【発明が解決しようとする課題】しかしながら、図７に
示す構造のＦＥＣにおいては、可溶抵抗体が溶断したと
きに、溶解飛散物が真空中に放出され、この溶解飛散物
が真空中を飛来して他の正常なＦＥＣの開口部に侵入す
ることにより、新たな短絡欠陥を引き起こし易いという
問題点があった。また、前記したようにエミッタとゲー
トとの間隔はサブミクロンオーダとして形成されてお
り、図７に示すようなサブミクロンオーダの狭幅の可溶
抵抗体をゲート毎に形成することは技術上極めて困難で
あり、製造時に可溶抵抗体が切れてしまう恐れがあると
いう問題点もあった。そこで、本発明はエミッタとゲー
トとの短絡時に、そのエミッタが形成されているブロッ
クを分離独立できると共に、短絡時に溶解飛散物が原理
的に飛散しない電界放出カソード素子を提供することを
目的としている。
示す構造のＦＥＣにおいては、可溶抵抗体が溶断したと
きに、溶解飛散物が真空中に放出され、この溶解飛散物
が真空中を飛来して他の正常なＦＥＣの開口部に侵入す
ることにより、新たな短絡欠陥を引き起こし易いという
問題点があった。また、前記したようにエミッタとゲー
トとの間隔はサブミクロンオーダとして形成されてお
り、図７に示すようなサブミクロンオーダの狭幅の可溶
抵抗体をゲート毎に形成することは技術上極めて困難で
あり、製造時に可溶抵抗体が切れてしまう恐れがあると
いう問題点もあった。そこで、本発明はエミッタとゲー
トとの短絡時に、そのエミッタが形成されているブロッ
クを分離独立できると共に、短絡時に溶解飛散物が原理
的に飛散しない電界放出カソード素子を提供することを
目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明はエミッタとカソードとの間に、エミッタと
ゲートとの短絡時に溶断される抵抗層の上に絶縁層を設
けるようにして、溶解飛散物が原理的に飛散しないよう
にしたものである。
に、本発明はエミッタとカソードとの間に、エミッタと
ゲートとの短絡時に溶断される抵抗層の上に絶縁層を設
けるようにして、溶解飛散物が原理的に飛散しないよう
にしたものである。
【００１５】
【作用】本発明によれば、短絡時に複数のエミッタが設
けられたブロック毎に絶縁分離することができると共
に、エミッタとゲートとの短絡時に溶断される抵抗層は
絶縁層により覆われているため、溶断に伴う溶解物質が
飛散しにくく、他の正常な素子を新たに２次破壊させる
ことを防止することができる。
けられたブロック毎に絶縁分離することができると共
に、エミッタとゲートとの短絡時に溶断される抵抗層は
絶縁層により覆われているため、溶断に伴う溶解物質が
飛散しにくく、他の正常な素子を新たに２次破壊させる
ことを防止することができる。
【００１６】
【実施例】本発明の電界放出カソード素子の第１実施例
の断面図を第２図に示し、この実施例におけるカソード
導体の部分を図１に示す。この実施例におけるカソード
導体２には、図１に示すように複数の中抜き部８が設け
られており、この中抜き部８の中には矩形の抵抗層３が
配置され、この矩形の抵抗層３の周囲には例えば図示す
るように８本の端子部３Ａが形成されており、この端子
部３Ａにより抵抗層３とカソード導体２とが電気的に接
続されている。この抵抗層３の上に複数のコーン状のエ
ミッタを有するＦＥＣが形成されるが、その構造を図２
に示す断面図を参照しながら説明する。
の断面図を第２図に示し、この実施例におけるカソード
導体の部分を図１に示す。この実施例におけるカソード
導体２には、図１に示すように複数の中抜き部８が設け
られており、この中抜き部８の中には矩形の抵抗層３が
配置され、この矩形の抵抗層３の周囲には例えば図示す
るように８本の端子部３Ａが形成されており、この端子
部３Ａにより抵抗層３とカソード導体２とが電気的に接
続されている。この抵抗層３の上に複数のコーン状のエ
ミッタを有するＦＥＣが形成されるが、その構造を図２
に示す断面図を参照しながら説明する。
【００１７】この図は、図１に示す切断線Ａ−Ａにより
切断した図であり、絶縁性の基板１の上にカソード導体
２が形成されており、このカソード導体２に形成された
中抜き部８の部分に、その端部がカソード導体２に架か
るように抵抗層３が形成されている。そして、抵抗層３
の上には絶縁層４を介してゲート導体５が形成されてお
り、このゲート導体５と絶縁層４に設けられた複数の開
口部６内にはコーン状のエミッタ７がそれぞれ形成され
ている。また、カソード導体２の上にも絶縁層４を介し
てゲート導体５が形成されている。
切断した図であり、絶縁性の基板１の上にカソード導体
２が形成されており、このカソード導体２に形成された
中抜き部８の部分に、その端部がカソード導体２に架か
るように抵抗層３が形成されている。そして、抵抗層３
の上には絶縁層４を介してゲート導体５が形成されてお
り、このゲート導体５と絶縁層４に設けられた複数の開
口部６内にはコーン状のエミッタ７がそれぞれ形成され
ている。また、カソード導体２の上にも絶縁層４を介し
てゲート導体５が形成されている。
【００１８】このように構成したＦＥＣにおいて、ゲー
ト導体とエミッタとが短絡したとすると、そのエミッタ
が形成されている抵抗層に過大な短絡電流が流れる。す
ると、抵抗層には細幅の端子部３Ａを介して短絡電流が
流入されるため、抵抗層の端子部が次々に溶断するよう
になる。従って、他の中抜き部に形成されたＦＥＣの動
作に及ぼす影響を防止することができる。また、溶断す
る端子部は絶縁層４により覆われているため、溶断時に
原理的に飛散する物質がないため、他のＦＥＣを２次破
壊することを防止することができる。
ト導体とエミッタとが短絡したとすると、そのエミッタ
が形成されている抵抗層に過大な短絡電流が流れる。す
ると、抵抗層には細幅の端子部３Ａを介して短絡電流が
流入されるため、抵抗層の端子部が次々に溶断するよう
になる。従って、他の中抜き部に形成されたＦＥＣの動
作に及ぼす影響を防止することができる。また、溶断す
る端子部は絶縁層４により覆われているため、溶断時に
原理的に飛散する物質がないため、他のＦＥＣを２次破
壊することを防止することができる。
【００１９】次に、図２に示すＦＥＣ素子の製造方法を
説明する。まず、ガラス等の絶縁基板１上にニオブ（Ｎ
ｂ），モリブデン（Ｍｏ）あるいはアルミニウム（Ａ
ｌ）等の金属薄膜からなるカソード導体２を形成し、こ
のカソード導体２にフォトリソグラフィの手法により、
一辺が４０〜１００ミクロン程度の矩形の中抜き部８を
形成する。このカソード導体２を覆うように、スパッタ
法あるいはＣＶＤ法により０．５ミクロン〜２．０ミク
ロン程度の膜厚の抵抗層３を形成する。この抵抗層３の
材料としてはＩｎ2O 3，Ｆｅ2O 3，ＺｎＯ，ＮｉＣｒ合
金あるいは不純物をドープしたシリコン等が用いられ、
その抵抗率は約１×１０1 〜１×１０6 Ωｃｍとされ
る。
説明する。まず、ガラス等の絶縁基板１上にニオブ（Ｎ
ｂ），モリブデン（Ｍｏ）あるいはアルミニウム（Ａ
ｌ）等の金属薄膜からなるカソード導体２を形成し、こ
のカソード導体２にフォトリソグラフィの手法により、
一辺が４０〜１００ミクロン程度の矩形の中抜き部８を
形成する。このカソード導体２を覆うように、スパッタ
法あるいはＣＶＤ法により０．５ミクロン〜２．０ミク
ロン程度の膜厚の抵抗層３を形成する。この抵抗層３の
材料としてはＩｎ2O 3，Ｆｅ2O 3，ＺｎＯ，ＮｉＣｒ合
金あるいは不純物をドープしたシリコン等が用いられ、
その抵抗率は約１×１０1 〜１×１０6 Ωｃｍとされ
る。
【００２０】そして、この抵抗３をアンモニア等のアル
カリ溶液によるウエットエッチングあるいはフッ素系ガ
スによる反応性イオンエッチング（ＲＩＥ）により、パ
ターニング加工を行い、抵抗層３の周囲に複数の端子部
３Ａを形成する。次に、前記カソード導体２および抵抗
層３を覆うように前記基板１上にスパッタ法あるいはＣ
ＶＤ法により、約１．０ミクロンの膜厚の２酸化シリコ
ンからなる絶縁層４を形成する。さらに、この絶縁層４
の上にスパッタ法により、約０．４ミクロンの膜厚のＮ
ｂ、Ｍｏ等からなるゲート導体５を成膜する。そして、
このゲート導体５に直径約１．０ミクロンの多数の開口
部６を形成し、この開口部６からバッファード弗酸（Ｂ
ＨＦ）等を用いたウエットエッチングあるいはＣＨＦ3
等のガスを用いたＲＩＥにより、抵抗層３に達する開口
部６を形成する。
カリ溶液によるウエットエッチングあるいはフッ素系ガ
スによる反応性イオンエッチング（ＲＩＥ）により、パ
ターニング加工を行い、抵抗層３の周囲に複数の端子部
３Ａを形成する。次に、前記カソード導体２および抵抗
層３を覆うように前記基板１上にスパッタ法あるいはＣ
ＶＤ法により、約１．０ミクロンの膜厚の２酸化シリコ
ンからなる絶縁層４を形成する。さらに、この絶縁層４
の上にスパッタ法により、約０．４ミクロンの膜厚のＮ
ｂ、Ｍｏ等からなるゲート導体５を成膜する。そして、
このゲート導体５に直径約１．０ミクロンの多数の開口
部６を形成し、この開口部６からバッファード弗酸（Ｂ
ＨＦ）等を用いたウエットエッチングあるいはＣＨＦ3
等のガスを用いたＲＩＥにより、抵抗層３に達する開口
部６を形成する。
【００２１】次に、ゲート導体５上に電子ビーム（Ｅ
Ｂ）蒸着法を用いてアルミニウムを斜め蒸着することに
より、剥離層を形成する。この剥離層の上に、さらにＥ
Ｂ蒸着法を用いてモリブデンを垂直方向に正蒸着する
と、前記開口部６内にモリブデンがコーン状に堆積され
ることにより、コーン状のエミッタ７が形成される。そ
して、剥離層を燐酸等の剥離液により溶解させることに
より、除去すると図２に示すようなＦＥＣ素子を得るこ
とができる。なお、この第１実施例においては、前記説
明したように端子部３Ａがヒューズ回路となり、ゲート
導体とエミッタとの短絡時に一部のブロックのみを切り
離すことにより、ＦＥＣ全体の欠陥を救済することがで
きるが、初期的な不良は外部からレーザ光を用いて端子
部のみを切断することにより、カソードの一ラインの欠
陥を一部のブロックのみで救済することができる。
Ｂ）蒸着法を用いてアルミニウムを斜め蒸着することに
より、剥離層を形成する。この剥離層の上に、さらにＥ
Ｂ蒸着法を用いてモリブデンを垂直方向に正蒸着する
と、前記開口部６内にモリブデンがコーン状に堆積され
ることにより、コーン状のエミッタ７が形成される。そ
して、剥離層を燐酸等の剥離液により溶解させることに
より、除去すると図２に示すようなＦＥＣ素子を得るこ
とができる。なお、この第１実施例においては、前記説
明したように端子部３Ａがヒューズ回路となり、ゲート
導体とエミッタとの短絡時に一部のブロックのみを切り
離すことにより、ＦＥＣ全体の欠陥を救済することがで
きるが、初期的な不良は外部からレーザ光を用いて端子
部のみを切断することにより、カソードの一ラインの欠
陥を一部のブロックのみで救済することができる。
【００２２】また、端子部を複数本としたため、フォト
マスクの精度や製造工程のパーティクル，ゴミ等の影響
を受けにくくすることができ、断線不良を防止すること
ができると共に、歩留を向上することができる。しかし
ながら、第１実施例の電界放出カソード素子において
は、抵抗層の抵抗値が端子部の幅で決まるために低抵抗
値とすることが困難であった。そこで、抵抗層の抵抗値
を低抵抗値とすることのできる、本発明の電界放出カソ
ード素子の第２実施例の構成を図３に示す。
マスクの精度や製造工程のパーティクル，ゴミ等の影響
を受けにくくすることができ、断線不良を防止すること
ができると共に、歩留を向上することができる。しかし
ながら、第１実施例の電界放出カソード素子において
は、抵抗層の抵抗値が端子部の幅で決まるために低抵抗
値とすることが困難であった。そこで、抵抗層の抵抗値
を低抵抗値とすることのできる、本発明の電界放出カソ
ード素子の第２実施例の構成を図３に示す。
【００２３】この図の（ａ）において、ガラス等の絶縁
性の基板１０上にストライプ状のカソード導体１１が所
定間隔ごとに複数本形成されており、この上に抵抗層１
２が形成されている。この抵抗層１２は、例えばアモル
ファスシリコンを材料として蒸着により形成されてい
る。さらに、この抵抗層１２の上に絶縁層１３が形成さ
れており、この絶縁層１３の上にはカソード導体１１と
直交するようにストライプ状のゲート導体１４が形成さ
れている。そして、カソード導体１１とカソード導体１
１の間のゲート導体１４には多数の開口部１５が設けら
れており、この開口部１５の中の抵抗層１２上にコーン
状のエミッタ１６が設けられている。また、カソード導
体１１の側端部に複数の空隙部１７がカソード導体１１
に平行に、一部裁断して図示するようにゲート導体１４
から基板１０に達する深さで設けられている。
性の基板１０上にストライプ状のカソード導体１１が所
定間隔ごとに複数本形成されており、この上に抵抗層１
２が形成されている。この抵抗層１２は、例えばアモル
ファスシリコンを材料として蒸着により形成されてい
る。さらに、この抵抗層１２の上に絶縁層１３が形成さ
れており、この絶縁層１３の上にはカソード導体１１と
直交するようにストライプ状のゲート導体１４が形成さ
れている。そして、カソード導体１１とカソード導体１
１の間のゲート導体１４には多数の開口部１５が設けら
れており、この開口部１５の中の抵抗層１２上にコーン
状のエミッタ１６が設けられている。また、カソード導
体１１の側端部に複数の空隙部１７がカソード導体１１
に平行に、一部裁断して図示するようにゲート導体１４
から基板１０に達する深さで設けられている。
【００２４】図３（ａ）に図示する空隙部１７の部分Ａ
を真上から見た図を同図（ｂ）に示す。この図に示され
るように、空隙部１７には斑点を施した基板１０の一部
が臨んでいる。すなわち、この空隙部１７によりカソー
ド導体１１がくし歯状にパターニングされており、この
ため、抵抗層１２とカソード導体１１とは、このくし歯
状部１８により接続されるようになっている。従って、
このくし歯状部１８とされた抵抗層１２の下にはカソー
ド導体１１が形成されているため、抵抗層１２の抵抗値
を低抵抗化することができる。
を真上から見た図を同図（ｂ）に示す。この図に示され
るように、空隙部１７には斑点を施した基板１０の一部
が臨んでいる。すなわち、この空隙部１７によりカソー
ド導体１１がくし歯状にパターニングされており、この
ため、抵抗層１２とカソード導体１１とは、このくし歯
状部１８により接続されるようになっている。従って、
このくし歯状部１８とされた抵抗層１２の下にはカソー
ド導体１１が形成されているため、抵抗層１２の抵抗値
を低抵抗化することができる。
【００２５】次に、本発明の第２実施例の電界放出カソ
ード素子の製造方法を図４を参照しながら説明する。ま
ず、ガラス等の絶縁基板１０上にニオブ（Ｎｂ），モリ
ブデン（Ｍｏ）あるいはアルミニウム（Ａｌ）等をスパ
ッタリング法あるいは電子ビーム蒸着法により堆積し、
約０．２ミクロンの膜厚の金属薄膜からなるカソード導
体１１を形成し、このカソード導体１１上にレジスト層
１８を形成して、フォトリソグラフィの手法により、図
４（ａ）に図示するようにストライプ状のカソード導体
１１とする。なお、カソード導体１１をＮｂを材料とし
て形成した時は、ＲＩＥによりエッチングを行う。
ード素子の製造方法を図４を参照しながら説明する。ま
ず、ガラス等の絶縁基板１０上にニオブ（Ｎｂ），モリ
ブデン（Ｍｏ）あるいはアルミニウム（Ａｌ）等をスパ
ッタリング法あるいは電子ビーム蒸着法により堆積し、
約０．２ミクロンの膜厚の金属薄膜からなるカソード導
体１１を形成し、このカソード導体１１上にレジスト層
１８を形成して、フォトリソグラフィの手法により、図
４（ａ）に図示するようにストライプ状のカソード導体
１１とする。なお、カソード導体１１をＮｂを材料とし
て形成した時は、ＲＩＥによりエッチングを行う。
【００２６】このカソード導体１１を覆うように、プラ
ズマＣＶＤ法等により約０．５ミクロンの膜厚のＰドー
プアモルファスシリコンの抵抗層１２を形成する。次
に、前記カソード導体１１および抵抗層１２を覆うよう
に前記基板１０上にスパッタ法あるいはＣＶＤ法によ
り、約１．０ミクロンの膜厚の２酸化シリコン等のシリ
コンの酸化物からなる絶縁層１３をプラズマＣＶＤ法等
により形成する。さらに、この絶縁層１３の上にスパッ
タ法あるいは電子ビーム蒸着法により、約０．４ミクロ
ンの膜厚のＮｂ又はＭｏ等からなるゲート導体１４と、
このゲート導体１４の上にアルミニウム等からなる剥離
層１９を成膜する。
ズマＣＶＤ法等により約０．５ミクロンの膜厚のＰドー
プアモルファスシリコンの抵抗層１２を形成する。次
に、前記カソード導体１１および抵抗層１２を覆うよう
に前記基板１０上にスパッタ法あるいはＣＶＤ法によ
り、約１．０ミクロンの膜厚の２酸化シリコン等のシリ
コンの酸化物からなる絶縁層１３をプラズマＣＶＤ法等
により形成する。さらに、この絶縁層１３の上にスパッ
タ法あるいは電子ビーム蒸着法により、約０．４ミクロ
ンの膜厚のＮｂ又はＭｏ等からなるゲート導体１４と、
このゲート導体１４の上にアルミニウム等からなる剥離
層１９を成膜する。
【００２７】次に、その上にレジスト層を２０を形成し
て、ゲート導体１４がカソード導体１１と直交するスト
ライプ状となるように、および、開口部１５，空隙部１
７が形成されるようにパターニングを行う。そして、Ｂ
Ｃｌ3 で剥離層１９を、ＳＦ6 でＮｂからなるゲート導
体１４を、ＣＨＦ3 と酸素（Ｏ2 ）とを用いて絶縁層１
３をそれぞれＲＩＥによりエッチングを行い、開口部１
５および空隙部１７の底部に抵抗層１２が露出するま
で、同図（ｂ）に示すようにエッチングを行う。次に、
剥離層１９の上にレジスト層２１を形成して、開口部１
５を覆うと共に、空隙部１７が露出するようにパターニ
ングを施し、ＫＯＨあるいは弗硝酸によるウエットエッ
チング、あるいはＳＦ6 を用いてＲＩＥによるドライエ
ッチングを行い、空隙部１７内に露出している抵抗層１
２のエッチングを行い、同図（ｃ）に示すように空隙部
１７内の抵抗層１２を除去した後、ＳＦ6 を用いたドラ
イエッチングによりカソード導体１１も除去し、くし歯
状カソード導体を形成する。
て、ゲート導体１４がカソード導体１１と直交するスト
ライプ状となるように、および、開口部１５，空隙部１
７が形成されるようにパターニングを行う。そして、Ｂ
Ｃｌ3 で剥離層１９を、ＳＦ6 でＮｂからなるゲート導
体１４を、ＣＨＦ3 と酸素（Ｏ2 ）とを用いて絶縁層１
３をそれぞれＲＩＥによりエッチングを行い、開口部１
５および空隙部１７の底部に抵抗層１２が露出するま
で、同図（ｂ）に示すようにエッチングを行う。次に、
剥離層１９の上にレジスト層２１を形成して、開口部１
５を覆うと共に、空隙部１７が露出するようにパターニ
ングを施し、ＫＯＨあるいは弗硝酸によるウエットエッ
チング、あるいはＳＦ6 を用いてＲＩＥによるドライエ
ッチングを行い、空隙部１７内に露出している抵抗層１
２のエッチングを行い、同図（ｃ）に示すように空隙部
１７内の抵抗層１２を除去した後、ＳＦ6 を用いたドラ
イエッチングによりカソード導体１１も除去し、くし歯
状カソード導体を形成する。
【００２８】レジスト層２１を除去した後、レジスト層
２２を形成して空隙部１７を覆うと共に、開口部１５が
露出するようパターニングを行い、その上からＭｏ等の
エミッタ材料を電子ビーム蒸着法により、垂直方向から
正蒸着を行う。これにより、レジスト層２２および剥離
層１９の上にエミッタ材料層２３が堆積されると共に、
開口部１５内の抵抗層１２の上にコーン状のエミッタ１
６が同図（ｄ）に示すように形成される。そして、アル
ミニウムからなる剥離層１９を燐酸等の剥離液により溶
解して除去すると、レジスト層２２およびエミッタ材料
層２３も除去され、同図（ｅ）に示すようなＦＥＣ素子
を得ることができる。
２２を形成して空隙部１７を覆うと共に、開口部１５が
露出するようパターニングを行い、その上からＭｏ等の
エミッタ材料を電子ビーム蒸着法により、垂直方向から
正蒸着を行う。これにより、レジスト層２２および剥離
層１９の上にエミッタ材料層２３が堆積されると共に、
開口部１５内の抵抗層１２の上にコーン状のエミッタ１
６が同図（ｄ）に示すように形成される。そして、アル
ミニウムからなる剥離層１９を燐酸等の剥離液により溶
解して除去すると、レジスト層２２およびエミッタ材料
層２３も除去され、同図（ｅ）に示すようなＦＥＣ素子
を得ることができる。
【００２９】本発明の第２実施例は以上のように構成さ
れているため、カソード導体と抵抗層との接続箇所が実
質的にくし歯状となる。ところでＦＥＣの少なくとも１
個のエミッタがゲート導体と短絡すると、そのエミッタ
が形成されているブロックに過大な短絡電流が流入する
ようになる。すると、そのブロックに接続されている抵
抗層とカソード導体との接合部がジュール熱により溶断
し絶縁分離されるため、欠陥ブロックのみの不作動とな
り他の正常なブロックに影響は生じないようになる。さ
らに、溶断する抵抗層は絶縁層によりほぼ覆われている
ため、溶断に伴う溶解物資の飛散を防止することができ
る。
れているため、カソード導体と抵抗層との接続箇所が実
質的にくし歯状となる。ところでＦＥＣの少なくとも１
個のエミッタがゲート導体と短絡すると、そのエミッタ
が形成されているブロックに過大な短絡電流が流入する
ようになる。すると、そのブロックに接続されている抵
抗層とカソード導体との接合部がジュール熱により溶断
し絶縁分離されるため、欠陥ブロックのみの不作動とな
り他の正常なブロックに影響は生じないようになる。さ
らに、溶断する抵抗層は絶縁層によりほぼ覆われている
ため、溶断に伴う溶解物資の飛散を防止することができ
る。
【００３０】また、カソード導体を予めくし歯状にパタ
ーニングしておき、その上に形成した抵抗層をそのカソ
ード導体のくし歯に合わせてパターニングするようにす
れば、空隙部を設けることなくカソード導体と抵抗層と
をくし歯状部により接続することができるようになる。
このようにすると、空隙部が設けられていないため、抵
抗層が溶断した時に、溶解物質が飛散する可能性をより
小さくすることができる。
ーニングしておき、その上に形成した抵抗層をそのカソ
ード導体のくし歯に合わせてパターニングするようにす
れば、空隙部を設けることなくカソード導体と抵抗層と
をくし歯状部により接続することができるようになる。
このようにすると、空隙部が設けられていないため、抵
抗層が溶断した時に、溶解物質が飛散する可能性をより
小さくすることができる。
【００３１】
【発明の効果】本発明は以上のように構成したので、短
絡時に複数のエミッタが設けられたブロック毎に絶縁分
離することができると共に、エミッタとゲートとの短絡
時に溶断される抵抗層は絶縁層により覆われているた
め、溶断に伴う溶解物質が飛散しにくく、他の正常な素
子を新たに２次破壊させることを防止することができ
る。
絡時に複数のエミッタが設けられたブロック毎に絶縁分
離することができると共に、エミッタとゲートとの短絡
時に溶断される抵抗層は絶縁層により覆われているた
め、溶断に伴う溶解物質が飛散しにくく、他の正常な素
子を新たに２次破壊させることを防止することができ
る。
【図１】本発明の電界放出カソード素子の第１実施例に
おけるカソード導体の構成を示す図である。
おけるカソード導体の構成を示す図である。
【図２】本発明の電界放出カソード素子の第１実施例の
断面図である。
断面図である。
【図３】本発明の電界放出カソード素子の第２実施例の
斜視図である。
斜視図である。
【図４】本発明の電界放出カソード素子の第２実施例の
製造方法を示す図である。
製造方法を示す図である。
【図５】従来の電界放出カソード素子の製造方法を示す
図である。
図である。
【図６】従来の電界放出カソード素子の斜視図である。
【図７】短絡時にエミッタ毎に分離独立できる従来の電
界放出カソード素子の斜視図である。
界放出カソード素子の斜視図である。
１，１０，１０１ 基板 ２，１１，１０２ カソード導体 ３，１２，１０３ 抵抗層 ３Ａ 端子部 ４，１３，１０４，１２１ 絶縁層 ５，１４，１０５，１２２ ゲート導体 ６，１５，１０７，１２３ 開口部 ７，１６，１１１，１２４ エミッタ ８ 中抜き部 １７ 空隙部 １８ くし歯状部 １９，１０９ 剥離層 ２０，２１，２２，１０６ レジスト層 ２３ エミッタ材料層 １０８ 回転部 １１０ 堆積層 １１２ アノード １１３ アノード電圧 １１４ 駆動電圧 １２０ シリコン基板 １２５ ゲートライン １２６ 可溶抵抗体
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−144370（ＪＰ，Ａ) 特開 平４−229922（ＪＰ，Ａ) 特開 平４−292831（ＪＰ，Ａ) 特開 平６−124649（ＪＰ，Ａ)
Claims (4)
- 【請求項１】カソード導体の中抜き部に形成された抵抗
層上に、複数の円錐状のエミッタと、該エミッタの頂点
部周囲に位置するゲート導体とが形成されたスピント型
の電界放出カソード素子において、 前記カソード導体と前記抵抗層上に絶縁層が形成され、
該絶縁層上に前記ゲート導体が形成されていると共に、
前記カソード導体に前記抵抗層が複数の端子部を介して
接続されており、該複数の端子部が、前記エミッタと前
記ゲート導体との短絡時に流れる短絡電流により溶断さ
れることを特徴とする電界放出カソード素子。 - 【請求項２】１画素に対して、前記中抜き部が複数設け
られていることを特徴とする請求項１記載の電界放出カ
ソード素子。 - 【請求項３】基板上に形成されたストライプ状の複数の
カソード導体と、 該カソード導体間の前記基板上、および該カソード導体
上に形成される抵抗層と、 該抵抗層の上に形成された複数のエミッタと、該エミッ
タの頂点部周囲に位置して形成されたゲート導体とを備
える電界放出カソード素子において、 前記カソード導体と前記抵抗層上に絶縁層が形成され、
該絶縁層上に前記ゲート導体が形成されていると共に、
前記カソード導体上に、端縁をくし歯状とした前記抵抗
層の端縁が形成されていることを特徴とする電界放出カ
ソード素子。 - 【請求項４】前記カソード導体に直交するように、前記
ゲート導体がストライプ状に形成されていることを特徴
とする請求項１ないし３のいずれかに記載の電界放出カ
ソード素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26039093A JP2699827B2 (ja) | 1993-09-27 | 1993-09-27 | 電界放出カソード素子 |
| TW083107088A TW245841B (ja) | 1993-09-27 | 1994-08-03 | |
| KR1019940020920A KR0158244B1 (ko) | 1993-09-27 | 1994-08-24 | 전계방출 캐소드 소자 |
| FR9411487A FR2710781B1 (fr) | 1993-09-27 | 1994-09-27 | Dispositif formant cathode d'émission de champ. |
| US08/312,643 US5594298A (en) | 1993-09-27 | 1994-09-27 | Field emission cathode device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26039093A JP2699827B2 (ja) | 1993-09-27 | 1993-09-27 | 電界放出カソード素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794076A JPH0794076A (ja) | 1995-04-07 |
| JP2699827B2 true JP2699827B2 (ja) | 1998-01-19 |
Family
ID=17347259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26039093A Expired - Fee Related JP2699827B2 (ja) | 1993-09-27 | 1993-09-27 | 電界放出カソード素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5594298A (ja) |
| JP (1) | JP2699827B2 (ja) |
| KR (1) | KR0158244B1 (ja) |
| FR (1) | FR2710781B1 (ja) |
| TW (1) | TW245841B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5462467A (en) * | 1993-09-08 | 1995-10-31 | Silicon Video Corporation | Fabrication of filamentary field-emission device, including self-aligned gate |
| KR100351068B1 (ko) * | 1995-01-27 | 2003-01-29 | 삼성에스디아이 주식회사 | 전계방출표시장치및그제조방법 |
| GB2304989B (en) * | 1995-08-04 | 1997-09-03 | Richard Allan Tuck | Field electron emission materials and devices |
| JP3060928B2 (ja) * | 1995-12-13 | 2000-07-10 | 双葉電子工業株式会社 | 電界放出カソードとその製造方法 |
| JPH09219144A (ja) * | 1996-02-08 | 1997-08-19 | Futaba Corp | 電界放出カソードとその製造方法 |
| JP3080004B2 (ja) * | 1996-06-21 | 2000-08-21 | 日本電気株式会社 | 電界放出型冷陰極およびその製造方法 |
| WO1998034265A1 (fr) * | 1997-02-04 | 1998-08-06 | Leonid Danilovich Karpov | Mode de preparation d'un appareil a resistances du type planar |
| JPH10340666A (ja) * | 1997-06-09 | 1998-12-22 | Futaba Corp | 電界電子放出素子 |
| US6013986A (en) * | 1997-06-30 | 2000-01-11 | Candescent Technologies Corporation | Electron-emitting device having multi-layer resistor |
| KR100288101B1 (ko) * | 1997-07-25 | 2001-05-02 | 김영남 | 전계 방출 표시기의 셀 구동회로 |
| US6144144A (en) * | 1997-10-31 | 2000-11-07 | Candescent Technologies Corporation | Patterned resistor suitable for electron-emitting device |
| US6822386B2 (en) | 1999-03-01 | 2004-11-23 | Micron Technology, Inc. | Field emitter display assembly having resistor layer |
| US6017772A (en) * | 1999-03-01 | 2000-01-25 | Micron Technology, Inc. | Field emission arrays and method of fabricating emitter tips and corresponding resistors thereof with a single mask |
| US6059625A (en) | 1999-03-01 | 2000-05-09 | Micron Technology, Inc. | Method of fabricating field emission arrays employing a hard mask to define column lines |
| US7052350B1 (en) * | 1999-08-26 | 2006-05-30 | Micron Technology, Inc. | Field emission device having insulated column lines and method manufacture |
| GB2370914A (en) * | 2000-03-22 | 2002-07-10 | Lg Electronics Inc | Field emission cold cathode structure with fusible link between the main and gate electrodes |
| KR20050113505A (ko) * | 2004-05-29 | 2005-12-02 | 삼성에스디아이 주식회사 | 전계방출 표시장치 및 그 제조방법 |
| JP4817641B2 (ja) | 2004-10-26 | 2011-11-16 | キヤノン株式会社 | 画像形成装置 |
| JP2007087934A (ja) | 2005-08-24 | 2007-04-05 | Canon Inc | 電子源及び画像表示装置 |
| KR100883039B1 (ko) * | 2007-10-01 | 2009-02-09 | 주식회사 동부하이텍 | 반도체 소자 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2623013A1 (fr) * | 1987-11-06 | 1989-05-12 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source |
| US5142184B1 (en) * | 1990-02-09 | 1995-11-21 | Motorola Inc | Cold cathode field emission device with integral emitter ballasting |
| JP2634295B2 (ja) * | 1990-05-17 | 1997-07-23 | 双葉電子工業株式会社 | 電子放出素子 |
| FR2663462B1 (fr) * | 1990-06-13 | 1992-09-11 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes. |
| JP2656851B2 (ja) * | 1990-09-27 | 1997-09-24 | 工業技術院長 | 画像表示装置 |
| FR2687839B1 (fr) * | 1992-02-26 | 1994-04-08 | Commissariat A Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ utilisant cette source. |
-
1993
- 1993-09-27 JP JP26039093A patent/JP2699827B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-03 TW TW083107088A patent/TW245841B/zh active
- 1994-08-24 KR KR1019940020920A patent/KR0158244B1/ko not_active IP Right Cessation
- 1994-09-27 US US08/312,643 patent/US5594298A/en not_active Expired - Fee Related
- 1994-09-27 FR FR9411487A patent/FR2710781B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2710781B1 (fr) | 1996-02-16 |
| JPH0794076A (ja) | 1995-04-07 |
| TW245841B (ja) | 1995-04-21 |
| KR0158244B1 (ko) | 1998-12-01 |
| FR2710781A1 (fr) | 1995-04-07 |
| KR950010072A (ko) | 1995-04-26 |
| US5594298A (en) | 1997-01-14 |
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