JP3052845B2 - 集束電極を有する電界放出カソードの製造方法 - Google Patents
集束電極を有する電界放出カソードの製造方法Info
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- JP3052845B2 JP3052845B2 JP20550696A JP20550696A JP3052845B2 JP 3052845 B2 JP3052845 B2 JP 3052845B2 JP 20550696 A JP20550696 A JP 20550696A JP 20550696 A JP20550696 A JP 20550696A JP 3052845 B2 JP3052845 B2 JP 3052845B2
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Description
【０００１】
【発明の属する技術分野】本発明は、冷陰極として知ら
れている電界放出カソードに関わり、特に集束電極を有
する電界放出カソードの製造方法に関するものである。
れている電界放出カソードに関わり、特に集束電極を有
する電界放出カソードの製造方法に関するものである。
【０００２】
【従来の技術】金属または半導体表面の印加電圧を１０
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）、あるいは電界
放出素子と呼んでいる。
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）、あるいは電界
放出素子と呼んでいる。
【０００３】近年、半導体微細加工技術を駆使して、ミ
クロンサイズの電界放出カソードからなる面放出型の電
界放出カソードを作製することが可能となっており、電
界放出カソードを基板上に多数個形成したものは、その
各エミッタから放出された電子を蛍光面に照射すること
によって平面型の表示装置や各種の電子装置を構成する
電子供給手段として期待されている。
クロンサイズの電界放出カソードからなる面放出型の電
界放出カソードを作製することが可能となっており、電
界放出カソードを基板上に多数個形成したものは、その
各エミッタから放出された電子を蛍光面に照射すること
によって平面型の表示装置や各種の電子装置を構成する
電子供給手段として期待されている。
【０００４】このような電界放出カソードの一例とし
て、スピント（Spindt）型と呼ばれる電界放出カソード
（以下、「ＦＥＣ」と記す）の斜視図を図４に示す。こ
の図において、基板１００上にカソード電極層１０１が
形成されており、このカソード電極層１０１上に抵抗層
１０２、絶縁層１０３及びゲート電極層１０４が順次成
膜されている。そして絶縁層１０３に形成されたホール
内にエミッタコーン１１５が形成され、このエミッタコ
ーン１１５の先端部分がゲート電極層１０４の開口部か
ら臨んでいる。
て、スピント（Spindt）型と呼ばれる電界放出カソード
（以下、「ＦＥＣ」と記す）の斜視図を図４に示す。こ
の図において、基板１００上にカソード電極層１０１が
形成されており、このカソード電極層１０１上に抵抗層
１０２、絶縁層１０３及びゲート電極層１０４が順次成
膜されている。そして絶縁層１０３に形成されたホール
内にエミッタコーン１１５が形成され、このエミッタコ
ーン１１５の先端部分がゲート電極層１０４の開口部か
ら臨んでいる。
【０００５】このＦＥＣにおいては、微細加工技術を用
いることによりエミッタコーン１１５とゲート電極層１
０４との距離をサブミクロンとすることができるため、
エミッタコーン１１５とゲート電極層１０４間に僅か数
十ボルトの電圧を印加することにより、エミッタコーン
１１５から電子を放出させることができる。したがっ
て、図４に示すように上記のＦＥＣがアレイ状に多数個
形成されている基板１００の上方に蛍光材が塗布されて
いるアノード基板１１６を配置して、電圧ＶGE，ＶA を
印加すると、放出された電子によって蛍光体を発光させ
ることができる表示装置とすることができる。
いることによりエミッタコーン１１５とゲート電極層１
０４との距離をサブミクロンとすることができるため、
エミッタコーン１１５とゲート電極層１０４間に僅か数
十ボルトの電圧を印加することにより、エミッタコーン
１１５から電子を放出させることができる。したがっ
て、図４に示すように上記のＦＥＣがアレイ状に多数個
形成されている基板１００の上方に蛍光材が塗布されて
いるアノード基板１１６を配置して、電圧ＶGE，ＶA を
印加すると、放出された電子によって蛍光体を発光させ
ることができる表示装置とすることができる。
【０００６】ところで、図４に示すようなＦＥＣによっ
て構成される表示装置では、エミッタコーン１１５から
放出された電子が約３０度の拡がりをもって放出される
ため、アノード基板１１６上に隣接して配置されている
異なる色の蛍光体をも発光させてしまうという問題点が
あった。
て構成される表示装置では、エミッタコーン１１５から
放出された電子が約３０度の拡がりをもって放出される
ため、アノード基板１１６上に隣接して配置されている
異なる色の蛍光体をも発光させてしまうという問題点が
あった。
【０００７】そこで、ＦＥＣから放出された電子の拡が
りを防止するため、集束電極を有するＦＥＣが提案され
ており、そのＦＥＣの一構成例の模式図を図５に示す。
なお、図４に示したＦＥＣと同一構成部には同一番号を
付し、説明の重複を省くこととする。
りを防止するため、集束電極を有するＦＥＣが提案され
ており、そのＦＥＣの一構成例の模式図を図５に示す。
なお、図４に示したＦＥＣと同一構成部には同一番号を
付し、説明の重複を省くこととする。
【０００８】この図に示す集束電極を有するＦＥＣにお
いては、図４に示したＦＥＣのゲート電極１０４上に絶
縁層１０５が形成され、この絶縁層１０５上に集束電極
１０６が形成されている。さらに絶縁層１０５及び集束
電極１０６にもエミッタコーン１１５が形成されている
位置に対応して開口部が設けられている。このようにゲ
ート電極１０４の上方に集束電極１０６を形成し、この
集束電極１０６にゲート電極１０４に対して負の電位を
与えると、エミッタコーン１１５から放出された電子の
軌道は、集束電極１０６によって集束され、拡散するこ
となく上方に配置されているアノード基板の所定の領域
に到達するようになる。
いては、図４に示したＦＥＣのゲート電極１０４上に絶
縁層１０５が形成され、この絶縁層１０５上に集束電極
１０６が形成されている。さらに絶縁層１０５及び集束
電極１０６にもエミッタコーン１１５が形成されている
位置に対応して開口部が設けられている。このようにゲ
ート電極１０４の上方に集束電極１０６を形成し、この
集束電極１０６にゲート電極１０４に対して負の電位を
与えると、エミッタコーン１１５から放出された電子の
軌道は、集束電極１０６によって集束され、拡散するこ
となく上方に配置されているアノード基板の所定の領域
に到達するようになる。
【０００９】しかしながら、このような集束電極を有す
るＦＥＣにおいては、集束電極１０６の電界がゲート電
極１０４に大きく影響するため、エミッタコーン１１５
から放出される電子の集束性を上げようとすると、ＦＥ
Ｃから放出される放出電流量が大幅に減少してしまうと
いう問題点があった。
るＦＥＣにおいては、集束電極１０６の電界がゲート電
極１０４に大きく影響するため、エミッタコーン１１５
から放出される電子の集束性を上げようとすると、ＦＥ
Ｃから放出される放出電流量が大幅に減少してしまうと
いう問題点があった。
【００１０】そこでこのような問題点を解決するため、
各画素に対応する複数個のエミッタの配列（エミッタア
レイ）毎に集束電極が形成されたＦＥＣが提案されてお
り（特開平７−１０４６７９号公報）、その一構成例の
模式図を図６に示す。この図に示すＦＥＣは、集束電極
１０６がエミッタアレイ１１７毎に形成されており、こ
の場合はエミッタアレイ１１７から放出された電子が集
束電極１０６によって集束され、拡散することなく上方
に配置されているアノード基板の所定の領域に到達する
共に、放出される放出電流量の減少を防止することがで
きる。
各画素に対応する複数個のエミッタの配列（エミッタア
レイ）毎に集束電極が形成されたＦＥＣが提案されてお
り（特開平７−１０４６７９号公報）、その一構成例の
模式図を図６に示す。この図に示すＦＥＣは、集束電極
１０６がエミッタアレイ１１７毎に形成されており、こ
の場合はエミッタアレイ１１７から放出された電子が集
束電極１０６によって集束され、拡散することなく上方
に配置されているアノード基板の所定の領域に到達する
共に、放出される放出電流量の減少を防止することがで
きる。
【００１１】次に、図６に示したような集束電極を有す
るＦＥＣの製造過程を図７を参照しながら説明する。先
ずガラス等の基板１００上にカソード電極１０１、抵抗
層１０２、絶縁層１０３、ゲート電極１０４を順次成膜
し、ゲート電極１０４に開口部を形成した後、絶縁層１
０３にホール１１４を形成する。そしてホール１１４側
からエミッタ材料であるＭｏ（モリブデン）等を蒸着に
よって堆積させてホール内の抵抗層１０２上にエミッタ
コーン１１５を形成する。
るＦＥＣの製造過程を図７を参照しながら説明する。先
ずガラス等の基板１００上にカソード電極１０１、抵抗
層１０２、絶縁層１０３、ゲート電極１０４を順次成膜
し、ゲート電極１０４に開口部を形成した後、絶縁層１
０３にホール１１４を形成する。そしてホール１１４側
からエミッタ材料であるＭｏ（モリブデン）等を蒸着に
よって堆積させてホール内の抵抗層１０２上にエミッタ
コーン１１５を形成する。
【００１２】次に、図７（ａ）に示すように開口部が形
成されたゲート電極１０４の表面にフォトレジスト層１
２０を塗布した後、エミッタアレイ毎にマスク１２１を
かけて、フォトリソグラフィー法にて同図（ｂ）に示す
ようにフォトレジスト層１２０のパターニングを行う。
そしてゲート電極１０４の上方から電子ビーム蒸着（Ｅ
Ｂ蒸着）あるいはスパッタリングによって、同図（ｃ）
に示すようにゲート電極１０４及びフォトレジスト層１
２０の上に絶縁層１０５を成膜し、さらにこの絶縁層１
０５上にＥＢ蒸着あるいはスパッタリングによって集束
電極１０６を成膜する。
成されたゲート電極１０４の表面にフォトレジスト層１
２０を塗布した後、エミッタアレイ毎にマスク１２１を
かけて、フォトリソグラフィー法にて同図（ｂ）に示す
ようにフォトレジスト層１２０のパターニングを行う。
そしてゲート電極１０４の上方から電子ビーム蒸着（Ｅ
Ｂ蒸着）あるいはスパッタリングによって、同図（ｃ）
に示すようにゲート電極１０４及びフォトレジスト層１
２０の上に絶縁層１０５を成膜し、さらにこの絶縁層１
０５上にＥＢ蒸着あるいはスパッタリングによって集束
電極１０６を成膜する。
【００１３】この結果、ゲート電極１０４の上に成膜さ
れた絶縁層１０５及び集束電極１０６と、フォトレジス
ト層１２０の上に成膜された絶縁層１０５及び集束電極
１０６との間には、フォトレジスト層１２０の膜厚に相
当する分だけ段差が生じることになり、フォトレジスト
層１２０を剥離すれば同図（ｄ）に示すようなエミッタ
アレイ毎に集束電極１０６が形成されたＦＥＣを得るこ
とができる。
れた絶縁層１０５及び集束電極１０６と、フォトレジス
ト層１２０の上に成膜された絶縁層１０５及び集束電極
１０６との間には、フォトレジスト層１２０の膜厚に相
当する分だけ段差が生じることになり、フォトレジスト
層１２０を剥離すれば同図（ｄ）に示すようなエミッタ
アレイ毎に集束電極１０６が形成されたＦＥＣを得るこ
とができる。
【００１４】
【発明が解決しようとする課題】ところで、上記したよ
うなＦＥＣの製造方法においては、フォトレジスト層１
２０の壁部に集束電極１０６の材料が付着するとフォト
レジスト層１２０が露出しなくなり、フォトレジスト層
１２０を剥離することができなくなる。このため、絶縁
層１０５を成膜する工程は直進性に優れ、均一な膜厚で
成膜することができるＥＢ蒸着あるいはスパッタリング
に限定される。
うなＦＥＣの製造方法においては、フォトレジスト層１
２０の壁部に集束電極１０６の材料が付着するとフォト
レジスト層１２０が露出しなくなり、フォトレジスト層
１２０を剥離することができなくなる。このため、絶縁
層１０５を成膜する工程は直進性に優れ、均一な膜厚で
成膜することができるＥＢ蒸着あるいはスパッタリング
に限定される。
【００１５】しかしながら、このようにＥＢ蒸着あるい
はスパッタリングによって絶縁層１０５を成膜する場合
は成膜速度が遅いため、製造時間及び製造コストが大幅
に増大するという問題点があった。
はスパッタリングによって絶縁層１０５を成膜する場合
は成膜速度が遅いため、製造時間及び製造コストが大幅
に増大するという問題点があった。
【００１６】本発明はこのような問題点を解決するため
になされたものであり、製造時間及び製造コストを低減
し、より工業性に優れた集束電極を有する電界放出カソ
ードの製造方法を提供することを目的とする。
になされたものであり、製造時間及び製造コストを低減
し、より工業性に優れた集束電極を有する電界放出カソ
ードの製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の集束電極を有する電界放出カソードの製造
方法は基板上にカソード電極、抵抗層、第１の絶縁層、
ゲート電極を順次成膜し、ゲート電極及び第１の絶縁層
に第１のホールを設け、この第１のホール内にエミッタ
を形成する第１の工程と、第１のホールが形成されたゲ
ート電極上にＣＶＤ法によって第２の絶縁層を成膜する
第２の工程と、第２の絶縁層上にスパッタ法によって集
束電極を成膜する第３の工程と、集束電極及び第２の絶
縁層に各画素に対応する複数個の前記エミッタの配列毎
に第２のホールを形成し、エミッタを露出させる第４の
工程とを備えるようにした。
め、本発明の集束電極を有する電界放出カソードの製造
方法は基板上にカソード電極、抵抗層、第１の絶縁層、
ゲート電極を順次成膜し、ゲート電極及び第１の絶縁層
に第１のホールを設け、この第１のホール内にエミッタ
を形成する第１の工程と、第１のホールが形成されたゲ
ート電極上にＣＶＤ法によって第２の絶縁層を成膜する
第２の工程と、第２の絶縁層上にスパッタ法によって集
束電極を成膜する第３の工程と、集束電極及び第２の絶
縁層に各画素に対応する複数個の前記エミッタの配列毎
に第２のホールを形成し、エミッタを露出させる第４の
工程とを備えるようにした。
【００１８】また、基板上にカソード電極、抵抗層、第
１の絶縁層、ゲート電極を順次成膜し、ゲート電極及び
第１の絶縁層に第１のホールを設け、この第１のホール
内にエミッタを形成する第１の工程と、第１のホールが
形成されたゲート電極上にＣＶＤ法によって第２の絶縁
層を成膜する第２の工程と、第２の絶縁層に各画素に対
応する複数個の前記エミッタの配列毎に第２のホールを
形成し、エミッタを露出させる第３の工程と、第２のホ
ールが形成された第２の絶縁層の表面に集束電極を成膜
する第４の工程とを備えるようにした。
１の絶縁層、ゲート電極を順次成膜し、ゲート電極及び
第１の絶縁層に第１のホールを設け、この第１のホール
内にエミッタを形成する第１の工程と、第１のホールが
形成されたゲート電極上にＣＶＤ法によって第２の絶縁
層を成膜する第２の工程と、第２の絶縁層に各画素に対
応する複数個の前記エミッタの配列毎に第２のホールを
形成し、エミッタを露出させる第３の工程と、第２のホ
ールが形成された第２の絶縁層の表面に集束電極を成膜
する第４の工程とを備えるようにした。
【００１９】本発明によれば、第１のホールが形成され
たゲート電極上にフォトレジスト層を塗布することなく
第２の絶縁層を成膜するようにしているため、第２の絶
縁層をＣＶＤ法または印刷等の厚膜形成手段によって成
膜することができるようになり、製造時間及び製造コス
トを大幅に低減することができる。
たゲート電極上にフォトレジスト層を塗布することなく
第２の絶縁層を成膜するようにしているため、第２の絶
縁層をＣＶＤ法または印刷等の厚膜形成手段によって成
膜することができるようになり、製造時間及び製造コス
トを大幅に低減することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態である
集束電極を有する電界放出カソードの製造方法を図１及
び図２の模式図を参照して説明する。先ず、図１（ａ）
に示すように、ガラス等の基板１００上にスパッタリン
グにてカソード電極の材料であるＮｂ（ニオブ）を０．
２μｍ成膜してカソード電極１０１を形成し、このカソ
ード電極１０１上に不純物をドープしたα−Ｓｉ（アモ
ルファス・シリコン）をＣＶＤ(Chemical Vapor Deposi
tion) によって成膜して抵抗層１０２を形成し、さらに
この抵抗層１０２上にＳｉＯ2 （二酸化シリコン）をＣ
ＶＤによって成膜して第１の絶縁層１０３を形成する。
そしてこの第１の絶縁層１０３上にゲート電極１０４と
なるＮｂをスパッタリングによって形成する。
集束電極を有する電界放出カソードの製造方法を図１及
び図２の模式図を参照して説明する。先ず、図１（ａ）
に示すように、ガラス等の基板１００上にスパッタリン
グにてカソード電極の材料であるＮｂ（ニオブ）を０．
２μｍ成膜してカソード電極１０１を形成し、このカソ
ード電極１０１上に不純物をドープしたα−Ｓｉ（アモ
ルファス・シリコン）をＣＶＤ(Chemical Vapor Deposi
tion) によって成膜して抵抗層１０２を形成し、さらに
この抵抗層１０２上にＳｉＯ2 （二酸化シリコン）をＣ
ＶＤによって成膜して第１の絶縁層１０３を形成する。
そしてこの第１の絶縁層１０３上にゲート電極１０４と
なるＮｂをスパッタリングによって形成する。
【００２１】さらに、ゲート電極１０４上にフォトレジ
スト層１１１を塗布した後、マスク１１２をかけてフォ
トリソグラフィー法にてフォトレジスト層１１１のパタ
ーニングを行い、フォトレジスト層１１１に開口パター
ンを形成する。その後、ＳＦ6 等のガスを用いてフォト
レジスト層１１１が塗布されている方向から反応性イオ
ンエッチング（ＲＩＥ）にて異方性エッチングを行い、
同図（ｂ）に示すようにゲート電極１０４にフォトレジ
スト層１１１のパターンと同様な開口部１１３を作製す
る。
スト層１１１を塗布した後、マスク１１２をかけてフォ
トリソグラフィー法にてフォトレジスト層１１１のパタ
ーニングを行い、フォトレジスト層１１１に開口パター
ンを形成する。その後、ＳＦ6 等のガスを用いてフォト
レジスト層１１１が塗布されている方向から反応性イオ
ンエッチング（ＲＩＥ）にて異方性エッチングを行い、
同図（ｂ）に示すようにゲート電極１０４にフォトレジ
スト層１１１のパターンと同様な開口部１１３を作製す
る。
【００２２】更に続けてドライエッチングにより、第１
の絶縁層１０３部分を異方性エッチングすることによ
り、同図（ｃ）に示すように第１の絶縁層１０３にホー
ル１１４を形成する。そしてこの積層基板を同一平面内
で回転させながら剥離層１１０となるＡｌ（アルミニウ
ム）を斜め蒸着すると、Ａｌはホール１１４の中に蒸着
されずに、同図（ｃ）に示すようなゲート電極１０４の
表面のみに選択的に付着してゲート電極１０４の表面に
剥離層１１０が形成される。
の絶縁層１０３部分を異方性エッチングすることによ
り、同図（ｃ）に示すように第１の絶縁層１０３にホー
ル１１４を形成する。そしてこの積層基板を同一平面内
で回転させながら剥離層１１０となるＡｌ（アルミニウ
ム）を斜め蒸着すると、Ａｌはホール１１４の中に蒸着
されずに、同図（ｃ）に示すようなゲート電極１０４の
表面のみに選択的に付着してゲート電極１０４の表面に
剥離層１１０が形成される。
【００２３】次に、このような積層基板のホール１１４
側にエミッタ材料であるＭｏ（モリブデン）を蒸着・堆
積させることにより、同図（ｄ）に示すようにエミッタ
材料であるＭｏがホール１１４の底辺、つまり抵抗層１
０２上に蒸着・堆積すると同時に、剥離層１１０上にエ
ミッタ材料１０６が堆積する。そしてこの剥離層１１０
の上に堆積するエミッタ材料１０６によって開口部が閉
鎖されると、抗層１０２の上にコーン状のエミッタ（以
下、「エミッタコーン」という）１１５が形成されるこ
とになる。
側にエミッタ材料であるＭｏ（モリブデン）を蒸着・堆
積させることにより、同図（ｄ）に示すようにエミッタ
材料であるＭｏがホール１１４の底辺、つまり抵抗層１
０２上に蒸着・堆積すると同時に、剥離層１１０上にエ
ミッタ材料１０６が堆積する。そしてこの剥離層１１０
の上に堆積するエミッタ材料１０６によって開口部が閉
鎖されると、抗層１０２の上にコーン状のエミッタ（以
下、「エミッタコーン」という）１１５が形成されるこ
とになる。
【００２４】この後、剥離層１１０の溶解液であるリン
酸中に基板を浸すことにより、ゲート電極１０４上の剥
離層１１０及びエミッタ材料１０６が除去され、同図
（ｅ）に示すような形状のＦＥＣが形成される。
酸中に基板を浸すことにより、ゲート電極１０４上の剥
離層１１０及びエミッタ材料１０６が除去され、同図
（ｅ）に示すような形状のＦＥＣが形成される。
【００２５】次に、図２（ａ）に示すように各エミッタ
コーン１１５毎に開口部が設けられたゲート電極１０４
上にＳｉＯ2 （二酸化シリコン）をＣＶＤによって成膜
して第２の絶縁層１０５を形成し、この第２の絶縁層１
０５上に第２のゲート電極（集束電極）１０６となるＮ
ｂをスパッタリングによって成膜する。そして最表面で
ある集束電極１０６上にフォトレジスト層１２０を塗布
した後、マスク１２１をかけてフォトリソグラフィー法
にてフォトレジスト層１２０のパターニングを行い、同
図（ｂ）に示すようにフォトレジスト層１２０に各画素
に対応するエミッタアレイ毎に開口パターンを形成す
る。
コーン１１５毎に開口部が設けられたゲート電極１０４
上にＳｉＯ2 （二酸化シリコン）をＣＶＤによって成膜
して第２の絶縁層１０５を形成し、この第２の絶縁層１
０５上に第２のゲート電極（集束電極）１０６となるＮ
ｂをスパッタリングによって成膜する。そして最表面で
ある集束電極１０６上にフォトレジスト層１２０を塗布
した後、マスク１２１をかけてフォトリソグラフィー法
にてフォトレジスト層１２０のパターニングを行い、同
図（ｂ）に示すようにフォトレジスト層１２０に各画素
に対応するエミッタアレイ毎に開口パターンを形成す
る。
【００２６】次に、ＳＦ6 等のガスを用いてフォトレジ
スト層１２０が塗布されている方向から反応性イオンエ
ッチング（ＲＩＥ）にて異方性エッチングを行って、集
束電極１０６にフォトレジスト層１２０のパターンと同
様な開口部を作製し、更に続けてドライエッチング、ま
たはウエットエッチングにより第２の絶縁層１０５をエ
ッチングすることにより、第２の絶縁層１０５にはエミ
ッタアレイ毎にホールが形成され、同図（ｃ）に示すよ
うな集束電極１０６を有するＦＥＣを得ることができ
る。
スト層１２０が塗布されている方向から反応性イオンエ
ッチング（ＲＩＥ）にて異方性エッチングを行って、集
束電極１０６にフォトレジスト層１２０のパターンと同
様な開口部を作製し、更に続けてドライエッチング、ま
たはウエットエッチングにより第２の絶縁層１０５をエ
ッチングすることにより、第２の絶縁層１０５にはエミ
ッタアレイ毎にホールが形成され、同図（ｃ）に示すよ
うな集束電極１０６を有するＦＥＣを得ることができ
る。
【００２７】このような集束電極１０６を有するＦＥＣ
の製造方法によれば、第２の絶縁層１０５を従来の直進
性を有するＥＢ蒸着あるいはスパッタリングによって成
膜する必要がなくＣＶＤ法によって成膜することができ
るため、従来のＥＢ蒸着あるいはスパッタリングによっ
て成膜した場合と比較してＦＥＣの製造時間及び製造コ
ストを大幅に低減することができる。
の製造方法によれば、第２の絶縁層１０５を従来の直進
性を有するＥＢ蒸着あるいはスパッタリングによって成
膜する必要がなくＣＶＤ法によって成膜することができ
るため、従来のＥＢ蒸着あるいはスパッタリングによっ
て成膜した場合と比較してＦＥＣの製造時間及び製造コ
ストを大幅に低減することができる。
【００２８】ところで、上記したような集束電極を有す
るＦＥＣの製造方法は、第２の絶縁層１０５の膜厚が数
ミクロン、最大でも５ミクロン程度とされる薄膜構造の
ＦＥＣを製造することができる。次に、第２の絶縁層１
０５の膜厚が５０ミクロン程度とされる厚膜構造のＦＥ
Ｃを製造方法を説明する。
るＦＥＣの製造方法は、第２の絶縁層１０５の膜厚が数
ミクロン、最大でも５ミクロン程度とされる薄膜構造の
ＦＥＣを製造することができる。次に、第２の絶縁層１
０５の膜厚が５０ミクロン程度とされる厚膜構造のＦＥ
Ｃを製造方法を説明する。
【００２９】以下、厚膜構造とされる集束電極を有する
電界放出カソードの製造方法を図３の模式図を参照して
説明する。なお、この場合もまず図１に示した製造工程
で図１（ｅ）に示すような形状のＦＥＣを形成している
ため、この工程までの説明は省略する。
電界放出カソードの製造方法を図３の模式図を参照して
説明する。なお、この場合もまず図１に示した製造工程
で図１（ｅ）に示すような形状のＦＥＣを形成している
ため、この工程までの説明は省略する。
【００３０】この場合は、図３（ａ）に示すようにエミ
ッタコーン１１５毎に開口部が設けられたゲート電極１
０４上に印刷、スピンコート、スプレー等の厚膜形成手
段によってＳｉＯ2 を少なくとも数１０μｍ程度の膜厚
になるまで成膜して第２の絶縁層１０５を形成する。さ
らにこの第２の絶縁層１０５の上にフォトレジスト層１
２０を塗布した後、マスク１２１をかけてフォトリソグ
ラフィー法にてフォトレジスト層１２０のパターニング
を行い、同図（ｂ）に示すようなエミッタアレイ毎の開
口パターンを形成する。
ッタコーン１１５毎に開口部が設けられたゲート電極１
０４上に印刷、スピンコート、スプレー等の厚膜形成手
段によってＳｉＯ2 を少なくとも数１０μｍ程度の膜厚
になるまで成膜して第２の絶縁層１０５を形成する。さ
らにこの第２の絶縁層１０５の上にフォトレジスト層１
２０を塗布した後、マスク１２１をかけてフォトリソグ
ラフィー法にてフォトレジスト層１２０のパターニング
を行い、同図（ｂ）に示すようなエミッタアレイ毎の開
口パターンを形成する。
【００３１】次に、ドライエッチングまたはウエットエ
ッチングにより第２の絶縁層１０５をエッチングして、
第２の絶縁層１０５にエミッタアレイ毎に対応したホー
ル１２２を形成する。なお、この場合は第２に絶縁層１
０５の壁面部分が大きくエッチングされるようにホール
１２２を形成することが望ましい。
ッチングにより第２の絶縁層１０５をエッチングして、
第２の絶縁層１０５にエミッタアレイ毎に対応したホー
ル１２２を形成する。なお、この場合は第２に絶縁層１
０５の壁面部分が大きくエッチングされるようにホール
１２２を形成することが望ましい。
【００３２】そして積層基板を同一平面内で回転させな
がら集束電極１０６となるＮｂを１０μｍ程度の膜厚に
なるまで斜め蒸着する。この場合は第２の絶縁層１０５
が数１０μｍ程度の厚膜とされているため、Ｎｂはホー
ル１２２の中に蒸着されずに第２の絶縁層１０５の表面
のみに選択的に付着して第２の絶縁層１０５の表面に集
束電極１０６が形成されることになる。これにより同図
（ｃ）に示すような厚膜構造とされる集束電極を有する
ＦＥＣを得ることができる。なお、第２の絶縁層の表面
に形成される集束電極１０６は、印刷によって形成する
ことも可能である。
がら集束電極１０６となるＮｂを１０μｍ程度の膜厚に
なるまで斜め蒸着する。この場合は第２の絶縁層１０５
が数１０μｍ程度の厚膜とされているため、Ｎｂはホー
ル１２２の中に蒸着されずに第２の絶縁層１０５の表面
のみに選択的に付着して第２の絶縁層１０５の表面に集
束電極１０６が形成されることになる。これにより同図
（ｃ）に示すような厚膜構造とされる集束電極を有する
ＦＥＣを得ることができる。なお、第２の絶縁層の表面
に形成される集束電極１０６は、印刷によって形成する
ことも可能である。
【００３３】このような厚膜構造とされる集束電極を有
するＦＥＣの製造方法においても、第２の絶縁層１０５
を従来の直進性を有するＥＢ蒸着あるいはスパッタリン
グによって成膜する必要がなく、印刷、スピンコート、
スプレー等の厚膜形成手段によって成膜することができ
るため、従来のＥＢ蒸着あるいはスパッタリングによっ
て成膜した場合と比較してＦＥＣの製造時間及び製造コ
ストを大幅に低減することができる。
するＦＥＣの製造方法においても、第２の絶縁層１０５
を従来の直進性を有するＥＢ蒸着あるいはスパッタリン
グによって成膜する必要がなく、印刷、スピンコート、
スプレー等の厚膜形成手段によって成膜することができ
るため、従来のＥＢ蒸着あるいはスパッタリングによっ
て成膜した場合と比較してＦＥＣの製造時間及び製造コ
ストを大幅に低減することができる。
【００３４】
【発明の効果】以上説明したように本発明の集束電極を
有する電界放出カソードの製造方法によれば、ゲート電
極上に形成する第２の絶縁層をＣＶＤ法あるいは厚膜形
成手段によって成膜することができるため、製造時間及
び製造コストを大幅に低減することができるようにな
る。
有する電界放出カソードの製造方法によれば、ゲート電
極上に形成する第２の絶縁層をＣＶＤ法あるいは厚膜形
成手段によって成膜することができるため、製造時間及
び製造コストを大幅に低減することができるようにな
る。
【図面の簡単な説明】
【図１】本発明の実施の形態である集束電極を有する電
界放出カソードの製造過程の一部を示した図である。
界放出カソードの製造過程の一部を示した図である。
【図２】本発明の第１の実施の形態である集束電極を有
する電界放出カソードを製造過程の一部を示した図であ
る。
する電界放出カソードを製造過程の一部を示した図であ
る。
【図３】本発明の第２の実施の形態である集束電極を有
する電界放出カソードを製造する過程の一部を示す図で
ある。
する電界放出カソードを製造する過程の一部を示す図で
ある。
【図４】従来の電界放出カソードを用いた表示装置の斜
視図である。
視図である。
【図５】集束電極を有する電界放出カソードの一例を示
した図である。
した図である。
【図６】エミッタアレイ毎に集束電極が形成された電界
放出カソードの一例を示した図である。
放出カソードの一例を示した図である。
【図７】従来の集束電極を有する電界放出カソードを製
造過程を示した図である。
造過程を示した図である。
１００ 基板 １０１ カソード電極 １０２ 抵抗層 １０３ 第１絶縁層 １０４ ゲート電極 １０５ 第２絶縁層 １０６ 集束電極 １１２，１２１ マスク １１３ 開口部 １１４，１２２ ホール １１５ エミッタコーン １１５ アノード基板 １１７ エミッタアレイ １２０ フォトレジスト層
フロントページの続き (56)参考文献 特開 平６−223706（ＪＰ，Ａ) 特開 平５−266789（ＪＰ，Ａ) 特開 平１−128332（ＪＰ，Ａ) 特開 平７−104679（ＪＰ，Ａ) 特開 平７−122179（ＪＰ，Ａ) 特開 平４−106834（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 9/02
Claims (7)
- 【請求項１】 基板上にカソード電極、抵抗層、第１の
絶縁層、ゲート電極を順次成膜し、前記ゲート電極及び
前記第１の絶縁層に第１のホールを設け、該第１のホー
ル内にエミッタを形成する第１の工程と、 前記第１のホールが形成された前記ゲート電極上にＣＶ
Ｄ法によって第２の絶縁層を成膜する第２の工程と、 前記第２の絶縁層上にスパッタ法によって集束電極を成
膜する第３の工程と、 前記集束電極及び前記第２の絶縁層に各画素に対応する
複数個の前記エミッタの配列毎に第２のホールを形成
し、前記エミッタを露出させる第４の工程と、 を備えていることを特徴とする集束電極を有する電界放
出カソードの製造方法。 - 【請求項２】 基板上にカソード電極、抵抗層、第１の
絶縁層、ゲート電極を順次成膜し、前記ゲート電極及び
前記第１の絶縁層に第１のホールを設け、該第１のホー
ル内にエミッタを形成する第１の工程と、 前記第１のホールが形成された前記ゲート電極上に厚膜
形成手段によって第２の絶縁層を成膜する第２の工程
と、 前記第２の絶縁層に各画素に対応する複数個の前記エミ
ッタの配列毎に第２のホールを形成し、前記エミッタを
露出させる第３の工程と、 前記第２のホールが形成された前記第２の絶縁層の表面
に集束電極を成膜する第４の工程と、 を備えていることを特徴とする集束電極を有する電界放
出カソードの製造方法。 - 【請求項３】 前記集束電極は、厚膜形成手段により形
成されていることを特徴とする請求項２に記載の集束電
極を有する電界放出カソードの製造方法。 - 【請求項４】 前記集束電極は、斜め蒸着法によって成
膜されることを特徴とする請求項２に記載の集束電極を
有する電界放出カソードの製造方法。 - 【請求項５】 前記第２の絶縁層及び前記集束電極が印
刷によって成膜されることを特徴とする請求項２又は請
求項３に記載の集束電極を有する電界放出カソードの製
造方法。 - 【請求項６】 前記第２の絶縁層がスピンコート法によ
って成膜されることを特徴とする請求項２又は請求項３
に記載の集束電極を有する電界放出カソードの製造方
法。 - 【請求項７】 前記第２の絶縁層がスプレー塗布によっ
て成膜されることを特徴とする請求項２又は請求項３に
記載の集束電極を有する電界放出カソードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20550696A JP3052845B2 (ja) | 1996-07-17 | 1996-07-17 | 集束電極を有する電界放出カソードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20550696A JP3052845B2 (ja) | 1996-07-17 | 1996-07-17 | 集束電極を有する電界放出カソードの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1031956A JPH1031956A (ja) | 1998-02-03 |
| JP3052845B2 true JP3052845B2 (ja) | 2000-06-19 |
Family
ID=16507998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20550696A Expired - Fee Related JP3052845B2 (ja) | 1996-07-17 | 1996-07-17 | 集束電極を有する電界放出カソードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052845B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3595718B2 (ja) * | 1999-03-15 | 2004-12-02 | 株式会社東芝 | 表示素子およびその製造方法 |
| KR100590524B1 (ko) * | 2001-12-06 | 2006-06-15 | 삼성에스디아이 주식회사 | 포커싱 전극을 가지는 전계방출소자 및 그 제조방법 |
| KR101064480B1 (ko) | 2004-06-29 | 2011-09-15 | 삼성에스디아이 주식회사 | 전자방출소자 및 이를 이용한 전자방출 표시장치 |
| JP4253702B2 (ja) | 2006-04-18 | 2009-04-15 | 富士電機機器制御株式会社 | 回路遮断器 |
-
1996
- 1996-07-17 JP JP20550696A patent/JP3052845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1031956A (ja) | 1998-02-03 |
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