JP2002093307A

JP2002093307A - 電子放出素子及び電子放出素子の製造方法及び電子源及び画像形成装置

Info

Publication number: JP2002093307A
Application number: JP2000280352A
Authority: JP
Inventors: Yoji Teramoto; 洋二寺本; Michiyo Nishimura; 三千代西村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-09-14
Filing date: 2000-09-14
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】電子ビーム径が小さく、低電圧による駆動及
び電子放出効率が高く、素子作製上のばらつきの軽減を
可能とする電子放出素子及び電子放出素子の製造方法及
びそのような電子放出素子を適用する電子源及び画像形
成装置を提供する。【解決手段】導電層１０９は、絶縁層１０３の一部に
よって電子放出層１０５から所定距離だけ隔てた位置に
設けられており、導電層１０９の一部はカソード電極１
０２と接するようにし、この導電層１０９の一部は電子
放出層１０５の表面よりも、ゲート電極１０４の近傍に
位置するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧を印加するこ
とによって電子の放出を行う電子放出素子及び電子放出
素子の製造方法及び電子源及び画像形成装置に関するも
のである。

【０００２】

【従来の技術】従来、電子放出素子を適用した電子源と
して、熱電子源と冷陰極電子源の２種類が知られてい
る。このうち冷陰極電子源には、電界放出型（以下、Ｆ
Ｅ型と称する）、金属／絶縁層／金属型（以下、ＭＩＭ
型と称する）や、表面伝導型電子放出素子等がある。

【０００３】ＦＥ型の例としては、Ｗ．Ｐ．Ｄｙｋｅ
＆Ｗ．Ｗ．Ｄｏｌａｎ，“ＦｉｅｌｄＥｍｉｓｓｉ
ｏｎ”，ＡｄｖａｎｃｅｉｎＥｌｅｃｔｒｏｎＰ
ｈｙｓｉｃｓ，８，８９（１９５６）あるいはＣ．
Ａ．Ｓｐｉｎｄｔ，“ＰＨＹＳＩＣＡＬＰｒｏｐｅｒ
ｔｉｅｓｏｆｔｈｉｎ−ｆｉｌｍｆｉｅｌｄｅｍ
ｉｓｓｉｏｎｃａｔｈｏｄｅｓｗｉｔｈｍｏｌｙ
ｂｄｅｎｉｕｍｃｏｎｅｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙ
ｓ．，４７，５２４８（１９７６）等に開示されたもの
が知られている。

【０００４】ＭＩＭ型の例としては、Ｃ．Ａ．Ｍｅａ
ｄ，“ＯｐｅｒａｔｉｏｎｏｆＴｕｎｎｅｌ−Ｅｍ
ｉｓｓｉｏｎＤｅｖｉｃｅｓ”，Ｊ．Ａｐｐｌｙ．Ｐ
ｈｙｓ．，３２，６４６（１９６１）等に開示されたも
のが知られている。

【０００５】また、最近の例では、Ｔｏｓｈｉａｋｉ．
Ｋｕｓｕｎｏｋｉ，“Ｆｌｕｃｔｕａｔｉｏｎ−ｆｒｅ
ｅｅｌｅｃｔｒｏｎｅｍｉｓｓｉｏｎｆｒｏｍ
ｎｏｎ−ｆｏｒｍｅｄｍｅｔａｌ−ｉｎｓｕｌａｔｏ
ｒ−ｍｅｔａｌ（ＭＩＭ）ｃａｔｈｏｄｅｓＦａｂｒ
ｉｃａｔｅｄｂｙｌｏｗｃｕｒｒｅｎｔＡｎｏ
ｄｉｃｏｘｉｄａｔｉｏｎ”，Ｊｐｎ．Ｊ．Ａｐｐ
ｌ．Ｐｈｙｓ．ｖｏｌ．３２（１９９３）ｐｐ．Ｌ１６
９５，Ｍｕｔｓｕｍｉｓｕｚｕｋｉｅｔａｌ“Ａｎ
ＭＩＭ−ＣａｔｈｏｄｅＡｒｒａｙｆｏｒＣａ
ｔｈｏｄｅｌｕｍｉｎｅｓｃｅｎｔＤｉｓｐｌａｙ
ｓ”，ＩＤＷ’９６，（１９９６）ｐｐ．５２９等が研
究されている。

【０００６】表面伝導型の例としては、エリンソンの報
告（Ｍ．Ｉ．ＥｌｉｎｓｏｎＲａｄｉｏＥｎｇ．Ｅ
ｌｅｃｔｒｏｎＰｈｙｓ．，１０（１９６５））に記
載のもの等があり、この表面伝導型電子放出素子は、基
板上に形成された小面積の薄膜に、膜面に平行に電流を
流すことにより、電子放出が生ずる現象を利用するもの
である。

【０００７】表面伝導型素子では、前記のエリンソンの
報告に記載のＳｎＯ₂薄膜を用いたもの、Ａｕ薄膜を用
いたもの、（Ｇ．Ｄｉｔｔｍｅｒ．ＴｈｉｎＳｏｌｉ
ｄＦｉｌｍｓ，９，３１７（１９７２））、Ｉｎ₂Ｏ₃／
ＳｎＯ₂薄膜によるもの（Ｍ．Ｈａｒｔｗｅｌｌａｎ
ｄＣ．Ｇ．Ｆｏｎｓｔａｄ，ＩＥＥＥＴｒａｎｓ．
ＥＤＣｏｎｆ．，５１９（１９８３））等が報告され
ている。

【０００８】電子放出素子を画像形成装置に応用するに
は、蛍光体を十分な輝度で発光させる放出電流が必要で
ある。また、ディスプレイの高精細化のためには蛍光体
に照射される電子ビームの径が小さいものである事が要
求される。そして、製造し易いという事が重要である。

【０００９】従来のＦＥ型の例としてＳｐｉｎｄｔ型の
電子放出素子がある。Ｓｐｉｎｄｔ型では、放出点とし
てマイクロチップが形成され、その先端から電子が放出
される構成が一般的であり、蛍光体を発光させるために
放出電流密度を大きくすると、電子放出部の熱的な破壊
を誘起し、ＦＥ素子の寿命を制限することになる。ま
た、先端から放出された電子は、ゲート電極で形成され
た電場によって広がる傾向があり、ビーム径を小さくで
きないという欠点がある。

【００１０】このようなＦＥ素子の欠点を克服するため
に、個別の解決策として様々な例が提案されている。

【００１１】例えば、電子ビームの広がりを防ぐ例とし
ては、電子放出部上方に収束電極を配置した例がある。
これは放出された電子ビームを収束電極の負電位によっ
て絞るのが一般的だが、製造工程が複雑となり、製造コ
ストの増大を招く。

【００１２】電子ビーム径を小さくする別の例として
は、Ｓｐｉｎｄｔ型のようなマイクロチップを形成しな
い方法がある。たとえば、特開平８−０９６７０３号公
報及び特開平８−０９６７０４号公報に開示された技術
がある。

【００１３】これは孔内に配置した薄膜から電子放出を
行わせるため、電子放出面上に平坦な等電位面が形成さ
れ電子ビームの広がりが小さくなるという利点がある。

【００１４】また、電子放出物質として低仕事関数の構
成材料を使用することで、マイクロチップを形成しなく
ても電子放出が可能であり、低駆動電圧が図れる。さら
に、電子放出が面で行われるために、電界の集中がおき
ず、破壊がおこらず、長寿命である。

【００１５】さらに電子ビーム径を小さく、駆動電圧を
低く抑える方法として、カソード電極の形状を改善する
手法を用いた例がある。たとえば、特開平８−２９３２
４４号公報、特開平１０−１２５２１５号公報、特開平
２０００−６７７３６号公報、ＵＳＰ５４７３２１８に
開示された技術がある。

【００１６】これらは、カソード電極を凹型にし、その
溝中に電子放出材料を形成することで、前述したビーム
径及び駆動電圧を改善したものである。図１０に、この
ようにカソード電極の形状に工夫を加えた先行技術の一
例として、特開平２０００−６７７３６号公報に開示さ
れた素子を模式的に示した。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来技術の場合には、下記のような問題が生じて
いた。

【００１８】図１０に示す素子は、基板１０上に、カソ
ード電極（層）２０，絶縁層３０，ゲート電極（層）４
０の順に積層して、ゲート電極４０側からカソード電極
２０に潜り込む位置まで穴５０を形成して、この穴５０
の底に電子放出層となるカーボン膜６０を形成した構造
である。

【００１９】このような構造の場合には、カソード電極
２０とカーボン膜６０との段差距離が、電子放出層表面
に加わる電界に大きく依存している。つまり、段差を正
確に制御できなければ、安定的な電子放出特性を得るこ
とができない。

【００２０】しかし、一般的にこのような段差距離の制
御は、非常に困難であるため、電界のばらつきを生じや
すく、これは放出電流のばらつきとして現れ、画像形成
時に画像の乱れとして現れる問題を有している。

【００２１】本発明は上記の従来技術の課題を解決する
ためになされたもので、その目的とするところは、電子
ビーム径が小さく、低電圧による駆動及び電子放出効率
が高く、素子作製上のばらつきの軽減を可能とする電子
放出素子及び電子放出素子の製造方法及びそのような電
子放出素子を適用する電子源及び画像形成装置を提供す
ることにある。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に本発明の電子放出素子にあっては、基板上に積層され
るカソード電極層と、該カソード電極層に電気的に接続
するように形成される導電層と、これらカソード電極層
及び導電層上に積層される絶縁層と、該絶縁層上に積層
されるゲート電極層と、を備え、前記ゲート電極層の表
面から前記絶縁層を介してカソード電極層に至る位置ま
で貫く穴を設けると共に、該穴の中に、前記カソード電
極層の表面を覆うように電子放出層を設けた電子放出素
子であって、前記導電層の表面は、前記電子放出層の表
面よりも前記ゲート電極層側に位置し、かつ、該導電層
と電子放出層との間は前記絶縁層の一部によって隔てら
れることを特徴とする。

【００２３】また、前記導電層と電子放出層との間の隔
てられた距離は、前記電子放出層からゲート電極層まで
の最短距離よりも短いことを特徴とする。

【００２４】また、前記穴の基板表面に略平行な断面形
状は、円形，楕円形，多角形及びスリット形状のうちの
いずれか一つであることを特徴とする。

【００２５】また、前記電子放出層の素材は、炭素を含
むことを特徴とする。

【００２６】また、本発明の電子放出素子の製造方法に
あっては、基板上にカソード電極層を積層する工程と、
該カソード電極層上に導電層を形成し、その後エッチン
グにより導電層の一部を除去する工程と、前記カソード
電極層及び導電層上に絶縁層を積層する工程と、該絶縁
層上にゲート電極層を積層する工程と、前記ゲート電極
層の表面から前記絶縁層を介してカソード電極層に至る
位置まで、前記導電層との隔壁距離を制御しながらエッ
チングにより穴を形成する工程と、該穴によって露出し
たカソード電極表面上に、電子放出層を形成する工程
と、を有することを特徴とする。

【００２７】また、本発明の電子放出素子の製造方法に
あっては、基板上にカソード電極層を積層する工程と、
該カソード電極層上に導電層を積層する工程と、前記導
電層上に第１絶縁層を積層する工程と、該第１絶縁層上
にゲート電極層を積層する工程と、前記ゲート電極層の
表面から前記第１絶縁層及び導電層を介してカソード電
極層に至る位置まで、エッチングにより穴を形成する工
程と、前記カソード電極層上に、前記導電層，第１絶縁
層及びゲート電極層を埋めるように第２絶縁層を積層す
る工程と、該第２絶縁層を、前記ゲート電極層が露出
し、かつ、前記穴の底にカソード電極層のみが露出する
ようにエッチングする工程と、該穴の底に露出したカソ
ード電極表面上に、電子放出層を形成する工程と、を有
することを特徴とする。

【００２８】また、本発明の電子源にあっては、上記の
電子放出素子を複数個設け、各電子放出素子のゲート電
極層をゲート電極配線に電気的に接続し、かつ、カソー
ド電極層をカソード電極配線に電気的に接続することを
特徴とする。

【００２９】また、前記複数の電子放出素子をマトリク
ス配線することを特徴とする。

【００３０】また、本発明の画像形成装置にあっては、
上記の電子源と、該電子源から放出された電子が衝突さ
れることで画像を形成する画像形成部材と、を備えるこ
とを特徴とする。

【００３１】また、前記画像形成部材は、電子の衝突に
より発光する発光体であることを特徴とする。

【００３２】

【発明の実施の形態】以下に図面を参照して、この発明
の好適な実施の形態を例示的に詳しく説明する。ただ
し、この実施の形態に記載されている構成部品の寸法、
材質、形状、その相対配置などは、特に特定的な記載が
ない限りは、この発明の範囲をそれらのみに限定する趣
旨のものではない。また、カソード、ゲート、アノード
電極に印加される電圧、駆動波形等の条件も、特に特定
的な記載がない限りは、それらのみに限定する趣旨のも
のではない。

【００３３】図１〜図４を参照して、本発明の実施の形
態に係る電子放出素子について説明する。

【００３４】図１は本発明の実施の形態に係る電子放出
素子の模式図（（ａ）は模式的断面図、（ｂ）は模式的
平面図）であり、図２は本発明の実施の形態に係る電子
放出素子の駆動状態（カソード電極及びゲート電極に電
圧を印加した状態）を示す模式図であり、図３及び図４
は本発明の実施の形態に係る電子放出素子の製造工程図
である。

【００３５】まず、特に図１を参照して、本実施の形態
に係る電子放出素子の概略構成について説明する。

【００３６】図１に示すように、本実施の形態に係る電
子放出素子は、概略、基板１０１と、基板１０１上に積
層されるカソード電極層（以下、カソード電極１０２と
称する）と、カソード電極１０２と絶縁されたゲート電
極層（以下、ゲート電極１０４と称する）と、カソード
電極１０２に接続された電子放出層１０５と、を有して
いる。

【００３７】そして、これらの電子放出部から空間的に
離れた所に、電子を引き出すためのアノード電極１０７
が設置されることによって、電子放出素子としての機能
を発揮するものである。

【００３８】また、さらに詳しく説明すると、基板１０
１上に、カソード電極１０２と、絶縁層１０３と、カソ
ード電極１０２と交叉するゲート電極１０４とを、この
順に有し、カソード電極１０２とゲート電極１０４の交
叉領域において、ゲート電極１０４および絶縁層１０３
（場合によっては、更にカソード電極１０２の厚さ方向
の一部）には、カソード電極１０２に臨んで開口する穴
を有している。

【００３９】また、穴の底面はゲート電極１０４の表面
と平行な平面をなし、この底の表面には電子放出層１０
５を有し、絶縁層１０３内に埋没するように、カソード
電極１０２上に導電層１０９を有している。

【００４０】この導電層１０９は、絶縁層１０３の一部
によって電子放出層１０５から所定距離だけ隔てた位置
に設けられており、導電層１０９の一部はカソード電極
１０２と接している。

【００４１】また、この導電層１０９の一部は電子放出
層１０５の表面よりも、ゲート電極１０４の近傍に位置
している。

【００４２】更に、アノード電極１０７に対向するカソ
ード電極１０２の表面とアノード電極１０７との距離
が、アノード電極１０７に対向する電子放出層１０５と
アノード電極１０７との距離よりも長く、アノード電極
１０７に対向する電子放出層１０５の表面とアノード電
極１０７との距離がアノード電極１０７に対向するゲー
ト電極１０４の表面とアノード電極１０７との距離より
も長い。

【００４３】ここで、図１中、Ｗ１は穴の直径であり、
Ｗ２は絶縁層１０３の一部によって隔てられた導電層１
０９と電子放出層１０５の距離であり、Ｗ３は導電層１
０９の幅であり、ｈ１はゲート電極１０４から電子放出
層１０５までの距離であり、ｈ２はゲート電極１０４か
ら導電層１０９までの距離であり、Ｈはアノード電極１
０７からカソード電極１０２の距離である。

【００４４】なお、穴の形状について、図１では基板表
面に略平行な断面形状が、円形の場合を示しているが、
これに限る必要はなく、楕円形，多角形あるいはスリッ
ト形状としても良い。

【００４５】このうち、Ｗ１，Ｗ２，ｈ２は、素子を構
成する材料や抵抗値、ゲート電極１０４の材料の仕事関
数と駆動電圧、必要とする電子放出ビームの形状により
適宜設定されるものであり、通常、数ｎｍから数百μｍ
の範囲で設定され、好ましくは数十ｎｍから数μｍの範
囲で選択される。

【００４６】ここで、本実施の形態では、ｈ１とｈ２は
常にｈ１＞ｈ２の関係にあり、ｈ１−ｈ２の値は、数ｎ
ｍから数百μｍの範囲で設定され、好ましくは数十ｎｍ
から数μｍの範囲で選択される。また、ｈ１とＷ２との
間には、ｈ１＞Ｗ２の関係がある。

【００４７】また、図中、Ｖａはカソード電極１０２と
アノード電極１０７の間に印加されている電圧であり、
Ｖｂは電源１０６によって印加されるカソード電極１０
２とゲート電極１０４の間に印加されている電圧の電位
差である。電子放出層１０５にかかる電界は、Ｖａ及び
Ｖｂによって形成される。

【００４８】また、図２は電子放出素子から電子を放出
させる場合の駆動を示す概略断面図であり、図中、２０
１は、この時に電子放出層１０５付近に形成される等電
位面を示している。この時、カソード電極１０２の電圧
は０Ｖ、ゲート電極１０４の電圧は１０Ｖである。

【００４９】ここで、等電位面２０１の形状は、Ｖａの
大きさ及び素子を形成している各材料の厚さや幅により
決定される。

【００５０】特に、導電層１０９がカソード電極１０２
と接しているため、導電層１０９はカソード電極１０２
と同電位となっている。このため等電位面２０１は、導
電層１０９の上面から電子放出層１０５の中央部に向け
て、沈み込んだ形となり、電子放出層１０５で電界の強
度が増す。

【００５１】電子放出層１０５と絶縁層１０３との境界
付近は、中央部と比較して、電界が減少する。このた
め、電子放出層１０５の中央部から選択的に電子が放出
され、結果として放出される電子ビームのビーム径は小
さくなる。

【００５２】本願発明者らの検討では、駆動時の電子放
出層１０５表面の電界を制御するためには、ｈ１−ｈ２
及びＷ２の値が重要になる事が分かった。すなわち、等
電位面２０１の形状は、ｈ１−ｈ２／Ｗ２値に強く依存
する。一方、素子を形成している各材料の厚さや幅は、
使用用途により好適な値を任意に選択することが出来
る。

【００５３】ところで、先行技術の構造の場合には、ｈ
１−ｈ２の値のみに電子放出層１０５表面電界の強さが
大きく依存する。しかし、一般的にｈ１−ｈ２の値を制
御することは難しい。

【００５４】そこで、本発明の実施の形態では、Ｗ２の
値を制御することで、ｈ１−ｈ２の値の変化による電子
放出層１０５表面電界の変化を緩和することでこの問題
を解決することが可能となった。これにより、ｈ１−ｈ
２のマージンを大きく取ることが可能となり、電子放出
素子作製プロセスが容易になるとともに、安定した電子
放出特性を有する電子放出素子を作製できる。

【００５５】次に、本実施の形態に係る電子放出素子の
製造方法について、特に図３及び図４を参照して説明す
る。

【００５６】（工程１）予め、その表面を十分に洗浄し
た、石英ガラス、Ｎａ等の不純物含有量を減少させたガ
ラス、青板ガラス、シリコン基板等にスパッタ法等によ
りＳｉＯ₂を積層した積層体、アルミナ等セラミックス
の絶縁性基板のうち、いずれか一つを基板１０１として
用い、基板１０１上にカソード電極１０２を積層する。

【００５７】カソード電極１０２は一般的に導電性を有
しており、蒸着法、スパッタ法等の一般的真空成膜技
術、フォトリソグラフィー技術により形成される。

【００５８】カソード電極１０２の材料は、例えば、Ｂ
ｅ、Ｍｇ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、
Ｗ、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ａｕ、Ｐｔ、Ｐｄ等の金
属または合金材料、ＴｉＣ、ＺｒＣ、ＨｆＣ、ＴａＣ、
ＳｉＣ、ＷＣ等の炭化物、ＨｆＢ₂、ＺｒＢ₂、Ｌａ
Ｂ₆、ＣｅＢ₆、ＹＢ₄、ＧｄＢ₄等の硼化物、ＴｉＮ、Ｚ
ｒＮ、ＨｆＮ等の窒化物、Ｓｉ、Ｇｅ等の半導体、有機
高分子材料、アモルファスカーボン、グラファイト、ダ
イヤモンドライクカーボン、ダイヤモンドを分散した炭
素及び炭素化合物等から適宜選択される。

【００５９】カソード電極１０２の厚さとしては、数十
ｎｍから数ｍｍの範囲で設定され、好ましくは数百ｎｍ
から数μｍの範囲で選択される。

【００６０】（工程２）次に、カソード電極１０２に続
いて導電層１０９を堆積する。導電層１０９はカソード
電極１０２と同様に導電性を有しており、蒸着法、スパ
ッタ法等の一般的真空成膜技術、フォトリソグラフィー
技術により形成される。

【００６１】導電層１０９の材料は、例えば、Ｂｅ、Ｍ
ｇ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、Ａ
ｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ａｕ、Ｐｔ、Ｐｄ等の金属また
は合金材料、ＴｉＣ、ＺｒＣ、ＨｆＣ、ＴａＣ、Ｓｉ
Ｃ、ＷＣ等の炭化物、ＨｆＢ₂、ＺｒＢ₂、ＬａＢ₆、Ｃ
ｅＢ₆、ＹＢ₄、ＧｄＢ₄等の硼化物、ＴｉＮ、ＺｒＮ、
ＨｆＮ等の窒化物、Ｓｉ、Ｇｅ等の半導体、有機高分子
材料等から適宜選択される。

【００６２】導電層１０９の厚さとしては、数ｎｍから
数十μｍの範囲で設定され、好ましくは、数十ｎｍから
数μｍの範囲で選択される。

【００６３】（工程３）次に、導電層１０９上にフォト
リソグラフィー技術によりマスクパターン３０１を形成
する。

【００６４】（工程４）次に、エッチングを行った後
に、マスクパターン３０１を剥離することによって、導
電層１０９の一部がカソード電極１０２から取り除かれ
た積層構造が形成される。ただし、本エッチング工程
は、カソード電極１０２上で停止しても良いし、カソー
ド電極１０２の一部がエッチングされても良い。エッチ
ング工程は、導電層１０９及びカソード電極１０２の材
料に応じてエッチング方法を選択すれば良い。

【００６５】（工程５）次に、導電層１０９続いて絶縁
層１０３を堆積する。絶縁層１０３は、スパッタ法等の
一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成さ
れ、その厚さとしては、数ｎｍから数μｍの範囲で設定
され、好ましくは数十ｎｍから数百ｎｍの範囲から選択
される。望ましい材料としてはＳｉＯ₂、ＳｉＮ、Ａｌ₂
Ｏ₃、ＣａＦ、アンドープダイヤモンドなどの高電界に
絶えられる耐圧の高い材料が望ましい。

【００６６】（工程６）堆積した絶縁層表面の平滑性が
悪い場合には、研磨により平坦化させる。

【００６７】（工程７）更に、絶縁層１０３に続きゲー
ト電極１０４を堆積する。ゲート電極１０４は、カソー
ド電極１０２と同様に導電性を有しており、蒸着法、ス
パッタ法等の一般的真空成膜技術、フォトリソグラフィ
ー技術により形成される。

【００６８】ゲート電極１０４の材料は、例えば、Ｂ
ｅ、Ｍｇ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、
Ｗ、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ａｕ、Ｐｔ、Ｐｄ等の金
属または合金材料、ＴｉＣ、ＺｒＣ、ＨｆＣ、ＴａＣ、
ＳｉＣ、ＷＣ等の炭化物、ＨｆＢ₂、ＺｒＢ₂、Ｌａ
Ｂ₆、ＣｅＢ₆、ＹＢ₄、ＧｄＢ₄等の硼化物、ＴｉＮ、Ｚ
ｒＮ、ＨｆＮ等の窒化物、Ｓｉ、Ｇｅ等の半導体、有機
高分子材料等から適宜選択される。

【００６９】ゲート電極１０４の厚さとしては、数ｎｍ
から数十μｍの範囲で設定され、好ましくは数十ｎｍか
ら数μｍの範囲で選択される。

【００７０】なお、カソード電極１０２、ゲート電極１
０４及び導電層１０９は、同一材料でも異種材料でも良
く、また、同一形成方法でも異種方法でも良い。

【００７１】（工程８）フォトリソグラフィー技術によ
りマスクパターン３０２を形成する。

【００７２】（工程９）次に、エッチングを行った後
に、マスクパターン３０２を剥離することによって、絶
縁層１０３及びゲート電極１０４の一部がカソード電極
１０２から取り除かれた積層構造が形成される。これに
より穴が形成される。

【００７３】ただし、本エッチング工程は、カソード電
極１０２上で停止しても良いし、カソード電極１０２の
一部がエッチングされても良い。エッチング工程は、絶
縁層１０３及びゲート電極１０４の材料に応じてエッチ
ング方法を選択すれば良い。

【００７４】（工程１０）次に、開口された穴の底に露
出されたカソード電極１０２の表面に、電子放出層１０
５を成膜する。

【００７５】電子放出層１０５は、蒸着法、スパッタ法
等の一般的真空成膜技術、フォトリソグラフィー技術に
より形成される。電子放出層１０５の材料は、例えば、
グラファイト、フラーレン、カーボンナノチューブ、ダ
イヤモンドライクカーボン、ダイヤモンドを分散した炭
素及び炭素化合物等から適宜選択される。好ましくは仕
事関数の低いダイヤモンド薄膜、ダイヤモンドライクカ
ーボン等が良い。電子放出層１０５の膜厚としては、数
ｎｍから数μｍの範囲で設定され、好ましくは数ｎｍか
ら数百ｎｍの範囲で選択される。

【００７６】次に、本発明の実施の形態に係る電子放出
素子を適用した応用例について以下に述べる。本発明の
実施の形態に係る電子放出素子は、その複数個を基体上
に配列することによって、例えば電子源、あるいは画像
形成装置を構成することが出来る。

【００７７】図７を用いて、本発明の実施の形態に係る
電子放出素子を複数配して得られる電子源について説明
する。図７において、６０１は電子源基体、６０２はＸ
方向配線、６０３はＹ方向配線、６０４は本発明の実施
の形態に係る電子放出素子、６０５は結線である。

【００７８】Ｘ方向配線６０２は、Ｄｘ１、Ｄｘ２、…
Ｄｘｍのｍ本の配線から成り、真空蒸着法、印刷法、ス
パッタ法等を用いて形成された導電性金属等で構成する
ことが出来る。配線の材料、膜厚、幅は適宜設計され
る。Ｙ方向配線６０３は、Ｄｙ１、Ｄｙ２、…Ｄｙｎの
ｎ本の配線から成り、Ｘ方向配線６０２と同様に形成さ
れる。これらｍ本のＸ方向配線６０２とｎ本のＹ方向配
線６０３との間には、不図示の層間絶縁層が設けられて
おり、両者を電気的に分離している。ここで、ｍ及びｎ
は共に正の整数である。

【００７９】不図示の層間絶縁層は、真空蒸着法、印刷
法、スパッタ法等を用いて形成されたＳｉＯ₂等で構成
される。不図示の層間絶縁層は、例えば、Ｘ方向配線６
０２を形成した電子源基体６０１の全面或いはその一部
に所望の形状で形成され、特にＸ方向配線６０２とＹ方
向配線６０３との交差部の電位差に耐え得るように、膜
厚、材料、製法が適宜設定される。Ｘ方向配線６０２と
Ｙ方向配線６０３は、それぞれ外部端子として引き出さ
れている。

【００８０】電子放出素子６０４を構成する一対の電極
層（不図示）は、ｍ本のＸ方向配線６０２及びｎ本のＹ
方向配線６０３と導電性金属等から成る結線６０５によ
って電気的に接続されている。すなわち、これらの配線
のうちの一方がゲート電極配線としてゲート電極に接続
され、他方がカソード電極配線としてカソード電極に接
続される。

【００８１】ここで、Ｘ方向配線６０２，Ｙ方向配線６
０３，結線６０５及び一対の素子電極を構成する材料
は、その構成元素の一部あるいは全部が同一であって
も、またそれぞれ異なっていても良い。

【００８２】これら材料は、例えば、前述の素子電極で
あるカソード電極１０２及びゲート電極１０４の材料よ
り適宜選択される。素子電極を構成する材料と配線材料
が同一である場合には、素子電極に接続した配線は素子
電極ということも出来る。また、素子電極を配線電極と
して用いることも出来る。

【００８３】Ｘ方向配線６０２には、Ｘ方向に配列した
電子放出素子６０４の行を選択するための、走査信号を
印加する不図示の走査信号印加手段が接続される。一
方、Ｙ方向配線６０３には、Ｙ方向に配列した電子放出
素子６０４の各列を入力信号に応じて変調するための、
不図示の変調信号発生手段が接続される。

【００８４】各電子放出素子に印加される駆動電圧は、
当該素子に印加される走査信号と変調信号の差電圧とし
て供給される。

【００８５】上記構成においては、単純なマトリクス配
線を用いて、個別の電子放出素子を選択し、独立に駆動
可能とすることが出来る。このような単純マトリクス配
置の電子源を用いて構成した画像形成装置について、図
８を用いて説明する。図８は画像形成装置の表示パネル
の一例を示す模式図である。

【００８６】図８において、６０１は電子放出素子を複
数配した電子源基体、７０１は電子源基体６０１を固定
したリアプレート、７０６はガラス基体７０３の内面に
画像形成部材である蛍光体としての蛍光膜７０４とメタ
ルバック７０５等が形成されたフェースプレートであ
る。

【００８７】７０２は支持枠であり、支持枠７０２に
は、リアプレート７０１、フェースプレート７０６がフ
リットガラス等を用いて接続されている。７０７は外囲
器であり、例えば、大気中あるいは窒素中で、４００〜
５００℃の温度範囲で１０分以上焼成することで、封着
して構成される。

【００８８】外囲器７０７は、上述した通り、フェース
プレート７０６、支持枠７０２、リアプレート７０１で
構成される。リアプレート７０１は主に電子源基体６０
１の強度を補強する目的で設けられるため、電子源基体
６０１自体で十分な強度を持つ場合は、別体のリアプレ
ート７０１は不要とすることが出来る。

【００８９】即ち、電子源基体６０１に直接支持枠７０
２を封着し、フェースプレート７０６、支持枠７０２及
び電子源基体６０１で外囲器７０７を構成しても良い。
一方、フェースプレート７０６、リアプレート７０１間
に、スペーサーとよばれる不図示の支持体を設置するこ
とにより、大気圧に対して十分な強度をもつ外囲器７０
７を構成することも出来る。

【００９０】なお、本発明の実施の形態に係る電子放出
素子を用いた画像形成装置では、放出した電子軌道を考
慮して、電子放出素子６０４上部に蛍光体（蛍光膜７０
４）をアライメントして配置する。

【００９１】図９は、本件のパネルに使用した蛍光膜７
０４を示す模式図である。カラーの蛍光膜の場合は、蛍
光体の配列により図８（ａ）に示すブラックストライプ
あるいは図８（ｂ）に示すブラックマトリクスなどと呼
ばれる黒色導電材８０１と蛍光体８０２とから構成し
た。

【００９２】本発明の実施の形態に係る画像形成装置
は、テレビジョン放送の表示装置、テレビ会議システム
やコンピューター等の表示装置の他、感光性ドラム等を
用いて構成された光プリンターとしての画像形成装置等
としても用いることが出来る。

【００９３】次に、以上の実施の形態に基づくより具体
的な実施例を詳細に説明する。

【００９４】

【実施例】（実施例１）本実施例では、基本的な構造
は、上記実施の形態で説明した、図１に示す構造と同一
であり、また、製造方法は図３及び図４に示す工程と同
一である。以下に、本実施例に係わる電子放出素子の製
造工程を詳細に説明する。

【００９５】（工程１）まず、基板１０１に石英を用
い、十分洗浄を行った後、スパッタ法により、基板１０
１上に、カソード電極１０２として厚さ３００ｎｍのＴ
ｉを成膜した。

【００９６】（工程２）導電層１０９として厚さ２００
ｎｍのＡｌを、抵抗加熱蒸着法により成膜した。

【００９７】（工程３）次に、フォトリソグラフィー
で、ポジ型フォトレジスト（ＡＺ１５００／クラリアン
ト社製）のスピンコーティング、フォトマスクパターン
を露光、現像し、マスクパターン３０１を形成した。こ
のとき、Ｗ２が４００ｎｍとなるようにマスクパターン
を形成した。

【００９８】（工程４）マスクパターン３０１をマスク
として、熱リン酸により、導電層１０９をウエットエッ
チングし、カソード電極１０２でエッチングを停止させ
た。このときの導電層幅Ｗ３は１０００ｎｍになるよう
にした。

【００９９】（工程５）次に、絶縁層１０３の作製のた
めに、原料ガスとしてＳｉＨ₄、Ｏ₂を使用してプラズマ
ＣＶＤ法により、ＳｉＯ₂を約１５００ｎｍ成膜した。

【０１００】（工程６）次に、絶縁層１０３の表面の平
滑性を高めるためと、絶縁層１０３の膜厚を約１０００
ｎｍとするために、半導体プロセスで使用されている化
学的機械研磨法を用いて、絶縁層１０３の表面研磨を行
った。

【０１０１】（工程７）次に、絶縁層１０３上に、ゲー
ト電極１０４として、Ａｌを２００ｎｍの厚さになるよ
うに抵抗加熱蒸着により成膜した。

【０１０２】（工程８）次に、フォトリソグラフィー
で、ポジ型フォトレジスト（ＡＺ１５００／クラリアン
ト社製）のスピンコーティング、フォトマスクパターン
を露光、現像し、マスクパターン３０２を形成した。こ
のときの穴の径Ｗ１を１μｍ、導電層１０９と電子放出
層１０５との距離Ｗ２を４００ｎｍとするようにした。

【０１０３】（工程９）マスクパターン３０２をマスク
として、熱リン酸により、ゲート電極１０４をウエット
エッチングし、引き続きＣＦ₄を用いたドライエッチン
グにより、絶縁層１０３をエッチングし、カソード電極
１０２でエッチングを停止させた。

【０１０４】（工程１０）最後に、カソード電極上にプ
ラズマＣＶＤ法を用いて、電子放出層１０５としてダイ
ヤモンドライクカーボン膜を約１００ｎｍ堆積させ、マ
スクパターン３０２を完全に取り除き、本実施例の電子
放出素子を完成させた。

【０１０５】以上のようにして作製した電子放出素子を
図２に示すように配置して電子を放出させた。印加電圧
はＶａ＝１０ｋＶで、電子放出層１０５とアノード電極
１０７との距離Ｈを２ｍｍとした。ここで、アノード電
極１０７として蛍光体を塗布した電極を用い、電子ビー
ムのサイズを観察した。ここで言う電子ビームサイズと
は、発光した蛍光体のピーク輝度が１０％の領域までの
サイズのことをいう。電子ビーム径は径８０μｍ／８０
μｍ（ｘ／ｙ）となった。

【０１０６】（実施例２）本実施例に示した電子放出素
子についても、その基本的な構造は図１に示したものと
同一である。実施例１ではＷ２の大きさが４００ｎｍで
あったのに対して、本実施例では、Ｗ２の大きさを２０
０ｎｍとした電子放出素子を作製した。なお、以下の説
明は上記実施例１と重複した部分の説明は省略し、異な
る点のみを説明する。

【０１０７】本実施例では、上記（工程３）において、
フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ
１５００／クラリアント社製）のスピンコーティング、
フォトマスクパターンを露光、現像し、マスクパターン
３０１を形成した。このとき、Ｗ２が２００ｎｍとなる
ようにマスクパターンを形成した。

【０１０８】本実施例で作製した電子放出素子の電子放
出特性は、実施例１とほぼ同様であった。なお、本実施
例により、Ｗ２の長さが減少した場合においても、電子
放出特性はほとんど変化しない。本実施例により、Ｗ２
の減少による電子放出特性の変化は少なく、本発明が作
製上有用であることが分かる。

【０１０９】（実施例３）本実施例に示した電子放出素
子についても、その基本的な構造は図１に示したものと
同一である。実施例１ではＷ２の大きさが４００ｎｍで
あったのに対して、本実施例では、Ｗ２の大きさを６０
０ｎｍとした電子放出素子を作製した。なお、以下の説
明は上記実施例１と重複した部分の説明は省略し、異な
る点のみを説明する。

【０１１０】本実施例では、上記（工程３）において、
フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ
１５００／クラリアント社製）のスピンコーティング、
フォトマスクパターンを露光、現像し、マスクパターン
３０１を形成した。このとき、Ｗ２が６００ｎｍとなる
ようにマスクパターンを形成した。

【０１１１】本実施例で作製した電子放出素子の電子放
出特性は、実施例１とほぼ同様であった。なお、本実施
例により、Ｗ２の増加による電子放出特性の変化は少な
く、作製上有用であることが分かる。

【０１１２】（実施例４）本実施例に示した電子放出素
子についても、その基本的な構造は図１に示したものと
同一である。実施例１ではＷ３の大きさが１０００ｎｍ
であったのに対して、本実施例では、Ｗ３の大きさを４
００ｎｍとした電子放出素子を作製した。なお、以下の
説明は上記実施例１と重複した部分の説明は省略し、異
なる点のみを説明する。

【０１１３】本実施例では、上記（工程４）において、
マスクパターン３０１をマスクとして、熱リン酸によ
り、導電層１０９をウエットエッチングし、カソード電
極１０２でエッチングを停止させた。このときの導電層
幅Ｗ３は４００ｎｍとした。

【０１１４】本実施例で作製した電子放出素子の電子放
出特性は、実施例１とほぼ同様であった。本実施例によ
り、W3値の変動が、電子放出特性に与える影響は小さ
く、素子作製上有用である。

【０１１５】（実施例５）実施例５に係わる電子放出素
子について図５を参照して説明する。図５は本発明の実
施例５に係わる電子放出素子の模式的断面図である。

【０１１６】本実施例では、導電層１０９が図に示すよ
うに、段差をもった構造となるように作製した。なお、
作製法は実施例１に準ずる。

【０１１７】すなわち、導電層１０９を幅の略中央（図
示の例では拡大図に示すように４００ｎｍづつで区切っ
た位置）で、電子放出層１０５側が低くなるような段差
を設けるようにした。

【０１１８】これにより、拡大図中に示すように、等電
位面３０１の形状を制御することが可能となる。

【０１１９】本実施例で作製した電子放出素子の電子放
出特性は、実施例１とほぼ同様であった。なお、電子放
出層１０５に向かってｈ１−ｈ２の値が小さくなるよう
な傾斜した形状を有する導電層１０９を用いてもよい。

【０１２０】（実施例６）図６を参照して、本実施例に
係わる電子放出素子の製造方法について説明する。

【０１２１】本実施例に係わる電子放出素子は、基本的
な構造は図１に示したものとほぼ同様であるが、上記実
施の形態あるいは実施例１における製造方法では、絶縁
層の構造を、主としてマスクパターンを用いたエッチン
グにより得ていたのに対して、本実施例では、絶縁層の
一部を、自己整列的なプロセスを用いて作成した点で異
なる。

【０１２２】図６は実施例６に係わる電子放出素子の製
造工程図である。以下に、本実施例の電子放出素子の製
造工程を詳細に説明する。

【０１２３】（工程１）まず、基板１０１に石英を用
い、十分洗浄を行った後、スパッタ法により、基板１０
１上に、カソード電極１０２として厚さ３００ｎｍのＴ
ｉを成膜した。引き続きカソード電極１０２上に導電層
１０９としてＡｌを抵抗加熱蒸着法により、１００ｎｍ
成膜した。その後、プラズマＣＶＤ法を用いて、第１絶
縁層としてＳｉＯ₂を４００ｎｍ積層させ、さらに抵抗
加熱蒸着法により、ゲート電極１０４としてＡｌを１０
０ｎｍ積層させた。

【０１２４】（工程２）次に、フォトリソグラフィー
で、ポジ型フォトレジスト（ＡＺ１５００／クラリアン
ト社製）のスピンコーティング、フォトマスクパターン
を露光、現像し、マスクパターン５０１を形成した。こ
のときの穴の径が１μｍとなるようにした。

【０１２５】（工程３）次に、実施例１に示したエッチ
ング技術により、図６に示すように、カソード電極１０
２に達するまでエッチングを行った。その後、マスクパ
ターン５０１を除去した。

【０１２６】（工程４）次にプラズマＣＶＤ法によりＳ
ｉＯ₂によって第２絶縁層５０２を作製した。

【０１２７】（工程５）工程４で作製した第２絶縁層２
を、リアクティブケミカルエッチングにて、図５に示さ
れるように、ゲート電極１０４が露出し、かつ、穴の底
にカソード電極１０２のみが露出するようまで、エッチ
ングした。

【０１２８】（工程６）最後に、穴の底に露出したカソ
ード電極１０２上にプラズマＣＶＤ法を用いて、電子放
出層１０５となるダイヤモンドライクカーボン膜を約５
０ｎｍ堆積させ、本実施例の電子放出素子を完成させ
た。

【０１２９】本実施例のような製造方法によっても、上
記実施の形態あるいは各実施例と同様に、電子放出層１
０５と導電層１０９との間を、絶縁層１０３の一部によ
って所定距離だけ隔てる構造とすることができる。

【０１３０】本実施例の電子放出素子の電子放出特性
は、実施例１と同様であるので省略する。

【０１３１】本実施例を用いることにより、電子放出層
と導電層との距離Ｗ２を制御良く作製でき、電子放出素
子の特性の安定性が向上する。

【０１３２】（実施例７）本実施例では、上記実施例１
における製造工程のうち、工程１〜工程７で異なる点が
ある。以下、本実施例に係わる電子放出素子の製造方法
を説明する。

【０１３３】基板１０１に石英を用い、十分洗浄を行っ
た後、スパッタ法により、基板１０１上に、カソード電
極１０２として厚さ３００ｎｍのＴｉを成膜した。引き
続きカソード電極１０２上に電子放出層１０５をプラズ
マＣＶＤ法により、１００ｎｍ堆積させた。

【０１３４】次に導電層１０９としてＡｌを抵抗加熱蒸
着法により、１００ｎｍ成膜した。その後、プラズマＣ
ＶＤ法を用いて、絶縁層１０３としてＳｉＯ₂を４００
ｎｍ積層させ、さらに抵抗加熱蒸着法により、ゲート電
極１０４としてＡｌを１００ｎｍ積層させた。

【０１３５】引き続く工程および電子放出特性は、実施
例２と同様であるので省略する。

【０１３６】本実施例を用いることにより、電子放出層
１０５と導電層１０９との段差距離ｈ１−ｈ２を正確に
制御でき、電子放出素子の特性の安定性を向上させるこ
とが可能となる。

【０１３７】（実施例８）上記各実施例に係わる電子放
出素子を用いて画像形成装置を作成した。

【０１３８】本実施例では、電子放出素子を１０×１０
のＭＴＸ状に配置した。配線は、図８のようにｘ側をカ
ソード電極層に、ｙ側をゲート電極層に接続した。素子
は、横１５０μｍ、縦３００μｍのピッチで配置した。
素子上部には２ｍｍの距離を隔てた位置に蛍光体を配置
した。蛍光体には１０ｋＶの電圧を印加した。この結
果、マトリクス駆動が可能で高精細な画像形成装置が形
成できた。

【０１３９】

【発明の効果】以上説明したように、本発明により、電
子ビーム径が小さく、電子放出面積が大きく、低電圧で
高効率な電子放出を可能とする電子放出素子を、安定的
に作製でき、素子作製上のばらつきを軽減できる。

【０１４０】また、このような電子放出素子を電子源や
画像形成装置に適用すると、性能に優れた電子源及び画
像形成装置を供給できる。

【図面の簡単な説明】

【図１】本発明の実施の形態及び各実施例に係る電子放
出素子の模式図である。

【図２】本発明の実施の形態に係る電子放出素子の駆動
状態を示す模式図である。

【図３】本発明の実施の形態に係る電子放出素子の製造
工程図である。

【図４】本発明の実施の形態に係る電子放出素子の製造
工程図である。

【図５】本発明の実施例５に係わる電子放出素子の模式
的断面図である。

【図６】本発明の実施例６に係わる電子放出素子の製造
工程図である。

【図７】本発明の実施の形態に係る単純マトリクス配置
の電子源を示す概略構成図である。

【図８】本発明の実施の形態及び実施例８に係る画像形
成装置の模式的斜視図である。

【図９】画像形成装置の表示パネルに使用される蛍光膜
の模式図である。

【図１０】従来技術に係る電子放出素子の模式的断面図
である。

【符号の説明】

１０１基板１０２カソード電極１０２カソード電極層１０３絶縁層１０４ゲート電極１０５電子放出層１０６電源１０７アノード電極１０９導電層２０１等電位面３０１マスクパターン３０１等電位面３０２マスクパターン５０１マスクパターン５０２絶縁層６０１電子源基体６０２Ｘ方向配線６０３Ｙ方向配線６０４電子放出素子６０５結線７０１リアプレート７０２支持枠７０３ガラス基体７０４蛍光膜７０５メタルバック７０６フェースプレート７０７外囲器８０１黒色導電材８０２蛍光体

Claims

【特許請求の範囲】

【請求項１】基板上に積層されるカソード電極層と、該カソード電極層に電気的に接続するように形成される
導電層と、これらカソード電極層及び導電層上に積層される絶縁層
と、該絶縁層上に積層されるゲート電極層と、を備え、前記ゲート電極層の表面から前記絶縁層を介してカソー
ド電極層に至る位置まで貫く穴を設けると共に、該穴の中に、前記カソード電極層の表面を覆うように電
子放出層を設けた電子放出素子であって、前記導電層の表面は、前記電子放出層の表面よりも前記
ゲート電極層側に位置し、かつ、該導電層と電子放出層
との間は前記絶縁層の一部によって隔てられることを特
徴とする電子放出素子。
【請求項２】前記導電層と電子放出層との間の隔てられ
た距離は、前記電子放出層からゲート電極層までの最短
距離よりも短いことを特徴とする請求項１に記載の電子
放出素子。
【請求項３】前記穴の基板表面に略平行な断面形状は、
円形，楕円形，多角形及びスリット形状のうちのいずれ
か一つであることを特徴とする請求項１または２に記載
の電子放出素子。
【請求項４】前記電子放出層の素材は、炭素を含むこと
を特徴とする請求項１，２または３に記載の電子放出素
子。
【請求項５】基板上にカソード電極層を積層する工程
と、該カソード電極層上に導電層を形成し、その後エッチン
グにより導電層の一部を除去する工程と、前記カソード電極層及び導電層上に絶縁層を積層する工
程と、該絶縁層上にゲート電極層を積層する工程と、前記ゲート電極層の表面から前記絶縁層を介してカソー
ド電極層に至る位置まで、前記導電層との隔壁距離を制
御しながらエッチングにより穴を形成する工程と、該穴によって露出したカソード電極表面上に、電子放出
層を形成する工程と、を有することを特徴とする電子放
出素子の製造方法。
【請求項６】基板上にカソード電極層を積層する工程
と、該カソード電極層上に導電層を積層する工程と、前記導電層上に第１絶縁層を積層する工程と、該第１絶縁層上にゲート電極層を積層する工程と、前記ゲート電極層の表面から前記第１絶縁層及び導電層
を介してカソード電極層に至る位置まで、エッチングに
より穴を形成する工程と、前記カソード電極層上に、前記導電層，第１絶縁層及び
ゲート電極層を埋めるように第２絶縁層を積層する工程
と、該第２絶縁層を、前記ゲート電極層が露出し、かつ、前
記穴の底にカソード電極層のみが露出するようにエッチ
ングする工程と、該穴の底に露出したカソード電極表面上に、電子放出層
を形成する工程と、を有することを特徴とする電子放出
素子の製造方法。
【請求項７】請求項１〜４のいずれか一つに記載の電子
放出素子を複数個設け、各電子放出素子のゲート電極層をゲート電極配線に電気
的に接続し、かつ、カソード電極層をカソード電極配線
に電気的に接続することを特徴とする電子源。
【請求項８】前記複数の電子放出素子をマトリクス配線
することを特徴とする請求項７に記載の電子源。
【請求項９】請求項７または８に記載の電子源と、該電子源から放出された電子が衝突されることで画像を
形成する画像形成部材と、を備えることを特徴とする画
像形成装置。
【請求項１０】前記画像形成部材は、電子の衝突により
発光する発光体であることを特徴とする請求項９に記載
の画像形成装置。