KR0159805B1 - 저전압구동형 전계방출어레이의 제조방법 - Google Patents

저전압구동형 전계방출어레이의 제조방법 Download PDF

Info

Publication number
KR0159805B1
KR0159805B1 KR1019940033634A KR19940033634A KR0159805B1 KR 0159805 B1 KR0159805 B1 KR 0159805B1 KR 1019940033634 A KR1019940033634 A KR 1019940033634A KR 19940033634 A KR19940033634 A KR 19940033634A KR 0159805 B1 KR0159805 B1 KR 0159805B1
Authority
KR
South Korea
Prior art keywords
gate
field emission
forming
manufacturing
layer
Prior art date
Application number
KR1019940033634A
Other languages
English (en)
Other versions
KR960026078A (ko
Inventor
이천규
안호영
이종덕
Original Assignee
이종덕
정지택
한국정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이종덕, 정지택, 한국정보통신주식회사 filed Critical 이종덕
Priority to KR1019940033634A priority Critical patent/KR0159805B1/ko
Priority to US08/538,986 priority patent/US5651713A/en
Priority to JP30888895A priority patent/JP3712766B2/ja
Publication of KR960026078A publication Critical patent/KR960026078A/ko
Application granted granted Critical
Publication of KR0159805B1 publication Critical patent/KR0159805B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 저전압구동형 전계방출어레이의 제조방법에 관한 것으로서, 게이트 전극층까지 만든 후에 게이트홀을 만드는데 따라 게이트홀의 크기를 작게 하기 위한 공정상의 난점과 대량생산의 어려움을 해결하기 위해, 본 발명은 기존의 반도체 공정에서 활용되고 있는 국부산화 기술이나 절연층의 이중 중착 등의 방법을 이용하여 절연층 사이의 게이트홀의 크기를 줄임으로써, 전자빔 리쏘그라피나 이온빔 리쏘그라피 장비를 사용하지 않고 포토마스크 얼라이너에 의해 포토마스크에 전달되는 패턴 크기보다 작은 직경 1μm미만의 게이트홀 패턴을 기판에 재현성 있게 만드는 새로운 제조공정을 개발하였고, 대형평판 표시기 등에 유용하게 적용될 수 있고 구동전압도 획기적으로 낮출 수 있다.

Description

저전압구동형 전계방출어레이의 제조방법
제1도 (a)∼(e)는 종래의 방법(Spindt process)에 의한 전계방출어레이의 제조공정도.
제2도는 종래의 전계방출어레이의 형상을 보여주는 단면도.
제3도 (a)(b)는 본 발명의 실시예에 의한 전계방출어레이의 형상을 보여주는 단면도.
제4도 (a)∼(g)는 본 발명의 하나의 실시예에 의한 전계방출어레이의 제조공정도.
제5도 (a)∼(g)는 본 발명의 다른 실시예에 의한 전계방출어레이의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
41 : 도핑된 실리콘기판 42 : 얇은 산화막
43 : 실리콘 질화막 44 : 절연층
45,54 : 게이트 전극 46,55 : 분리층
47,56 : 전계방출팁 48 : 게이트홀
51 : 캐소드전극층 52 : 첫 번째 게이트절연층
53 : 두 번째 게이트절연층
본 발명은 저전압구동형 전계방출어레이의 제조방법, 보다 상세하게는 포토 마스크에 의해 정의되는 것보다 작은 직경의 게이트홀을 가지는 저전압구동형 전계방출어레이의 제조방법에 관한 것이다.
전계방출디스플레이(field emission display : FED)는 평판디스플레이(flat panel display)의 일종으로서 최근에 연구개발이 활발히 진행되고 있다. 전계방출 에미터어레이(field emitter array : FEA)는 FED중 캐소드와 게이트로 기능하는데, 저전압구동이 가능한 FEA의 개발이 FED성패의 관건이 되고 있다.
전계 방출 에미터(field emitter)에서 방출 전류(emission current)는 상대적으로 양(+)의 전압이 인가되는 게이트 전극에 의해 캐소드 선단, 즉 전계방출팁에 가해지는 전계(electric field)가 커질수록 증가한다. 캐소드 선단에 가해지는 전계의 세기는 소자의 크기에 반비례하므로[N.E.McGruer and Z.Huang, IVMC '93 Technical Digest, P. 135(1993)] 소자의 크기가 작아질수록 구동전압은 이에 비례하여 낮아진다. 또한 에미터의 크기가 작아지면 전자의 방출원인 에미터의 단위 밀도를 높일 수 있으므로 부가적으로 구동전압을 더 낮출 수 있다. 따라서, 전계 방출 에미터의 크기를 줄이는 방법에 대한 연구가 계속 진행되고 있으나, 포토마스크에 의해 게이트홀의 직경을 감소시키는데는 한계가 있다.
소위 스핀트타입(Spindt-type) 필드에미터의 제조방법[C.A.Spindt, I.Brodie, L.Humphrey, and E.R.Westerberg, J.Appl.Phys. 47, P.5248(1976)]이 제1도에 도시되어 있다. 즉, 도핑된 실리콘 웨이퍼(31)를 열산화하여 절연층(32)을 형성하고 그 위에 금속막(33)을 증착하여 게이트 전극을 형성한다. 감광막(34)을 이용한 사진식각(photolithography)기술을 이용하여 미세게이트 홀(34')패턴을 형성한다[제1(a)도]. 이후 게이트 홀 부분의 금속층 및 절연층을 연속적으로 식각하여 제1(b)도에 도시된 바와 같은 형상을 만든다.
이 기판을 전자총 중착기에 장착하고 증착물질이 기판면에 대해 경사방향(grazing angle)을 이루며 증착되도록하여 분리층(parting layer)(35)을 형성한다[제1(c)도]. 이어서 증착물질이 기판면에 대해 수직으로 입사하도록 금속층을 증착하면 게이트홀(34') 아래쪽의 실리콘기판(31) 위와 함께 분리층(35) 위에도 금속이 쌓여서 증착 됨에 따라 게이트홀(34')위의 부분이 점점 작아지면서, 결국 막혀지고 내부에 공간(40)이 생기고 결과적으로 도핑된 실리콘 기판(31) 위에는 원추형의 전계 방출팁(36)이 형성된다[제1(d)도].
게이트전극(33)층 위의 분리층(35)만을 선택적으로 삭각하면 분리층(35) 위의 팁물질(금속)이 리프트오프되어 제1(e)도와 같은 최종 소자형상을 얻을 수 있다(제2도 참조).
이 소자의 제조공정 중 중요한 부분은 사진식각 기술을 사용하여 약 1μm정도의 게이트홀 패턴을 형성하는 것인데, 감광막(photoresist)에 게이트홀 패턴을 형성하기 위해 포토마스크 얼라이너(aligner) 또는 전자빔 리쏘그라피, 이온빔 리쏘그라피 장비를 사용하게 된다.
포토마스크 얼라이너를 사용할 경우 기판 전면에 걸쳐 일순간에 게이트홀 패턴의 형성이 가능하지만 크기가 1μm이하의 게이트 홀을 얻는 것이 어려운 반면, 전자빔 리쏘그라피나 이온빔 리쏘그라피 장비를 쓰면 1μm이하의 게이트홀을 만들 수 있지만 기판 전면에 게이트 홀 패턴을 형성하고자 할 경우 장시간이 소요되기 때문에FED 패널의 양산에 이용하기에는 부적절하다.
이에 대한 해결책의 하나로서 측벽(side-wall)형성기술을 이용하여 게이트홀의 크기를 줄이는 방법이 제시된 바 있다[D.Stephani, D.Peters, W.Bartsch, C.A.Spi ndt, and C.E.Holland, IVMC '92, Program and Abstracts, P.8-4(1992)], 우선 캐소드, 절연층, 게이트를 순차적으로 형성하고 그 위에 제1의 희생층(sacrificial layer)을 증착한다. 사진식각 공정을 이용하여 1μm정도의 게이트 홀을 형성하고 다시 제2의 희생층을 증착한 후 건식식각하면 희생층의 홀의 크기가 0.4μm정도로 줄어들게 되며 이를 에칭 마스크로 사용하여 게이트 전극을 에칭하는 방법이다.
본 발명에서는 위와 달리 게이트 산화막을 형성하는 과정에서 그 직경을 줄이는 새로운 제조방법을 도입함으로써, 포토마스크 얼라이너를 사용하면서도 1μm이하의 게이트홀을 기판상에 균일하게 형성할 수 있는 방법을 개발하였다.
본 발명은 게이트 전극층까지 만든 후에 게이트 홀을 만드는 종래의 방법과는 달리 게이트 절연층을 형성하는 과정에서 게이트 홀의 크기를 줄일 수 있는 공정을 사용하여 포토마스크에 의해서 정의되는 크기보다 작은 게이트홀과 이에 따른 게이트전극을 만들고, 이러한 게이트 전극의 직경에 상응하는 작은 크기의 전계방출팁을 형성함으로써 전체적으로 작은 소자를 만드는 방법이다. 즉, 국부산화(local oxidation:LOC OS)나 절연층의 이중 증착방법을 사용하여 게이트 절연층의 게이트 홀의 크기를 줄이게 된다.
본 발명은 기존의 반도체 공정에서 활용되고 있는 LOCOS기술이나 절연층의 이중 증착 등의 방법을 이용하여 절연층 사이의 게이트 홀의 크기를 줄임으로써, 전자빔 리쏘그라피나 이온빔 리쏘그라피 장비를 사용하지 않고 포토마스크 얼라이너에 의해 포토마스크에 전달되는 패턴 크기보다 작은 직경 1μm미만의 게이트홀 패턴을 기판에 재현성 있게 만드는 새로운 제조공정을 개발한 것이다.
제3도(a)(b)는 본 발명의 실시예에 의해 제조한 전계방출어레이의 형상을 단면도로서 나타낸 것이다.
이하 본 발명을 실시예에 따라 첨부도면과 함께 상세히 설명한다.
[실시예 1]
제4도(a)∼(g)는 본 발명의 실시예1의 제조공정을 도시한 것이다.
도핑(doping)된 실리콘 기판(41)를 열산화하여 산화막(42)을 얇은 두께로 형성한다. 도핑된 실리콘기판(41)은 캐소드 전극으로 기능한다. 그 위에 실리콘 질화막을 적정두께(예를 들면 1,600A)로 증착한다. 이 실리콘 질화막(43)은 다음 공정에서 실리콘을 산화시킬 때 산화를 막아주는 역할을 한다. 포토마스크 얼라이너에 의한 사진식각 기술을 이용하여 제4도(a)에 나타난 바와 같이 미세(예를 들면 직경 1.4μm)한 실리콘 질화막패턴(43)을 형성한다.
습식산화 또는 건식 산화공정을 상기 실리콘 기판(41)에 실시하면 제4도(b)에 도시된 것과 같이 실리콘 질화막이 없는 영역에서는 산화막(44)이 두껍게 형성되고 실리콘 질화막 패턴(43) 밑부분에 있어서도 그 패턴의 끝(edge) 부분에 새부리(bird beak)형상의 산화막이 형성된다. 이러한 산화막형성과정에서 실리콘질화막의 양쪽 끝부분을 산화막이 들어올리는 작용을 하여 제4도(b)와 같은 단면을 갖게 되는데, 이 산화막은 소자 동작시 캐소드와 게이트 전극 사이의 절연층(44)이 된다.
이후 실리콘 질화막(43)을 습식 식각하고 제4도(a) 공정에서 형성했던 산화막(42)의 두께만큼, 다시 말해서 실리콘이 노출되는 두께만큼 절연층(44)을 식각하면 실리콘 표면이 노출되는데 궁극적으로 게이트홀의 직경이 되는 절연층(44) 사이의 간격은 잠식산화에 의하여 처음 실리콘 질화막 패턴의 크기보다 훨씬 작아지게 된다. 노출된 실리콘을 건식 또는 습식 식각하면 산화막 절연층(44)의 형상에는 거의 영향을 주지 않으면서 제4도(c)와 같은 단면의 구조를 얻을 수 있고 이에 따라 게이트홀(48)이 형성된다. 실리콘을 건식식각 할 경우에는 SF6가스를 사용하고 낮은 전력으로 식각을 해야 산화막에 영향을 주지 않으면서 언더커트형상(undercut shape)을 만들 수 있으나, 이에 한정되는 것은 아니다.
상기 기판을 전자총증착기에 장착하고 증착 물질이 기판면에 대해 수직방향으로 입사하도록 금속물질을 증착하면 게이트 전극층(45)와 실리콘 기판 표면위의 금속층(45')이 제4도(d)와 같이 형성되며 이때 산화막 절연층(44)의 하부표면에는 증착되지 않는다. 이때 증착물질로 예를 들어 몰리브덴, 니오비움(Niobium), 크로미움(Chromium), 하프니움(Hafnium) 등이 사용되나 이에 한정되지 않으며 두께는 홀 크기에 따라 결정된다.
이후 공정은 소위 스핀트 공정(Spindt process)이라 불리는 방법을 사용한다. 즉, 전자총 중착기를 사용하여 경사각으로 분리층(46)을 증착하여 실리콘 기판표면에는 증착되지 않게 한다[제4도(e)]. 이어서 금속물질을 기판면에 대해 수직한 방향으로 입사시켜 전계방출 팁(47)을 형성한다.[제4도(f)]. 이때, 증착물질이 수직으로 입사함에 따라 실리콘 기판 표면위의 금속층(45')위와 함께 분리층(46) 위에도 증착물질이 증착되면서 게이트전극층(45) 사이의 간격이 좁아져서 이 부분이 막히게 되며 이에 따라 전계방출팁(47)도 콘(cone)형상을 이루게 되는 것으로서, 이러한 전계 방출팁(47)의 형성방법은 공지이다. 분리층 물질로는 알루미늄, 산화알루미늄, 닉켈 등이 사용되며 전계방출팁 물질로는 예를 들어 몰리브덴, 니오비움, 하프니움 등이 사용되나 이에 한정되는 것은 아니다. 분리층만을 선택적으로 식각하면 게이트 전극층(45)위의 전계방출팁 물질이 분리층과 함께 기판으로부터 리프트오프되어 제4도(g)와 같은 구조의 전계방출소자가 완성된다.
본 발명에 의해 만들어진 전계 방출 소자는 크기가 매우 작아서 실리콘 기판 상에 고밀도로 형성할 수 있기 때문에 화소당 소자수는 일정하게 유지하면서도 화소면적을 줄일 수 있다. 따라서 작은 크기 예를 들면 4 inch × 4 inch의 기판에 1,000 × 1,000개의 화소 수를 갖는 고해상도 FED패널의 제작이 가능하여 투사형 대형표시기등의 고해상도를 요구하는 시스템에 응용될 수 있다.
또한 소자의 크기가 매우 작으므로 소자의 동작을 위해 게이트와 캐소드 사이에 가해주는 전압이 10∼30V 정도이므로 FED패널 제작시 MOSFET 제조공정을 병행하여 구동회로(drive circult)를 같은 기판상에 구현할 수 있는데 이 경우 구동(driver)IC를 패널에 연결시킬 때 생기는 공정상의 복잡함을 없앨 수 있으며 원가절감에 유리하다.
본 발명에 의한 제조공정에 있어서 잠식산화에는 900℃이상의 고온이 필요하므로 도핑된 실리콘 기판 대신 석영유리(quartz)를 기판으로 사용할 수도 있으며 이 경우 석영유리 기판상에 도핑된 다결정 실리콘 또는 비정질 실리콘을 증착한 후 상기 공정을 적용할 수 있다.
또한 원가절감을 위해 유리 기판을 사용할 경우엔 유리기판상에 다결정 실리콘 또는 비정질 실리콘을 증착한 후 본 방법에 의한 제조공정을 적용할 수 있다.
그러나, 고온에서의 열산화 방법으로 절연층을 형성하는 대신 저온, 고압 열산화 방법과 양극 산화(anodization)방법을 사용할 수도 있음은 물론이다.
[실시예 2]
제5도(a)∼(g)는 실시예 2의 제조공정을 순서대로 도시한 것이다.
본 실시예는 게이트 절연막을 두 층으로 형성함으로써 게이트홀의 직경을 줄이는 데에 그 목적이 있다.
유리 기판에 전자총 증착법이나 시퍼터링에 의해 금속층의 캐소드 전극(51)을 형성한 후에 열산화방법에 의해 게이트 절연막의 첫 층(52)을 올리며 포토마스크 얼라이너를 사용한 사진식각 공정에 의해 제5도(a)에 나타난 바와 같은 형태로 예를 들어 직경 1.4μm의 1차 게이트홀(52')을 형성한다.
두 번째 절연층(53)을 화학기상 증착(CVD : chemical vapor deposition)이나 전자총 증착에 의해서 형성하면 제5도(b)와 같이 감소된 직경의 게이트홀(58)을 얻을 수 있다.
상기 기판을 전자총 증착기에 장착하고 증착물질이 회전하는 기판면에 대해 경사방향(grazing angle)으로 입사하도록 금속물질을 증착하면 게이트 전극층(54)이 제5도(c)와 같이 형성되며 이때 절연층사이의 게이트홀(58)속으로는 증착되지 않는다. 이때 게이트전극(54) 증착물질로는 몰리브덴, 니오비음, 크로미움, 하프니움 등이 사용된다.
습식식각이나 건식식각의 방법을 사용하여 게이트홀(58)밑의 두 번째 절연층을 식각함으로써 제5도(d)와 같이 완전한 게이트홀(58)을 형성한다. 위와는 달리 게이트 전극(54)과 분리층의 연속적(in-situ)증착 후에 건식 또는 습식식각에 의해 완전한 게이트홀을 형성할 수도 있다.
이후 공정은 실시예 1에서와 마찬가지로 소위 스핀트공정이라고 불리는 방법을 사용하여 분리층(55)을 증착하고 전계방출팁(57)을 형성하므로 [제5도(e)∼(g)참조], 상세한 설명을 생략한다.
본 실시예에 의해 만들어진 전계방출 소자는 크기가 매우 작고 유리 기판상에 고밀도로 형성되기 때문에 낮은 전압으로 구동되는 소자를 만들 수 있으며, 고해상도 디스플레이 소자를 만드는 데 적합하다. 뿐만 아니라 화소당 소자수는 일정하게 유지하면서도 화소면적을 줄일 수 있으므로 해상도가 높은 소형 디스플레이를 만드는 데도 응용될 수 있다.
본 실시예에 의한 제조공정에 있어서 유리기판을 사용하지 않고 도핑된 실리콘 기판만을 사용하여 상기 공정을 적용할 수도 있다.
이 경우 첫 번째 절연막을 실리콘 기판을 열산화하여 얻음으로 가장 우수한 절연 특성을 얻을 수 있다.
본 발명에 의한 제조공정을 사용할 경우 양산을 위하여 기존의 포토마스크 얼라이너를 사용하므로 처리량(throughput)을 크게 하면서 1μm이하의 패턴을 재현성 있게 형성할 수 있으므로, FED패널 제조에 응용할 경우 1μm미만의 게이트 홀 크기를 갖는 전계방출소자를 기판전면에 균일하게 형성할 수 있고 아울러 구동전압도 획기적으로 낮출 수 있다.
본 발명에 의해 제조된 소자는 종래의 발명에 비해 크기가 훨씬 작기 때문에 공정상 사용되는 금속 및 절연물질이 적게 소모되어 원가절감면에서 유리하다.

Claims (14)

  1. 실리콘기판위에 얇은 실리콘 산화막(42)을 형성하는 단계, 상기 실리콘산화막(42)위에 실리콘질화막(43) 패턴을 형성하는 단계, 실리콘 기판의 상부를 잠식산화하여 게이트홀의 직경을 감소시킨 새부리형상의 산화막 절연층(44)을 형성하는 단계, 상기 실리콘질화막(43)을 식각하여 제거하는 단계, 상기 실리콘 산화막(42)을 식각하여 제거하고 상기 산화막절연층(44)사이의 실리콘 기판 표면을 노출시키는 단계, 노출된 실리콘기판표면을 식각하여 게이트홀 (48)을 형성하는 단계, 상기 실리콘 기판위에 수직으로 증착물질을 입사시켜 게이트전극층(45)과 게이트홀(48)내의 금속층(45')을 형성하는 단계, 게이트 홀 내의 금속층(45')위에 전계방출팁(47)을 형성하는 단계를 포함하여 이루어지는 저전압구동형 전계방출어레이의 제조방법.
  2. 제1항에 있어서, 상기 실리콘기판이 도핑된 실리콘 기판인 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  3. 제1항에 있어서, 상기 실리콘 기판이 유리위에 도핑된 다결정실리콘인 것을 특징으로 하는, 저전압구동형 전계방출어레이의 제조방법.
  4. 제1항에 있어서, 상기 실리콘기판이 유리위에 도핑된 비정질 실리콘인 것을 특징으로 하는, 저전압구동형 전계방출어레이의 제조방법.
  5. 제3항 또는 제4항에 있어서, 상기 유리가 석영유리(quartz)인 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  6. 제1항에 있어서, 상기 산화막(42)(44)을 고온열산화방법으로 형성하는 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  7. 제1항에 있어서, 상기 산화막(42)(44)이 저온고압열산화방법 또는 양극산화방법으로 형성되는 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  8. 상기 캐소드전극층(51)위에 첫 번째게이트절연층(52)과 1차 게이트홀(52')을 형성하는 단계, 상기 첫 번째 게이트절연층(52)과 1차 게이트홀(52')위에 두 번째 게이트절연층을 형성하여 감소된 직경의 게이트홀(58)을 얻는 단계, 상기 두 번째 게이트절연층(53) 위에 게이트전극층(54)을 형성하는 단계, 상기 게이트전극층(54)위에 분리층(55)을 형성하는 단계, 게이트홀내에 전계방출팁(56)을 형성하는 단계를 포함하여 이루어지는 저전압 구동형 전계방출어레이의 제조방법.
  9. 제8항에 있어서, 상기 캐소드전극층(51)이 유리기판 위에 금속물질을 전자총증착법 또는 스퍼터링에 의해 형성된 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  10. 제9항에 있어서, 상기 캐소드전극층(51)이 도핑된 실리콘 기판인 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  11. 제8항에 있어서, 첫 번째 게이트절연층(52)이 열산화방법에 의해 형성되는 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  12. 제8항에 있어서, 두 번째 게이트절연층(53)이 화학기상 증착 또는 전자총증착에 의해 형성되는 것을 특징으로 하는 저전압구동형 전계방출 어레이의 제조방법.
  13. 제8항에 있어서, 상기 게이트전극층(54)을 형성한 후에 상기 분리층(55)을 형성하기 전에 게이트홀(58)을 적정깊이로 식각하는 단계를 포함하는 것을 특징으로 하는 저전압구동형 전계방출어레이의 제조방법.
  14. 제8항에 있어서, 상기 게이트전극층(54)과 분리층(55)을 모두 형성한 후에 게이트홀(58)을 적정깊이 식각하는 단계를 포함하는 것을 특징으로 하는 저전압 구동형 전계방출어레이의 제조방법.
KR1019940033634A 1994-12-10 1994-12-10 저전압구동형 전계방출어레이의 제조방법 KR0159805B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940033634A KR0159805B1 (ko) 1994-12-10 1994-12-10 저전압구동형 전계방출어레이의 제조방법
US08/538,986 US5651713A (en) 1994-12-10 1995-10-05 Method for manufacturing a low voltage driven field emitter array
JP30888895A JP3712766B2 (ja) 1994-12-10 1995-11-28 低電圧駆動型フィールドエミッタアレイの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940033634A KR0159805B1 (ko) 1994-12-10 1994-12-10 저전압구동형 전계방출어레이의 제조방법

Publications (2)

Publication Number Publication Date
KR960026078A KR960026078A (ko) 1996-07-20
KR0159805B1 true KR0159805B1 (ko) 1998-12-01

Family

ID=19400978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033634A KR0159805B1 (ko) 1994-12-10 1994-12-10 저전압구동형 전계방출어레이의 제조방법

Country Status (3)

Country Link
US (1) US5651713A (ko)
JP (1) JP3712766B2 (ko)
KR (1) KR0159805B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452693B1 (ko) * 2002-03-12 2004-10-14 엘지전자 주식회사 전계 방출 소자의 제조방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100262144B1 (ko) * 1997-07-02 2000-07-15 하제준 일체화된 mosfet로 조절되는 fea 및 그 제조방법
US5994834A (en) * 1997-08-22 1999-11-30 Micron Technology, Inc. Conductive address structure for field emission displays
KR100300193B1 (ko) * 1997-09-05 2001-10-27 하제준 절연층상에 형성된 실리콘(soi)기판상의 전계방출어레이(fea)제조방법
US6083069A (en) 1998-07-01 2000-07-04 Taiwan Semiconductor Manufacturing Company Method of making a micro vacuum tube with a molded emitter tip
US6710538B1 (en) * 1998-08-26 2004-03-23 Micron Technology, Inc. Field emission display having reduced power requirements and method
JP2000182512A (ja) 1998-12-14 2000-06-30 Yamaha Corp 電界放射型素子及びその製造方法
KR100299428B1 (ko) * 1998-12-21 2001-09-06 김덕중 하프서브미크론이하의게이트홀을가진전계방출표시장치및그제조방법
US6344674B2 (en) 2000-02-01 2002-02-05 Taiwan Semiconductor Manufacturing Company Flash memory using micro vacuum tube technology
KR100441489B1 (ko) * 2001-10-06 2004-07-23 전국진 마이크로 히팅 구조를 갖는 전계방출소자 및 그 제조방법
KR100659100B1 (ko) * 2005-10-12 2006-12-21 삼성에스디아이 주식회사 디스플레이 장치와 이의 제조 방법
KR101864219B1 (ko) * 2011-05-31 2018-06-05 한국전자통신연구원 전계 방출 장치
CN109824009B (zh) * 2019-01-02 2020-12-08 华中科技大学 基于soi工艺的场发射离子中和器芯片的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5228878A (en) * 1989-12-18 1993-07-20 Seiko Epson Corporation Field electron emission device production method
KR960009127B1 (en) * 1993-01-06 1996-07-13 Samsung Display Devices Co Ltd Silicon field emission emitter and the manufacturing method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452693B1 (ko) * 2002-03-12 2004-10-14 엘지전자 주식회사 전계 방출 소자의 제조방법

Also Published As

Publication number Publication date
JP3712766B2 (ja) 2005-11-02
JPH0917335A (ja) 1997-01-17
KR960026078A (ko) 1996-07-20
US5651713A (en) 1997-07-29

Similar Documents

Publication Publication Date Title
US7504767B2 (en) Electrode structures, display devices containing the same
KR0159805B1 (ko) 저전압구동형 전계방출어레이의 제조방법
US6514422B2 (en) Simplified etching technique for producing multiple undercut profiles
US5458518A (en) Method for producing silicon tip field emitter arrays
US6716081B2 (en) Spacer fabrication for flat panel displays
EP0434330A2 (en) Field emission device and process for producing the same
KR100314830B1 (ko) 전계방출표시장치의제조방법
US6326221B1 (en) Methods for manufacturing field emitter arrays on a silicon-on-insulator wafer
US5857885A (en) Methods of forming field emission devices with self-aligned gate structure
US7674149B2 (en) Method for fabricating field emitters by using laser-induced re-crystallization
KR20020057791A (ko) 삼극관 탄소나노튜브 전계방출 어레이의 제조 방법
US5930590A (en) Fabrication of volcano-shaped field emitters by chemical-mechanical polishing (CMP)
JP2940360B2 (ja) 電界放出素子アレイの製造方法
JPH05242797A (ja) 電子放出素子の製造方法
KR100186253B1 (ko) Locos에 의한 실리콘 fea 제조방법
KR100724369B1 (ko) 자외선 차폐층을 구비한 전계방출소자 및 그 제조 방법
KR100282261B1 (ko) 전계방출 캐소드 어레이 및 이의 제조방법
JPH0963464A (ja) 電界放出型冷陰極およびその製造方法
JP2001143602A (ja) 電界放出型冷陰極及びその製造方法
KR100262199B1 (ko) 전계방출 캐소드 및 이의 제조방법
KR100257699B1 (ko) 전계 방출 표시소자용 금속 팁 필드 에미터 제조방법
KR100292829B1 (ko) 3극구조의몰리브덴팁전계효과전자방출표시소자제조방법
JPH0785778A (ja) 電子放出素子
KR0136686B1 (ko) 실리콘 필드 에미터 및 그 제조방법
JPH1167057A (ja) 微小冷陰極

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080814

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee