JPH0917335A - 低電圧駆動型フィールドエミッタアレイの製造方法 - Google Patents
低電圧駆動型フィールドエミッタアレイの製造方法Info
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- JPH0917335A JPH0917335A JP30888895A JP30888895A JPH0917335A JP H0917335 A JPH0917335 A JP H0917335A JP 30888895 A JP30888895 A JP 30888895A JP 30888895 A JP30888895 A JP 30888895A JP H0917335 A JPH0917335 A JP H0917335A
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- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
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- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
- Local Oxidation Of Silicon (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 直径が１μｍ以下のゲートホールを有する低
電圧駆動型フィールドエミッタアレイをシリコン基板に
対して均一に、かつ短時間に製造する方法を提供する。 【解決手段】 フィールドエミッタアレイを製造方法と
して、ゲート絶縁膜４４を形成するに際し、半導体工程
に活用される公知の選択酸化（ＬＯＣＯＳ）工程を用い
ることにより（ロ）、ゲートホール４８のサイズを狭め
ることができる。そしてこの小さくなったゲートホール
４８に基づいてゲート電極層４５を形成し、このゲート
電極層に相応する電界放出チップ４７を形成すること
で、全体的に小さな低電圧駆動可能なフィールドエミッ
タアレイを製造することができる。
電圧駆動型フィールドエミッタアレイをシリコン基板に
対して均一に、かつ短時間に製造する方法を提供する。 【解決手段】 フィールドエミッタアレイを製造方法と
して、ゲート絶縁膜４４を形成するに際し、半導体工程
に活用される公知の選択酸化（ＬＯＣＯＳ）工程を用い
ることにより（ロ）、ゲートホール４８のサイズを狭め
ることができる。そしてこの小さくなったゲートホール
４８に基づいてゲート電極層４５を形成し、このゲート
電極層に相応する電界放出チップ４７を形成すること
で、全体的に小さな低電圧駆動可能なフィールドエミッ
タアレイを製造することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧駆動型フィ
ールドエミッタアレイの製造方法、より詳細にはホトマ
スクでパターニングするときの大きさよりも小さな直径
のゲートホールを有する低電圧駆動型フィールドエミッ
タアレイの製造方法に関するものである。
ールドエミッタアレイの製造方法、より詳細にはホトマ
スクでパターニングするときの大きさよりも小さな直径
のゲートホールを有する低電圧駆動型フィールドエミッ
タアレイの製造方法に関するものである。
【０００２】
【従来の技術】フィールドエミッタディスプレイ(field
emission display:FED)は平板ディスプレイ(flat pane
l display)の一種で、近年それに関する研究開発が活発
に行なわれている。フィールドエミッタアレイ(field e
mitter array：FEA)はＦＥＤにおいてカソード（陰極）
のゲートとして機能するため、低電圧で駆動可能なＦＥ
Ａの開発がＦＥＤ開発成否の鍵を握ることになる。
emission display:FED)は平板ディスプレイ(flat pane
l display)の一種で、近年それに関する研究開発が活発
に行なわれている。フィールドエミッタアレイ(field e
mitter array：FEA)はＦＥＤにおいてカソード（陰極）
のゲートとして機能するため、低電圧で駆動可能なＦＥ
Ａの開発がＦＥＤ開発成否の鍵を握ることになる。
【０００３】このフィールドエミッタにおける放出電流
(emisson current) は、相対的な陽極（＋）電圧が印加
されるゲート電極によりカソードの先端部、つまり電界
放出チップに加わる電界の強さが大きくなるに連れて増
加する。そしてこの電界の強さは、電界放出素子の大き
さに反比例する［N.E.McGruer and Z.Huang,IVMC '93Te
chnical Digest, P.135(1993)参照］。従って、電界放
出素子（field emitter element ）の大きさを小さくす
ればその分、駆動電圧はこれに比例して低くすることが
できる。これに加え、フィールドエミッタの大きさを小
さくすると電子の放出源である電界放出素子の単位密度
を高めることができるので、より一層駆動電圧を低下さ
せることができる。そのため、電界放出素子の大きさを
いかにして小さくするか、その方法についての研究開発
が行われているものの、ホトマスクを用いてゲートホー
ルの直径を狭める方法には限界があった。
(emisson current) は、相対的な陽極（＋）電圧が印加
されるゲート電極によりカソードの先端部、つまり電界
放出チップに加わる電界の強さが大きくなるに連れて増
加する。そしてこの電界の強さは、電界放出素子の大き
さに反比例する［N.E.McGruer and Z.Huang,IVMC '93Te
chnical Digest, P.135(1993)参照］。従って、電界放
出素子（field emitter element ）の大きさを小さくす
ればその分、駆動電圧はこれに比例して低くすることが
できる。これに加え、フィールドエミッタの大きさを小
さくすると電子の放出源である電界放出素子の単位密度
を高めることができるので、より一層駆動電圧を低下さ
せることができる。そのため、電界放出素子の大きさを
いかにして小さくするか、その方法についての研究開発
が行われているものの、ホトマスクを用いてゲートホー
ルの直径を狭める方法には限界があった。
【０００４】いわゆる、スピントタイプ(Spindt-type)
のフィールドエミッタの製造方法［C.A.Spindt,I.Brodi
e,L.Humphrey,and E.R.Westerberg,J.Appl.Phys,47,P.5
248(1976) ］の概略を図３に則して説明する。予めドー
ピングされたシリコンウエハ３１を熱酸化して絶縁層３
２を形成し、その上に金属膜３３を蒸着しゲート電極を
形成する。そして、ホトリソグラフィー技術を利用して
微細なゲートホール３４をパターニングし［図３
（イ）］、ゲートホール部分の金属層３３及び絶縁層３
２を連続的に食刻除去して図３（ロ）に示す断面構造の
基板を作る。
のフィールドエミッタの製造方法［C.A.Spindt,I.Brodi
e,L.Humphrey,and E.R.Westerberg,J.Appl.Phys,47,P.5
248(1976) ］の概略を図３に則して説明する。予めドー
ピングされたシリコンウエハ３１を熱酸化して絶縁層３
２を形成し、その上に金属膜３３を蒸着しゲート電極を
形成する。そして、ホトリソグラフィー技術を利用して
微細なゲートホール３４をパターニングし［図３
（イ）］、ゲートホール部分の金属層３３及び絶縁層３
２を連続的に食刻除去して図３（ロ）に示す断面構造の
基板を作る。
【０００５】次に、この基板を電子ビーム蒸着機に設置
し、その蒸着面に対し傾斜角(grazing angle) を有す
る、いわば「庇状」の分離層３５を蒸着形成する［図３
（ハ）］。次いで、蒸着物質が基板面に対して垂直方向
で入射するように金属層を蒸着していくとゲートホール
３４の下方に位置するシリコン基板３１に金属層３６が
形成される。それと共に、分離層３５上にも蒸着物質が
堆積し、蒸着していくにつれてゲートホール３４の開孔
幅が次第に狭くなり、遂にはゲートホール３４の上部が
閉塞し、その内側には閉空間が生じる。この結果、ドー
ピングされたシリコン基板３１には円錐突起状の電界放
出チップ３６が形成される［図３（ニ）］。
し、その蒸着面に対し傾斜角(grazing angle) を有す
る、いわば「庇状」の分離層３５を蒸着形成する［図３
（ハ）］。次いで、蒸着物質が基板面に対して垂直方向
で入射するように金属層を蒸着していくとゲートホール
３４の下方に位置するシリコン基板３１に金属層３６が
形成される。それと共に、分離層３５上にも蒸着物質が
堆積し、蒸着していくにつれてゲートホール３４の開孔
幅が次第に狭くなり、遂にはゲートホール３４の上部が
閉塞し、その内側には閉空間が生じる。この結果、ドー
ピングされたシリコン基板３１には円錐突起状の電界放
出チップ３６が形成される［図３（ニ）］。
【０００６】そしてゲート電極３３上の分離層３５だけ
を選択的に食刻すると分離層３５上のチップ物質からな
る金属層もリフトオフされて［図３（ホ）］、図４に示
すような最終形状の電界放出素子が得られる。
を選択的に食刻すると分離層３５上のチップ物質からな
る金属層もリフトオフされて［図３（ホ）］、図４に示
すような最終形状の電界放出素子が得られる。
【０００７】ところで、このスピントタイプ(Spindt-ty
pe) のフィールドエミッタの製造方法のうち重要な工程
は、ホトリソグラフィー技術を駆使して感光膜に約１μ
ｍ程のゲートホールをパターニングする工程である。そ
して、一般的には、ホトマスクアライナあるいは電子ビ
ーム露光装置、イオンビーム露光装置といった装置等が
パターニングに際して使用されている。
pe) のフィールドエミッタの製造方法のうち重要な工程
は、ホトリソグラフィー技術を駆使して感光膜に約１μ
ｍ程のゲートホールをパターニングする工程である。そ
して、一般的には、ホトマスクアライナあるいは電子ビ
ーム露光装置、イオンビーム露光装置といった装置等が
パターニングに際して使用されている。
【０００８】しかしながら、ホトマスクアライナを使用
する場合には、基板の全面を同時にパターニングするこ
とが可能であるが、直径１μｍ以下のゲートホールを製
造するには精度的に困難である。また、電子ビーム露光
装置やイオンビーム露光装置を用いる場合には、直径１
μｍ以下のゲートホールを作ることは可能であるが、基
板全面にゲートホールをパターニングするのに長時間を
必要とするため、ＦＥＤパネルの量産性を考慮すると必
ずしも適したものとはいえない。
する場合には、基板の全面を同時にパターニングするこ
とが可能であるが、直径１μｍ以下のゲートホールを製
造するには精度的に困難である。また、電子ビーム露光
装置やイオンビーム露光装置を用いる場合には、直径１
μｍ以下のゲートホールを作ることは可能であるが、基
板全面にゲートホールをパターニングするのに長時間を
必要とするため、ＦＥＤパネルの量産性を考慮すると必
ずしも適したものとはいえない。
【０００９】そこで、このようなゲートホールの幅を狭
める１つの解決策として、側壁(side-wall) 形成技術を
利用する方法が提示されている［D.Stephani,D.Peters,
W.Bartsch,C.A.Spindt,and C.E.Holland,IVMC '92,Prog
ram and Abstracts,P.8-4(1992) ］。これによると、先
ず、カソード，絶縁層，ゲートを順次形成してその上に
第１犠牲層(sacrificial layer) を蒸着する。次にホト
リソグラフィーにより１μｍ程度のゲートホールを食刻
形成した後、第２犠牲層を蒸着する。そしてドライエッ
チングをすると犠牲層のホールの大きさが０．４μｍ程
度に狭まり、これをエッチングマスクとして使用しゲー
ト電極をエッチングする方法である。
める１つの解決策として、側壁(side-wall) 形成技術を
利用する方法が提示されている［D.Stephani,D.Peters,
W.Bartsch,C.A.Spindt,and C.E.Holland,IVMC '92,Prog
ram and Abstracts,P.8-4(1992) ］。これによると、先
ず、カソード，絶縁層，ゲートを順次形成してその上に
第１犠牲層(sacrificial layer) を蒸着する。次にホト
リソグラフィーにより１μｍ程度のゲートホールを食刻
形成した後、第２犠牲層を蒸着する。そしてドライエッ
チングをすると犠牲層のホールの大きさが０．４μｍ程
度に狭まり、これをエッチングマスクとして使用しゲー
ト電極をエッチングする方法である。
【００１０】
【発明が解決しようとする課題】このような従来技術に
対して、本発明の目的は、直径が１μｍ以下のゲートホ
ールを有するフィールドエミッタアレイを基板に対して
均一に、かつ比較的短時間に製造する方法を提供するこ
とにある。また、本発明の他の目的は、ホトマスクでパ
ターニングするときの大きさよりも小さな径のゲートホ
ールのフィールドエミッタアレイを製造する方法を提供
することにある。
対して、本発明の目的は、直径が１μｍ以下のゲートホ
ールを有するフィールドエミッタアレイを基板に対して
均一に、かつ比較的短時間に製造する方法を提供するこ
とにある。また、本発明の他の目的は、ホトマスクでパ
ターニングするときの大きさよりも小さな径のゲートホ
ールのフィールドエミッタアレイを製造する方法を提供
することにある。
【００１１】
【課題を解決するための手段】上記のような目的のため
に本発明では、シリコン基板上にゲート絶縁膜を介して
設けたゲート電極層と、ゲートホール内に前記シリコン
基板に接続させて設けた電界放出チップとを有してなる
フィールドエミッタアレイを製造するについて、前記シ
リコン基板に酸化工程を施すことによりゲート絶縁膜を
形成し、これに続けてシリコン基板を食刻することでゲ
ートホールを形成するようにしている。この場合、ゲー
トホールを形成した後に、シリコン基板に対し垂直方向
から蒸着物質を蒸着することでゲート電極層を形成する
ようにするとよい。
に本発明では、シリコン基板上にゲート絶縁膜を介して
設けたゲート電極層と、ゲートホール内に前記シリコン
基板に接続させて設けた電界放出チップとを有してなる
フィールドエミッタアレイを製造するについて、前記シ
リコン基板に酸化工程を施すことによりゲート絶縁膜を
形成し、これに続けてシリコン基板を食刻することでゲ
ートホールを形成するようにしている。この場合、ゲー
トホールを形成した後に、シリコン基板に対し垂直方向
から蒸着物質を蒸着することでゲート電極層を形成する
ようにするとよい。
【００１２】より具体的には、シリコン基板にバッファ
膜及び窒化シリコン膜を順次形成し、このシリコン基板
を酸化してバーズビーク（bird's beak）状のゲート絶
縁膜を形成する工程と、前記窒化シリコン膜及びバッフ
ァ膜を除去して前記ゲート絶縁膜間のシリコン基板を露
出させ、その露出部分を食刻してゲートホールを形成す
る工程と、該シリコン基板に対して垂直方向から蒸着物
質を入射し、前記ゲート絶縁膜上のゲート電極層及びゲ
ートホール内の金属層を形成する工程と、前記ゲートホ
ール内の金属層上に電界放出チップを形成する工程を含
むような低電圧駆動型フィールドエミッタアレイの製造
方法とする。
膜及び窒化シリコン膜を順次形成し、このシリコン基板
を酸化してバーズビーク（bird's beak）状のゲート絶
縁膜を形成する工程と、前記窒化シリコン膜及びバッフ
ァ膜を除去して前記ゲート絶縁膜間のシリコン基板を露
出させ、その露出部分を食刻してゲートホールを形成す
る工程と、該シリコン基板に対して垂直方向から蒸着物
質を入射し、前記ゲート絶縁膜上のゲート電極層及びゲ
ートホール内の金属層を形成する工程と、前記ゲートホ
ール内の金属層上に電界放出チップを形成する工程を含
むような低電圧駆動型フィールドエミッタアレイの製造
方法とする。
【００１３】また本発明では、上記のような低電圧駆動
型フィールドエミッタアレイの製造方法について、シリ
コン基板としてドーピングされたシリコン基板、並びに
ガラス、石英若しくはセラミック上のドーピングされた
多結晶シリコンあるいは非晶質シリコンであるシリコン
基板を用いるようにしている。
型フィールドエミッタアレイの製造方法について、シリ
コン基板としてドーピングされたシリコン基板、並びに
ガラス、石英若しくはセラミック上のドーピングされた
多結晶シリコンあるいは非晶質シリコンであるシリコン
基板を用いるようにしている。
【００１４】さらに本発明では、上記のような低電圧駆
動型フィールドエミッタアレイの製造方法によってバッ
ファ膜及びゲート絶縁膜を形成する際には、熱酸化方
法、特にガラスを使用する場合には低温高圧熱酸化法、
又はシリコンの多孔質化（anodization)及び低温熱酸化
方法を行なうものである。
動型フィールドエミッタアレイの製造方法によってバッ
ファ膜及びゲート絶縁膜を形成する際には、熱酸化方
法、特にガラスを使用する場合には低温高圧熱酸化法、
又はシリコンの多孔質化（anodization)及び低温熱酸化
方法を行なうものである。
【００１５】本発明によるフィールドエミッタアレイの
製造方法は、ゲート絶縁膜を形成する過程でゲートホー
ルの直径を狭める手法を用いることにより、コンタクト
マスクアライナ（contact mask aligner）を使用しなが
らも１μｍより小さいサブミクロンクラスのゲートホー
ルを基板全体に均一に形成することを可能にする。即
ち、従来のようにゲート電極層までを形成しておいてか
らゲートホールをつくるのではなく、ゲート絶縁膜を形
成する際にゲートホールをつくるようにし、該ゲート絶
縁膜形成過程でゲートホールのサイズを狭めることの可
能な工程を用いるようにしている。そして、小さくなっ
たゲートホールに基づいてゲート電極層を形成し、この
ゲート電極層に相応する電界放出チップを形成すること
で、全体的に小さな素子を製造することが可能になる。
この場合のゲートホールを狭めることの可能なゲート絶
縁膜形成の手法としては、選択酸化（ＬＯＣＯＳ）工程
を用いればよい。このような簡単な手法により、高価な
電子ビーム露光装置やイオンビーム露光装置を用いずと
も、ホトマスクアライナで形成したゲートホールを狭め
られ、サブミクロンクラスのゲートホールパターンを容
易に再現性よく形成できるものである。
製造方法は、ゲート絶縁膜を形成する過程でゲートホー
ルの直径を狭める手法を用いることにより、コンタクト
マスクアライナ（contact mask aligner）を使用しなが
らも１μｍより小さいサブミクロンクラスのゲートホー
ルを基板全体に均一に形成することを可能にする。即
ち、従来のようにゲート電極層までを形成しておいてか
らゲートホールをつくるのではなく、ゲート絶縁膜を形
成する際にゲートホールをつくるようにし、該ゲート絶
縁膜形成過程でゲートホールのサイズを狭めることの可
能な工程を用いるようにしている。そして、小さくなっ
たゲートホールに基づいてゲート電極層を形成し、この
ゲート電極層に相応する電界放出チップを形成すること
で、全体的に小さな素子を製造することが可能になる。
この場合のゲートホールを狭めることの可能なゲート絶
縁膜形成の手法としては、選択酸化（ＬＯＣＯＳ）工程
を用いればよい。このような簡単な手法により、高価な
電子ビーム露光装置やイオンビーム露光装置を用いずと
も、ホトマスクアライナで形成したゲートホールを狭め
られ、サブミクロンクラスのゲートホールパターンを容
易に再現性よく形成できるものである。
【００１６】以下、本発明による低電圧駆動型フィール
ドエミッタアレイの製造方法について、その好適な実施
形態を添附の図面、図１（イ）〜（ト）に沿って説明す
る。
ドエミッタアレイの製造方法について、その好適な実施
形態を添附の図面、図１（イ）〜（ト）に沿って説明す
る。
【００１７】［図１（イ）］ 先ず、ドーピングされた
シリコン基板４１を熱酸化してバッファ膜４２を薄く形
成する。このドーピングされたシリコン基板４１はカソ
ード電極として機能するものである。そして、その上に
窒化シリコン膜４３を適切な厚さ（例えば１，６００
Å）で蒸着し、ホトマスクアライナによるホトリソグラ
フィーにより図１（イ）のように微細な（例えば１．４
μｍ）窒化シリコン膜４３をパターニング形成する。こ
の窒化シリコン膜４３は、次の酸化工程における選択酸
化用のマスクとなる。
シリコン基板４１を熱酸化してバッファ膜４２を薄く形
成する。このドーピングされたシリコン基板４１はカソ
ード電極として機能するものである。そして、その上に
窒化シリコン膜４３を適切な厚さ（例えば１，６００
Å）で蒸着し、ホトマスクアライナによるホトリソグラ
フィーにより図１（イ）のように微細な（例えば１．４
μｍ）窒化シリコン膜４３をパターニング形成する。こ
の窒化シリコン膜４３は、次の酸化工程における選択酸
化用のマスクとなる。
【００１８】［図１（ロ）］ 次に、上記シリコン基板
４１に対して湿式酸化又は乾式酸化工程を施すと、図１
（ロ）に示すような露出したシリコン表面領域では酸化
膜４４が厚く形成され、窒化シリコン膜パターン４３の
下部領域では、そのパターンの境界部分に所謂バーズ・
ビーク(bird's beak)状の酸化膜４４端部が形成され
る。この酸化膜４４は、電界放出素子が動作する際のカ
ソードとゲート電極の間のゲート絶縁膜として機能する
ことになる。
４１に対して湿式酸化又は乾式酸化工程を施すと、図１
（ロ）に示すような露出したシリコン表面領域では酸化
膜４４が厚く形成され、窒化シリコン膜パターン４３の
下部領域では、そのパターンの境界部分に所謂バーズ・
ビーク(bird's beak)状の酸化膜４４端部が形成され
る。この酸化膜４４は、電界放出素子が動作する際のカ
ソードとゲート電極の間のゲート絶縁膜として機能する
ことになる。
【００１９】［図１（ハ）］ そして、窒化シリコン膜
４３を湿式食刻し、バッファ膜４２の厚さ分、即ちシリ
コン基板４１が露出するまで食刻をかけると、このシリ
コン露出部、即ち最終的にゲートホールの直径となる酸
化膜４４の非形成領域は、選択酸化によって上記（イ）
の工程で形成された窒化シリコン膜４３のパターン幅よ
りも遙に狭くなる。この露出したシリコン基板４１を乾
式又は湿式食刻すると、酸化膜４４の形状には殆ど影響
を受けずに図１（ハ）のような断面構造のゲートホール
４８が形成される。このときのシリコン基板４１を乾式
食刻する方法としては、例えばＳＦ6 ガスを使用して低
電力で食刻する方法が一例として挙げられる。この場合
には、酸化膜４４に影響を与えることなく図１（ハ）に
示すような酸化膜４４の端部下をアンダーカットした台
形断面形状を形成できる。但し、勿論この方法に限定さ
れるものではない。
４３を湿式食刻し、バッファ膜４２の厚さ分、即ちシリ
コン基板４１が露出するまで食刻をかけると、このシリ
コン露出部、即ち最終的にゲートホールの直径となる酸
化膜４４の非形成領域は、選択酸化によって上記（イ）
の工程で形成された窒化シリコン膜４３のパターン幅よ
りも遙に狭くなる。この露出したシリコン基板４１を乾
式又は湿式食刻すると、酸化膜４４の形状には殆ど影響
を受けずに図１（ハ）のような断面構造のゲートホール
４８が形成される。このときのシリコン基板４１を乾式
食刻する方法としては、例えばＳＦ6 ガスを使用して低
電力で食刻する方法が一例として挙げられる。この場合
には、酸化膜４４に影響を与えることなく図１（ハ）に
示すような酸化膜４４の端部下をアンダーカットした台
形断面形状を形成できる。但し、勿論この方法に限定さ
れるものではない。
【００２０】［図１（ニ）］ 次にシリコン基板４１を
図示せぬ電子ビーム蒸着機に設置し、シリコン基板４１
に対して垂直方向に入射するように蒸着物質を蒸着する
と、酸化膜４４の下部壁面やそれに隠れるシリコン基板
４１には蒸着物質は蒸着せず、図１（ニ）のように酸化
膜４４上部及びゲートホール４８底面に蒸着物質が蒸着
してゲート電極層４５が形成される。なお、上記蒸着物
質としては、例えばモリブデン、ニオビウム（ｎｉｏｂ
ｉｕｍ）、クロミウム（ｃｈｒｏｍｉｕｍ）、ハフニウ
ム（ｈａｆｎｉｕｍ）等が使用されるが勿論これらに限
定されるものではなく、またその厚さはゲートホール４
８の大きさにより決定される。
図示せぬ電子ビーム蒸着機に設置し、シリコン基板４１
に対して垂直方向に入射するように蒸着物質を蒸着する
と、酸化膜４４の下部壁面やそれに隠れるシリコン基板
４１には蒸着物質は蒸着せず、図１（ニ）のように酸化
膜４４上部及びゲートホール４８底面に蒸着物質が蒸着
してゲート電極層４５が形成される。なお、上記蒸着物
質としては、例えばモリブデン、ニオビウム（ｎｉｏｂ
ｉｕｍ）、クロミウム（ｃｈｒｏｍｉｕｍ）、ハフニウ
ム（ｈａｆｎｉｕｍ）等が使用されるが勿論これらに限
定されるものではなく、またその厚さはゲートホール４
８の大きさにより決定される。
【００２１】［図１（ホ）（ヘ）］ 以上の工程を経た
後は、いわゆるスピント工程(Spindtprocess)と呼ばれ
る公知の電界放出チップ製造工程を経る。即ち、電子ビ
ーム蒸着機を用い、ゲートホール４８内には蒸着しない
ように所定の傾斜角をもって蒸着を行い、分離層４６を
酸化膜４４の上部のみに形成した後［図１（ホ）］、蒸
着物質をシリコン基板４１に対して垂直方向に入射し、
電界放出チップ４７を形成する［図１（ヘ）］。この蒸
着物質は、ゲートホール４８内のシリコン基板４１に形
成された金属層４５’の上面及び分離層４６上に堆積
し、蒸着形成が進むにつれて分離層４６上に堆積する蒸
着物質のゲートホール４８上における間隔は徐々に狭く
なる。そして、この部分が塞がると、いわば円錐突起状
の電界放出チップ４７が形成される。なお、分離層４６
の一例を挙げると、アルミニウム、酸化アルミニウム、
ニッケル等が使用され、また電界放出チップ４７の一例
としてモリブデン、ニオビウム、ハフニウム等が使用さ
れる。
後は、いわゆるスピント工程(Spindtprocess)と呼ばれ
る公知の電界放出チップ製造工程を経る。即ち、電子ビ
ーム蒸着機を用い、ゲートホール４８内には蒸着しない
ように所定の傾斜角をもって蒸着を行い、分離層４６を
酸化膜４４の上部のみに形成した後［図１（ホ）］、蒸
着物質をシリコン基板４１に対して垂直方向に入射し、
電界放出チップ４７を形成する［図１（ヘ）］。この蒸
着物質は、ゲートホール４８内のシリコン基板４１に形
成された金属層４５’の上面及び分離層４６上に堆積
し、蒸着形成が進むにつれて分離層４６上に堆積する蒸
着物質のゲートホール４８上における間隔は徐々に狭く
なる。そして、この部分が塞がると、いわば円錐突起状
の電界放出チップ４７が形成される。なお、分離層４６
の一例を挙げると、アルミニウム、酸化アルミニウム、
ニッケル等が使用され、また電界放出チップ４７の一例
としてモリブデン、ニオビウム、ハフニウム等が使用さ
れる。
【００２２】［図１（ト）］ そして、分離層４６を食
刻すると、ゲートホール４８を閉塞している蒸着物質が
分離層４６と共にシリコン基板４１からリフトオフさ
れ、図１（ト）や図２のような断面構造を有する電界放
出素子が完成される。
刻すると、ゲートホール４８を閉塞している蒸着物質が
分離層４６と共にシリコン基板４１からリフトオフさ
れ、図１（ト）や図２のような断面構造を有する電界放
出素子が完成される。
【００２３】本発明による電界放出素子の製造工程にお
いて、選択酸化には９００℃以上の高温が必要なので、
ドーピングされたシリコン基板の代わりにガラス、石英
(quartz)又はセラミックの板の上にドーピングされた多
結晶シリコン又は非晶質シリコンを蒸着したものを基板
として、本発明による製造工程を適用することも可能で
ある。特にガラスの場合には、その融点が低いことを考
えると、高温でのシリコンの熱酸化方法でゲート絶縁層
を形成する代わりに低温高圧熱酸化法を用いることが好
ましい。また、例えば陽極酸化法(anodization )等によ
って多孔質化されたシリコンを低温で熱酸化する方法を
使用することもできる。
いて、選択酸化には９００℃以上の高温が必要なので、
ドーピングされたシリコン基板の代わりにガラス、石英
(quartz)又はセラミックの板の上にドーピングされた多
結晶シリコン又は非晶質シリコンを蒸着したものを基板
として、本発明による製造工程を適用することも可能で
ある。特にガラスの場合には、その融点が低いことを考
えると、高温でのシリコンの熱酸化方法でゲート絶縁層
を形成する代わりに低温高圧熱酸化法を用いることが好
ましい。また、例えば陽極酸化法(anodization )等によ
って多孔質化されたシリコンを低温で熱酸化する方法を
使用することもできる。
【００２４】
【発明の効果】本発明により製造される電界放出素子
は、その大きさが非常に小さいことから、シリコン基板
上に高密度で形成することができ、従って同一画素数で
あっても画素面積を小さくする、あるいは同じ画素面積
で画素数を増やすことができる。即ち、例えば４インチ
×４インチの基板であれば１０００×１０００個の画素
数を有する高解像度のＦＥＤパネルの製造が可能であ
り、特に透射型大型表示器などの高解像度を要求するシ
ステムに容易に応用することができる。また、本発明に
係る電界放出素子は小さく、その作動にはゲートとカソ
ード間の印加電圧が１０〜３０Ｖ程度で十分なので、Ｆ
ＥＤパネル製作時にＭＯＳＦＥＴの製造工程を同時進行
して駆動回路(drive circuit)を同じ基板上に具現する
ことができることから、別途製造された駆動ＩＣをパネ
ルに連結するのに生じる複雑、煩雑な工程を経る必要が
なく、製造コストの削減に有効である。さらに、本発明
による製造工程を実施する場合、量産性を向上するため
に既存のホトマスクアライナを使用するので、処理量を
大きくしつつ１μｍ以下の再現性のよいパターンを形成
することができ、特にＦＥＤパネルの製造に応用する場
合、１μｍ未満のゲートホールの大きさを有する電界放
出素子を基板全面に均一に形成でき、しかも駆動電圧も
画期的に低くすることができる。また、本発明により製
造された電界放出素子は、従来技術により製造される電
界放出素子と比べて遙に小さいので、工程上使用され消
耗される金属及び絶縁物質が少なくてすむことから原料
コストの節減に有効である。
は、その大きさが非常に小さいことから、シリコン基板
上に高密度で形成することができ、従って同一画素数で
あっても画素面積を小さくする、あるいは同じ画素面積
で画素数を増やすことができる。即ち、例えば４インチ
×４インチの基板であれば１０００×１０００個の画素
数を有する高解像度のＦＥＤパネルの製造が可能であ
り、特に透射型大型表示器などの高解像度を要求するシ
ステムに容易に応用することができる。また、本発明に
係る電界放出素子は小さく、その作動にはゲートとカソ
ード間の印加電圧が１０〜３０Ｖ程度で十分なので、Ｆ
ＥＤパネル製作時にＭＯＳＦＥＴの製造工程を同時進行
して駆動回路(drive circuit)を同じ基板上に具現する
ことができることから、別途製造された駆動ＩＣをパネ
ルに連結するのに生じる複雑、煩雑な工程を経る必要が
なく、製造コストの削減に有効である。さらに、本発明
による製造工程を実施する場合、量産性を向上するため
に既存のホトマスクアライナを使用するので、処理量を
大きくしつつ１μｍ以下の再現性のよいパターンを形成
することができ、特にＦＥＤパネルの製造に応用する場
合、１μｍ未満のゲートホールの大きさを有する電界放
出素子を基板全面に均一に形成でき、しかも駆動電圧も
画期的に低くすることができる。また、本発明により製
造された電界放出素子は、従来技術により製造される電
界放出素子と比べて遙に小さいので、工程上使用され消
耗される金属及び絶縁物質が少なくてすむことから原料
コストの節減に有効である。
【図１】（イ）〜（ト）は、本発明の実施形態による低
電圧駆動型フィールドエミッタアレイの製造工程図であ
る。
電圧駆動型フィールドエミッタアレイの製造工程図であ
る。
【図２】本発明に係る実施の形態により製造したフィー
ルドエミッタアレイの断面形状を示す図である。
ルドエミッタアレイの断面形状を示す図である。
【図３】（イ）〜（ホ）は、従来の方法(Spindt proces
s)による低電圧駆動型フィールドエミッタアレイの製造
工程図である。
s)による低電圧駆動型フィールドエミッタアレイの製造
工程図である。
【図４】従来の方法(Spindt process)による低電圧駆動
型フィールドエミッタアレイの製造方法によって製造し
たフィールドエミッタアレイの断面形状を示す図であ
る。
型フィールドエミッタアレイの製造方法によって製造し
たフィールドエミッタアレイの断面形状を示す図であ
る。
４１ シリコン基板 ４２ バッファ膜 ４３ 窒化シリコン膜 ４４ 酸化膜（ゲート絶縁膜） ４５ ゲート電極層 ４６ 分離層 ４７ 電界放出チップ ４８ ゲートホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 天珪 大韓民国ソウル特別市冠岳区新林洞山56─ １ソウル 大学校工科大学電子工学科 (72)発明者 安 浩栄 大韓民国ソウル特別市冠岳区新林洞山56─ １ソウル 大学校工科大学電子工学科
Claims (8)
- 【請求項１】 シリコン基板にバッファ膜を形成してそ
の上に窒化シリコン膜をパターン形成する工程と、該シ
リコン基板を酸化してバーズビーク状のゲート絶縁膜を
形成する工程と、前記窒化シリコン膜及び前記バッファ
膜を除去して前記ゲート絶縁膜間のシリコン基板を露出
させ、その露出部分を食刻してゲートホールを形成する
工程と、該シリコン基板に対して垂直方向から蒸着物質
を入射し、前記ゲート絶縁膜上のゲート電極層及びゲー
トホール内の金属層を形成する工程と、前記ゲートホー
ル内の金属層上に電界放出チップを形成する工程と、を
含んでなることを特徴とする低電圧駆動型フィールドエ
ミッタアレイの製造方法。 - 【請求項２】 シリコン基板がドーピングされたシリコ
ン基板である請求項１記載の低電圧駆動型フィールドエ
ミッタアレイの製造方法。 - 【請求項３】 シリコン基板は、ガラス、石英又はセラ
ミック上のドーピングされた多結晶シリコンである請求
項１記載の低電圧駆動型フィールドエミッタアレイの製
造方法。 - 【請求項４】 シリコン基板は、ガラス、石英又はセラ
ミック上のドーピングされた非晶質シリコンである請求
項１記載の低電圧駆動型フィールドエミッタアレイの製
造方法。 - 【請求項５】 バッファ膜及びゲート絶縁膜を熱酸化法
で形成する請求項１記載の低電圧駆動型フィールドエミ
ッタアレイの製造方法。 - 【請求項６】 バッファ膜及びゲート絶縁膜を低温高圧
熱酸化法、又はシリコンの多孔質化及び低温熱酸化法を
施して形成する請求項１記載の低電圧駆動型フィールド
エミッタアレイの製造方法。 - 【請求項７】 シリコン基板上にゲート絶縁膜を介して
設けたゲート電極層と、ゲートホール内に前記シリコン
基板に接続させて設けた電界放出チップと、を有してな
るフィールドエミッタアレイの製造方法において、選択
酸化（ＬＯＣＯＳ）工程によりゲート絶縁膜を形成し、
これに続けてシリコン基板を食刻することでゲートホー
ルを形成するようにしたことを特徴とするフィールドエ
ミッタアレイの製造方法。 - 【請求項８】 ゲートホールを形成した後、シリコン基
板に対し垂直方向から蒸着物質を蒸着してゲート電極層
を形成する請求項７記載のフィールドエミッタアレイの
製造方法。
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|---|---|---|---|
| KR1994P33634 | 1994-12-10 | ||
| KR1019940033634A KR0159805B1 (ko) | 1994-12-10 | 1994-12-10 | 저전압구동형 전계방출어레이의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH0917335A true JPH0917335A (ja) | 1997-01-17 |
| JP3712766B2 JP3712766B2 (ja) | 2005-11-02 |
Family
ID=19400978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30888895A Expired - Fee Related JP3712766B2 (ja) | 1994-12-10 | 1995-11-28 | 低電圧駆動型フィールドエミッタアレイの製造方法 |
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|---|---|
| US (1) | US5651713A (ja) |
| JP (1) | JP3712766B2 (ja) |
| KR (1) | KR0159805B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326221B1 (en) | 1997-09-05 | 2001-12-04 | Korean Information & Communication Co., Ltd. | Methods for manufacturing field emitter arrays on a silicon-on-insulator wafer |
| US6328904B1 (en) | 1998-12-14 | 2001-12-11 | Yamaha Corporation | Manufacture of a field emission element with fined emitter electrode |
| KR100441489B1 (ko) * | 2001-10-06 | 2004-07-23 | 전국진 | 마이크로 히팅 구조를 갖는 전계방출소자 및 그 제조방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100262144B1 (ko) * | 1997-07-02 | 2000-07-15 | 하제준 | 일체화된 mosfet로 조절되는 fea 및 그 제조방법 |
| US5994834A (en) * | 1997-08-22 | 1999-11-30 | Micron Technology, Inc. | Conductive address structure for field emission displays |
| US6083069A (en) | 1998-07-01 | 2000-07-04 | Taiwan Semiconductor Manufacturing Company | Method of making a micro vacuum tube with a molded emitter tip |
| US6710538B1 (en) * | 1998-08-26 | 2004-03-23 | Micron Technology, Inc. | Field emission display having reduced power requirements and method |
| KR100299428B1 (ko) * | 1998-12-21 | 2001-09-06 | 김덕중 | 하프서브미크론이하의게이트홀을가진전계방출표시장치및그제조방법 |
| US6344674B2 (en) | 2000-02-01 | 2002-02-05 | Taiwan Semiconductor Manufacturing Company | Flash memory using micro vacuum tube technology |
| KR100452693B1 (ko) * | 2002-03-12 | 2004-10-14 | 엘지전자 주식회사 | 전계 방출 소자의 제조방법 |
| KR100659100B1 (ko) * | 2005-10-12 | 2006-12-21 | 삼성에스디아이 주식회사 | 디스플레이 장치와 이의 제조 방법 |
| KR101864219B1 (ko) * | 2011-05-31 | 2018-06-05 | 한국전자통신연구원 | 전계 방출 장치 |
| CN109824009B (zh) * | 2019-01-02 | 2020-12-08 | 华中科技大学 | 基于soi工艺的场发射离子中和器芯片的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228878A (en) * | 1989-12-18 | 1993-07-20 | Seiko Epson Corporation | Field electron emission device production method |
| KR960009127B1 (en) * | 1993-01-06 | 1996-07-13 | Samsung Display Devices Co Ltd | Silicon field emission emitter and the manufacturing method |
-
1994
- 1994-12-10 KR KR1019940033634A patent/KR0159805B1/ko not_active IP Right Cessation
-
1995
- 1995-10-05 US US08/538,986 patent/US5651713A/en not_active Expired - Fee Related
- 1995-11-28 JP JP30888895A patent/JP3712766B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326221B1 (en) | 1997-09-05 | 2001-12-04 | Korean Information & Communication Co., Ltd. | Methods for manufacturing field emitter arrays on a silicon-on-insulator wafer |
| US6328904B1 (en) | 1998-12-14 | 2001-12-11 | Yamaha Corporation | Manufacture of a field emission element with fined emitter electrode |
| KR100441489B1 (ko) * | 2001-10-06 | 2004-07-23 | 전국진 | 마이크로 히팅 구조를 갖는 전계방출소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3712766B2 (ja) | 2005-11-02 |
| KR0159805B1 (ko) | 1998-12-01 |
| US5651713A (en) | 1997-07-29 |
| KR960026078A (ko) | 1996-07-20 |
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