KR19990024672A

KR19990024672A - 절연층상에 형성된 실리콘(ｓｏｉ)기판상의 전계방출어레이(ｆｅａ)제조방법

Info

Publication number: KR19990024672A
Application number: KR1019970045945A
Authority: KR
Inventors: 우형수; 이종덕; 이천규
Original assignee: 이종덕; 하제준; 한국정보통신 주식회사
Priority date: 1997-09-05
Filing date: 1997-09-05
Publication date: 1999-04-06
Also published as: JPH11149859A; US6326221B1; KR100300193B1

Abstract

본 발명은 SOI기판상에 LOCOS기술을 응용하여 FED용 FEA 및/또는 MOSFET와 일체화된 FEA를 제조하는 방법에 관한 것으로, SOI기판상층의 단결정실리콘층을 도핑하는 단계와, 상기 도핑된 실리콘층(11)을 고온열산화하여 버퍼산화막(12)을 형성하는 단계와, 상기 버퍼산화막상에 실리콘질화막(13)을 형성한 후 실리콘질화막 스트립패턴닝하는 단계와, 캐소드전극간의 전기적절연이 가능하도록 상기 실리콘질화막 스트립패턴이 없는 부분의 버퍼산화막을 식각하고 결과적으로 노출된 도핑실리콘층을 식각하는 단계와, 상기 실리콘질화막 스트립패턴상에 미세한 실리콘질화막패턴(132)을 형성하는 단계와, 상기 도핑실리콘층을 산화하여 게이트산화막(14)을 형성하는 단계와, 상기 실리콘질화막패턴을 습식식각하고 아래에 위치한 상기 버퍼산화막을 식각하여 제거하여 상기 도핑실리콘층을 노출시키는 단계와, 상기 노출된 실리콘층을 잠식식각하여 게이트홀(15)을 형성하는 단계와, 상기 실리콘기판위에 수직으로 증착물질을 입사시켜 게이트전극층(16)과 상기 게이트홀내의 금속층을 형성하는 단계와, 게이트홀내의 금속층상에 전계방출팁(17)을 형성하는 단계를 포함하여 이루어지는 SOI 기판상의 전계방출어레이 제조방법에 관한 것이다.

Description

절연층상에 형성된 실리콘(ＳＯＩ)기판상의 전계방출어레이(ＦＥＡ)제조방법

본 발명은 절연층상에 형성된 실리콘(SOI) 기판상에 전계방출어레이(FEA)를 제조하는 방법에 관한 것으로, 더욱 상세하게는 SOI기판상에 국부산화(LOCOS) 기술을 이용하여 전계방출어레이 및 전계방출어레이와 일체화된 MOSFET을 동일 실리콘기판상에 제조하는 방법에 관한 것이다.

본 발명자는 이미 반도체공정에서 활용되고 있는 국부산화기술을 이용하여 게이트홀의 크기를 줄임으로써 직경 0.5㎛미만의 게이트홀 패턴을 도핑된 실리콘기판에 재현성있게 제조하는 저전압 구동형 FEA를 제조하는 방법 (한국특허출원 : 94-33634)과, 절연층 기판상에 증착된 다결정 또는 비정질실리콘층을 이용하여 큰 면적에 균일성 있는 실리콘 FEA를 제조하는 방법(한국특허출원 : 95-15449)을 발명하였다.

상기 저전압구동형 FEA제조방법은 게이트 절연층을 형성하는 과정에서 게이트홀의 크기를 줄이는 공정을 사용하여 포토마스크에 의해서 정의되는 크기보다 작은 게이트홀과 이에 따른 게이트전극을 만들고, 이러한 게이트전극의 직경에 상응하는 작은 크기의 금속전계방출팁을 형성하여 전체적으로 작은 소자를 만드는 방법으로서 도핑된 실리콘기판을 출발기판으로 하거나 석영(quartz)상에 도핑된 다결정 실리콘 또는 비정질 실리콘을 증착하여 출발기판으로 하였다. 또한 상기 실리콘 FEA 제조방법은 절연층상에 증착된 다결정 또는 비정질 실리콘층을 출발기판으로 하여 큰면적에 균일성 있고 화소간의 절연이 가능한 대면적의 실리콘 FEA를 제조하는 방법에 관한 것이었다.

그러나, 상기 제조방법에 의한 금속전계방출팁의 FEA와 Si-FEA를 디스플레이용 FEA로 사용하고자 할 때에는 캐소드전극의 상호절연을 위하여 접합격리(junction isolation) 방법을 사용하여야 하나, 이러한 방법은 신뢰성이 떨어지고 공정이 복잡한 문제점이 있었다. 즉 전계방출 디스플레이(FED)를 형성하기 위하여 웰(well)과 게이트(gate)가 각각 교차하는 평면구조가 요구되고, 상기 평면구조상의 웰과 게이트에 동시에 선택신호가 들어오면 교차지점의 화소(pixel)에서 전자가 방출되어 발광하게 되는 것이 FED기본원리인데, 상기 웰과 웰사이의 전기적 격리를 위한 종래의 전기적 격리방법은 상기와 같은 문제점이 있었다.

본 발명자는 종래의 문제점을 해결하기 위하여 접합격리방법을 이용하지 않으면서도 캐소드전극간에 전기적 절연을 달성할 수 있는 FEA제조방법을 개발하였다.

본 발명의 목적은 캐소드 전극간에 전기적 절연이 용이하게 달성되고, 작은 게이트홀과 이에 따른 게이트전극을 가지고, 이에 상응하는 작은크기의 금속전계방출팁이 형성된 전계방출어레이 제조방법을 제공함에 있다.

본 발명의 다른 목적은 캐소드전극간에 전기적 절연이 용이하게 달성되고 큰 면적에 균일하게 실리콘 전계방출팁이 형성된 전계방출어레이 제조방법을 제공함에 있다.

또한, 본 발명의 목적은 캐소드전극간에 전기적 절연이 용이한 전계방출어레이와 이를 구동하기 위한 MOSFET를 동일기판상에 동시에 구현함으로써 구동전압을 낮추고 전계방출 디스플레이의 화소간의 균일성을 향상시키도록 한 MOSFET를 일체화한 전계방출어레이 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 고온에서 실리콘 웨이퍼에 고농도의 산소이온(oxygen implantation)을 주입하여 형성된 SOI기판 또는 두 웨이퍼(최소한 한개는 산화막을 가진)를 결합하여 한면을 연마하여 형성된 SOI기판을 출발기판으로 한다.

도1은 SOI기판상에 LOCOS공정을 이용한 FED용 금속팁 FEA를 제조하는 공정도이며,

도2는 SOI기판상에 LOCOS공정을 이용한 FED용 실리콘팁 FEA를 제조하는 공정도이며,

도3은 SOI기판상에 전류제어용 MOSFET를 FED용 실리콘팁 FEA와 동시에 구현하는 제조공정도이다.

이하 본 발명을 실시예를 통하여 상세히 설명하고자 하나, 본 발명은 실시예에 국한되는 것은 아니다.

(실시예)

실시예1

(금속팁 전계방출어레이 제조공정)

도1은 SOI기판상에 LOCOS공정을 이용한 FED용 금속팁 FEA를 제조하는 공정도이다.

출판기판은 SOI기판을 사용하며, 상기 SOI기판은 4×10¹⁷내지 2×10¹⁸atoms/cm²의 산소이온을 50-200KeV로 실리콘웨이퍼에 이온주입한 후 1300℃이상의 고온에서 6시간 아닐링하여 제조하였다. 제조된 SOI기판은 상층은 단결정 실리콘층이며 중간층(buried layer)은 실리콘 산화층(10)으로 형성된다. SOI기판은 상기 산소이온주입방법외에 웨이퍼결합방법(wafer-bonding process)에 의하여 제조될 수도 있으며, 상기 웨이퍼결합방법에 의해 제조된 SOI기판 역시 본 발명의 출발기판으로 이용될 수 있음은 물론이다.

예를 들면, 0.1㎛ 내지 2.0㎛ 정도의 두께를 가지는 산화막층이 형성된 웨이퍼와 상기 두께정도의 또 다른 웨이퍼를 결합하고 한면을 연마하여 SOI기판을 형성하는 것이다.

전기전도도를 향상시키기 위하여 상기 단결정 실리콘층을 도핑하고 도핑된 실리콘층(11)은 캐소드전극으로 기능한다.

상기 도핑 실리콘층(11)을 고온 열산화하여 버퍼산화막(12)을 얇은 두께로 형성한 후,

상기 버퍼산화막(12)상에 저압화학증착법(LPCVD:low pressure chemical vapor deposition)방법으로 1500Å 내지 1700Å 두께로 실리콘질화막(13)을 형성하고(도 1a), 포토마스크 얼라이너에 의한 사진식각 기술을 이용하여 실리콘 질화막의 스트립패턴(131)을 형성한다(도 1b). 이어 실리콘 질화막 스트립패턴이 없는 부분의 버퍼산화막을 식각한 후 캐소드 전극사이의 전기적절연이 가능하도록 노출된 도핑실리콘층을 식각한다. 이때 캐소드전극을 가로지르게 되는 게이트전극이 중간에 단선되는 것을 방지하기 위하여 비등방성 식각액인 테트라메틸 암모니움 하이드록사이드(TMAH : Tetramethyl ammonium hydroxide)를 사용하여 노출된 도핑 실리콘층을 식각함으로써 완만한 측면각도를 유지하는 것이 바람직하다(도 1c).

상기 실리콘질화막 스트립패턴상에 사진식각 기술을 이용하여 미세한(예를 들면 직경 1.4㎛)한 실리콘 질화막패턴(132)을 형성한다(도 1d). 상기 도핑 실리콘층(11)을 대상으로 습식산화 또는 건식산화공정을 실시하여 상기 실리콘질화막 패턴(132)이 없는 영역에서는 산화막(14)이 두껍게 형성되고 실리콘 질화막 패턴 밑부분에 있어서도 그 패턴의 끝부분에 새부리 형상의 게이트 산화막(141)이 형성된다(도 1e).

이후 상기 실리콘 질화막패턴(132)을 습식식각하고, 아래에 위치한 버퍼산화막(12)을 식각하여 도핑실리콘층을 노출시킨 후 노출된 실리콘을 건식 또는 습식식각하면 게이트산화막(141)에는 영향을 주지않은 상태에서 잠식식각되어 직경이 작은 게이트홀(15)을 얻는다(도 1f). 전자빔 증착기를 사용하여 상기 도핑 실리콘층에 수직되도록 금속물질을 증착하면 게이트전극층(16)이 형성되며, 이때 증착물질로 사용될 수 있는 것은 몰리브덴, 니오비움, 크로미움, 하프니움 등이 있으나, 이에 한정되지 않는다(도 1g). 이후 공정은 공지된 스핀트공정(spindt process)에 의한 방법으로 실시하여 금속전계방출팁을 형성하였다. 즉, 전자층 증착기를 이용하여 15℃정도의 경사각으로 분리층(161)을 증착하고(도 1h), 이어서 금속물질을 기판면에 대해 수직한 방향으로 입사시켜 전계방출팁(17)을 형성한다. 상기 분리층(161)만을 선택적으로 식각하면 게이트 전극층상의 전계방출팁 물질(171)이 분리층과 함께 기판으로 부터 리프트오프 된다. 이후 게이트전극을 사진식각공정을 통하여 스트립 패턴으로 형성하면, FED용 금속팁 FEA가 완성된다(도 1h∼j).

실시예2

(실리콘팁 전계방출어레이 제조공정)

도2는 SOI기판상에 LOCOS공정을 이용한 FED용 실리콘팁 FEA를 제조하는 공정도이다.

실시예 1에서 제조된 SOI기판의 상층 단결정실리콘층을 POCI₃도핑하여 캐소드 전극으로 기능하는 도핑실리콘층(21)을 형성한다.

플라즈마증착법(PECVD)에 의해 산화막을 형성하고, 사진식각기술을 이용하여 미세한 산화막 디스크패턴(23)을 형성한다(도 2a). 상기 산화막 디스크패턴(23)을 마스크로 이용하여 상기 도핑실리콘층을 등방식각하여 실리콘에미터(24)를 형성하고 화소간의 전기적절연을 이루기위해 캐소드 라인간의 도핑실리콘층(211)을 3500Å정도만 남게 식각한다(도 2b).

이어, 형성된 실리콘에미터(24)로부터 뾰족한 팁을 형성하기 위하여 1차산화하여 도핑실리콘층 상부에 얇은 실리콘산화막(25)을 형성하고, 상기 실리콘산화막상에 저압화학기상증착법에 의한 실리콘질화막을 형성한 후 이방성식각을 통해 실리콘질화막측면(sidewall)(261)만이 남도록 상기 실리콘질화막을 제거한다(도 2c). 이어 2차 산화를 통하여 게이트산화막(26)을 형성한 후, 상기 실리콘질화막측면(26)을 제거한다(도 2d). 2차산화시 상기 실리콘질화막의 측면에 의하여 형성된 전계방출팁끝의 산화가 방지되어 팁끝이 뾰족한 상태를 유지할 수 있다. 또한 상기 1차산화 및 2차산화를 거치는 동안 상기 캐소드라인간에 남아 있던 3500Å정도의 도핑실리콘층은 산화과정중 소모되어 화소간의 전기적 격리가 이루어진다.

외부 구동회로와의 캐소드콘택을 위해 산화막의 일부를 제거하여 간극부를 형성하고(도시하지 않음), 전자층 증착기에 의해 게이트산화막(26)상에 게이트금속을 증착하여 게이트전극층(27)을 형성함과 동시에 캐소드콘택부(도시하지 않음)를 형성한다(도 2e). 이어서, 전계방출팁(24) 주변의 산화막을 증착된 금속과 함께 습식식각하여 리프트오프 공정에 의해 제거한 후, 최종적으로 게이트패턴닝을 거쳐 FEAs를 완성한다(도 2f).

본 발명자는 상기 실시예2에 의한 실리콘팁 전계방출어레이와 이를 구동하기 위한 구동소자인 MOSFET를 동일기판 위에 병립적으로 구현함으로써 FED의 화소간의 균일성을 확보함과 동시에 화소간 전기적격리가 가능한 MOSFET를 일체화한 FEA 제조방법을 개발하였으며, 이를 실시예3에서 상세히 설명하고자 한다.

실시예3

(MOSFET를 일체화한 실리콘팁 FEA 제조공정)

도3은 SOI 기판상에 전류제어용 MOSFET를 FED용 실리콘팁 FEA와 동시에 구현하는 제조공정도이다.

실시예1에서 제조된 SOI기판의 상층 단결정실리콘층을 POCI₃도핑하여 제1도핑실리콘층(311)과 제2도핑실리콘층(312)을 형성한다. 상기 제1도핑실리콘층(311), 제2도핑실리콘층(312) 및 그외 단결정 실리콘층(31) 상에 플라즈마증착법으로 산화막을 증착한 후 사진식각기술을 이용하여 제1도핑실리콘층(311) 상에만 미세한 산화막 디스크패턴(33)을 형성한다(도 3a). 상기 산화막 디스크패턴을 마스크로 이용하여 제1도핑실리콘층, 제2도핑실리콘층 및 단결정실리콘층을 등방식각하여 실리콘에미터(34)를 형성한다(도 3b). 1차 산화를 통하여 얇은 실리콘산화막(35)을 형성하며, 상기 실리콘산화막(35) 상에 저압화학 기상증착법에 의한 실리콘질화막을 형성한 후 이방성식각을 통해 측면(361)만이 남도록 상기 실리콘질화막을 제거한다(도 3c).

제1도핑실리콘층과 제2도핑실리콘층 사이의 선택된 영역상에 MOSFET의 문턱전압을 조절할 목적으로 붕소이온주입을 행하여 도핑채널을 형성한다. 이때 선택된 영역을 제외한 영역은 제1감광막(39')과 제2감광막(39)을 도포하여 이온주입을 방지한다(도 3d). 상기 감광막을 제거하고 이어, 2차산화를 통하여 게이트산화막(36)을 형성하며, 이후 상기 실리콘질화막측면(361)을 제거하고, 제2도핑실리콘층(312)에 소스콘텍홀(371)을 형성하기 위하여, 상기 산화막 일부를 제거하며, 전자층 증착기에 의해 게이트산화막(36)상에 게이트금속(37)을 증착함과 동시에 소스콘택부(3711)을 형성한다(도 3e). 이어서, 전계방출팁(34) 주변의 산화막을 증착된 금속과 함께 습식식각하여 리프트오프공정에 의해 제거한 후, 게이트패턴닝을 거쳐 MOSFET가 일체된 FEA를 완성한다(도 3f).

본 발명에 의하면 종래 문제점으로 지적된 접합격리 방법을 이용하지 않으면서도 캐소드전극간에 전기적절연 및 저전압 구동가능한 FEA를 제조하기 위하여는 SOI기판을 출발기판으로 하여 LOCOS공정을 응용한 방법에 의해 FEA를 제조하는 것이며, 또한, 본 발명에 의하면 캐소드간에 전기적 절연을 달성함과 동시에 대면적에 균일한 화소의 형성이 가능한 FEA제조 역시 가능하다.

더욱 중요한 점은 본 발명에 의한 전기적절연이 가능한 FEA는 구동소자인 MOSFET과 일체화가 가능하다는 것이며, 일체화된 FEA는 구동전압이 낮은 상태에서 작동가능할 뿐 아니라 화소간의 균일성이 향상되는 장점이 있다.

Claims

SOI기판상층의 단결정실리콘층을 도핑하는 단계와, 상기 도핑된 실리콘층(11)을 고온열산화하여 버퍼산화막(12)을 형성하는 단계와, 상기 버퍼산화막상에 실리콘질화막(13)을 형성한 후 실리콘질화막 스트립패턴닝하는 단계와, 캐소드전극간의 전기적절연이 가능하도록 상기 실리콘질화막 스트립패턴이 없는 부분의 버퍼산화막을 식각하고 결과적으로 노출된 도핑실리콘층을 식각하는 단계와, 상기 실리콘질화막 스트립패턴상에 미세한 실리콘질화막패턴(132)을 형성하는 단계와, 상기 도핑실리콘층을 산화하여 게이트산화막(14)을 형성하는 단계와, 상기 실리콘질화막패턴을 습식식각하고 아래에 위치한 상기 버퍼산화막을 식각하여 제거하여 상기 도핑실리콘층을 노출시키는 단계와, 상기 노출된 실리콘층을 잠식식각하여 게이트홀(15)을 형성하는 단계와, 상기 실리콘기판위에 수직으로 증착물질을 입사시켜 게이트전극층(16)과 상기 게이트홀내의 금속층을 형성하는 단계와, 게이트홀내의 금속층상에 전계방출팁(17)을 형성하는 단계를 포함하여 이루어지는 SOI 기판상의 전계방출어레이 제조방법.
제1항에 있어서, 상기 SOI기판은 4×10¹⁷내지 2×10¹⁸atoms/cm₂의 산소이온을 50-200KeV로 실리콘웨이퍼에 이온주입한 후 1300℃내지 1500℃에서 6시간 내지 8시간 아닐링하여 제조된 SOI기판인 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.
제1항에 있어서, 상기 SOI기판은 0.1㎛ ∼ 2.0㎛ 정도의 두께를 갖는 산화막층이 형성된 웨이퍼와 또 다른 웨이퍼를 결합하고 한면을 연마하여 형성된 SOI기판인 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.
제1항에 있어서, 캐소드간극간의 전기적절연이 가능하도록 도핑실리콘층을 식각하는 단계에 있어서, 비등방성식각액인 TMAH를 사용하는 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.`
SOI기판상의 단결정실리콘층을 도핑하는 단계와, 상기 도핑실리콘층(21)상에 미세한 산화막 디스크패턴(23)을 형성하는 단계와, 상기 산화막 디스크패턴의 아래를 제외한 나머지 부분의 상기 도핑실리콘층(21)을 등방식각하여 실리콘에미터(24)를 형성하는 단계와, 캐소드간극간의 전기적절연이 가능하도록 캐소드라인간의 상기 도핑실리콘층(211)을 식각하는 단계와, 상기 도핑실리콘층(21)을 1차산화하여 산화막(25)을 형성하는 단계와, 상기 실리콘산화막상에 실리콘질화막을 증착하는 단계와, 상기 실리콘에미터 주변의 질화막을 제외한 나머지 부분의 실리콘질화막을 제거하는 단계와, 상기 도핑실리콘층을 대상으로 2차산화하여 게이트산화막(26)을 형성하고 나머지 상기 실리콘질화막을 제거하는 단계와, 외부구동회로와의 캐소드콘택을 위해 상기 산화막 일부를 제거하여 간극부를 형성하는 단계와, 상기 게이트산화막(26)상에 게이트금속을 증착하여 게이트전극층(27) 및 캐소드콘택부를 형성하는 단계와, 리프트오프공정에 의해 상기 실리콘에미터 주변의 산화막과 증착금속을 제거하는 단계와, 게이트패턴닝 단계를 포함하여 이루어지는 SOI기판상의 전계방출어레이 제조방법.
제5항에 있어서, 상기 SOI기판은 4×10¹⁷내지 2×10¹⁸atoms/cm₂의 산소이온을 50-200KeV로 실리콘웨이퍼에 이온주입한 후 1300℃내지 1500℃에서 6시간 내지 8시간 아닐링하여 제조된 SOI기판인 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.
제5항에 있어서, 상기 SOI기판은 0.1㎛ ∼ 2.0㎛ 정도의 두께를 갖는 산화막층이 형성된 웨이퍼와 또 다른 웨이퍼를 결합하고 한면을 연마하여 형성된 SOI기판인 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.
SOI기판상의 단결정실리콘층을 도핑하여 일정간격으로 제1도핑실리콘층(311) 및 제2도핑실리콘층(312)을 형성하는 단계와, 상기 제1도핑실리콘층(311)상에 미세한 산화막 디스크패턴(33)을 형성하는 단계와, 상기 디스크패턴(33) 아래를 제외한 나머지 부분을 등방식각하여 실리콘에미터(34)를 형성하는 단계와, 1차산화를 통하여 실리콘산화막(35)을 상기 제1도핑실리콘층(311), 제2도핑실리콘층 및 단결정실리콘층상에 형성하는 단계와, 상기 실리콘산화막상에 실리콘질화막을 증착하여 이방성식각하여 측면(361)만이 남도록 실리콘질화막을 제거하는 단계와, 상기 제1도핑실리콘층(311)과 제2도핑실리콘층 상에 제1감광막(39') 및 제2감광막(39)을 도포하는 단계와, 상기 제1감광막과 제2감광막 사이로 이온주입을 하여 도핑채널을 형성하는 단계와, 상기 제1감광막 및 제2감광막을 제거하고 2차산화하여 게이트산화막(36)을 형성하는 단계와, 상기 실리콘질화막측면을 제거하는 단계와, 상기 제2도핑실리콘층(312) 상의 산화막일부를 제거하여 소스콘택홀(371)을 형성하는 단계와,

상기 게이트산화막(36) 상에 게이트금속을 증착하여 게이트전극층(37) 및 소스콘택부(3711)를 형성하는 단계와, 리프트공정에 의해 상기 실리콘에미터 주변의 산화막과 증착금속을 제거하는 단계와, 게이트패터닝단계를 포함하는 MOSFET가 일체화된 SOI기판상의 전계방출어레이 제조방법.
제8항에 있어서, 상기 SOI기판은 4×10¹⁷내지 2×10¹⁸atoms/cm₂의 산소이온을 50-200KeV로 실리콘웨이퍼에 이온주입한 후 1300℃내지 1500℃에서 6시간 내지 8시간 아닐링하여 제조된 SOI기판인 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.
제8항에 있어서, 상기 SOI기판은 0.1㎛ ∼ 2.0㎛ 정도의 두께를 갖는 산화막층이 형성된 웨이퍼와 또 다른 웨이퍼를 결합하고 한면을 연마하여 형성된 SOI기판인 것을 특징으로 하는 SOI기판상의 전계방출어레이 제조방법.