JPH04262337A - 電界放出陰極の製造方法 - Google Patents
電界放出陰極の製造方法Info
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- JPH04262337A JPH04262337A JP3022088A JP2208891A JPH04262337A JP H04262337 A JPH04262337 A JP H04262337A JP 3022088 A JP3022088 A JP 3022088A JP 2208891 A JP2208891 A JP 2208891A JP H04262337 A JPH04262337 A JP H04262337A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 230000005684 electric field Effects 0.000 title abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000007740 vapor deposition Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 70
- 229910052681 coesite Inorganic materials 0.000 abstract description 35
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 35
- 239000000377 silicon dioxide Substances 0.000 abstract description 35
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 35
- 229910052682 stishovite Inorganic materials 0.000 abstract description 35
- 229910052905 tridymite Inorganic materials 0.000 abstract description 35
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 7
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910018885 Pt—Au Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界放出陰極の製造方
法に係り、特に、製造工程を簡略化，陰極形状の制御性
が向上した電界放出陰極の製造方法に関する。
法に係り、特に、製造工程を簡略化，陰極形状の制御性
が向上した電界放出陰極の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の微細化加工技術を用
いて半導体デバイスと同サイズの真空管をウェハ上に集
積する技術が注目されている。前記真空管を集積したウ
ェハは、その厚さを通常の半導体装置より薄くすること
が可能なため、平面ディスプレイ等に用いられている。 また、電子は、シリコン基板中を流れるよりも真空中を
流れる方が放射線の影響を受けにくいことから、今後益
々微細化技術を用いたミクロンサイズの真空デバイスが
注目されることが予想される。
いて半導体デバイスと同サイズの真空管をウェハ上に集
積する技術が注目されている。前記真空管を集積したウ
ェハは、その厚さを通常の半導体装置より薄くすること
が可能なため、平面ディスプレイ等に用いられている。 また、電子は、シリコン基板中を流れるよりも真空中を
流れる方が放射線の影響を受けにくいことから、今後益
々微細化技術を用いたミクロンサイズの真空デバイスが
注目されることが予想される。
【０００３】前記技術では、特性の良いカソード（陰極
）をいかにウェハ上に集積作成するかが重要なポイント
である。そのため、例えば、シリコンによるＳｐｉｎｄ
ｔ型のカソード等、種々のタイプのカソードが形成され
、その特性が報告されている。
）をいかにウェハ上に集積作成するかが重要なポイント
である。そのため、例えば、シリコンによるＳｐｉｎｄ
ｔ型のカソード等、種々のタイプのカソードが形成され
、その特性が報告されている。
【０００４】１９９０年に開かれた電子情報通信学会秋
季全国大会では、シリコン微小電界放出陰極アレイの作
成と動作特性（１９９０年電子情報通信学会秋季全国大
会、５−２８２〜２８３頁、別井圭一氏；富士通研究所
）として、ｎ型シリコン基板常上の熱酸化膜をマスクと
して、該マスク下部に適当なサイドエッチングが生じる
条件でリアクティブイオンエッチング（ＲＩＥ）を行い
、前記シリコンをエッチングしてエミッタティップを形
成し、その後、前記マスクを残した状態で当該シリコン
を熱酸化し当該エミッタティップ表面に酸化膜を形成す
る。この処理により当該エミッタティップ内部にシリコ
ンの極めて鋭い先端が形成される。その後、絶縁膜及び
ゲート電極膜を蒸着後、フッ酸浸漬し前記エミッタティ
ップ表面の熱酸化膜を除去し、前記マスクとその上にあ
る絶縁膜，電極膜を取り除き、電極パターンを形成して
シリコン微小電界放出陰極アレイを作成する製造方法が
報告されている。
季全国大会では、シリコン微小電界放出陰極アレイの作
成と動作特性（１９９０年電子情報通信学会秋季全国大
会、５−２８２〜２８３頁、別井圭一氏；富士通研究所
）として、ｎ型シリコン基板常上の熱酸化膜をマスクと
して、該マスク下部に適当なサイドエッチングが生じる
条件でリアクティブイオンエッチング（ＲＩＥ）を行い
、前記シリコンをエッチングしてエミッタティップを形
成し、その後、前記マスクを残した状態で当該シリコン
を熱酸化し当該エミッタティップ表面に酸化膜を形成す
る。この処理により当該エミッタティップ内部にシリコ
ンの極めて鋭い先端が形成される。その後、絶縁膜及び
ゲート電極膜を蒸着後、フッ酸浸漬し前記エミッタティ
ップ表面の熱酸化膜を除去し、前記マスクとその上にあ
る絶縁膜，電極膜を取り除き、電極パターンを形成して
シリコン微小電界放出陰極アレイを作成する製造方法が
報告されている。
【０００５】また、前記と同じ大会において、フィール
ドエミッションカソードの試作（１９９０年電子情報通
信学会秋季全国大会、５−２８４〜２８５頁、石川拓氏
，久森文詞氏；新日本無線（株）マイクロ波事業本部、
マイクロ波工場）として、シリコン基板とゲート電極と
の間に酸化膜を持つＭＯＳ構造でＳＲＩのＳｐｉｎｄｔ
らのカソードと同様の構造を示すフィールドエミッショ
ンカソードの製造方法が報告されている。
ドエミッションカソードの試作（１９９０年電子情報通
信学会秋季全国大会、５−２８４〜２８５頁、石川拓氏
，久森文詞氏；新日本無線（株）マイクロ波事業本部、
マイクロ波工場）として、シリコン基板とゲート電極と
の間に酸化膜を持つＭＯＳ構造でＳＲＩのＳｐｉｎｄｔ
らのカソードと同様の構造を示すフィールドエミッショ
ンカソードの製造方法が報告されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記製
造方法は、両者共、サイドエッチングによりカソードの
形状を決定しているが、サイドエッチングの制御は、主
にエッチング時間により行われるため、サイドエッチン
グの制御性が悪く、必要な形状を常に一定レベルで得る
ことが困難であるという問題があった。
造方法は、両者共、サイドエッチングによりカソードの
形状を決定しているが、サイドエッチングの制御は、主
にエッチング時間により行われるため、サイドエッチン
グの制御性が悪く、必要な形状を常に一定レベルで得る
ことが困難であるという問題があった。
【０００７】また、カソードを形成する工程が複雑で、
時間がかかり、生産性が低下する等の問題もあった。そ
こで、本発明は、このような問題を解決することを課題
とするものであり、カソードの製造工程を簡略化し、且
つ、カソード形状の制御性を向上した電界放出陰極の製
造方法を提供することを目的とする。
時間がかかり、生産性が低下する等の問題もあった。そ
こで、本発明は、このような問題を解決することを課題
とするものであり、カソードの製造工程を簡略化し、且
つ、カソード形状の制御性を向上した電界放出陰極の製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明は、シリコン基板上に酸化膜を形成する第１工
程と、当該酸化膜の全面に多結晶シリコン膜を形成する
第２工程と、当該多結晶シリコン膜にボロンを導入する
第３工程と、当該ボロンが導入された多結晶シリコン膜
の一部を選択的に除去する第４工程と、次いで前記シリ
コン基板の全面を酸化処理する第５工程と、次いで当該
シリコン基板の全面をエッチングする第６工程と、次い
で当該シリコン基板を選択的にエッチバックする第７工
程と、蒸着により電極を形成する第８工程と、からなる
ことを特徴とする電界放出陰極の製造方法を提供するも
のである。
に本発明は、シリコン基板上に酸化膜を形成する第１工
程と、当該酸化膜の全面に多結晶シリコン膜を形成する
第２工程と、当該多結晶シリコン膜にボロンを導入する
第３工程と、当該ボロンが導入された多結晶シリコン膜
の一部を選択的に除去する第４工程と、次いで前記シリ
コン基板の全面を酸化処理する第５工程と、次いで当該
シリコン基板の全面をエッチングする第６工程と、次い
で当該シリコン基板を選択的にエッチバックする第７工
程と、蒸着により電極を形成する第８工程と、からなる
ことを特徴とする電界放出陰極の製造方法を提供するも
のである。
【０００９】
【作用】この発明に係る電界放出陰極の製造方法によれ
ば、第１工程ないし第４工程によりシリコン基板（Ｓｉ
基板）１上の多結晶シリコン膜（多結晶Ｓｉ膜）３にボ
ロン（Ｂ）を導入し、これを選択的に除去することでカ
ソード領域を形成することができる。この時、前記除去
領域の幅（面積）を調整することで、後の工程で形成す
るオーバーハング形状のホールのサイズを簡単に決定す
ることができる結果、所望のサイズの電極を簡単に得る
ことが可能となる。
ば、第１工程ないし第４工程によりシリコン基板（Ｓｉ
基板）１上の多結晶シリコン膜（多結晶Ｓｉ膜）３にボ
ロン（Ｂ）を導入し、これを選択的に除去することでカ
ソード領域を形成することができる。この時、前記除去
領域の幅（面積）を調整することで、後の工程で形成す
るオーバーハング形状のホールのサイズを簡単に決定す
ることができる結果、所望のサイズの電極を簡単に得る
ことが可能となる。
【００１０】そして、第３工程で、多結晶Ｓｉ膜３にＢ
を導入したことにより、第５工程における酸化処理の際
、前記カソード領域以外に形成されているＢが導入され
た多結晶Ｓｉ膜３の酸化速度を当該カソード領域のＳｉ
基板１の酸化速度より速くすることができるため、Ｂが
導入されたＳｉＯ２ 膜５を、ＳｉＯ２ 膜６より厚い
膜厚で形成することができる。
を導入したことにより、第５工程における酸化処理の際
、前記カソード領域以外に形成されているＢが導入され
た多結晶Ｓｉ膜３の酸化速度を当該カソード領域のＳｉ
基板１の酸化速度より速くすることができるため、Ｂが
導入されたＳｉＯ２ 膜５を、ＳｉＯ２ 膜６より厚い
膜厚で形成することができる。
【００１１】また、第３工程で、多結晶Ｓｉ膜３にＢを
導入したことにより、前記Ｂが導入されたＳｉＯ２ 膜
５のエッチング速度を前記ＳｉＯ２膜６のエッチング速
度に比べ、１０〜２０分の１程度の割合で遅くすること
ができる。このため、第６工程におけるエッチングの際
、前記ＳｉＯ２ 膜６のみを除去し、Ｓｉ基板上にホー
ル（後の工程によりオーバーハング形状のホールとなる
）を簡単に安定した再現性で形成することができる。
導入したことにより、前記Ｂが導入されたＳｉＯ２ 膜
５のエッチング速度を前記ＳｉＯ２膜６のエッチング速
度に比べ、１０〜２０分の１程度の割合で遅くすること
ができる。このため、第６工程におけるエッチングの際
、前記ＳｉＯ２ 膜６のみを除去し、Ｓｉ基板上にホー
ル（後の工程によりオーバーハング形状のホールとなる
）を簡単に安定した再現性で形成することができる。
【００１２】そして、第７工程でエッチバックを行う際
、第５工程でＢが導入されたＳｉＯ２ 膜５を、Ｂが導
入されていないＳｉＯ２ 膜より厚い膜厚で形成したこ
とにより、前記Ｂが導入されたＳｉＯ２ 膜５が所望の
膜厚になるまでエッチバックを行うことができる結果、
Ｓｉ基板上に形成されるオーバーハング形状のホールの
深さを簡単に調整することができる。そして、前記ホー
ルの形状（深さ，ザイズ，オーバーハングの角度等）に
より、第８工程における蒸着による電極（カソード及び
ゲート）の形成の際、当該カソードとゲート層を同時に
蒸着により形成し、且つ、当該カソードとゲート層の高
さ及びカソードの形状が決定される。
、第５工程でＢが導入されたＳｉＯ２ 膜５を、Ｂが導
入されていないＳｉＯ２ 膜より厚い膜厚で形成したこ
とにより、前記Ｂが導入されたＳｉＯ２ 膜５が所望の
膜厚になるまでエッチバックを行うことができる結果、
Ｓｉ基板上に形成されるオーバーハング形状のホールの
深さを簡単に調整することができる。そして、前記ホー
ルの形状（深さ，ザイズ，オーバーハングの角度等）に
より、第８工程における蒸着による電極（カソード及び
ゲート）の形成の際、当該カソードとゲート層を同時に
蒸着により形成し、且つ、当該カソードとゲート層の高
さ及びカソードの形状が決定される。
【００１３】この結果、カソードの製造工程を簡略化し
、且つ、カソード形状の制御性を向上した電界放出陰極
の製造方法を提供することができる。
、且つ、カソード形状の制御性を向上した電界放出陰極
の製造方法を提供することができる。
【００１４】
【実施例】次に、本発明に係る一実施例について図面に
基づいて説明する。図１〜図９は、本実施例に係る電界
放出陰極の製造工程を示す一部断面図である。
基づいて説明する。図１〜図９は、本実施例に係る電界
放出陰極の製造工程を示す一部断面図である。
【００１５】図１に示す工程では、Ｓｉ基板１を９００
〜１０００℃で酸化し、２０〜５０ｎｍの膜厚でＳｉＯ
２ 膜２を形成する。次いで、図２に示す工程では、Ｃ
ＶＤ法により図１に示す工程で得たＳｉＯ２ 膜２の全
面に２００〜４００ｎｍの膜厚で多結晶Ｓｉ膜３を形成
する。
〜１０００℃で酸化し、２０〜５０ｎｍの膜厚でＳｉＯ
２ 膜２を形成する。次いで、図２に示す工程では、Ｃ
ＶＤ法により図１に示す工程で得たＳｉＯ２ 膜２の全
面に２００〜４００ｎｍの膜厚で多結晶Ｓｉ膜３を形成
する。
【００１６】次に、図３に示す工程では、図２に示す工
程で得た多結晶Ｓｉ膜３の全面にＢ（ボロン）をドーズ
量５〜１０×１０１５ｃｍ−２、エネルギー２０〜４０
ＫｅＶでイオン注入する。
程で得た多結晶Ｓｉ膜３の全面にＢ（ボロン）をドーズ
量５〜１０×１０１５ｃｍ−２、エネルギー２０〜４０
ＫｅＶでイオン注入する。
【００１７】次いで、図４に示す工程では、図３に示す
工程で得たＢがイオン注入された多結晶Ｓｉ膜４をレジ
ストによりパターニングし、カソードを形成すべき領域
上のＢがイオン注入された多結晶Ｓｉ膜４をエッチング
により除去する。
工程で得たＢがイオン注入された多結晶Ｓｉ膜４をレジ
ストによりパターニングし、カソードを形成すべき領域
上のＢがイオン注入された多結晶Ｓｉ膜４をエッチング
により除去する。
【００１８】次に、図５に示す工程では、図４に示す工
程で得たＢがイオン注入された多結晶Ｓｉ膜４及び露出
したＳｉＯ２ 膜２の全面を、９００〜１０００℃で酸
化し、Ｂがイオン注入されたＳｉＯ２ 膜５及びＳｉＯ
２ 膜６を形成する。また、Ｂがイオン注入された多結
晶Ｓｉ膜４は、ＳｉＯ２ 膜２より酸化速度が速いため
、Ｂがイオン注入されたＳｉＯ２ 膜５は、ＳｉＯ２
膜６より厚い膜厚で形成される。
程で得たＢがイオン注入された多結晶Ｓｉ膜４及び露出
したＳｉＯ２ 膜２の全面を、９００〜１０００℃で酸
化し、Ｂがイオン注入されたＳｉＯ２ 膜５及びＳｉＯ
２ 膜６を形成する。また、Ｂがイオン注入された多結
晶Ｓｉ膜４は、ＳｉＯ２ 膜２より酸化速度が速いため
、Ｂがイオン注入されたＳｉＯ２ 膜５は、ＳｉＯ２
膜６より厚い膜厚で形成される。
【００１９】次いで、図６に示す工程では、ＨＦ系ガス
を用い、図５に示す工程で得たＳｉ基板１の全面をエッ
チングする。ここで、Ｂがイオン注入されたＳｉＯ２
膜５のＨＦ系ガスに対するエッチング速度は、ＳｉＯ２
膜６のエッチング速度に比べ、１０〜２０分の１の割
合で遅いため、ＳｉＯ２ 膜６のみがエッチング除去さ
れる。 このため、Ｓｉ基板１上にホール（後の工程によりオー
バーハング形状のホール１０となる）を簡単に再現性良
く形成することができる。
を用い、図５に示す工程で得たＳｉ基板１の全面をエッ
チングする。ここで、Ｂがイオン注入されたＳｉＯ２
膜５のＨＦ系ガスに対するエッチング速度は、ＳｉＯ２
膜６のエッチング速度に比べ、１０〜２０分の１の割
合で遅いため、ＳｉＯ２ 膜６のみがエッチング除去さ
れる。 このため、Ｓｉ基板１上にホール（後の工程によりオー
バーハング形状のホール１０となる）を簡単に再現性良
く形成することができる。
【００２０】次に、図７に示す工程では、図６に示す工
程で得たＳｉ基板１の全面にレジスト膜７を形成する。 次いで、図８に示す工程では、図７に示す工程で得たＳ
ｉ基板１の全面を、Ｂがイオン注入されたＳｉＯ２ 膜
５が２００〜４００ｎｍの膜厚になるまでエッチバック
し、平坦化した後、レジスト膜７を除去する。ここで、
Ｂがイオン注入されたＳｉＯ２ 膜５は、図５に示す工
程で、ＳｉＯ２ 膜６より厚い膜厚で形成されているた
め、膜厚の調整をエッチバックにより簡単に行うことが
できる。このようにして、Ｓｉ基板１上にオーバーハン
グ形状のホール１０を形成した。尚、Ｂがイオン注入さ
れたＳｉＯ２ 膜５の膜厚を調整することで、オーバー
ハング形状のホール１０の深さを任意に決定することが
でき、オーバーハング形状のホール１０の深さにより、
後の工程で形成するカソード及びゲート層の膜厚（高さ
）及びカソードの形状が決定する。
程で得たＳｉ基板１の全面にレジスト膜７を形成する。 次いで、図８に示す工程では、図７に示す工程で得たＳ
ｉ基板１の全面を、Ｂがイオン注入されたＳｉＯ２ 膜
５が２００〜４００ｎｍの膜厚になるまでエッチバック
し、平坦化した後、レジスト膜７を除去する。ここで、
Ｂがイオン注入されたＳｉＯ２ 膜５は、図５に示す工
程で、ＳｉＯ２ 膜６より厚い膜厚で形成されているた
め、膜厚の調整をエッチバックにより簡単に行うことが
できる。このようにして、Ｓｉ基板１上にオーバーハン
グ形状のホール１０を形成した。尚、Ｂがイオン注入さ
れたＳｉＯ２ 膜５の膜厚を調整することで、オーバー
ハング形状のホール１０の深さを任意に決定することが
でき、オーバーハング形状のホール１０の深さにより、
後の工程で形成するカソード及びゲート層の膜厚（高さ
）及びカソードの形状が決定する。
【００２１】次に、図９に示す工程では、図８に示す工
程で得たＳｉ基板１上に、蒸着により、Ｐｔ−Ａｕを堆
積し、カソード８及びゲート層９を同時に形成する。こ
こで、オーバーハング形状のホール１０内にＰｔ−Ａｕ
を堆積してカソード８を形成するため、カソード８の形
状は、先端が極めて鋭いコーン状（円錐状）となる。そ
の後、ゲート層９を所望によりパターニングして、ゲー
トを形成する。
程で得たＳｉ基板１上に、蒸着により、Ｐｔ−Ａｕを堆
積し、カソード８及びゲート層９を同時に形成する。こ
こで、オーバーハング形状のホール１０内にＰｔ−Ａｕ
を堆積してカソード８を形成するため、カソード８の形
状は、先端が極めて鋭いコーン状（円錐状）となる。そ
の後、ゲート層９を所望によりパターニングして、ゲー
トを形成する。
【００２２】以上のように、簡単な工程で、Ｓｉ基板上
に所望の形状を有する電界放出陰極及びゲートを形成し
た。尚、このようにして製造された電界放出陰極を有す
る半導体装置は、例えば、蛍光板をアノードとして用い
、両者により３極管構造を形成する。
に所望の形状を有する電界放出陰極及びゲートを形成し
た。尚、このようにして製造された電界放出陰極を有す
る半導体装置は、例えば、蛍光板をアノードとして用い
、両者により３極管構造を形成する。
【００２３】本実施例では、図３に示す工程で、多結晶
Ｓｉ膜３にＢを導入する方法としてイオン注入を用いた
が、これに限らず、ＳＯＧ法（Ｓｐｉｎ ｏｎ Ｇ
ｌａｓｓ）等、他の方法によりＢを導入しても良い。
Ｓｉ膜３にＢを導入する方法としてイオン注入を用いた
が、これに限らず、ＳＯＧ法（Ｓｐｉｎ ｏｎ Ｇ
ｌａｓｓ）等、他の方法によりＢを導入しても良い。
【００２４】また、本実施例では、図８に示す工程で、
Ｂがイオン注入されたＳｉＯ２ 膜５の膜厚が２００〜
４００ｎｍになるまで、エッチバックを行ったが、これ
に限らず、形成すべき電極の膜厚により、Ｂがイオン注
入されたＳｉＯ２ 膜５の膜厚は、任意に調整して良い
。
Ｂがイオン注入されたＳｉＯ２ 膜５の膜厚が２００〜
４００ｎｍになるまで、エッチバックを行ったが、これ
に限らず、形成すべき電極の膜厚により、Ｂがイオン注
入されたＳｉＯ２ 膜５の膜厚は、任意に調整して良い
。
【００２５】また、図９に示す工程では、Ｐｔ−Ａｕを
蒸着により堆積したが、これに限らず、Ｐｄ，Ａｕ，Ｍ
ｏ等を蒸着して電極としても良い。
蒸着により堆積したが、これに限らず、Ｐｄ，Ａｕ，Ｍ
ｏ等を蒸着して電極としても良い。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
Ｓｉ基板上の多結晶Ｓｉ膜にＢを導入したことで、第５
工程における酸化処理の際、Ｂが導入されたＳｉＯ２
膜を、ＳｉＯ２ 膜より厚い膜厚で形成することができ
るため、後の第７工程におけるエッチバックの際、Ｂが
導入されたＳｉＯ２膜の膜厚を簡単に調整することがで
きる。また、前記Ｂが導入されたＳｉＯ２ 膜のエッチ
ング速度を前記ＳｉＯ２ 膜のエッチング速度に比べ、
１０〜２０分の１程度の割合で遅くすることができるた
め、第６工程におけるエッチングの際、前記ＳｉＯ２
膜のみを除去することが可能となり、オーバーハング形
状のホールを再現性良くＳｉ基板上に形成することがで
きる。
Ｓｉ基板上の多結晶Ｓｉ膜にＢを導入したことで、第５
工程における酸化処理の際、Ｂが導入されたＳｉＯ２
膜を、ＳｉＯ２ 膜より厚い膜厚で形成することができ
るため、後の第７工程におけるエッチバックの際、Ｂが
導入されたＳｉＯ２膜の膜厚を簡単に調整することがで
きる。また、前記Ｂが導入されたＳｉＯ２ 膜のエッチ
ング速度を前記ＳｉＯ２ 膜のエッチング速度に比べ、
１０〜２０分の１程度の割合で遅くすることができるた
め、第６工程におけるエッチングの際、前記ＳｉＯ２
膜のみを除去することが可能となり、オーバーハング形
状のホールを再現性良くＳｉ基板上に形成することがで
きる。
【００２７】そして、第８工程でカソードとゲート層を
同時に形成する際、前記ホールの形状（深さ，ザイズ，
オーバーハングの角度等）により、当該カソード及びゲ
ート層の膜厚及びカソードの形状が決定するため、簡単
に再現性良く所望の形状のカソードを形成することが可
能となる。
同時に形成する際、前記ホールの形状（深さ，ザイズ，
オーバーハングの角度等）により、当該カソード及びゲ
ート層の膜厚及びカソードの形状が決定するため、簡単
に再現性良く所望の形状のカソードを形成することが可
能となる。
【００２８】この結果、カソードの製造工程を簡略化し
、且つ、カソード形状の制御性を向上した電界放出陰極
の製造方法を提供することができる。
、且つ、カソード形状の制御性を向上した電界放出陰極
の製造方法を提供することができる。
【図１】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図２】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図３】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図４】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図５】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図６】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図７】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図８】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
【図９】本発明の実施例に係る電界放出陰極の製造工程
を示す一部断面図である。
を示す一部断面図である。
１ Ｓｉ基板
２ ＳｉＯ２ 膜
３ 多結晶Ｓｉ膜
４ Ｂがイオン注入された多結晶Ｓｉ膜５
Ｂがイオン注入されたＳｉＯ２ 膜６ ＳｉＯ
２ 膜 ７ レジスト膜 ８ カソード ９ ゲート層
Ｂがイオン注入されたＳｉＯ２ 膜６ ＳｉＯ
２ 膜 ７ レジスト膜 ８ カソード ９ ゲート層
Claims (1)
- 【請求項１】 シリコン基板上に酸化膜を形成する第
１工程と、当該酸化膜の全面に多結晶シリコン膜を形成
する第２工程と、当該多結晶シリコン膜にボロンを導入
する第３工程と、当該ボロンが導入された多結晶シリコ
ン膜の一部を選択的に除去する第４工程と、次いで前記
シリコン基板の全面を酸化処理する第５工程と、次いで
当該シリコン基板の全面をエッチングする第６工程と、
次いで当該シリコン基板を選択的にエッチバックする第
７工程と、蒸着により電極を形成する第８工程と、から
なることを特徴とする電界放出陰極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022088A JPH04262337A (ja) | 1991-02-15 | 1991-02-15 | 電界放出陰極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022088A JPH04262337A (ja) | 1991-02-15 | 1991-02-15 | 電界放出陰極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04262337A true JPH04262337A (ja) | 1992-09-17 |
Family
ID=12073122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022088A Pending JPH04262337A (ja) | 1991-02-15 | 1991-02-15 | 電界放出陰極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04262337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2734401A1 (fr) * | 1995-03-20 | 1996-11-22 | Nec Corp | Cathode froide a emission de champ ayant une caracteristique d'isolement amelioree et procede pour la fabriquer |
| JP2005327498A (ja) * | 2004-05-12 | 2005-11-24 | Nippon Hoso Kyokai <Nhk> | 冷陰極素子及びその製造方法 |
-
1991
- 1991-02-15 JP JP3022088A patent/JPH04262337A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2734401A1 (fr) * | 1995-03-20 | 1996-11-22 | Nec Corp | Cathode froide a emission de champ ayant une caracteristique d'isolement amelioree et procede pour la fabriquer |
| US6075315A (en) * | 1995-03-20 | 2000-06-13 | Nec Corporation | Field-emission cold cathode having improved insulating characteristic and manufacturing method of the same |
| JP2005327498A (ja) * | 2004-05-12 | 2005-11-24 | Nippon Hoso Kyokai <Nhk> | 冷陰極素子及びその製造方法 |
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