KR100237178B1 - 전계방출 소자 제조방법 - Google Patents

Abstract

본 발명은 전계방출 소자 제조방법에 관한 것으로, 기판을 두단계로 식각하여 팁을 마스킹층의 크기에 비해 높게 형성하므로써 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬될 수 있으며, CVD에 의한 박막의 두께로 팁과 게이트의 간격을 조절할 수 있고, 게이트 절연막으로 열산화막과 CVD에 의한 박막을 적층하여 사용하여 열산화막의 절연 특성을 향상시켜 낮은 게이트 누설 전류를 얻을 수 있는 전계방출 소자 제조방법이 개시된다.

Description

전계방출 소자 제조방법

본 발명은 전계방출 소자 제조방법에 관한 것으로, 특히 전계를 인가하여 전극(이하 방출 전극 또는 케소우드 전극이라 명기)으로부터 진공 또는 특정 개스 분위기에서 전자를 방출시켜 구동하는 진공 소자의 제조 방법에 관한 것이다.

이러한 진공 소자는 마이크로파 소자 및 평판 디스플레이, 센서등으로 이용된다. 진공 소자에서 전자의 방출은 방출 전극의 형태에 따라 그 효율이 크게 좌우된다. 즉, 방출 전극이 게이트 전극과 얼마나 가까이 있느냐와 얼마나 뾰족하게 되어 전기장을 모을 수 있는냐게 달려있다. 이렇게 방출전극과 게이트 전극이 가깝고, 끝이 뾰족한 전극을 형성하면 이러한 전계 방출을 구동하는 전압이 낮아져 구동 회로가 단순해지고 집적화를 시킬 수 있게 된다. 전계 방출 소자의 종류로는 실리콘 팁을 사용하는 것과 금속팁을 사용하는 것, diamond like carbon(DLC)등과 같은 저일함수 물질을 사용하는 것 등이 있다. 이중, 실리콘 팁이나 폴리실리콘/비정질 실리콘을 사용하는 경우, 반도체 공정 장비를 이용할 수 있는 장점과 IC 공정과 양립하여 제작 할 수 있는 장점이 있어 많이 개발되고 있다.

종래의 전계 방출 팁 제조 방법을 제1(a)도 내지 제1(f)도 및 제2(a)도 내지 제2(g)도를 이용하여 설명하면 다음과 같다.

제1(a)도 내지 제1(f)도는 기존의 전계 방출 팁 제조 방법을 순서적으로 나타낸 단면도로서, 실리콘 팁을 이용한 진공 소자의 제작 공정을 나타낸 것이다.

제1(a)도는 실리콘 팁을 제작하기 위하여 실리콘 기판(1) 위에 실리콘 산화막(SiO₂)을 증착하고 패터닝(patterning)하여 마스킹 산화막(2)이 형성된 상태의 단면도이다.

제1(b)도는 실리콘 기판(1)을 등방성으로 식각하여 실리콘 팁(7)을 형성한 단면도이다.

제1(c)도는 전자빔 증착법(e-beam evaporation)에 의하여 실리콘 산화막을 증착하여 게이트 산화막(4)을 형성한 단면도이다.

제1(d)도는 열산화(Thermal Oxidation)등과 같은 샤프닝 산화(Sharpening Oxidation) 공정을 수행하여 실리콘 팁(7)을 뾰족하게 형성한 단면도로써, 실리콘팁(7) 상에 열 산화막(5)이 형성된다.

제1(e)도는 메탈을 증착하여 게이트 산화막(4)의 상부에 게이트 전극(6)을 형성한 단면도이다.

제1(f)도는 마스킹 산화막(2), 그 상부의 게이트 산화막(4) 및 열 산화막(5)을 리프트 오프 방법으로 식각하여 전계방출 소자를 제작한 최종 단면도이다.

상기와 같은 방법에 의해 제조된 전계 방출 팁의 문제점은 게이트 산화막의 누설 전기가 크다는 것과 위치에 따라 팁의 모양이 비대칭 되는 점, 산화막이 두꺼워 질수록 팁과 게이트의 거리가 멀어질 뿐 아니라, 리프트 오프(lift-off) 공정을 할 때 전자빔 증착법(e-beam evaporation)에 의하여 증착된 산화막은 플루오르화수소(HF)용액의 식각율이 커져 리프트 오프 공정을 조절하기가 어렵게 된다.

제2(a)도 내지 제2(g)도는 기존의 전계 방출 팁의 또다른 제조 방법을 나타낸 단면도로서, 실리콘 팁을 이용한 진공 소자의 제작 공정을 나타낸 것이다.

제2(a)도는 실리콘 기판(1)의 선택된 영역에 마스킹 산화막(2)을 형성하고 마스킹 산화막(2) 상부에 감광막(3)을 도포한 상태의 단면도이다.

제2(b)도는 감광막(3)을 마스크로하여 노출된 실리콘 기판(1)을 등방성 식각공정에 의해 소정 깊이로 식각하여 실리콘 팁(7)을 형성한 단면도이다.

제2(c)도는 열산화 등과 같은 샤프닝 산화 공정을 수행하여 실리콘 팁(7)을 뾰족하게 형성한 단면도로써, 이때 실리콘 기판(1)의 표면과 실리콘 팁(7)표면에 열산화막(5)이 형성된다.

제2(d)도는 마스킹 산화막(2)과 열 산화막(5)을 식각하여 실리콘 기판(1)의 선택된 영역에 실리콘 팁(7)만을 형성한 단면도이다.

제2(e)도는 실리콘 팁이 형성된 기판(1)의 전체 구조 상부에 CVD 등의 방법에 의해 CVD oxide혹은 TEOS 등의 게이트 산화막(8)을 증착하고, 금속 박막, 폴리실리콘 혹은 실리사이드 구조의 게이트 전극(6)을 형성한 다음, 감광막(3)을 도포하고 패터닝하여 게이트 전극(6)의 평평한 부분에만 감광막(3)을 남긴 상태의 단면도이다.

제2(f)도는 감광막(3)을 마스크로하여 노출된 게이트 전극(6)을 식각하고 감광막(3)을 제거한 후 실리콘 팁(7) 부분의 게이트 산화막(8)이 노출되도록 한 단면도이다.

제2(g)도는 실리콘 팁(7)이 노출되도록 게이트 산화막(8)의 일부를 식각한 상태의 최종 단면도이다.

상기와 같은 방법에 의해 전계 방출 팁을 제조할 경우 게이트 산화막의 누설 전류를 줄일 수 있지만, 팁과 게이트 홀이 자동 정렬(self-align)되지 않으므로 전계 방출되는 방향이 일정하지 않아 평판 디스플레이로 사용되기 부적합 할 뿐 아니라, 전계 방출 전류의 균일도도 크게 나빠진다.

따라서, 본 발명은 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬될 수 있으며, 열산화막의 좋은 절연 특성을 이용하여 낮은 게이트 누설 전류를 얻을 수 있는 제조방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 기판내에 웰 영역을 형성하는 단계와, 상기 기판상에 마스크층을 형성하는 단계와, 상기 마스크층에 의해 노출된 기판을 소정의 깊이로 식각하는 단계와, 샤프닝 산화 공정을 실시하여 제 1 게이트 절연막을 형성하고 실리콘 팁을 뽀족하게 형성하는 단계와, 전체 구조 상부에 포토레지스트를 코팅한 후 상기 마스크층을 노출시키는 단계와, 상기 마스크층과 상기 실리콘 팁 부근의 상기 제 1 게이트 절연막의 일부를 제거하는 단계와, 상기 마스크층과 상기 실리콘 팁 부근의 상기 제 1 게이트 절연막의 일부를 제거하는 단계와, 상기 포토레지스트를 제거하고 제 2 게이트 절연막을 형성하는 단계와, 상기 제 2 게이트 절연막 상부에 게이트 전극 및 포토레지스트 혹은 SOG를 순차적으로 형성하는 단계와, 상기 포토레지스트 혹은 SOG 및 상기 실리콘 팁 부근의 게이트 전극을 식각하는 단계와, 상기 실리콘 팁이 완전히 노출되도록 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 한다.

제1(a)도 내지 제1(f)도는 기존의 전계방출 팁 제조방법을 순서적으로 나타낸 단면도.

제2(a)도 내지 제2(g)도는 기존의 전계방출 팁의 또다른 제조방법을 순서적으로 나타낸 단면도.

제3(a)도 내지 제3(h)도는 본 발명에 따른 전계방출 팁 제조방법을 순서적으로 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판

2 : 마스킹 산화막(SiO₂) 혹은 Si₃N₄/SiO₂/Si₃N₄적층

3 : 감광막 4 : 게이트 산화막

5 : 열 산화막 혹은 제 1 게이트 산화막 6 : 게이트 전극

7 : 실리콘 팁

8 : 게이트 산화막 혹은 제 2 게이트 산화막

9 : 포토레지스트(photoresist) 혹은 SOG 10 : 실리콘 팁

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제3(a)도 내지 제3(h)도는 본 발명에 따른 전계 방출 팁 제조 방법을 순서적으로 도시한 단면도이다.

제3(a)도에 도시된 바와 같이 실리콘 웨이퍼나 폴리실리콘, 비정질 실리콘 기판(1)에 케소드가 연결되는 웰(well) 부분을 마스킹 작업한다. 웰 부분에 이온 주입법(ion implantation)이나 고온 도핑 방법에 의해 고농도(＞1×10¹⁹/㎤)로 도핑시킨다. 마스킹 산화막(2)을 50㎚∼300㎚ 사이로 형성시키거나 산화막과 질화막을 교대로 증착한 다음 팁 마스크 패턴(3)을 형성한 후 노출되는 마스킹 산화막(2) 또는 적층된 산화막 및 질화막을 식각한다. 팁 마스크 패턴(3)을 제거하므로써 마스킹 산화막(2)으로 이루어진 마스킹층이 형성된다.

제3(b)도는 마스킹 산화막(2)을 마스크로하여 노출된 실리콘 기판(1)을 두단계로 소정 깊이 식각한 단면도이다. 식각의 첫 단계에서 습식 방법 혹은 건식 방법에 의해 등방성 식각을 하고, 두 번째 단계에서 비등방성 건식 식각을 한다. 이러한 2단계 식각 방법은 첫 단계의 등방성 식각과 두 번째 단계의 비등방성의 식각 시간을 각각 조절하여 팁이 형성될 실리콘이 남는 부분(목부분)의 두께와 팁의 높이를 각각 독립적으로 조절할 수 있는 장점이 있다. 즉, 이러한 2 단계 식각 공정을 이용하면 주어진 마스킹층의 크기에 비해서 팁을 높게 만들 수 있는데, 팁이 높게 되면 후공정에서의 게이트 형성을 위하여 에치 백(etch-back)이나 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)공정을 할 때, 식각되는 게이트 홀의 크기가 균일해지고, 팁에 인가되는 전기장의 크기가 커지며, 게이트와 케소드간의 기생 용량(parasitic capacitance)이 작아져서 소자의 RC 지연시간에 유리하게 작용한다.

제3(c)도는 실리콘 팁을 뾰쪽하게 하기 위하여 고온에서 샤프닝 산화 공정을 수행한 상태의 단면도로서, 제 1 제이트 산화막(5)이 실리콘 팁(10)상에 형성된다.

제3(d)도는 샤프닝 산화 공정에 의해 생성된 제 1 게이트 산화막(5)중 실리콘팁(10) 부근의 제 1 게이트 산화막(5)을 부분 식각하기 위해서 포토레지스트(photoresist)(9)를 도포하고 산소 플라즈마(O₂plasma)로 애싱(ashing)공정을 하여 마스킹층의 상부 및 측면이 노출된 공정을 나타낸 단면도이다.

제3(e)도는 포토레지스트(9)를 마스킹으로하여 마스킹 산화막(2)과 실리콘 팁(10) 부근의 제 1 게이트 산화막(5) 일부를 제거한 후의 공정을 나타낸 단면도로서, 마스킹 산화막(2)의 전체와 제 1 게이트 산화막(5)에서 팁을 에워싼 일부분이 식각된다.

제3(f)도는 포토레지스트(9)가 제거되고 제 2 게이트 산화막(8)을 CVD 방법에 의해 형성한 단면도로서, 게이트 전극과 실리콘 팁(10)의 간격은 이러한 제 2 게이트 산화(8)막의 두께에 의해 좌우된다.

제3(g)도는 제 2 게이트 산화막(8)상부에 폴리실리콘이나 실리사이드, 금속층(W, TiW, Mo, Au등)을 증착하여 게이트 전극(6)을 형성하고, etch-back공정을 하기 위하여 포토레지스트나 SOG(spin on glass)(9)를 증착한 후의 공정을 나타낸 단면도이다.

제3(h)도에 도시된 바와 같이 플라즈마 에칭 방법으로 도출된 게이트 전극(6)과 포토레지스트 또는 SOG(9)를 동시에 식각한다(etch-back). 이때, 게이트 전극(6)과 포토레지스트나 SOG 및 게이트 산화막(8)의 식각율 차이와 식각 시간에 따라 게이트의 모양을 적절히 조절할 수 있다. 또한, 이러한 etch-back공정 대신, 포토레지스트나 SOG(9)를 증착하지 않고 CMP(Chemical Mechanical Polishing) 방법에 의해 게이트 전극을 형성할 수 있다. 이렇게 실리콘 팁이 있는 부분의 게이트 전극(6)을 식각한 후, 제 2 게이트 산화막과 제 1 게이트 산화막을 습식 방법으로 부분 식각하여 실리콘 팁(10)을 노출시키고, 게이트 전극을 패터닝하고 식각하여 본 구조를 완성시킨다.

한편, 상기와 같은 방법에 의해 제조된 전계방출 소자의 수명을 길게하고, 동작 전압을 낮추기 위해 실리콘 혹은 폴리실리콘 위에 금속 박막, 실리사이드, 다이아몬드, DLC등을 코팅한다.

상술한 바와 같이 본 발명에 의하면 FEA(Field Emission Array)팁이 기존의 방법보다 균일하게 형성될 뿐 아니라 위치에 따른 비대칭성도 없어지며, 팁과 게이트의 간격을 크게 줄일 수 있고, 팁과 게이트 홀이 자동 정렬(self-align)이 되는 제조 방법을 고안한 것으로 기존의 반도체 제조 공법을 그대로 사용할 수 있는 장점이 있다. 또한, CVD에 의한 박막의 두께로 팁과 게이트의 간격을 조절할 수 있고, 게이트 산화막으로 열산화막과 CVD에 의한 박막을 적층하여 사용하는데, 열산화막의 절연 특성은 다른 박막에 비해 낮은 게이트 누설 전류를 기대할 수 있다.

Claims (9)

1. 기판내에 웰 영역을 형성하는 단계와, 상기 기판상에 마스크층을 형성하는 단계와, 상기 마스크층에 의해 노출된 기판을 소정의 깊이로 식각하는 단계와, 샤프닝 산화 공정을 실시하여 제 1 게이트 절연막을 형성하고 실리콘 팁을 뽀족하게 형성하는 단계와, 전체 구조 상부에 포토레지스트를 코팅한 후 상기 마스크층을 노출시키는 단계와, 상기 마스크층과 상기 실리콘 팁 부근의 상기 제 1 게이트 절연막의 일부를 제거하는 단계와, 상기 마스크층과 상기 실리콘 팁 부근의 상기 제 1 게이트 절연막의 일부를 제거하는 단계와, 상기 포토레지스트를 제거하고 제 2 게이트 절연막을 형성하는 단계와, 상기 제 2 게이트 절연막 상부에 게이트 전극 및 포토레지스트 혹은 SOG를 순차적으로 형성하는 단계와, 상기 포토레지스트 혹은 SOG 및 상기 실리콘 팁 부근의 게이트 전극을 식각하는 단계와, 상기 실리콘 팁이 완전히 노출되도록 식각 공정을 실시하는 단계로 이루어진 것을 특징으로 하는 전계방출 소자 제조방법.
2. 제1항에 있어서, 상기 기판은 실리콘 웨이퍼, 폴리실리콘 및 비정질 실리콘 기판 중 어느 하나로 형성된 것을 특징으로 하는 전계방출 소자 제조 방법.
3. 제1항에 있어서, 상기 마스크층에 의해 노출된 기판은 등방성 및 비등방성 식각 공정에 의해 식각되는 것을 특징으로 하는 전계방출 소자 제조 방법.
4. 제1항에 있어서, 상기 포토레지스트가 코팅된 마스크층은 산소 플라즈마를 이용한 애싱 공정에 의해 노출되는 것을 특징으로 하는 전계방출 소자 제조방법.
5. 제1항에 있어서, 상기 제 2 게이트 절연막은 산화막으로 형성된 것을 특징으로 하는 전계방출 소자 제조방법.
6. 제1항 또는 제5항에 있어서, 상기 제 2 게이트 절연막은 CVD 방법에 의해 형성되는 것을 특징으로 하는 전계방출 소자 제조방법.
7. 제1항에 있어서, 상기 게이트 전극은 폴리실리콘, 실리사이드 및 금속층중 어느 하나로 형성되는 것을 특징으로 하는 전계방출 소자 제조방법.
8. 제1항에 있어서, 상기 게이트 전극은 포토레지스트 혹은 SOG 에치 백 공정 대신 CMP 공정을 사용하여 식각하는 것을 특징으로 하는 전계방출 소자 제조방법.
9. 제1항에 있어서, 상기 방법에 의해 제조된 전계방출 소자의 수명을 길게하고, 동작 전압을 낮추기 위해 제작된 실리콘 혹은 폴리실리콘 위에 금속 박막, 실리사이드, 다이아몬드, DLC 등을 코팅하는 것을 특징으로 하는 전계방출 소자 제조방법.